JP4815580B2 - 高周波電圧制御発振器 - Google Patents
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Description
本発明は、高周波電圧制御発振器（Radio Frequency Voltage Controlled Oscillator:ＲＦ ＶＣＯ）に係り、詳細には、位相雑音を効果的に減少させることができる構造を持つ高周波電圧制御発振器に関する。
位相雑音は、発振信号の時間軸ドメイン上の不安定性に起因した突発的かつ短期的で不規則的な波形の歪曲であり、ＭＯＳ（Metal Oxide Semiconductor）素子で構成された電流源の１／ｆ雑音に最も大きく影響される。１／ｆ雑音は、ＭＯＳ素子と同様にゲート下に形成されるチャンネルを通じて電流がソースからドレインに側方移動する時にケイ素（Ｓｉ）と酸化ケイ素（ＳｉＯ2）間で生じる電子の再結合により発生する素子自体の雑音と定義される。
近年、ＣＭＯＳ ＶＣＯ（Complementary Metal Oxide Semiconductor Voltage Controlled Oscillator）の設計時における主要課題として、位相雑音に注目が集まっている。問題は、ＶＣＯの電流源で発生する１／ｆ雑音が、ＶＣＯのＬＣタンクにアップコンバージョンされることにより位相雑音を増大させることである。１／ｆ雑音のアップコンバージョンを防止するために能動素子および受動素子が別途使用される。従来型のＲＦ ＶＣＯの回路図を図１に示す。図１に示すように、従来のＲＦ ＶＣＯでは、二つのＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を持つ差動型発振部ＯＳＣと一つのＭＯＳＦＥＴによる電流源ＳＲＣとの間に、インダクタＬｄおよびキャパシタＣｄを含むＬＣ型ローパスフィルタを介在させることで、電流源ＳＲＣのドレインからの雑音を抑制する。従来型ＲＦ ＶＣＯの回路の別の例を図２に示す。図２に示す例では、電流源ＳＲＣのドレインにローパスフィルタを配置すると共に電流源のソースにインダクタＬｓによるローパスフィルタを配して電流源のソースを通じて流入する雑音を抑制する。
また、他の方法として、次のような構成が考えられる。すなわち、前記電流源ＳＲＣを二つのＭＯＳＦＥＴによるカスケード型に構成することによって、電流源ＳＲＣのチャンネル長変調現象を低減させ、１／ｆ雑音がＶＣＯのＬＣタンクにアップコンバージョンされるのを防ぐ方法である。しかし、この方法では、能動素子および受動素子を追加配置する必要が生じ、ＶＣＯの全体サイズが大きくなり、量産時にＶＣＯのコストアップとなるという短所がある。
さらに、前記電流源ＳＲＣを無線通信端末機のシステムに適用する場合には、受動素子の数の増加が、直接変換構造におけるＩ／Ｑ（Inphase/Quadrature）信号の発生時にＶＣＯ出力から生成するＩ／Ｑ信号の不整合を惹起する確率が高い。
本発明が解決しようとする課題は、電圧制御発振の電流源からの雑音を効果的に減少させることができるＲＦ ＶＣＯを提供することである。
前記課題を解決するための本発明の一特徴によるＲＦ ＶＣＯは、Ｐタイプシリコン基板に対して平行な横方向に電流が流れる二つのＮタイプＦＥＴを含む差動型発振部と、前記二つのＮタイプＦＥＴのソースに共通に連結され、前記Ｐタイプシリコン基板に対して垂直な方向に電流が流れるＮＰＮタイプバイポーラトランジスタによる電流源と、を備えることを特徴とする。
標準ＢＪＴ（Bipolar Junction Transistor）工程を利用してＢＪＴだけで構成されたＶＣＯは電流と電圧との関係が指数的に比例するため、その分だけ電力消費が多い。しかし、本発明はこのようなＢＪＴを標準ＢＪＴ工程ではないＣＭＯＳ工程を通じて付随的に形成し、電流源として適用することによって、ＲＦ ＣＭＯＳ ＶＣＯの電流源で発生する１／ｆ雑音および電力消費を減少させ、その結果、ＶＣＯの位相雑音を減少させる。また、ＢＪＴの優秀な特性をＣＭＯＳ工程で具現することによりＣＭＯＳ ＶＣＯの従来の固有の弱点を克服することが可能となり、ＣＭＯＳ ＲＦ ＩＣ分野に大きく寄与するものである。
以下、添付された図面を参照しながら、本発明によるＲＦ ＶＣＯの望ましい実施例を詳細に説明する。
図３は、標準深さのＮ−ウェルＣＭＯＳ工程を通じて得られたＮＰＮ ＢＪＴを図示した断面図である。図３に示すように、ｐ型基板に深いＮ−ウェルＣＭＯＳ工程で性能に優れた垂直型ＮＰＮ ＢＪＴが具現できる。ＣＭＯＳ工程でＮＭＯＳのＮ＋ソースおよびＮ＋ドレインのための拡散工程でＮ＋エミッタおよびＮ＋コレクターを同時に形成する。そしてＮＭＯＳのＰ−ウェルおよびＰ＋コンタクトのための拡散工程でＢＪＰのＰ＋ベースを同時に形成する。
前記同様の方法で、やはり横型または縦型に、ＰＮＰまたはＮＰＮ ＢＪＴを形成できる。すなわち、本発明の発振器に適用されるＮＰＮまたはＰＮＰ ＢＪＴはＣＭＯＳ工程中に付随的に形成される。
一方、バイポーラトランジスタは、ｐ型基板に深いＰ−ウェルＣＭＯＳ工程で垂直型ＰＮＰ ＢＪＴとして具現できる。ＣＭＯＳ工程でＰＭＯＳのＰ＋ソースおよびＰ＋ドレインのための拡散工程でＰ＋エミッタおよびＰ＋コレクターを同時に形成する。そしてＰＭＯＳのＮ−ウェルおよびＰ＋コンタクトのための拡散工程でＢＪＰのＮ＋ベースを同時に形成する。
また、前記バイポーラトランジスタはｐ型基板にＣＭＯＳ工程で横型ＰＮＰ ＢＪＴを具現できる。ＣＭＯＳ工程でＰＭＯＳのＰ＋ソースおよびＰ＋ドレインのための拡散工程でＰ＋エミッタおよびＰ＋コレクターを同時に形成する。そしてＰＭＯＳのＮ−ウェルおよびＰ＋コンタクトのための拡散工程でＢＪＰのＮ＋ベースを同時に形成する。
前記本発明の発振器において、前記シリコン基板に対して垂直方向に電流が流れるバイポーラトランジスタを電流源として適用する場合、前記ＦＥＴとしてはＮタイプのもの、そしてバイポーラトランジスタとしてはＮＰＮタイプのものを使用することが製造工程および特性上有利である。
しかし、前記基板に対して横方向に電流が流れるバイポーラトランジスタを電流源として適用する場合、前記ＦＥＴとしてはＰタイプのもの、前記バイポーラトランジスタとしてはＰＮＰタイプのものを使用することが製造工程および特性上有利である。
本発明の一実施形態によるＮＰＮ ＢＪＴとＭＯＳＦＥＴの１／ｆ雑音を、図４に示す。図４から分かるように、ＢＪＴの１／ｆ雑音はＭＯＳ素子の１／ｆ雑音と比較してかなり小さい。もっとも、ＲＦ ＩＣのような高周波回路では、このＢＪＴがＣＭＯＳ工程により付随的に形成された構造であるため、周波数特性が悪く、使用できない。しかし、本発明で適用した部分は高周波を要求する部分ではないので問題とはならない。また、ＤＣブロックでアップコンバージョンされる雑音のためにＲＦ ＩＣの性能が低下する現象が見られたものの、このＤＣブロックにＣＭＯＳ工程を利用した寄生ＢＪＴを使用するために問題にならない。また、標準ＢＪＴ工程を利用したＢＪＴ ＶＣＯは、性能は優秀であるが、ＣＭＯＳ ＶＣＯと比較して電流消費が多くて高コストであるという短所がある。したがって、近年ではＣＭＯＳ ＶＣＯが脚光を浴びている。
図５および図６はそれぞれ、ＣＭＯＳトランジスタによる発振部と垂直型ＮＰＮ ＢＪＴおよび横（縦）方向ＰＮＰ ＢＪＴによる電流ソースを持つ本発明による高周波電流制御発振器の等価回路図である。
本発明による発振器の一実施例として、ＲＦ ＣＭＯＳ ＶＣＯの位相雑音を改善するための電流源として垂直型ＮＰＮ ＢＪＴを適用する例を、図５に示す。ＮＰＮ ＢＪＴは発振部ＯＳＣに設けられたＦＥＴのソースに連結される。
本発明による発振器の他の実施例として、ＲＦ ＣＭＯＳ ＶＣＯの位相雑音を改善するための電流源として縦型ＰＮＰ ＢＪＴを適用する例を、図６に示す。ここでＰＮＰ ＢＪＴは発振部ＯＳＣに設けられた共振コイルＬ側に連結される。
このように用いられたＢＪＴは１／ｆ雑音が小さいため、ＶＣＯのＬＣタンクにアップコンバージョンされても、ＶＣＯの位相雑音に影響を及ぼす程度は軽微であってほとんど無視できる。下の式は電流源の１／ｆ雑音がＶＣＯの位相雑音に影響を及ぼすことを表現したものである。下の式のように電流源の１／ｆ雑音が小さいほどＶＣＯの位相雑音は改善される。ここで、
図７Ａは、従来技術の位相雑音特性を示し、図７Ｂは、本発明を適用して得た改善された位相雑音特性を示す。
図７Ａおよび７Ｂに示す実験結果を通じて、５ＧＨｚ帯域で、既存のＦＥＴを電流源として利用する従来発振器と比較して、ＢＪＴを利用する本発明の発振器は、位相雑音が約７ｄＢ程度改善されたことが確認できた。
本発明に係る発振器の理解のために、図示された実施例を参考として説明したが、これは例示的なものに過ぎず、当業者ならばこれより多様な変形および均等な他の実施例が可能である。したがって、本発明の技術的範囲は、上記実施例に限定されることなく、特許請求の範囲に基づいて定められねばならない。
本発明は主に高周波発振器に適しており、必要に応じて低周波発振器にも適用できる。
Claims (1)
- Ｐタイプシリコン基板に対して平行な横方向に電流が流れる二つのＮタイプＦＥＴを含む差動型発振部と、
前記二つのＮタイプＦＥＴのソースに共通に連結され、前記Ｐタイプシリコン基板に対して垂直な方向に電流が流れるＮＰＮタイプバイポーラトランジスタによる電流源と、を備えることを特徴とする高周波電圧制御発振器。
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