KR100537511B1 - 고주파 전압제어발진기 - Google Patents

Abstract

고주파 전압제어발진기에 관해 개시된다. 개시된 발진기는 두개의 FET 트랜지스터에 의한 차동형 발진부; 그리고 상기 기판에 대해 수직 또는 수평 방향으로 전류가 유동하는 바이폴라트랜지스터에 의한 전류원;을 구비한다. 바이폴라트랜지스터에서 전류가 에미터(emitter)에서 베이스(base)를 거처 컬렉터(collector)로 종방향 또는 횡방향으로 전류가 흐르기 때문에 1/f 잡음이 상당히 작다. 본 발명은 이러한 BJT를 전류원으로 적용함으로써 RF CMOS VCO의 전류원에서 발생하는 1/f 잡음을 감소 시키며, 궁극적으로 VCO의 위상 잡음을 향상시킨다.

Description

고주파 전압제어발진기{Radio Frequency Voltage Controlled Oscillator}

본 발명은 고주파 전압제어발진기(Radio Frequency Voltage Controlled Oscillator, RF VCO)에 관한 것으로서, 상세히는 위상 잡음(phase noise)를 효과적으로 감소시킬 수 있는 구조를 가지는 고주파 전압제어발진기에 관한 것이다.

위상 잡음은 발진 신호의 시간축 파형에 위상이 조금씩 밀리고 틀어져서 파형이 찌그러지는 정도로서 정의되는데, 이는 MOS 소자(device)로 구성된 전류원(current source)의 1/f 잡음에 가장 큰 영향을 받는다. 1/f 잡음은 MOS 소자에서와 같이 게이트(gate) 아래에 형성되는 채널(channel)을 통해 전류가 소오스(source)에서 드레인(drain)으로 측방향(lateral direction) 이동할 때에 Si과 SiO₂사이에서 생기는 전자의 재결합에 의해 발생되는 소자 자체의 잡음으로 정의된다.

최근 CMOS VCO 설계시 위상 잡음에 취약한 점으로 대두되고 있는 것이 VCO의 전류원에서 발생하는 1/f 잡음이 VCO의 LC 탱크(tank)로 업컨버젼(upconversion)됨으로써 위상 잡음을 악화시킨다. 이를 막기 위해서 별도의 능동 소자 및 수동 소자가 사용하게 된다. 도 1에 도시된 바와 같이, 두개의 MOSFET를 갖는 차동형 발진부(OSC)와 하나의 MOSFET에 의한 전류원(SRC) 사이에 인덕터와 캐패시터에 의한 로우패스필터(LC-type low pass filter)를 마련하여 전류원의 드레인으로 부터의 잡음을 여과시킨다. 또한 도 2에 도시된 바와 같이 전류원(SRC)의 드레인로우패스필터를 부가함과 아울러 전류원의 소스에 인덕터(Ls)에 의한 로우패스 필터를 마련하여 전류원의 소스를 통한 잡음의 유입을 억제한다.

한편, 다른 방법으로 상기 전류원을 두개의 MOSFET 에 의한 캐스코드(cascade)형으로 구성하여 전류원의 채널 길이 변조 (channel length modulation)현상을 감소시켜 1/f 잡음이 VCO의 LC 탱크로 업컨버젼되는 현상을 차단한다. 이는 부가적인 능동 소자 및 수동 소자가 필요하게 되는데 VCO의 전체 크기가 커지게 되고 대량 생산 시 VCO의 단가 또한 증가하는 단점이 있다.

게다가 무선 통신 단말기의 시스템에 적용되면서 직접 변환 구조(direct conversion structure)에서 I/Q (Inphase/Quadrature) 신호 발생시 부가적인 수동 소자의 증가로 인해 VCO출력에서 나오는 I/Q 신호 부정합(mismatching)이 발생될 확률이 높아진다.

본 발명이 이루고자하는 과제는 전압제어발진의 전류원으로 부터의 잡음을 효과적으로 억제할 수 있는 고주파 전압제어발진기를 제공하는 것이다.

상기 목적을 달성하기 위하여, 본 발명의 한 유형에 따르면,

실리콘 기판에 대해 나란한 측방향(lateral direction)으로 전류가 유동하는 두개의 FET 트랜지스터에 의한 차동형 발진부; 그리고

상기 실리콘 기판에 대해 수직 방향으로 전류가 유동하는 바이폴라트랜지스터에 의한 전류원;을 구비하는 것을 특징으로 하는 고주파 전압제어발진기가 제공된다.

상기 유형의 본 발명에 따른 발진기에 있어서, 상기 FET 는 p 타입이고 상기 바이폴라트랜지스터는 NPN 형인 것이 제조 공정 및 특성 상 유리하다.

상기 목적을 달성하기 위하여, 본 발명의 다른 유형에 따르면,

실리콘 기판에 대해 나란한 측방향(lateral direction)으로 전류가 유동하는 두개의 FET 트랜지스터에 의한 차동형 발진부; 그리고

상기 기판에 대해 횡방향으로 전류가 유동하는 바이폴라트랜지스터에 의한 전류원;을 구비하는 것을 특징으로 하는 고주파 전압제어발진기가 제공된다.

상기 두번째 유형의 발진기에서, 상기 FET 는 p 타입이고, 상기 바이폴라트랜지스터는 PNP 형인 것이 바람직하다.

이하, 첨부된 도면을 참조하면서, 본 발명에 따른 고주파 전압제어발진기의 바람직한 실시예를 상세히 설명한다.

도 3은 표준 깊은 N-Well CMOS 공정을 통해서 얻어진 NPN BJT (vertical bipolar-junction-transistor; 이하 BJT)를 도시한 단면이다. 도 3에 도시된 바와 같이 p형 기판(P substrate)에 깊은 N-Well CMOS 공정으로 성능이 우수한 수직형 NPN BJT가 구현 될 수 있다. CMOS 공정에서 NMOS의 n+소오스와 n+드레인을 위한 확산공정에서 n+ 에미터 및 n+ 컬렉터를 동시에 형성한다. 그리고 NMOS의 P-Well 및 p+ 콘택트를 위한 확산 공정에서 BJP의 p+베이스를 동시에 형성한다.

이상과 같은 유사한 방법으로 역시 횡형 또는 종형으로서 PNP 또는 NPN BJT를 형성할 수 있다. 즉, 본 발명의 발진기에 적용되는 NPN 또는 PNP BJT는 CMOS 공정 중 부수적으로 형성된다.

한편, 바이폴라트랜지스터는 p형 기판(P substrate)에 깊은 P-Well CMOS 공정으로 수직형 PNP BJT로서 구현 될 수도 있다. CMOS 공정에서 PMOS의 p+소오스와 p+드레인을 위한 확산공정에서 p+ 에미터 및 p+ 컬렉터를 동시에 형성한다. 그리고 PMOS의 N-Well 및 p+ 콘택트를 위한 확산 공정에서 BJP의 n+베이스를 동시에 형성한다.

또한, 상기 바이폴라트랜지스터는 p형 기판(P substrate)에 CMOS 공정으로 횡형 PNP BJT를 구현 할 수가 있다. CMOS 공정에서 PMOS의 p+소오스와 p+드레인을 위한 확산공정에서 p+ 에미터 및 p+ 컬렉터를 동시에 형성한다. 그리고 PMOS의 N-Well 및 p+ 콘택트를 위한 확산 공정에서 BJP의 n+베이스를 동시에 형성한다.

상기 본 발명의 발진기에 있어서, 상기 실리콘 기판에 대해 수직 방향으로 전류가 유동하는 바이폴라트랜지스터가 전류원으로 적용되는 경우 상기 FET 는 p 타입, 그리고 바이폴라트랜지스터는 NPN 형인 것이 제조 공정 및 특성 상 유리하다.

그러나, 상기 기판에 대해 횡방향으로 전류가 유동하는 바이폴라트랜지스터가 의한 전류원으로 적용되는 경우, 상기 FET 는 p 타입이고, 상기 바이폴라트랜지스터는 PNP 형인 것이 제조 공정 및 특성 상 유리하다.

도 4에서 보듯이 BJT는 1/f 잡음에 있어서 MOS 소자에 비해 상당히 작다. 그러나, RF IC와 같은 고주파 회로에서는 이 BJT가 CMOS 공정으로 인해 부가적으로 생긴 구조이기 때문에 주파수 특성은 좋지가 않아 사용하지는 못한다. 하지만, 본 발명에서 적용한 부분은 고주파를 요구하는 부분이 아니고 DC 블락에서 업컨버전되는 잡음 때문에 RFIC의 성능이 떨어지는 현상을 발견했고 이 DC 블락에 CMOS공정을 이용한 기생 BJT를 사용하기 때문에 문제가 되지 않는다. 또한, 표준 BJT 공정을 이용한 BJT VCO는 성능은 우수하나 CMOS VCO에 비해 전류 소비가 많고 가격이 비싼 단점이 있다. 그래서, 최근에 CMOS VCO가 각광을 받고 있다.

도 5 및 도 6은 각각 CMOS 트랜지스터에 의한 발진부와 수직형 NPN BJT 및 횡(종) 방향 PNP BJT에 의한 전류소스를 가지는 본 발명에 따른 고주파전류제어발진기의 등가회로도이다.

도 5에 도시된 바와 같이, 본 발명에 따른 발진기의 한 실시예는 RF CMOS VCO의 위상 잡음을 개선 하기 위한 전류원으로 수직형 NPN BJP로 적용한다. NPN BJT는 발진부(OSC)에 마련된 FET의 소스에 연결된다.

도 6에 도시된 바와 같이 본 발명에 따른 발진기의 다른 실시예는 RF CMOS VCO의 위상 잡음을 개선하기 위한 전류원으로 종형 PNP BJT를 적용한다. 여기에서 PNP BJT는 발진부(OSC)에 마련된 공진코일(L) 측에 연결된다.

이와 같이 사용된 BJT는 1/f 잡음이 작기 때문에 VCO의 LC 탱크로 업컨버젼되어 VCO의 위상 잡음에 영향을 미치는 정도가 경미하다. 아래의 식은 전류원의 1/f 잡음이 VCO의 위상 잡음에 영향을 미치는 것을 표현한 것이다. 아래의 식에서와 같이 전류원의 1/f 잡음()이 작을수록 VCO의 위상 잡음은 개선 된다. 여기서, △ω 는 오프셋 주파수 (offset frequency)이다.

도 7a는 종래 기술의 위상 잡음 특성이고 도 7b는 본 발명을 적용해서 얻은 개선된 위상 잡음 특성이다.

상기와 같은 결과를 통해 5GHz 대역에서 기존의 FET를 전류원으로 이용하는 종래 발진기에 비해 BJT를 이용하는 본 발명의 발진기가 약 7dB 정도의 위상 잡음 개선을 확인할 수 있었다.

표준 BJT 공정을 이용하여 BJT만으로 구성된 VCO는 전류와 전압의 관계가 exponentially 비례하기 때문에 그 만큼 전력 소모가 많다. 하지만, 본 발명은 이러한 BJT를 표준 BJT 공정이 아닌 CMOS공정을 통해서 부가적으로 얻어 전류원으로 적용함으로써 RF CMOS VCO의 전류원에서 발생하는 1/f 잡음 및 전력 소모를 감소 시키며, 궁극적으로 VCO의 위상 잡음을 향상시킨다. 또한, CMOS VCO의 그 동안 고질적인 고유의 약점을 극복 하기 위해 BJT의 우수한 특성을 CMOS 공정에서 구현 함으로써 CMOS RFIC 분야에 큰 기여를 할 수 있다.

본 발명은 RF CMOS VCO구조에서 전류원에서 발생하는 1/f 잡음에 의한 위상 잡음을 대폭 개선하고 추가 소자 및 공정이 불 필요함으로 대량 생산 시 VCO의 단가가 낮아진다. 이는 즉, 본 발명에 의해 특성이 좋고 가격이 싸고 초 소형 구현이 가능하다는 것을 의미 한다. 표준 BJT 공정을 이용하여 BJT만으로 구성된 VCO는 양질의 BJT를 구현 하기 위해 가격이 비싸며, 전류와 전압의 관계가 exponentially 비례하기 때문에 그 만큼 전력 소모가 많다. 하지만, 본 발명은 이러한 BJT를 표준 BJT 공정이 아닌 CMOS공정을 통해서 부가적으로 얻어 특성이 좋지 않더라도 전류원으로 적용함으로써 RF CMOS VCO의 전류원에서 발생하는 1/f 잡음 및 전력 소모를 감소 시키며, 궁극적으로 VCO의 위상 잡음을 향상시킨다. 또한, CMOS VCO의 그 동안 고질적인 고유의 약점을 극복 하기 위해 BJT의 우수한 특성을 CMOS 공정에서 부가적으로 구현 함으로써 CMOS RFIC 분야에 큰 기여를 할 수 있다.

그리고, 무선통신 단말기 내에서의 I.Q.신호 발생시 일어나는 I.Q.신호 부 정합을 줄일 수가 있다. 이러한 본 발명은 주로 고주파 발진기에 적합하며, 필요에 따라 저주파 발진기에도 적용이 가능하다.

이러한 본 발명에서 발진기의 이해를 위하여, 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위에 한해서 정해져야 할 것이다.

도 1은 종래 고주파 전압제어발진기의 개략적 회로도이다.

도 2는 종래 다른 고주파 전압제어발진기의 개략적 회로도이다.

도 3은 본 발명에 따른 고주파 전압제어발진기의 일부 구조를 보인 수직 단면도이다.

도 4는 본 발명에서 적용한 NPN BJT와 MOSFET의 1/f 잡음 비교도이다.

도 5는 본 발명에 따른 고주파 전압제어발진기의 제1실시예의 회로도이다.

도 6은 본 발명에 따른 고주파 전압제어발진기의 제2실시예의 회로도이다.

도 7a 및 도 7b는 종래 기술과 본 발명의 위상 잡음에 대한 모의 실험을 을 비교해 보이는 그래프이다.

Claims (6)

1. 실리콘 기판에 대해 나란한 측방향(lateral direction)으로 전류가 유동하는 두개의 FET 트랜지스터에 의한 차동형 발진부;

   그리고 상기 실리콘 기판에 대해 FET 트랜지스터와 수직 방향(vertical directon)으로 전류가 유동하는 것으로 상기 FET 트랜지스터에 비해 1/f 잡음이 작으며 FET 트랜지스터를 제작하는 CMOS 공정에서 같이 제조되는 바이폴라트랜지스터에 의한 전류원;을 구비하는 것을 특징으로 하는 고주파 전압제어발진기.
2. 제 1 항에 있어서,

   상기 FET 는 p 타입인 것을 특징을 하는 고주파 전압제어발진기.
3. 제 2 항에 있어서,

   상기 바이폴라트랜지스터는 NPN 형인 것을 특징으로 하는 고주파 전압제어발진기.
4. 실리콘 기판에 대해 나란한 측방향(lateral direction)으로 전류가 유동하는 두개의 FET 트랜지스터에 의한 차동형 발진부; 그리고

   상기 기판에 대해 횡방향으로 전류가 유동하는 바이폴라트랜지스터에 의한 전류원;을 구비하는 것을 특징으로 하는 고주파 전압제어발진기.
5. 제 4 항에 있어서,

   상기 FET 는 p 타입인 것을 특징을 하는 고주파 전압제어발진기.
6. 제 5 항에 있어서,

   상기 바이폴라트랜지스터는 PNP 형인 것을 특징으로 하는 고주파 전압제어발진기.