JP4803964B2 - Electrode structure - Google Patents

Electrode structure Download PDF

Info

Publication number
JP4803964B2
JP4803964B2 JP2004077290A JP2004077290A JP4803964B2 JP 4803964 B2 JP4803964 B2 JP 4803964B2 JP 2004077290 A JP2004077290 A JP 2004077290A JP 2004077290 A JP2004077290 A JP 2004077290A JP 4803964 B2 JP4803964 B2 JP 4803964B2
Authority
JP
Japan
Prior art keywords
substrate
electrode
insulating film
hole
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2004077290A
Other languages
Japanese (ja)
Other versions
JP2005268456A (en
Inventor
芳央 岡山
工次郎 亀山
彰 鈴木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP2004077290A priority Critical patent/JP4803964B2/en
Publication of JP2005268456A publication Critical patent/JP2005268456A/en
Application granted granted Critical
Publication of JP4803964B2 publication Critical patent/JP4803964B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

本発明は、基板内に電極が設けられた電極構造に関するものである。   The present invention relates to an electrode structure in which an electrode is provided in a substrate.

携帯電話、ＰＤＡ、ＤＶＣ、ＤＳＣといったポータブルエレクトロニクス機器の高機能化が加速するなか、こうした製品が市場で受け入れられるためには小型・軽量化が必須となっており、その実現のために高集積のシステムＬＳＩが求められている。一方、これらのエレクトロニクス機器に対しては、より使い易く便利なものが求められており、機器に使用されるＬＳＩに対し、高機能化、高性能化が要求されている。このため、ＬＳＩチップの高集積化にともないそのＩ／Ｏ数が増大する一方でパッケージ自体の小型化要求も強く、これらを両立させるために、半導体部品の高密度な基板実装に適合した電極構造の開発が強く求められている。   As portable electronic devices such as mobile phones, PDAs, DVCs, and DSCs are accelerating their functions, miniaturization and weight reduction are essential for their acceptance in the market. There is a need for a system LSI. On the other hand, these electronic devices are required to be easier to use and convenient, and higher functionality and higher performance are required for LSIs used in the devices. For this reason, the number of I / Os increases with the high integration of LSI chips, while the demand for miniaturization of the package itself is strong, and in order to achieve both of these, an electrode structure suitable for high-density board mounting of semiconductor components Development is strongly demanded.

こうした高密度化の要請および製造工程の簡略化の要請に対応する技術として、シリコン貫通技術を用いた３次元実装技術が知られている（特許文献１、特許文献２）。   A three-dimensional mounting technique using a silicon penetration technique is known as a technique corresponding to such a demand for higher density and a demand for simplification of the manufacturing process (Patent Documents 1 and 2).

特開平１１−２５１３２０号公報JP 11-251320 A 特開２００３−３０９２２１号公報JP 2003-309221 A

しかしながら、上記公報記載の技術をはじめ、従来の基板内に導電部材を設ける技術を用いて電極を接続した場合には、導電部材構成材料の残留応力や熱変形により、基板の一方の面に設けられた電極と導電部材との間にクラックなどが発生する場合があった。   However, when the electrodes are connected using the technique described in the above publication and the conventional technique of providing a conductive member in the substrate, it is provided on one surface of the substrate due to residual stress or thermal deformation of the conductive member constituting material. In some cases, a crack or the like was generated between the formed electrode and the conductive member.

本発明は、上記事情に鑑みなされたものであって、その目的とするところは、基板の一方の面に設けられた電極の裏面を含む領域と、当該領域と基板のもう一方の面に設けられた配線などの導電部材とを接続する、基板内に設けられた導電部材との間の密着性が改善された電極構造を提供するところにある。   The present invention has been made in view of the above circumstances, and an object thereof is to provide a region including the back surface of the electrode provided on one surface of the substrate, and the region and the other surface of the substrate. It is an object of the present invention to provide an electrode structure that is connected to a conductive member such as a wiring, and has improved adhesion between the conductive member provided in the substrate.

本発明によれば、基板と、基板の一方の面に設けられた電極と、少なくとも一部が基板の内部に設けられており、電極の基板側の領域と接続する導電部材とを有し、上記領域と接続する導電部材の接続面が凹凸面であることを特徴とする電極構造が提供される。   According to the present invention, the substrate, the electrode provided on one surface of the substrate, and at least a part of the electrode is provided inside the substrate, the conductive member connected to the region of the electrode on the substrate side, An electrode structure is provided in which the connection surface of the conductive member connected to the region is an uneven surface.

本発明において、基板の一方の面に設けられた電極には、当該一方の面に設けられた層間絶縁膜などを有する多層配線層内に設けられた電極を含むものとする。   In the present invention, the electrode provided on one surface of the substrate includes an electrode provided in a multilayer wiring layer having an interlayer insulating film or the like provided on the one surface.

本発明における電極の基板側の面を含む領域と接続する導電部材の接続面は凹凸面である。このため、電極の基板側の面を含む領域と、導電部材との接触面積が増大するため、電極の基板側の面を含む領域と導電部材との間の密着性が改善される。また、電極の基板側の面を含む領域の凹部に、導電部材の凸部が入り込むことにより、アンカー効果によって電極の基板側の面を含む領域と導電部材との間の密着性が改善される。   In the present invention, the connection surface of the conductive member connected to the region including the substrate-side surface of the electrode is an uneven surface. For this reason, since the contact area with the area | region including the board | substrate side surface of an electrode and a conductive member increases, the adhesiveness between the area | region including the board | substrate side surface of an electrode and a conductive member is improved. Further, the convexity of the conductive member enters the concave portion of the region including the substrate side surface of the electrode, whereby the adhesion between the region including the electrode side surface of the electrode and the conductive member is improved by the anchor effect. .

また、本発明において、電極は、上記領域内において格子状に設けられていてもよいし、上記領域内において平行に配置されたストライプ状であってもよい。   In the present invention, the electrodes may be provided in a lattice pattern in the region, or may be a stripe shape arranged in parallel in the region.

本発明において、平行とは、実質的に平行に相当する場合も含むこととする。   In the present invention, the term “parallel” includes a case where it corresponds to substantially parallel.

また、本発明において、基板は、半導体基板またはガラス基板であってもよい。   In the present invention, the substrate may be a semiconductor substrate or a glass substrate.

本発明によれば、電極の基板側の面を含む領域と接続する導電部材の接続面が凹凸面であることにより、電極の基板側の面を含む領域と導電部材との間の密着性が改善された電極構造を提供することができる。   According to the present invention, since the connection surface of the conductive member connected to the region including the substrate-side surface of the electrode is an uneven surface, the adhesion between the region including the electrode-side surface of the electrode and the conductive member is improved. An improved electrode structure can be provided.

以下、本発明の実施の形態について図面を参照して説明する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings.

実施の形態
図１〜図３は本実施形態に係る電極構造を備えた半導体装置の製造工程を説明するための断面図である。 Embodiment FIG. 1 to FIG. 3 are cross-sectional views for explaining a manufacturing process of a semiconductor device provided with an electrode structure according to the present embodiment.

図１（ａ）に示すように、シリコン基板１０２上に、半導体素子（不図示）を形成し、その上に層間絶縁膜５５０を設け、当該層間絶縁膜５５０上に格子形状のパッド電極５５２および配線（不図示）が形成され、当該パッド電極５５２および配線を覆うようにパッシベーション膜５５４を形成する。なお、配線が２層以上存在する多層配線構造の場合には、パッド電極５５２上に、さらに層間絶縁膜５５０を形成するため、最終的にはパッド電極５５２は、層間絶縁膜５５０内部に位置する構造となる。図１（ａ）はこの構造を示している。また、シリコン基板１０２の層間絶縁膜５５０などが形成された面と逆側の面に、レジスト層４０８で孔５５６の開口パターンを形成する。   As shown in FIG. 1A, a semiconductor element (not shown) is formed on a silicon substrate 102, an interlayer insulating film 550 is provided thereon, and a lattice-shaped pad electrode 552 and the interlayer insulating film 550 are formed on the interlayer insulating film 550. A wiring (not shown) is formed, and a passivation film 554 is formed so as to cover the pad electrode 552 and the wiring. Note that in the case of a multilayer wiring structure in which two or more layers of wiring exist, an interlayer insulating film 550 is further formed on the pad electrode 552, so that the pad electrode 552 is finally located inside the interlayer insulating film 550. It becomes a structure. FIG. 1 (a) shows this structure. Further, an opening pattern of holes 556 is formed with a resist layer 408 on the surface of the silicon substrate 102 opposite to the surface on which the interlayer insulating film 550 and the like are formed.

ここで、シリコン基板１０２の厚さは、孔５５６の形成を容易にするために、たとえば５０μｍから３００μｍ程度とする。また、配線を構成する材料としては、Ａｌ、Ａｌ合金などが好ましく用いられ、層間絶縁膜５５０を構成する材料としては、有機ＳＯＧなどのメチルシロキサン系の膜、ＢＰＳＧ膜やＳｉＯ２膜などが好ましく用いられる。さらにまた、パッシベーション膜５５４を構成する材料としては、ＳｉＮ、ポリイミドおよびＳｉＯ２などが好ましく用いられる。 Here, the thickness of the silicon substrate 102 is, for example, about 50 μm to 300 μm in order to facilitate the formation of the hole 556. Further, as the material constituting the wiring, Al, Al alloy or the like is preferably used, and as the material constituting the interlayer insulating film 550, a methylsiloxane-based film such as organic SOG, a BPSG film or a SiO 2 film is preferable. Used. Furthermore, as a material constituting the passivation film 554, SiN, polyimide, SiO 2 or the like is preferably used.

格子形状のパッド電極５５２を構成する材料としては、配線を構成する材料と同じく、Ａｌ、Ａｌ合金などが好ましく用いられ、なかでも、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ−ＣｕなどのＡｌ合金が特に好ましく用いられる。また、その厚さは、たとえば、２００ｎｍから２μｍ程度である。   As the material constituting the grid-shaped pad electrode 552, Al, Al alloy and the like are preferably used as the material constituting the wiring, and Al alloy such as Al-Cu and Al-Si-Cu is particularly preferable. Used. The thickness is, for example, about 200 nm to 2 μm.

ここで、パッド電極５５２の格子形状は、レジストを用いて配線をパターニングする際に、同時に形成される。   Here, the lattice shape of the pad electrode 552 is formed at the same time when the wiring is patterned using a resist.

次に、図１（ｂ）に示すように、レジスト層４０８の開口部のシリコンをドライエッチングして、シリコン基板１０２内に孔５５６を形成する。ここで、孔５５６の直径は、たとえば、１０μｍから１００μｍ程度である。ここで、孔５５６はシリコン基板１０２を貫通するものであってもよいし、貫通しないものであってもよい。   Next, as shown in FIG. 1B, the silicon in the opening of the resist layer 408 is dry-etched to form a hole 556 in the silicon substrate 102. Here, the diameter of the hole 556 is, for example, about 10 μm to 100 μm. Here, the hole 556 may penetrate the silicon substrate 102 or may not penetrate.

ここで、孔５５６の形状をシリコン基板１０２に対して垂直な内壁を有するようにするために、ＳＦ６、Ｏ２、Ｃ４Ｆ８などのＰＦＣガスを用いてエッチングと側壁保護膜形成を交互に繰り返すボッシュプロセスと呼ばれる方法を用いることができる。また、大きなエッチング速度による高スループットを実現するために、ＳＦ６、Ｏ２などのガスを用いて、パルス印加でないＲＩＥ（Reactive Ion Etching）法を用いることができる。なお、孔５５６の直径が５０μｍ以上と大きく、かつ、テーパー形状でも良いのであれば、ＫＯＨなどの強アルカリ性の液を用いたＳｉ異方性ウエットエッチングを用いることもできる。 Here, in order to make the shape of the hole 556 have an inner wall perpendicular to the silicon substrate 102, etching and sidewall protective film formation are alternately performed using PFC gas such as SF 6 , O 2 , C 4 F 8 or the like. A method called a Bosch process can be used. In addition, in order to realize a high throughput with a large etching rate, an RIE (Reactive Ion Etching) method that does not apply a pulse by using a gas such as SF 6 or O 2 can be used. Note that if the diameter of the hole 556 is as large as 50 μm or larger and may have a tapered shape, Si anisotropic wet etching using a strong alkaline solution such as KOH can also be used.

次に、図１（ｃ）に示すように、孔５５６がパッド電極５５２の裏面に到達するまで層間絶縁膜５５０のエッチングを行う。なお、レジスト層４０８は、このエッチングの前もしくは後に、アッシングして除去する。ここで、パッド電極５５２の裏面とは、図１（ｃ）中のパッド電極５５２の上面に該当する。   Next, as shown in FIG. 1C, the interlayer insulating film 550 is etched until the hole 556 reaches the back surface of the pad electrode 552. Note that the resist layer 408 is removed by ashing before or after the etching. Here, the back surface of the pad electrode 552 corresponds to the top surface of the pad electrode 552 in FIG.

ここで、図４に示すように、パッド電極５５２は格子形状となっている。このため、層間絶縁膜５５０をエッチングする際には、パッド電極５５２が露出した後のオーバーエッチング時に、パッド電極５５２の格子間に存在する層間絶縁膜５５０のエッチングが進行するため、孔５５６の底部には層間絶縁膜５５０と、パッド電極５５２の格子形状とにより形成される凹凸が現れることとなる。   Here, as shown in FIG. 4, the pad electrode 552 has a lattice shape. Therefore, when the interlayer insulating film 550 is etched, the etching of the interlayer insulating film 550 existing between the lattices of the pad electrode 552 proceeds during overetching after the pad electrode 552 is exposed. In this case, irregularities formed by the interlayer insulating film 550 and the lattice shape of the pad electrode 552 appear.

この凹凸の深さは、層間絶縁膜５５０のエッチングのオーバーエッチング量によって定まる。凹凸の深さは任意であるが、密着性の向上効果を考慮しつつ、１００ｎｍから１μｍ程度になるように調節される。   The depth of the unevenness is determined by the amount of overetching of the interlayer insulating film 550. The depth of the unevenness is arbitrary, but is adjusted to be about 100 nm to 1 μm in consideration of the effect of improving adhesion.

次に、図２（ａ）に示すように、後に孔５５６内に形成される接続電極とシリコン基板１０２の絶縁性を確保するために、孔５５６の側壁およびシリコン基板１０２の表面を覆うように絶縁膜５５８を成膜する。絶縁膜５５８を構成する材料としては、ＳｉＯ２やＳｉＮなどが好ましく用いられ、その膜厚は、たとえば、０．１μｍ〜２μｍ程度とする。ここで、接続電極は、シリコン基板１０２を貫通していてもよいし、貫通していなくてもよい。 Next, as shown in FIG. 2A, in order to ensure insulation between the connection electrode to be formed in the hole 556 and the silicon substrate 102 later, the sidewall of the hole 556 and the surface of the silicon substrate 102 are covered. An insulating film 558 is formed. As a material for forming the insulating film 558, such as SiO 2 or SiN is preferably used, the thickness thereof is, for example, on the order of 0.1-2 .mu.m. Here, the connection electrode may or may not penetrate through the silicon substrate 102.

次に、図２（ｂ）に示すように、孔５５６の底部に成膜された絶縁膜５５８を、ＣＦ４などのＰＦＣガスを用いた異方性エッチングにより除去して、再びパッド電極５５２を露出させる。ここで、異方性エッチングを用いるのは、孔５５６側壁およびシリコン基板１０２表面の絶縁膜５５８を残したまま、孔５５６の底部に成膜された絶縁膜５５８を除去するためである。なお、シリコン基板１０２表面の絶縁膜が残るのは、孔５５６底部よりも厚く成膜されるためである。 Next, as shown in FIG. 2B, the insulating film 558 formed at the bottom of the hole 556 is removed by anisotropic etching using a PFC gas such as CF 4, and the pad electrode 552 is again formed. Expose. Here, the anisotropic etching is used in order to remove the insulating film 558 formed on the bottom of the hole 556 while leaving the insulating film 558 on the sidewall of the hole 556 and the surface of the silicon substrate 102. Note that the insulating film on the surface of the silicon substrate 102 remains because it is formed thicker than the bottom of the hole 556.

次に、図２（ｃ）に示すように、後に形成される銅の拡散を防止するために、バリアメタル５６０を成膜する。バリアメタル５６０を構成する材料としては、ＴｉＮ、Ｔｉ、Ｗ、ＷＮ、Ｔａ、ＴａＮなどが好ましく用いられる。ここで、孔５５６の側壁や底部にも十分な膜厚のバリアメタル５６０を成膜するために、ＣＶＤ法や指向性スパッタ法などの成膜方法が用いられる。また、バリアメタル５６０の膜厚は、たとえば、５ｎｍから５０ｎｍ程度とする。   Next, as shown in FIG. 2C, a barrier metal 560 is formed in order to prevent diffusion of copper to be formed later. As a material constituting the barrier metal 560, TiN, Ti, W, WN, Ta, TaN or the like is preferably used. Here, in order to form the barrier metal 560 having a sufficient film thickness on the side wall and bottom of the hole 556, a film forming method such as a CVD method or a directional sputtering method is used. The film thickness of the barrier metal 560 is, for example, about 5 nm to 50 nm.

次に、図３（ａ）に示すように、電解めっき法により銅を成膜する際のシード膜５６２を成膜する。ここで、電解めっきをする際に、孔５５６内部にボイドが形成されるのを抑制するために、孔５５６の側壁や底部にもシード膜５６２が連続的に成膜されている必要がある。このため、シード膜５６２の成膜には、ＣＶＤ法や指向性スパッタ法などの成膜方法が用いられ、その膜厚としては５０ｎｍから３００ｎｍが好ましく用いられる。   Next, as shown in FIG. 3A, a seed film 562 for forming copper is formed by electrolytic plating. Here, when electrolytic plating is performed, in order to suppress the formation of voids in the hole 556, the seed film 562 needs to be continuously formed on the side wall and the bottom of the hole 556. Therefore, the seed film 562 is formed by a film forming method such as a CVD method or a directional sputtering method, and the film thickness is preferably 50 nm to 300 nm.

次に、硫酸銅浴を用いた電解めっき法によって、図３（ｂ）に示すように、孔５５６内に銅めっき膜５６４を成膜する。ここで、銅めっき膜５６４の膜厚は、たとえば１μｍから３０μｍであり、図３（ｂ）に示すように、孔５５６を完全に埋めてもよいし、側壁と底部のみに成膜されていてもよい。   Next, as shown in FIG. 3B, a copper plating film 564 is formed in the hole 556 by an electrolytic plating method using a copper sulfate bath. Here, the film thickness of the copper plating film 564 is 1 μm to 30 μm, for example, and as shown in FIG. 3B, the hole 556 may be completely filled, or the film is formed only on the side wall and the bottom. Also good.

ここで、バリアメタル５６０および銅めっき膜５６４には、シリコン基板１０２との熱膨張率の相違などにより生じる成膜時の応力が残留しているので、バリアメタル５６０と接するパッド電極５５２には通常、接続電極側に引っ張られる力が働き、また、半導体装置完成後、各材料の熱膨張率の相違などにより応力が発生する。   Here, since stress at the time of film formation caused by a difference in thermal expansion coefficient from the silicon substrate 102 or the like remains in the barrier metal 560 and the copper plating film 564, the pad electrode 552 in contact with the barrier metal 560 normally The force pulled to the connection electrode side works, and stress is generated due to the difference in thermal expansion coefficient of each material after the completion of the semiconductor device.

しかし、孔５５６底部の拡大図である図６に示すように、パッド電極が正方形などの平面形状を有している場合と比較して、層間絶縁膜５５０とパッド電極５５２の格子形状とにより形成される凹凸が存在することにより、孔５５６底部の表面積は拡大する。   However, as shown in FIG. 6 which is an enlarged view of the bottom of the hole 556, the pad electrode is formed by the interlayer insulating film 550 and the lattice shape of the pad electrode 552 as compared with the case where the pad electrode has a planar shape such as a square. The surface area of the bottom of the hole 556 is expanded due to the presence of the unevenness.

また、バリアメタル５６０は孔５５６の底部近傍において、上述の凹凸に由来する凹凸を有しているので、同様にバリアメタル５６０と銅めっき膜５６４との接触面積が拡大する。この結果、銅めっき膜５６４とパッド電極５５２との間の密着性が改善される。   Further, since the barrier metal 560 has unevenness in the vicinity of the bottom portion of the hole 556, the contact area between the barrier metal 560 and the copper plating film 564 is similarly increased. As a result, the adhesion between the copper plating film 564 and the pad electrode 552 is improved.

また、層間絶縁膜５５０とパッド電極５５２の格子形状により形成される凹凸の凹部にバリアメタル５６０の凸部が入り込むため、パッド電極５５２とバリアメタル５６０との間に、パッド電極が正方形などの平面形状を有している場合には生じないアンカー効果が発生する。   In addition, since the convex portion of the barrier metal 560 enters the concave portion of the concave and convex portions formed by the lattice shape of the interlayer insulating film 550 and the pad electrode 552, the pad electrode is a flat surface such as a square between the pad electrode 552 and the barrier metal 560. An anchor effect that does not occur in the case of having a shape occurs.

さらにまた、バリアメタル５６０は孔５５６の底部近傍において凹凸を有しているので、パッド電極５５２とバリアメタル５６０との間と同様にバリアメタル５６０と銅めっき膜５６４との間にアンカー効果が発生する。この結果、接続電極とパッド電極５５２との間の密着性が改善される。   Furthermore, since the barrier metal 560 has irregularities in the vicinity of the bottom of the hole 556, an anchor effect is generated between the barrier metal 560 and the copper plating film 564 as well as between the pad electrode 552 and the barrier metal 560. To do. As a result, the adhesion between the connection electrode and the pad electrode 552 is improved.

次に、図３（ｃ）に示すように、銅めっき膜５６４上に裏面側配線のレジストパターンを形成し、ウエットエッチングにより銅めっき膜５６４およびバリアメタル５６０の一部を除去する。これにより、孔５５６内部の接続電極と、裏面側配線を形成する。ここで、銅めっき膜５６４のウエットエッチングには、たとえば塩化第二鉄などが用いられる。また、バリアメタル５６０のウエットエッチングには、バリアメタル５６０の材質によって、フッ化アンモニウムと過酸化水素水、アンモニア水と過酸化水素水などからエッチング液を適宜選択して用いられる。   Next, as shown in FIG. 3C, a resist pattern for the back side wiring is formed on the copper plating film 564, and a part of the copper plating film 564 and the barrier metal 560 is removed by wet etching. Thereby, the connection electrode inside the hole 556 and the back surface side wiring are formed. Here, for example, ferric chloride is used for wet etching of the copper plating film 564. For the wet etching of the barrier metal 560, an etching solution is appropriately selected from ammonium fluoride and hydrogen peroxide solution, ammonia water and hydrogen peroxide solution, and the like depending on the material of the barrier metal 560.

この後、ソルダーレジストを形成して一部を開口し、開口部に半田ボールを形成してＢＧＡ（Ball Grid Array）を構成してもよい。また、裏面側配線の上に絶縁膜を介して複数の配線層を形成してもよい。   Thereafter, a solder resist may be formed to partially open, and a solder ball may be formed in the opening to constitute a BGA (Ball Grid Array). Further, a plurality of wiring layers may be formed on the back side wiring via an insulating film.

以上、発明の好適な実施の形態を説明した。しかし、本発明は上述の実施の形態に限定されず、当業者が本発明の範囲内で上述の実施形態を変形可能なことはもちろんである。   The preferred embodiments of the invention have been described above. However, the present invention is not limited to the above-described embodiments, and it goes without saying that those skilled in the art can modify the above-described embodiments within the scope of the present invention.

たとえば、本実施形態においては、基板として、シリコン基板１０２を用いる形態について説明したが、ＧａＡｓ基板、ＧａＰ基板、ＩｎＰ基板などの化合物半導体基板を用いてもよいし、石英ガラスなどのガラス基板などを用いてもよい。   For example, in the present embodiment, the embodiment using the silicon substrate 102 as the substrate has been described. However, a compound semiconductor substrate such as a GaAs substrate, a GaP substrate, or an InP substrate may be used, or a glass substrate such as quartz glass may be used. It may be used.

また、本実施形態においては、パッド電極の形状として、格子形状のパッド電極を用いた形態について説明したが、図５に示すストライプ形状のパッド電極のように、凹凸形状を有し、孔の底部の表面積が拡大し、アンカー効果が得られる形状であればよい。   In the present embodiment, the form using the grid-shaped pad electrode has been described as the pad electrode shape. However, like the stripe-shaped pad electrode shown in FIG. As long as the surface area is increased, the anchor effect can be obtained.

また、パッシベーション膜上に接着層を介して支持基板を設けてもよい。こうすることで、基板の薄型化が可能となり、その後の工程における処理が容易になりつつ、パッド電極と接続電極との間の密着性を改善することができる。   Further, a support substrate may be provided on the passivation film via an adhesive layer. By doing so, it is possible to reduce the thickness of the substrate, and it is possible to improve the adhesion between the pad electrode and the connection electrode while facilitating the subsequent process.

ここで、支持基板を構成する材料としては、シリコン、ガラス、プラスチック、セラミック、金属などが用いられ、好ましくは、シリコン、ガラスが用いられる。   Here, as a material constituting the support substrate, silicon, glass, plastic, ceramic, metal, or the like is used, and preferably, silicon or glass is used.

また、支持基板は、接続電極が形成された後に除去してもよいし、除去する必要がなければ、そのまま半導体装置の一部としてもよい。   Further, the support substrate may be removed after the connection electrode is formed, or may be part of the semiconductor device as it is if it is not necessary to remove the support substrate.

また、本実施形態においては、パッド電極の形状により凹凸を形成したが、これに限らず、接続電極の接続面が凹凸であれば同様の効果が得られる。たとえば、孔５５６開口後、パッド電極の表面にプラズマ処理もしくは薬液処理を施すことによって、微小な凹凸を形成してもよい。   Moreover, in this embodiment, although the unevenness | corrugation was formed with the shape of the pad electrode, it is not restricted to this, The same effect will be acquired if the connection surface of a connection electrode is unevenness | corrugation. For example, fine irregularities may be formed by performing plasma treatment or chemical treatment on the surface of the pad electrode after opening the hole 556.

実施の形態における電極構造を備えた半導体装置の製造工程を説明する断面図である。It is sectional drawing explaining the manufacturing process of the semiconductor device provided with the electrode structure in embodiment. 実施の形態における電極構造を備えた半導体装置の製造工程を説明する断面図である。It is sectional drawing explaining the manufacturing process of the semiconductor device provided with the electrode structure in embodiment. 実施の形態における電極構造を備えた半導体装置の製造工程を説明する断面図である。It is sectional drawing explaining the manufacturing process of the semiconductor device provided with the electrode structure in embodiment. 実施の形態における電極の形状を説明するための図である。It is a figure for demonstrating the shape of the electrode in embodiment. 実施の形態における電極の形状を説明するための図である。It is a figure for demonstrating the shape of the electrode in embodiment. 実施の形態における電極構造を備えた半導体装置を説明するための拡大図である。It is an enlarged view for demonstrating the semiconductor device provided with the electrode structure in embodiment.

符号の説明Explanation of symbols

１０２ シリコン基板、４０８ レジスト層、５５０ 層間絶縁膜、５５２ パッド電極、５５４ パッシベーション膜、５５６ 孔、５５８ 絶縁膜、５６０ バリアメタル、５６２ シード膜、５６４ 銅めっき膜。   102 silicon substrate, 408 resist layer, 550 interlayer insulating film, 552 pad electrode, 554 passivation film, 556 hole, 558 insulating film, 560 barrier metal, 562 seed film, 564 copper plating film.

Claims (4)

基板と、
前記基板に設けられた前記基板を貫通した孔と、
前記孔の一方の面を覆うように設けられた第１の絶縁膜と、
前記第１の絶縁膜中に設けられた電極と、
少なくとも一部が前記孔の内部に設けられており、
前記電極の前記基板側の領域と接続する導電部材と、
前記孔の内部において、前記導電部材と前記基板との間に前記基板側から順に積層された第２の絶縁膜及びバリアメタルと、
を有し、
前記第２の絶縁膜は、前記基板と前記第１の絶縁膜の界面を覆っており、かつ、前記電極は前記第１の絶縁膜の表面から前記基板側に向かって突出し、前記領域と接続する前記導電部材の接続面が凹凸面であることを特徴とする電極構造。 A substrate,
A hole penetrating the substrate provided in the substrate;
A first insulating film provided to cover one surface of the hole;
An electrode provided in the first insulating film;
At least a portion is provided inside the hole;
A conductive member connected to a region of the electrode on the substrate side;
In the inside of the hole, a second insulating film and a barrier metal laminated in order from the substrate side between the conductive member and the substrate,
Have
The second insulating film covers the interface between the substrate and the first insulating film, and the electrode protrudes from the surface of the first insulating film toward the substrate side, and is connected to the region. The electrode structure is characterized in that a connecting surface of the conductive member is an uneven surface. 請求項１に記載の電極構造において、
前記電極は、前記領域内において格子状に設けられていることを特徴とする電極構造。 The electrode structure according to claim 1,
The electrode structure is characterized in that the electrodes are provided in a lattice shape in the region. 請求項１に記載の電極構造において、
前記電極は、前記領域内において開口部を有する形状であることを特徴とする電極構造。 The electrode structure according to claim 1,
The electrode structure having an opening in the region. 請求項１乃至３いずれか１項に記載の電極構造において、
前記基板は、半導体基板またはガラス基板であることを特徴とする電極構造。 The electrode structure according to any one of claims 1 to 3,
The substrate structure is a semiconductor substrate or a glass substrate.
JP2004077290A 2004-03-17 2004-03-17 Electrode structure Expired - Fee Related JP4803964B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2004077290A JP4803964B2 (en) 2004-03-17 2004-03-17 Electrode structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004077290A JP4803964B2 (en) 2004-03-17 2004-03-17 Electrode structure

Publications (2)

Publication Number Publication Date
JP2005268456A JP2005268456A (en) 2005-09-29
JP4803964B2 true JP4803964B2 (en) 2011-10-26

Family

ID=35092701

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004077290A Expired - Fee Related JP4803964B2 (en) 2004-03-17 2004-03-17 Electrode structure

Country Status (1)

Country Link
JP (1) JP4803964B2 (en)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4850392B2 (en) 2004-02-17 2012-01-11 三洋電機株式会社 Manufacturing method of semiconductor device
JP4443379B2 (en) 2004-10-26 2010-03-31 三洋電機株式会社 Manufacturing method of semiconductor device
JP4873517B2 (en) 2004-10-28 2012-02-08 オンセミコンダクター・トレーディング・リミテッド Semiconductor device and manufacturing method thereof
US7485967B2 (en) 2005-03-10 2009-02-03 Sanyo Electric Co., Ltd. Semiconductor device with via hole for electric connection
KR100817088B1 (en) * 2007-02-16 2008-03-26 삼성전자주식회사 Method of forming fine damascene metal pattern for semiconductor device
US7968975B2 (en) * 2008-08-08 2011-06-28 International Business Machines Corporation Metal wiring structure for integration with through substrate vias
JP4987928B2 (en) * 2009-09-24 2012-08-01 株式会社東芝 Manufacturing method of semiconductor device
JP5258735B2 (en) * 2009-11-13 2013-08-07 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー Semiconductor device
JP5810693B2 (en) * 2011-07-08 2015-11-11 富士通株式会社 Electronic device and manufacturing method thereof

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2579046B2 (en) * 1990-09-19 1997-02-05 日本電気株式会社 Multilayer wiring board
JP2803408B2 (en) * 1991-10-03 1998-09-24 三菱電機株式会社 Semiconductor device
JPH05343820A (en) * 1992-06-04 1993-12-24 Toshiba Corp Circuit board for multichip module
JP3069468B2 (en) * 1993-06-14 2000-07-24 株式会社東芝 Method for manufacturing semiconductor device
JPH07321463A (en) * 1994-05-25 1995-12-08 Toshiba Corp Thin-film multilayer wiring board
JPH08148570A (en) * 1994-11-24 1996-06-07 Honda Motor Co Ltd Semiconductor device

Also Published As

Publication number Publication date
JP2005268456A (en) 2005-09-29

Similar Documents

Publication Publication Date Title
JP4327644B2 (en) Manufacturing method of semiconductor device
JP3972846B2 (en) Manufacturing method of semiconductor device
JP4439976B2 (en) Semiconductor device and manufacturing method thereof
JP4800585B2 (en) Manufacturing method of through electrode, manufacturing method of silicon spacer
JP3918935B2 (en) Manufacturing method of semiconductor device
JP4787559B2 (en) Semiconductor device and manufacturing method thereof
JP2005093486A (en) Semiconductor device and its manufacturing method
JP2008226882A (en) Circuit board and method for manufacturing circuit board
JP4803964B2 (en) Electrode structure
JP2007005401A (en) Semiconductor device and its manufacturing method
JP5258142B2 (en) Aluminum pad power bus and signal routing technology for integrated circuit devices using copper technology interconnect structures
JP4768491B2 (en) Manufacturing method of semiconductor device
JP2011086850A (en) Semiconductor device, method of manufacturing the same, circuit board, and electronic apparatus
JP2006100571A (en) Semiconductor device and its manufacturing method
JP4001115B2 (en) Semiconductor device and manufacturing method thereof
JP4285604B2 (en) Substrate with through electrode, method for manufacturing the same, and electronic device
JP5460069B2 (en) Semiconductor substrate, semiconductor package, and semiconductor substrate manufacturing method
JP3523815B2 (en) Semiconductor device
JP2006351732A (en) Process for fabricating semiconductor device
JP2008021709A (en) Method of manufacturing semiconductor device
JP2006049427A (en) Method for manufacturing semiconductor device
JP4019985B2 (en) Semiconductor device manufacturing method, circuit board, and electronic apparatus
JP2006041552A (en) Semiconductor device and its manufacturing method
JP2007258233A (en) Semiconductor device, manufacturing method thereof, and circuit board
JP2004186228A (en) Method for manufacturing semiconductor device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20061120

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090327

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100720

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100921

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101019

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101220

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110329

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110513

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110712

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110809

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140819

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees