JP4800602B2 - 半導体装置の製造方法 - Google Patents
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Description
特許文献1に記載のパワーMOSFETの製造方法は、縦型二重拡散構造のパワーMOSFETにおいて、Pボディ層をゲート直下の所望の領域に形成するため、ゲート形成後にイオン注入したボロン(B)を、1175℃、30〜60分の熱処理により熱拡散させている。
特許文献2に記載のパワーMOSFETの製造方法においても、ゲート形成後に、1050℃、7時間の高温かつ長時間の熱拡散によりPボディ層を形成しているため、ゲート電極中の不純物イオンがゲート絶縁膜を突き抜けてしまう虞がある
第1ボディ層形成ステップは、半導体基板上に第1絶縁膜を形成する第1絶縁膜形成ステップと、第1領域の第1絶縁膜を除去して半導体基板を露出する半導体基板露出ステップと、その後、全面に第2絶縁膜を形成する第2絶縁膜形成ステップと、第2絶縁膜上に第1多結晶シリコン膜を形成する第1多結晶シリコン膜形成ステップと、第1多結晶シリコン膜をエッチバックして第1絶縁膜上の第2絶縁膜の表面を露出する第2絶縁膜表面露出ステップと、第1領域の第1多結晶シリコン膜直下の第2絶縁膜を除いて、第2絶縁膜を除去して第1領域内の半導体基板の表面を部分的に露出して、第1領域の両端領域の半導体基板の表面を部分的に露出する第1開口部を形成する第1開口部形成ステップと、第1開口部を介して半導体基板に第1不純物イオンを注入する第1不純物イオン注入ステップと、第1不純物イオンを熱処理によって活性化させる活性化ステップと、を含み、
ゲート形成ステップは、第1領域の第1多結晶シリコン膜及び第2絶縁膜を除去して半導体基板の表面を露出する半導体基板表面露出ステップと、第1領域の半導体基板の表面にゲート絶縁膜を形成するゲート絶縁膜形成ステップと、その後、全面を第2多結晶シリコン膜で覆う第2多結晶シリコン膜形成ステップと、第2多結晶シリコン膜をエッチバックして第2領域の第1絶縁膜の一部を露出させて、ゲート絶縁膜上にゲート電極を形成するゲート電極形成ステップと、を含むことを特徴とする。
図1は、本発明の第1実施形態に係る製造方法により製造されたパワーMOSFETセル100の一部の断面構造図である。
パワーMOSFETセル100は、N型の半導体基板101と、N−型エピタキシャル層102と、Pボディ層111及び115と、ゲート酸化膜112と、ゲート電極113aと、マスク酸化膜114と、N+ソース層116と、シリコン酸化膜117と、ソースコンタクト119と、ソース配線層120とを備えている。なお、半導体基板101の裏面にはドレイン電極が形成されるが、図1においてはその詳細構造を省略している。
まず、図2(a)に示すように、表面にN−型エピタキシャル層102が形成されたN型の半導体基板101を準備する。続いて、熱酸化法により、N−型エピタキシャル層102上にバッファ層となるシリコン酸化膜103を50nmの膜厚で形成し、CVD(Chemical Vapor Deposition)法により、シリコン酸化膜103上にシリコン窒化膜104を1μmの膜厚で堆積する。続いて、ホトリソグラフィー及びエッチングにより、素子形成領域105のシリコン窒化膜104及びシリコン酸化膜103を除去し、N−型エピタキシャル層102の表面を露出する開口部106を形成する。開口部106の径は、例えば、5μmである。これにより、素子形成領域105に隣接する素子形成領域107上にのみ、シリコン窒化膜104及びシリコン酸化膜103が残される。
次に、図3(d)に示すように、異方性エッチングにより、多結晶シリコン膜109a直下のシリコン酸化膜108aを除いてシリコン酸化膜108を除去し、N−型エピタキシャル層102の表面を露出する開口部110を形成する。開口部110の径は、シリコン酸化膜108の堆積膜厚とほぼ同じであり、本実施形態の場合は約1μmとなる。なぜならば、開口部110の径はシリコン窒化膜104の側壁に形成されたシリコン酸化膜108の膜厚とほぼ等しく、また、このシリコン酸化膜108の側壁膜厚はシリコン酸化膜108の堆積膜厚に等しいからである。続いて、不純物イオン種としてボロン(B)を用い、加速エネルギー60keV、ドーズ量1×1014cm−3の条件で開口部110を介してN−型エピタキシャル層102にイオン注入し、例えば、900℃−30分の熱処理によりPボディ層111を形成する。なお、ここでの熱処理は、ボロン(B)イオンの活性化が主目的であり、Pボディ層111の熱拡散を目的とするものではない。従って、熱処理の基本条件を1000℃以下、かつ60分以下とし、本実施形態では900℃−30分の条件を採用した。ここで、シリコン酸化膜108の形成(図2(b))において述べたように、シリコン酸化膜108の堆積膜厚を制御することにより、Pボディ層111とゲート電極113aとのオーバーラップ量を制御することができる理由を説明する。ボロン(B)イオンを活性化させるための熱処理、例えば、900℃−30分の熱処理においては、ボロン(B)イオンはそれほど広範囲に熱拡散することがないため、開口部110の径の大きさによりPボディ層111の領域の大きさがほぼ決まる。また、後の工程(図3(f))において、Pボディ層111にオーバーラップしてゲート電極113aが形成されるが、このオーバーラップ量はPボディ層111の領域の大きさで決まる。一方、開口部110の径の大きさは、シリコン酸化膜108の堆積膜厚にほぼ等しいことは既に述べた。以上をまとめると、シリコン酸化膜108の堆積膜厚を制御→開口部110の径の大きさを制御→Pボディ層111の領域の大きさを制御→ゲート電極113aとのオーバーラップ量を制御、という流れが成立する。従って、シリコン酸化膜108の膜厚を制御することにより、Pボディ層111とゲート電極113aとのオーバーラップ量を制御することができる。
次に、図4(g)に示すように、素子形成領域107のシリコン窒化膜104及びシリコン酸化膜103をエッチング除去し、N−型エピタキシャル層102の表面を一旦露出させる。続いて、熱酸化法により、全面にチャネリング防止層となるマスク酸化膜114を20nmの膜厚で形成する。続いて、不純物イオン種としてボロン(B)を用い、加速エネルギー60keV、ドーズ量1×1014cm−3の条件で素子形成領域107のN−型エピタキシャル層102にイオン注入する(Pボディ層115に相当)。続いて、全面にレジスト(図示しない)を塗布した後、ホトリソグラフィーによりゲート電極113aに隣接する素子形成領域107の両端部を開口し、不純物イオン種として砒素(As)を用い、加速エネルギー150keV、ドーズ量1×1016cm−3の条件で素子形成領域107のN−型エピタキシャル層102にイオン注入する(N+ソース層116に相当)。続いて、例えば、900℃−30分の熱処理により不純物イオンを活性化し、ボロン(B)によるPボディ層115と、砒素(As)によるN+ソース層116とを形成する。ここでの熱処理もイオンの活性化が目的であるため、熱処理の基本条件を1000℃以下、かつ60分以下とし、本実施形態では900℃−30分の条件を採用した。なお、900℃−30分程度の熱処理では、ゲート電極113aに添加された不純物、例えば、リン(P)が、ゲート酸化膜112を突き抜けてN−型エピタキシャル層102中に拡散することはない。
次に、図4(i)に示すように、ホトリソグラフィー及びエッチングにより、素子形成領域107のシリコン酸化膜117及びマスク酸化膜114を部分的に除去し、Pボディ層115の一部、及びN+ソース層116の一部を露出する開口部118を形成する。
〔作用効果〕
第1実施形態に係る半導体装置の製造方法によれば、ゲート形成前に、ゲート直下に相当するPボディ層の領域、すなわち、Pボディ層111を形成する。そのため、ゲート形成後に行われるPボディ層115の形成においては、ボロン(B)イオンを活性化するだけの熱処理(例えば、900℃−30分)を行えばよいので、ゲート電極113aに添加されたリン(P)などの不純物がゲート酸化膜112を突き抜けてN−型エピタキシャル層102中に拡散することを防止できる。これにより、MOSFETの特性変動を抑制することができ、素子の信頼性が向上する。また、Pボディ層111及び115の形成は、従来技術のように高温、長時間の熱拡散によるものではないため、その制御性がよく、素子の微細化が可能となる。さらに、長時間の熱処理を行わないことで、製造時間の短縮、延いては製造コストの低減が可能となる。
図5は、本発明の第2実施形態に係る製造方法により製造されたパワーMOSFETセル200の一部の断面構造図である。
パワーMOSFETセル200は、N型の半導体基板201と、N−型エピタキシャル層202と、Pボディ層211/218/220と、ゲート酸化膜212と、ゲート電極213aと、キャップ酸化膜214aと、マスク酸化膜215と、サイドウォール216aと、N+ソース層219と、シリコン酸化膜221と、ソースコンタクト223と、ソース配線層224とを備えている。なお、半導体基板201の裏面にはドレイン電極が形成されるが、図5においてはその詳細構造を省略している。
次に、本発明の第2実施形態に係るパワーMOSFETの製造方法を説明する。
図6乃至10は、パワーMOSFETセル200の一部の断面構造を、製造工程順に簡略に示したものである。
次に、図7(d)に示すように、異方性エッチングにより、多結晶シリコン膜209a直下のシリコン酸化膜208aを除いてシリコン酸化膜208を除去し、N−型エピタキシャル層202の表面を露出する開口部210を形成する。開口部210の径は、シリコン酸化膜208の膜厚とほぼ同じであり、本実施形態の場合は約1μmとなる。続いて、不純物イオン種としてボロン(B)を用い、加速エネルギー60keV、ドーズ量1×1014cm−3の条件で開口部210を介してN−型エピタキシャル層202にイオン注入し、例えば、900℃−30分の熱処理によりPボディ層211を形成する。なお、ここでの熱処理は、ボロン(B)イオンの活性化が主目的であり、Pボディ層211の熱拡散を目的とするものではない。従って、熱処理の基本条件を1000℃以下、かつ60分以下とし、本実施形態では900℃−30分の条件を採用した。
次に、図8(g)に示すように、CVD法により、全面にシリコン酸化膜214を1μmの膜厚で堆積する。
次に、図8(i)に示すように、素子形成領域207のシリコン窒化膜204及びシリコン酸化膜203をエッチング除去し、N−型エピタキシャル層202の表面を一旦露出させる。続いて、熱酸化法により、全面にチャネリング防止層となるマスク酸化膜215を20nmの膜厚で形成する。なお、熱酸化によるマスク酸化膜215は、シリコン酸化膜であるキャップ酸化膜214aの周辺には形成されない。
次に、図9(l)に示すように、異方性エッチングにより、ゲート電極213a及びキャップ酸化膜214aの側壁にシリコン酸化膜216からなる幅2μmのサイドウォール216aを形成する。これにより、サイドウォール216aに囲まれた開口部217が形成される。
次に、図10(o)に示すように、ホトリソグラフィー及びエッチングにより、素子形成領域207のシリコン酸化221、サイドウォール216a及びマスク酸化膜215を部分的に除去し、Pボディ層220及びN+ソース層219の一部を露出する開口部222を形成する。
〔作用効果〕
第2実施形態に係る半導体装置の製造方法によれば、ゲート形成前に、ゲート直下に相当するPボディ層の領域、すなわち、Pボディ層211を形成する。そのため、ゲート形成後に行われるPボディ層218及び220の形成においては、ボロン(B)イオンを活性化するだけの熱処理(例えば、900℃−30分)を行えばよいので、ゲート電極213aに添加されたリン(P)などの不純物がゲート酸化膜212を突き抜けてN−型エピタキシャル層202中に拡散することを防止できる。これにより、MOSFETの特性変動を抑制することができ、素子の信頼性が向上する。また、Pボディ層211、218及び220の形成は、従来技術のように高温、長時間の熱拡散によるものではないため、その制御性がよく、素子の微細化が可能となる。また、Pボディ層218及び220、並びにN+ソース層219の形成は、ゲートに対して自己整合的に行われるため、ホトリソグラフィー法のようなマスク合わせ精度の問題がなく、この点においても素子の微細化が可能となる。さらに、マスク数とホトリソグラフィー工程の回数を減らすことができるため、製造コストの低減が可能となる。
図11は、本発明の第3実施形態に係る製造方法により製造されたパワーMOSFETセル300の一部の断面構造図である。
パワーMOSFETセル300は、N型の半導体基板301と、N−型エピタキシャル層302と、Pボディ層311/318/320と、ゲート酸化膜312と、ゲート電極313aと、キャップ酸化膜314aと、マスク酸化膜315と、サイドウォール316aと、N+ソース層319と、ソースコンタクト321と、ソース配線層322とを備えている。なお、半導体基板301の裏面にはドレイン電極が形成されるが、図11においてはその詳細構造を省略している。
図12乃至16は、パワーMOSFETセル300の一部の断面構造を、製造工程順に簡略に示したものである。
次に、図13(d)に示すように、異方性エッチングにより、多結晶シリコン膜309a直下のシリコン酸化膜308aを除いてシリコン酸化膜308を除去し、N−型エピタキシャル層302の表面を露出する開口部310を形成する。開口部310の径は、シリコン酸化膜308の膜厚とほぼ同じであり、本実施形態の場合は約1μmとなる。続いて、不純物イオン種としてボロン(B)を用い、加速エネルギー60keV、ドーズ量1×1014cm−3の条件で開口部310を介してN−型エピタキシャル層302にイオン注入し、例えば、900℃−30分の熱処理によりPボディ層311を形成する。なお、ここでの熱処理は、ボロン(B)イオンの活性化が主目的であり、Pボディ層311の熱拡散を目的とするものではない。従って、熱処理の基本条件を1000℃以下、かつ60分以下とし、本実施形態では900℃−30分の条件を採用した。
次に、図14(g)に示すように、CVD法により、全面にシリコン酸化膜314を3μmの膜厚で堆積する。
次に、図14(i)に示すように、素子形成領域307のシリコン窒化膜304及びシリコン酸化膜303をエッチング除去し、N−型エピタキシャル層302の表面を一旦露出させる。続いて、熱酸化法により、全面にチャネリング防止層となるマスク酸化膜315を20nmの膜厚で形成する。なお、熱酸化によるマスク酸化膜315は、シリコン酸化膜であるキャップ酸化膜314aの周辺には形成されない。
次に、図15(l)に示すように、異方性エッチングにより、ゲート電極313a及びキャップ酸化膜314aの側壁にシリコン酸化膜316からなる幅2μmのサイドウォール316aを形成する。これにより、サイドウォール316aに囲まれた開口部317が形成される。
第3実施形態に係る半導体装置の製造方法によれば、ゲート形成前に、ゲート直下に相当するPボディ層の領域、すなわち、Pボディ層311を形成する。そのため、ゲート形成後に行われるPボディ層318及び320の形成においては、ボロン(B)イオンを活性化するだけの熱処理(例えば、900℃−30分)を行えばよいので、ゲート電極313aに添加されたリン(P)などの不純物がゲート酸化膜312を突き抜けてN−型エピタキシャル層302中に拡散することを防止できる。これにより、MOSFETの特性変動を抑制することができ、素子の信頼性が向上する。また、Pボディ層311、318及び320の形成は、従来技術のように高温、長時間の熱拡散によるものではないため、その制御性がよく、素子の微細化が可能となる。また、Pボディ層318及び320の形成、N+ソース層319の形成、並びにソースコンタクト321の形成は、ゲートに対して自己整合的に行われるため、ホトリソグラフィー法のようなマスク合わせ精度の問題がなく、この点においても素子の微細化が可能となる。さらに、第2実施形態よりもマスク数とホトリソグラフィー工程の回数を減らすことができるため、さらなる製造コストの低減が可能となる。
101、201、301・・・半導体基板
102、202、302・・・N−型エピタキシャル層
103、108、108a、117・・・シリコン酸化膜
203、208、208a、214、216、221・・・シリコン酸化膜
303、308、308a、314、316・・・シリコン酸化膜
104、204、304・・・シリコン窒化膜
105、205、305・・・素子形成領域
107、207、307・・・素子形成領域
109、109a、113・・・多結晶シリコン膜
209、209a、213・・・多結晶シリコン膜
309、309a、313・・・多結晶シリコン膜
106、110、117、118・・・開口部
206、210、217、222・・・開口部
306、310、317・・・開口部
113a、213a、313a・・・ゲート電極
111、115・・・Pボディ層
211、218、220・・・Pボディ層
311、318、320・・・Pボディ層
112、212、312・・・ゲート酸化膜
114、215、315・・・マスク酸化膜
116、219、319・・・N+ソース層
119、223、321・・・ソースコンタクト
120、224、322・・・ソース配線層
214a、314a・・・キャップ酸化膜
216a、316a・・・サイドウォール
Claims (16)
- パワーMOSFETの半導体装置を製造する方法であって、
半導体基板を準備する基板準備ステップと、
前記半導体基板上に複数のゲートを形成するゲート形成ステップと、
前記半導体基板の前記ゲートが形成される第1領域において、前記ゲート形成前に、前記第1領域の前記ゲートの両端直下に相当する両端領域に第1不純物イオンを注入して第1ボディ層を形成する第1ボディ層形成ステップと、
前記第1領域に隣接する前記半導体基板の第2領域において、前記ゲート形成後に、前記第2領域の全域に第2不純物イオンを注入して前記第1ボディ層と一体に第2ボディ層を形成する第2ボディ層形成ステップと、
を含み、
前記第1ボディ層形成ステップは、
前記半導体基板上に第1絶縁膜を形成する第1絶縁膜形成ステップと、
前記第1領域の前記第1絶縁膜を除去して前記半導体基板を露出する半導体基板露出ステップと、
その後、全面に第2絶縁膜を形成する第2絶縁膜形成ステップと、
前記第2絶縁膜上に第1多結晶シリコン膜を形成する第1多結晶シリコン膜形成ステップと、
前記第1多結晶シリコン膜をエッチバックして前記第1絶縁膜上の前記第2絶縁膜の表面を露出する第2絶縁膜表面露出ステップと、
前記第1領域の前記第1多結晶シリコン膜直下の前記第2絶縁膜を除いて、前記第2絶縁膜を除去して前記第1領域内の前記半導体基板の表面を部分的に露出して、前記第1領域の前記両端領域の前記半導体基板の表面を部分的に露出する第1開口部を形成する第1開口部形成ステップと、
前記第1開口部を介して前記半導体基板に前記第1不純物イオンを注入する第1不純物イオン注入ステップと、
前記第1不純物イオンを熱処理によって活性化させる活性化ステップと、
を含み、
前記ゲート形成ステップは、
前記第1領域の前記第1多結晶シリコン膜及び前記第2絶縁膜を除去して前記半導体基板の表面を露出する半導体基板表面露出ステップと、
前記第1領域の前記半導体基板の表面にゲート絶縁膜を形成するゲート絶縁膜形成ステップと、
その後、全面を第2多結晶シリコン膜で覆う第2多結晶シリコン膜形成ステップと、
前記第2多結晶シリコン膜をエッチバックして前記第2領域の前記第1絶縁膜の一部を露出させて、前記ゲート絶縁膜上にゲート電極を形成するゲート電極形成ステップと、
を含むことを特徴とする半導体装置の製造方法。 - 前記第1ボディ層の領域の大きさは、前記第2絶縁膜の膜厚により制御されることを特徴とする、請求項1に記載の半導体装置の製造方法。
- 前記第1ボディ層を形成するための熱処理は、1000℃以下、かつ60分以下で行われること特徴とする、請求項1に記載の半導体装置の製造方法。
- 前記第1絶縁膜は、シリコン窒化膜であることを特徴とする、請求項3に記載の半導体装置の製造方法。
- 前記第2絶縁膜は、シリコン酸化膜であることを特徴とする、請求項4に記載の半導体装置の製造方法。
- 前記第1不純物イオンは、ボロン(B)であることを特徴とする、請求項5に記載の半導体装置の製造方法。
- 前記第2多結晶シリコン膜は、不純物を含むことを特徴とする、請求項6に記載の半導体装置の製造方法。
- 前記第2多結晶シリコン膜は、リン(P)を不純物として含むことを特徴とする、請求項7に記載の半導体装置の製造方法。
- 前記第1ボディ層内部及び前記第2ボディ層内部の表面近傍に、第3不純物イオンを注入して互いに独立した2つの第1ソース層を形成する第1ソース層形成ステップをさらに含むことを特徴とする、請求項1に記載の半導体装置の製造方法。
- 前記第2ボディ層形成ステップは、
前記第2領域の前記第1絶縁膜を除去するステップと、
前記第2領域に前記第1不純物イオンと同極性の第2不純物イオンを注入するステップと、
前記第2不純物イオンを熱処理によって活性化させるステップと、
を含み、
前記第1ソース層形成ステップは、
全面をレジストで覆うステップと、
前記レジストに対し、前記第2ボディ層の一部を露出する互いに独立した2つの第2開口部を形成するステップと
前記第2開口部を介して前記第2領域に前記第1不純物イオン及び前記第2不純物イオンと逆極性の第3不純物イオンを注入するステップと、
前記第3不純物イオンを熱処理によって活性化させるステップと、
を含むことを特徴とする、請求項9に記載の半導体装置の製造方法。 - 前記第1ボディ層内部及び前記第2ボディ層内部の表面近傍に、第4不純物イオンを注入して第2ソース層を形成する第2ソース層形成ステップと、
前記ゲートに第1サイドウォールを形成する第1サイドウォール形成ステップと、
前記第2ソース層を2つの領域に分割し、かつ第2ボディ層と一体化するように第5不純物イオンを注入して第3ボディ層を形成するステップと、
をさらに含むことを特徴とする、請求項1に記載の半導体装置の製造方法。 - 前記第1の絶縁膜の膜厚よりも前記第2多結晶シリコン膜の膜厚が薄く、
前記第2ボディ層形成ステップは、
全面を第3絶縁膜で覆うステップと、
前記第3絶縁膜をエッチバックして前記第2領域の前記第1絶縁膜の表面を露出するステップと、
前記第2領域の前記第1絶縁膜を除去するステップと、
前記第2領域に前記第1不純物イオンと同極性の第2不純物イオンを注入するステップと、
前記第2不純物イオンを熱処理によって活性化させるステップと、
を含み、
前記第2ソース層形成ステップは、
前記第2領域に前記第1不純物イオン及び前記第2不純物イオンと逆極性の第4不純物イオンを注入するステップと、
前記第4不純物イオンを熱処理によって活性化させるステップと、
を含み、
前記第1サイドウォール形成ステップは、
全面を第4絶縁膜で覆うステップと、
前記第4絶縁膜をエッチバックして前記ゲートの側壁に前記第1サイドウォールを形成するステップと、
を含み、
前記第3ボディ層形成ステップは、
前記第1サイドウォールに囲まれ、かつ前記第2領域の前記第2ソース層の一部を露出する第3開口部を介して前記第2領域に前記第1不純物イオン及び前記第2不純物イオンと同極性の第5不純物イオンを注入するステップと、
前記第5不純物イオンを熱処理によって活性化させるステップと、
を含むことを特徴とする、請求項11に記載の半導体装置の製造方法。 - 前記第2ソース層の形成は、前記ゲートに対して自己整合的に行われ、前記第3ボディ層の形成は、前記第1サイドウォールが形成された前記ゲートに対して自己整合的に行われることを特徴とする、請求項12に記載の半導体装置の製造方法。
- 前記第1サイドウォールをエッチングして前記第1サイドウォールよりも薄い第2サイドウォールを形成する第2サイドウォール形成ステップと、
前記第2ソース層及び前記第3ボディ層に共通なコンタクトを形成するコンタクト形成ステップと、
をさらに含むことを特徴とする、請求項12に記載の半導体装置の製造方法。 - 前記コンタクト形成ステップは、
全面に導電膜を形成するステップと、
前記導電膜をホトリソエッチングにより所定の領域に形成するステップと、
を含むことを特徴とする、請求項14に記載の半導体装置の製造方法。 - 前記導電膜は、アルミニウム(Al)であることを特徴とする、請求項15に記載の半導体装置の製造方法。
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