JPH08204175A - 縦型ｍｏｓトランジスタ - Google Patents
縦型ｍｏｓトランジスタInfo
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- JPH08204175A JPH08204175A JP7013136A JP1313695A JPH08204175A JP H08204175 A JPH08204175 A JP H08204175A JP 7013136 A JP7013136 A JP 7013136A JP 1313695 A JP1313695 A JP 1313695A JP H08204175 A JPH08204175 A JP H08204175A
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- 239000004065 semiconductor Substances 0.000 claims abstract description 4
- 239000012535 impurity Substances 0.000 claims description 8
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- TVZRAEYQIKYCPH-UHFFFAOYSA-N 3-(trimethylsilyl)propane-1-sulfonic acid Chemical compound C[Si](C)(C)CCCS(O)(=O)=O TVZRAEYQIKYCPH-UHFFFAOYSA-N 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 4
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】縦型ＭＯＳトランジスタのＢＶDSS ，Ｌ負荷耐
量を確保しつつオン抵抗を小さくすること。 【構成】Ｐ+ 型領域４Ｂ（バックゲート）の底面をＰ型
領域５Ｂより浅くしてかつＮ型ドレイン領域と接触させ
る。４Ｂの底面が５Ｂより突き出すことによるベース・
ドレイン間リーチスルー電圧の低下を防ぐ。
量を確保しつつオン抵抗を小さくすること。 【構成】Ｐ+ 型領域４Ｂ（バックゲート）の底面をＰ型
領域５Ｂより浅くしてかつＮ型ドレイン領域と接触させ
る。４Ｂの底面が５Ｂより突き出すことによるベース・
ドレイン間リーチスルー電圧の低下を防ぐ。
Description
【０００１】
【産業上の利用分野】本発明は縦型ＭＯＳトランジスタ
に関する。
に関する。
【０００２】
【従来の技術】図４は従来の縦型ＭＯＳトラジスタの代
表例を示す断面図である。
表例を示す断面図である。
【０００３】この縦型ＭＯＳトランジスタは、シリコン
基板の表面部のＮ型ドレイン領域１と、Ｎ型ドレイン領
域１の表面部に形成されたＰ+ 型領域４（バックゲー
ト）およびＰ型領域５でなるベース領域と、ベース領域
の表面部に形成されたＮ+ 型ソース領域６と、Ｎ型ドレ
イン領域１とＮ+ 型ソース領域６との間のベース領域の
表面をゲート酸化膜７を介して被覆するゲート電極８
と、Ｎ+ 型ソース領域６およびＰ+ 型領域４に接触する
ソース電極１０とを有し、Ｐ+ 型領域４はＰ型領域５の
中央を貫いて設けられている。
基板の表面部のＮ型ドレイン領域１と、Ｎ型ドレイン領
域１の表面部に形成されたＰ+ 型領域４（バックゲー
ト）およびＰ型領域５でなるベース領域と、ベース領域
の表面部に形成されたＮ+ 型ソース領域６と、Ｎ型ドレ
イン領域１とＮ+ 型ソース領域６との間のベース領域の
表面をゲート酸化膜７を介して被覆するゲート電極８
と、Ｎ+ 型ソース領域６およびＰ+ 型領域４に接触する
ソース電極１０とを有し、Ｐ+ 型領域４はＰ型領域５の
中央を貫いて設けられている。
【０００４】
【発明が解決しようとする課題】Ｐ+ 型領域４はＬ負荷
耐量を大きくするために設けられている。すなわち、縦
型ＭＯＳトランジスタでモータなどの誘導性負荷（Ｌ負
荷）を駆動する場合、縦型ＭＯＳトランジスタがオン状
態からオフ状態に移る際にＬ負荷に大きな逆起電力が発
生する。このＬ負荷に蓄えられるエネルギーは、電流が
Ｎ+ 型ソース領域６−Ｐ型領域５−Ｎ型ドレイン領域１
の経路（寄生ＮＰＮトランジスタ）およびまたはＰ+ 型
領域４（バックゲート）−Ｎ型ドレイン領域の経路（寄
生ダイオード）を通って流れることによって解放され
る。このとき、寄生ＮＰＮトランジスタの電流増幅率ｈ
FEが大きいと大電流が流れて破壊され易いが、Ｐ+ 型領
域４（バックゲート）はこのｈFEを小さくする働きもし
ている。
耐量を大きくするために設けられている。すなわち、縦
型ＭＯＳトランジスタでモータなどの誘導性負荷（Ｌ負
荷）を駆動する場合、縦型ＭＯＳトランジスタがオン状
態からオフ状態に移る際にＬ負荷に大きな逆起電力が発
生する。このＬ負荷に蓄えられるエネルギーは、電流が
Ｎ+ 型ソース領域６−Ｐ型領域５−Ｎ型ドレイン領域１
の経路（寄生ＮＰＮトランジスタ）およびまたはＰ+ 型
領域４（バックゲート）−Ｎ型ドレイン領域の経路（寄
生ダイオード）を通って流れることによって解放され
る。このとき、寄生ＮＰＮトランジスタの電流増幅率ｈ
FEが大きいと大電流が流れて破壊され易いが、Ｐ+ 型領
域４（バックゲート）はこのｈFEを小さくする働きもし
ている。
【０００５】ところで縦型ＭＯＳトランジスタの導通時
のドレイン−ソース間抵抗（オン抵抗）を小さくするた
めＰ型領域５の底面とＮ+ 型ドレイン領域２との間の距
離を小さくしていくと、ドレイン−ソース間耐圧ＢＶ
DSS がバッゲート−Ｎ+ 型ドレイン領域２間のリーチス
ルー電圧で制限をうけるにいたり、ＰＮ接合本来の降伏
電圧より低くなる。
のドレイン−ソース間抵抗（オン抵抗）を小さくするた
めＰ型領域５の底面とＮ+ 型ドレイン領域２との間の距
離を小さくしていくと、ドレイン−ソース間耐圧ＢＶ
DSS がバッゲート−Ｎ+ 型ドレイン領域２間のリーチス
ルー電圧で制限をうけるにいたり、ＰＮ接合本来の降伏
電圧より低くなる。
【０００６】このように、従来の縦型ＭＯＳトランジス
タはオン抵抗を小さくするとともに高いドレイン−ソー
ス間耐圧ＢＶDSS を実現する上で障害があった。
タはオン抵抗を小さくするとともに高いドレイン−ソー
ス間耐圧ＢＶDSS を実現する上で障害があった。
【０００７】本発明の目的は、小さなオン抵抗とより高
いドレイン−ソース間耐圧を実現できる縦型ＭＯＳトラ
ンジスタを提供することにある。
いドレイン−ソース間耐圧を実現できる縦型ＭＯＳトラ
ンジスタを提供することにある。
【０００８】
【課題を解決するための手段】本発明の縦型ＭＯＳトラ
ンジスタは、半導体基板の表面部に形成された第１導電
型ドレイン領域と、前記第１導電型ドレイン領域の表面
部に形成された、第１の第２導電型領域および前記第１
の第２導電型領域の底面の少なくとも一部を除いてこれ
を取り囲んで設けられた第２の第２導電型領域であって
その不純物濃度が前記第１の第２導電型領域より低いも
のでなるベース領域と、前記ベース領域の表面部で前記
第１，第２の第２導電型領域の境界とその近傍にかけて
形成された第１導電型ソース領域と、前記ドレイン領域
とソース領域との間の前記第２の第２導電型領域の表面
をゲート絶縁膜を介して被覆するゲート電極と、前記ソ
ース領域および第１の第２導電型領域に接触するソース
電極とを含むというものである。
ンジスタは、半導体基板の表面部に形成された第１導電
型ドレイン領域と、前記第１導電型ドレイン領域の表面
部に形成された、第１の第２導電型領域および前記第１
の第２導電型領域の底面の少なくとも一部を除いてこれ
を取り囲んで設けられた第２の第２導電型領域であって
その不純物濃度が前記第１の第２導電型領域より低いも
のでなるベース領域と、前記ベース領域の表面部で前記
第１，第２の第２導電型領域の境界とその近傍にかけて
形成された第１導電型ソース領域と、前記ドレイン領域
とソース領域との間の前記第２の第２導電型領域の表面
をゲート絶縁膜を介して被覆するゲート電極と、前記ソ
ース領域および第１の第２導電型領域に接触するソース
電極とを含むというものである。
【０００９】ここで、第１，第２の第２導電型領域の深
さを同一にしてもよいし、また、第２の第２導電型領域
の深さを第１の導電型領域の深さより大きくしてもよ
い。
さを同一にしてもよいし、また、第２の第２導電型領域
の深さを第１の導電型領域の深さより大きくしてもよ
い。
【００１０】
【作用】第１の第２導電型領域（バックゲート）の底面
が第２の第２導電型領域の底面から突き出していないの
でドレイン−ソース間耐圧を高くできる。
が第２の第２導電型領域の底面から突き出していないの
でドレイン−ソース間耐圧を高くできる。
【００１１】また、バックゲートを第２の第２導電型領
域より浅くしてもその底面は第１導電型ドレイン領域と
接触している。従来例でバックゲートを浅くするとバッ
クゲートと第１導電型ドレイン領域との間に低濃度の第
２導電型領域が介在して、ソース領域−ベース領域−ド
レイン領域でなる寄生バイポーラトランジスタの電流増
幅率ｈFEが大きくなってＬ負荷耐量が低下するが、本発
明ではそのような不具合は生じない。
域より浅くしてもその底面は第１導電型ドレイン領域と
接触している。従来例でバックゲートを浅くするとバッ
クゲートと第１導電型ドレイン領域との間に低濃度の第
２導電型領域が介在して、ソース領域−ベース領域−ド
レイン領域でなる寄生バイポーラトランジスタの電流増
幅率ｈFEが大きくなってＬ負荷耐量が低下するが、本発
明ではそのような不具合は生じない。
【００１２】
【実施例】図１を参照すると、本発明の第１の実施例の
縦型ＭＯＳトランジスタは、シリコンでなる半導体基板
の表面部に形成されたＮ型ドレイン領域１（不純物濃度
１．５×１０16ｃｍ-3）と、Ｎ型ドレイン領域１の表面
部に形成された、第１のＰ型領域（Ｐ+ 型領域４Ａ（不
純物濃度１．０×１０18ｃｍ-3））およびＰ+ 型領域４
Ａの底面を除きかつその側面の領域に接触してこれを取
り囲んで設けられた第２のＰ型領域であってその不純物
濃度がＰ+ 型領域４Ａより低いもの（Ｐ型領域５Ａ（不
純物濃度２．０×１０17ｃｍ-3））でなるベース領域
と、前述のベース領域の表面部でＰ型領域５ＡとＰ+ 型
領域５Ａの境界とその近傍にかけて形成されたＮ+ 型ソ
ース領域６（不純物濃度１．０×１０19ｃｍ-3）と、Ｎ
型ドレイン領域１とソース領域６との間のＮ型領域５Ａ
の表面をゲート酸化膜７を介して被覆するゲート電極８
と、ソース領域６およびＮ+ 型領域４Ａに接触するソー
ス電極１０とを含むというものである。なお、２はＮ+
型ドレイン領域、３はドレイン電極である。
縦型ＭＯＳトランジスタは、シリコンでなる半導体基板
の表面部に形成されたＮ型ドレイン領域１（不純物濃度
１．５×１０16ｃｍ-3）と、Ｎ型ドレイン領域１の表面
部に形成された、第１のＰ型領域（Ｐ+ 型領域４Ａ（不
純物濃度１．０×１０18ｃｍ-3））およびＰ+ 型領域４
Ａの底面を除きかつその側面の領域に接触してこれを取
り囲んで設けられた第２のＰ型領域であってその不純物
濃度がＰ+ 型領域４Ａより低いもの（Ｐ型領域５Ａ（不
純物濃度２．０×１０17ｃｍ-3））でなるベース領域
と、前述のベース領域の表面部でＰ型領域５ＡとＰ+ 型
領域５Ａの境界とその近傍にかけて形成されたＮ+ 型ソ
ース領域６（不純物濃度１．０×１０19ｃｍ-3）と、Ｎ
型ドレイン領域１とソース領域６との間のＮ型領域５Ａ
の表面をゲート酸化膜７を介して被覆するゲート電極８
と、ソース領域６およびＮ+ 型領域４Ａに接触するソー
ス電極１０とを含むというものである。なお、２はＮ+
型ドレイン領域、３はドレイン電極である。
【００１３】これは、図４の従来例においてＰ+ 型領域
４（バックゲート）とＰ型領域５の深さを同一にしたも
のにあたる。バックゲートがＰ型領域５の底面から突き
出すことによるベース領域とＮ+ 型ドレイン領域２との
間の耐圧低下はない。
４（バックゲート）とＰ型領域５の深さを同一にしたも
のにあたる。バックゲートがＰ型領域５の底面から突き
出すことによるベース領域とＮ+ 型ドレイン領域２との
間の耐圧低下はない。
【００１４】Ｎ型ドレイン領域の厚さが６．５μｍ、Ｐ
型領域５Ａのそれらが、３．０μｍのとき、ドレイン−
ソース間耐圧ＢＶDSS は従来例（Ｐ+ 型領域４が約０．
５μｍ突き出ているとして）より約５％高くすることが
できた。
型領域５Ａのそれらが、３．０μｍのとき、ドレイン−
ソース間耐圧ＢＶDSS は従来例（Ｐ+ 型領域４が約０．
５μｍ突き出ているとして）より約５％高くすることが
できた。
【００１５】図２は本発明の第２の実施例の主要部を示
す断面図である。
す断面図である。
【００１６】第１の実施例との相違は、Ｐ+ 型領域４Ｂ
がＰ型領域５Ｂより浅く、かつＰ+型領域４Ｂの底面が
その周辺部を除きＮ型ドレイン領域１に接触している点
である。ドレイン−ソース間耐圧ＢＶDSS を第１の実施
例より高くできる利点がある。
がＰ型領域５Ｂより浅く、かつＰ+型領域４Ｂの底面が
その周辺部を除きＮ型ドレイン領域１に接触している点
である。ドレイン−ソース間耐圧ＢＶDSS を第１の実施
例より高くできる利点がある。
【００１７】また、Ｐ+ 型領域４Ｂ−Ｎ型ドレイン領域
１間のリーチスルー電圧をＰ型領域５Ｂ−Ｎ型ドレイン
領域１間のリーチスルー電圧より容易に高くできるの
で、Ｐ+ 型領域４Ｂの不純物濃度を高くして第１の実施
例よりＬ負荷耐量を向上させることができるという利点
もある。
１間のリーチスルー電圧をＰ型領域５Ｂ−Ｎ型ドレイン
領域１間のリーチスルー電圧より容易に高くできるの
で、Ｐ+ 型領域４Ｂの不純物濃度を高くして第１の実施
例よりＬ負荷耐量を向上させることができるという利点
もある。
【００１８】なお、本実施例でＰ+ 型領域４Ｂの深さと
Ｐ型領域５Ｂの深さが同一のときは第１の実施例と同じ
になる。
Ｐ型領域５Ｂの深さが同一のときは第１の実施例と同じ
になる。
【００１９】図３は第２の実施例の変形を示す断面図で
ある。図２ではＰ+ 型領域４Ｂの側面と底面の一部がＰ
型領域と接触しているのに対し、図３ではＰ+ 型領域４
Ｂの底面の全面とその周辺の側面はＰ型領域５Ｂと接触
していない。Ｐ型領域５Ｂの底部が耐圧低下をもたらす
特殊な形状にならない限り問題はない。
ある。図２ではＰ+ 型領域４Ｂの側面と底面の一部がＰ
型領域と接触しているのに対し、図３ではＰ+ 型領域４
Ｂの底面の全面とその周辺の側面はＰ型領域５Ｂと接触
していない。Ｐ型領域５Ｂの底部が耐圧低下をもたらす
特殊な形状にならない限り問題はない。
【００２０】以上Ｎチャネル型について説明したが本発
明はＰチャネル型に適用しうることは当業者にとって明
らかであろう。
明はＰチャネル型に適用しうることは当業者にとって明
らかであろう。
【００２１】
【発明の効果】以上説明したように本発明は縦型ＭＯＳ
トランジスタの第１の第２導電型領域が第２の第２導電
型領域を突き抜けないようにしたので、ベース領域とド
レイン領域との間のリーチスルー電圧で制限されるドレ
イン−ソース間耐圧を向上させ、小さなオン抵抗とより
高いドレイン−ソース間耐圧を実現できる効果がある。
トランジスタの第１の第２導電型領域が第２の第２導電
型領域を突き抜けないようにしたので、ベース領域とド
レイン領域との間のリーチスルー電圧で制限されるドレ
イン−ソース間耐圧を向上させ、小さなオン抵抗とより
高いドレイン−ソース間耐圧を実現できる効果がある。
【００２２】
【図１】本発明の第１の実施例の主要部を示す断面図で
ある。
ある。
【図２】本発明の第２の実施例の主要部を示す断面図で
ある。
ある。
【図３】第２の実施例の変形の説明のための断面図であ
る。
る。
【図４】従来例の主要部を示す断面図である。
１ Ｎ型ドレイン領域 ２ Ｎ+ 型ドレイン領域 ３ ドレイン電極 ４，４Ａ，４Ｂ Ｐ+ 型領域（第１の第２導電型領
域） ５，５Ａ，５Ｂ Ｐ型領域（第２の第２導電型領域） ６ Ｎ+ 型ソース領域 ７ ゲート酸化膜 ８ ゲート電極 ９ 層間絶縁膜 １０ ソース電極 １１ 表面保護膜
域） ５，５Ａ，５Ｂ Ｐ型領域（第２の第２導電型領域） ６ Ｎ+ 型ソース領域 ７ ゲート酸化膜 ８ ゲート電極 ９ 層間絶縁膜 １０ ソース電極 １１ 表面保護膜
Claims (3)
- 【請求項１】 半導体基板の表面部に形成された第１導
電型ドレイン領域と、前記第１導電型ドレイン領域の表
面部に形成された、第１の第２導電型領域および前記第
１の第２導電型領域の底面の少なくとも一部を除いてこ
れを取り囲んで設けられた第２の第２導電型領域であっ
てその不純物濃度が前記第１の第２導電型領域より低い
ものでなるベース領域と、前記ベース領域の表面部で前
記第１，第２の第２導電型領域の境界とその近傍にかけ
て形成された第１導電型ソース領域と、前記ドレイン領
域とソース領域との間の前記第２の第２導電型領域の表
面をゲート絶縁膜を介して被覆するゲート電極と、前記
ソース領域および第１の第２導電型領域に接触するソー
ス電極とを含むことを特徴とする縦型ＭＯＳトランジス
タ。 - 【請求項２】 第１，第２の第２導電型領域の深さが同
一である請求項１記載の縦型ＭＯＳトランジスタ。 - 【請求項３】 第２の第２導電型領域の深さが第１の導
電型領域の深さより大きい請求項１記載の縦型ＭＯＳト
ランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7013136A JPH08204175A (ja) | 1995-01-30 | 1995-01-30 | 縦型ｍｏｓトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7013136A JPH08204175A (ja) | 1995-01-30 | 1995-01-30 | 縦型ｍｏｓトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08204175A true JPH08204175A (ja) | 1996-08-09 |
Family
ID=11824754
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7013136A Pending JPH08204175A (ja) | 1995-01-30 | 1995-01-30 | 縦型ｍｏｓトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08204175A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006080268A (ja) * | 2004-09-09 | 2006-03-23 | Oki Electric Ind Co Ltd | 半導体装置の製造方法、及び半導体装置 |
| JP2011239242A (ja) * | 2010-05-11 | 2011-11-24 | Renesas Electronics Corp | 負荷駆動回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06163909A (ja) * | 1992-11-26 | 1994-06-10 | Nec Corp | 縦型電界効果トランジスタ |
-
1995
- 1995-01-30 JP JP7013136A patent/JPH08204175A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06163909A (ja) * | 1992-11-26 | 1994-06-10 | Nec Corp | 縦型電界効果トランジスタ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006080268A (ja) * | 2004-09-09 | 2006-03-23 | Oki Electric Ind Co Ltd | 半導体装置の製造方法、及び半導体装置 |
| JP2011239242A (ja) * | 2010-05-11 | 2011-11-24 | Renesas Electronics Corp | 負荷駆動回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980106 |