JP4799065B2 - パラメータ抽出方法 - Google Patents
パラメータ抽出方法 Download PDFInfo
- Publication number
- JP4799065B2 JP4799065B2 JP2005211042A JP2005211042A JP4799065B2 JP 4799065 B2 JP4799065 B2 JP 4799065B2 JP 2005211042 A JP2005211042 A JP 2005211042A JP 2005211042 A JP2005211042 A JP 2005211042A JP 4799065 B2 JP4799065 B2 JP 4799065B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- pattern
- parameter
- resist
- extracting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/302—Contactless testing
- G01R31/305—Contactless testing using electron beams
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S430/00—Radiation imagery chemistry: process, composition, or product thereof
- Y10S430/143—Electron beam
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Electron Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Description
図15に示すように、基板(0番目の層)上に、N−1層(1番目の層からN−1番目の層)が順に積層され、最上層にレジスト(N番目の層)が形成されている場合を想定する。そして、ここではエネルギーの流れ(電子の流れ)を次のように考える。
まず、第1の実施の形態について説明する。
このパラメータ抽出方法は、露光を行うレジストの下に多層構造が形成されている場合の近接効果補正を行うための反射係数R、透過係数T、拡散長σ等のパラメータの抽出に用いられる。
ここで、評価に用いる露光パターンデータは、1つではなく、パターンの存在範囲を変化させたデータとしているため、露光結果からパターンの存在範囲の大きさとそのパターン中心における後方散乱強度の関係を取得することができる。上記パラメータ抽出方法に用いる露光パターンデータが示すパターンとしては、例えば次の図2〜図4に示すようなものを用いる。
ここでは、レジストの下に、絶縁膜内にWプラグを形成した層をSi基板上に積層した多層構造が形成されていて、そのレジストにラインアンドスペースパターン(L/Sパターン)を形成してパラメータ抽出を行う場合を例にして説明する。
このパラメータ抽出方法では、まず、パターンをレジストに形成するための露光パターンデータの作成を行う(ステップS10)。露光パターンデータは、例えば形成するパターンがL/Sパターンの場合には、次の(i),(ii),(iii)に示すような条件で作成する。
下層にWプラグ10が、例えば80nmピッチで規則的に配置されている場合、そこにラインパターン11を形成する際には、例えばそれを4μmの長さに分割し、各分割ラインパターン11aを、Wプラグ10のピッチを1周期として、例えば20nmずつずらして配置するようにする。このように分割ラインパターン11aを少しずつずらして配置するのは、露光時の下層のWプラグ10との相対的な位置ずれによる後方散乱強度の変動を平均化するためである。
この場合、まず、n=0のSi基板上に形成したレジストに対しステップS10で作成した露光パターンデータに従ってL/Sパターンの露光を行い(ステップS11,S12)、L/SパターンごとにL/Sパターン中心が存在するラインパターンに対する最適露光量Q0,kを算出する(ステップS13)。その際は、下層のパターンとの相対的な位置ずれの影響を相殺するために、L/Sパターン中心近傍の複数箇所における最適露光量Q0,kの平均値を算出することが望ましい。そして、このようにして求めた最適露光量Q0,kを次式(2)によって後方散乱強度F0,kに換算する(ステップS14)。
このようにして求められる後方散乱強度F0,kを用い、Si基板の反射係数R0と拡散長σ0を抽出する。それには、Si基板に入射してからレジストに戻る電子の割合を計算する必要がある。レジストの1点に入射した電子がSi基板で反射されてレジストに戻る割合は、ガウス分布で近似した次式(3)で表される。
そして、ライン数kを変化させたL/Sパターン数分の実験値すなわち後方散乱強度F0,kと式(5)の計算値すなわち後方散乱強度F0(k)を用い、最小二乗法により、Si基板の反射係数R0と拡散長σ0を抽出する(ステップS16)。
ある1個のホールパターン31の部分に入射した電子が、ホールパターン領域30の中心Oに反射される割合は、式(3)をそのホールパターン31上で面積分することで、次式(4A)のように表すことができる。
図11のドーナツパターン領域40には、その中心部に正方形パターン41が配置され、その周囲にそれを囲むドーナツパターン42が形成されている。この図11のような場合、ドーナツパターン42は、サイズの異なる2つの正方形パターンを組み合わせて構成されているとみなすことができる。
ただし、ここでは後述のようにしてドーナツパターン領域40の中心部にある正方形パターン41を囲むドーナツパターン42からの中心Oにおける後方散乱強度をこれと同様にして計算するために、wは変数として扱っている。
図12はSi基板上に形成したL/Sパターンのライン数と後方散乱強度の関係を示す図である。
第2の実施の形態のパラメータ抽出では、まず、パターンをレジストに形成するための露光パターンデータの作成を行う(ステップS30)。露光パターンデータは、例えば形成するパターンがL/Sパターンの場合には、次の(i),(ii)に示すような条件で作成する。
最後に、抽出された各層の反射係数R、透過係数T、拡散長σをマルチガウス分布のパラメータに変換する(ステップS41)。
図14は後方散乱強度を2個のガウス分布で近似した結果を示す図である。
パラメータ既知の層上にパラメータ未知の層を形成し、
前記パラメータ未知の層上にレジストを形成し、
前記レジストに対し存在範囲を変化させたパターンの露光を行い、
前記露光結果を用いて前記パラメータ未知の層のパラメータを抽出する、
ことを特徴とするパラメータ抽出方法。
前記パラメータ既知の層上に前記パラメータ未知の層を形成する際、
前記パラメータ未知の層の各前記材料の占有率を変化させて前記パラメータ未知の層を形成することを特徴とする付記1記載のパラメータ抽出方法。
前記露光結果から各前記パターンについて得られる後方散乱強度と、前記パラメータ既知の層と前記パラメータ未知の層との積層関係を用いて各前記パターンについて計算上得られる後方散乱強度と、を用い、最小二乗法によって、前記パラメータ未知の層のパラメータを抽出することを特徴とする付記1記載のパラメータ抽出方法。
前記パラメータ既知の層上に前記パラメータ未知の層を形成する際、
前記パラメータ未知の層の各前記材料の占有率を変化させて前記パラメータ未知の層を形成し、
前記露光結果から各前記パターンについて得られる後方散乱強度と、前記パラメータ既知の層と前記パラメータ未知の層との積層関係を用いて各前記パターンについて計算上得られる後方散乱強度と、を用い、最小二乗法によって、前記パラメータ未知の層のパラメータを抽出する際には、
前記露光結果から各前記パターンについて得られる後方散乱強度と、前記パラメータ既知の層と各前記材料の占有率を変化させた前記パラメータ未知の層との積層関係を用いて各前記パターンについて計算上得られる後方散乱強度と、を用い、最小二乗法によって、前記パラメータ未知の層の各前記材料のパラメータを抽出することを特徴とする付記3記載のパラメータ抽出方法。
前記パラメータ既知の層として単一材料で構成された層を用いることを特徴とする付記1記載のパラメータ抽出方法。
前記パターンを、ライン数を変化させたラインアンドスペースパターンとすることを特徴とする付記1記載のパラメータ抽出方法。
前記パターンを、ホール数を変化させたホールパターンとすることを特徴とする付記1記載のパラメータ抽出方法。
前記パターンを、矩形パターンを囲む、幅を変化させたドーナツパターンとすることを特徴とする付記1記載のパラメータ抽出方法。
層上にレジストを形成し、
前記レジストに対し存在範囲を変化させたパターンの露光を行い、
前記露光結果を用いて前記層のパラメータを抽出し、
前記層を仮想的に分割し、
前記層の分割後の最上層をパラメータ未知の層とし、前記パラメータ未知の層より下層側をパラメータ既知の層として、前記露光結果を用いて前記パラメータ未知の層のパラメータを抽出する、
ことを特徴とするパラメータ抽出方法。
前記パラメータ既知の層のパラメータおよび前記パラメータ未知の層の抽出されたパラメータを用い、分割後の層数分のガウス分布を用いて、前記層上に形成した前記レジストへの後方散乱強度を求めることを特徴とする付記10記載のパラメータ抽出方法。
前記パラメータ既知の層のパラメータおよび前記パラメータ未知の層の抽出されたパラメータを分割後の層数分の前記ガウス分布のパラメータに変換し、変換後の前記ガウス分布のパラメータを用いて、前記層上に形成した前記レジストへの後方散乱強度を求めることを特徴とする付記11記載のパラメータ抽出方法。
前記露光結果から各前記パターンについて得られる後方散乱強度と、前記パラメータ既知の層と前記パラメータ未知の層との積層関係を用いて各前記パターンについて計算上得られる後方散乱強度と、を用い、最小二乗法によって、前記パラメータ未知の層のパラメータを抽出することを特徴とする付記10記載のパラメータ抽出方法。
前記パターンを、ライン数を変化させたラインアンドスペースパターンとすることを特徴とする付記10記載のパラメータ抽出方法。
前記パターンを、ホール数を変化させたホールパターンとすることを特徴とする付記10記載のパラメータ抽出方法。
前記パターンを、矩形パターンを囲む、幅を変化させたドーナツパターンとすることを特徴とする付記10記載のパラメータ抽出方法。
(付記19) パターンの露光を行う工程を有する半導体装置の製造方法において、
パラメータ既知の層上にパラメータ未知の層を形成する工程と、
前記パラメータ未知の層上にレジストを形成する工程と、
前記レジストに対し存在範囲を変化させたパターンの露光を行う工程と、
前記露光結果を用いて前記パラメータ未知の層のパラメータを抽出する工程と、
前記パラメータ既知の層のパラメータおよび前記パラメータ未知の層の抽出されたパラメータを用いて、目的のパターンの近接効果補正を行う工程と、
前記近接効果補正が行われた目的のパターンの露光を行う工程と、
を有することを特徴とする半導体装置の製造方法。
層上にレジストを形成する工程と、
前記レジストに対し存在範囲を変化させたパターンの露光を行う工程と、
前記露光結果を用いて前記層のパラメータを抽出する工程と、
前記層を仮想的に分割し、
前記層の分割後の最上層をパラメータ未知の層とし、前記パラメータ未知の層より下層側をパラメータ既知の層として、前記露光結果を用いて前記パラメータ未知の層のパラメータを抽出する工程と、
前記パラメータ既知の層のパラメータおよび前記パラメータ未知の層の抽出されたパラメータを用いて、目的のパターンの近接効果補正を行う工程と、
前記近接効果補正が行われた目的のパターンの露光を行う工程と、
を有することを特徴とする半導体装置の製造方法。
2,11 ラインパターン
3 ホールパターン
4a 正方形パターン
4b,4c ドーナツパターン
11a 分割ラインパターン
20 Si基板
21 SiO2膜
23 レジスト
30 ホールパターン領域
31 ホールパターン
32a,32b,32c,32d ホールパターングループ
40 ドーナツパターン領域
41 正方形パターン
42 ドーナツパターン
Claims (10)
- 電子ビーム露光の近接効果補正に用いるパラメータを抽出するパラメータ抽出方法であって、
基板上に第1パラメータを有する第1層を形成し、
前記第1層上に第2層を形成し、
前記第2層上にレジストを形成し、
前記レジストに対し、電子ビームを用いて、第1形状を有する第1パターン、および前記第1形状と異なる第2形状を有する第2パターンを露光してレジストパターンを形成し、
前記レジストパターンおよび前記第1パラメータに基づいて、前記第2層の第2パラメータを抽出する、
ことを特徴とするパラメータ抽出方法。 - 前記第2層が複数種の材料で構成される場合には、前記各材料の占有率が異なる前記第2層をそれぞれ形成し、当該第2層についてそれぞれ、前記レジストの形成、前記レジストパターンの形成、および前記第2パラメータの抽出を行うことを特徴とする請求項1記載のパラメータ抽出方法。
- 前記第2パラメータを抽出する際には、
前記第1パターンおよび前記第2パターンについてそれぞれ得られる後方散乱強度と、前記第1層と前記第2層との積層関係を用いて前記第1パターンおよび前記第2パターンについてそれぞれ計算上得られる後方散乱強度と、を用い、最小二乗法によって、前記第2パラメータを抽出することを特徴とする請求項1記載のパラメータ抽出方法。 - 前記第1層上に前記第2層を形成する際には、
前記第1層として単一材料の層を用いることを特徴とする請求項1記載のパラメータ抽出方法。 - 前記第1パターンおよび前記第2パターンの露光を行う際には、
前記第1パターンおよび前記第2パターンを、ライン数を変化させたラインアンドスペースパターンとすることを特徴とする請求項1記載のパラメータ抽出方法。 - 前記第1パターンおよび前記第2パターンの露光を行う際には、
前記第1パターンおよび前記第2パターンを、ホール数を変化させたホールパターンとすることを特徴とする請求項1記載のパラメータ抽出方法。 - 前記第1パターンおよび前記第2パターンの露光を行う際には、
前記第1パターンおよび前記第2パターンを、矩形パターンを囲む、幅を変化させたドーナツパターンとすることを特徴とする請求項1記載のパラメータ抽出方法。 - 電子ビーム露光の近接効果補正に用いるパラメータを抽出するパラメータ抽出方法であって、
基板上にレジストを形成し、
前記レジストに対し、電子ビームを用いて、第1形状を有する第1パターン、および前記第1形状と異なる第2形状を有する第2パターンを露光してレジストパターンを形成し、
前記レジストパターンに基づいて、前記基板の第1パラメータを抽出し、
前記基板を仮想的に分割し、
前記基板の分割後の上層側を第2層とし、前記第2層より下層側を前記第1パラメータを有する第1層として、前記レジストパターンおよび前記第1パラメータに基づいて、前記第2層の第2パラメータを抽出する、
ことを特徴とするパラメータ抽出方法。 - 前記第2パラメータを抽出した後、
前記第1パラメータおよび前記第2パラメータを用い、分割後の層数分のガウス分布を用いて、前記基板上に形成した前記レジストへの後方散乱強度を求めることを特徴とする請求項8記載のパラメータ抽出方法。 - 第2パラメータを抽出する際には、
前記第1パターンおよび前記第2パターンについてそれぞれ得られる後方散乱強度と、前記第1層と前記第2層との積層関係を用いて前記第1パターンおよび前記第2パターンについてそれぞれ計算上得られる後方散乱強度と、を用い、最小二乗法によって、前記第2パラメータを抽出することを特徴とする請求項8記載のパラメータ抽出方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005211042A JP4799065B2 (ja) | 2005-07-21 | 2005-07-21 | パラメータ抽出方法 |
US11/261,790 US8048600B2 (en) | 2005-07-21 | 2005-10-31 | Parameter extracting method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005211042A JP4799065B2 (ja) | 2005-07-21 | 2005-07-21 | パラメータ抽出方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007027613A JP2007027613A (ja) | 2007-02-01 |
JP4799065B2 true JP4799065B2 (ja) | 2011-10-19 |
Family
ID=37680161
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005211042A Expired - Fee Related JP4799065B2 (ja) | 2005-07-21 | 2005-07-21 | パラメータ抽出方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8048600B2 (ja) |
JP (1) | JP4799065B2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5133087B2 (ja) * | 2007-02-23 | 2013-01-30 | 株式会社ニューフレアテクノロジー | 半導体装置の製造方法 |
JP5102540B2 (ja) * | 2007-06-04 | 2012-12-19 | 有限会社 石井商事 | 引き戸の走行制御装置 |
JP5069052B2 (ja) * | 2007-07-30 | 2012-11-07 | 日本電子株式会社 | ドーズ補正方法及び荷電粒子ビーム描画装置 |
US8710468B2 (en) * | 2010-09-17 | 2014-04-29 | Nippon Control System Corporation | Method of and apparatus for evaluating an optimal irradiation amount of an electron beam for drawing a pattern onto a sample |
FR2989513B1 (fr) * | 2012-04-12 | 2015-04-17 | Aselta Nanographics | Procede de correction des effets de proximite electronique utilisant des fonctions de diffusion de type voigt |
WO2016027628A1 (ja) * | 2014-08-18 | 2016-02-25 | 株式会社村田製作所 | 電子部品の製造方法 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0778737A (ja) * | 1993-09-08 | 1995-03-20 | Fujitsu Ltd | 荷電粒子ビーム露光方法及び荷電粒子ビーム露光装置 |
JP2950280B2 (ja) * | 1997-03-31 | 1999-09-20 | 日本電気株式会社 | 電子線の描画方法 |
JP3975757B2 (ja) * | 2002-01-24 | 2007-09-12 | 富士通株式会社 | 荷電粒子ビーム露光方法 |
JP3725841B2 (ja) * | 2002-06-27 | 2005-12-14 | 株式会社東芝 | 電子ビーム露光の近接効果補正方法、露光方法、半導体装置の製造方法及び近接効果補正モジュール |
JP4463589B2 (ja) * | 2003-08-21 | 2010-05-19 | 富士通マイクロエレクトロニクス株式会社 | 荷電粒子ビーム露光における下層構造に基づく後方散乱強度の生成方法及びその方法を利用した半導体装置の製造方法 |
JP4282447B2 (ja) * | 2003-11-26 | 2009-06-24 | 株式会社東芝 | リソグラフィ評価方法、リソグラフィプロセスおよびプログラム |
-
2005
- 2005-07-21 JP JP2005211042A patent/JP4799065B2/ja not_active Expired - Fee Related
- 2005-10-31 US US11/261,790 patent/US8048600B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2007027613A (ja) | 2007-02-01 |
US20070021938A1 (en) | 2007-01-25 |
US8048600B2 (en) | 2011-11-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4799065B2 (ja) | パラメータ抽出方法 | |
US6567964B2 (en) | Continuously variable dummy pattern density generating systems, methods and computer program products for patterning integrated circuits | |
US5459093A (en) | Method for forming dummy pattern in a semiconductor device | |
KR101997927B1 (ko) | 이중 피치를 위한 리소그래피 방법 | |
AU607747B2 (en) | Fabrication of customized integrated circuits | |
JP2014127475A (ja) | 半導体装置の製造方法 | |
US9437541B2 (en) | Patterning approach to reduce via to via minimum spacing | |
JP5427104B2 (ja) | パターン形成方法 | |
CN101512724A (zh) | 用于片上电感器的设计规则 | |
JP4463589B2 (ja) | 荷電粒子ビーム露光における下層構造に基づく後方散乱強度の生成方法及びその方法を利用した半導体装置の製造方法 | |
KR100319672B1 (ko) | 전자빔을사용하는패턴노광방법 | |
US20080261395A1 (en) | Semiconductor Device, Method for Manufacturing Semiconductor Devices and Mask Systems Used in the Manufacturing of Semiconductor Devices | |
CN111357078A (zh) | 电气掩模验证 | |
JP5345833B2 (ja) | 基板上にアライメントマークを作成する方法、アライメント方法および基板 | |
US20060141774A1 (en) | Pattern transfer mask related to formation of dual damascene structure and method of forming dual damascene structure | |
US10176290B2 (en) | Manufacturing method for a semiconductor device, pattern generating method and nontransitory computer readable medium storing a pattern generating program | |
JP2021504734A (ja) | 半導体デザインの完全性を確実にするための方法および半導体構造体 | |
JP4992930B2 (ja) | 荷電粒子ビーム露光における下層構造に基づく後方散乱強度の生成方法及びその方法を利用した半導体装置の製造方法 | |
JP6028516B2 (ja) | マスクパターンの製造方法 | |
US8765612B2 (en) | Double patterning process | |
TWI666689B (zh) | 用以形成柱遮罩元件的多重圖案化製程 | |
JP2017168870A (ja) | 半導体装置の製造方法 | |
JP2007258328A (ja) | 半導体装置及びその製造方法 | |
US10120275B2 (en) | Layout method of mask pattern, manufacturing method of a semiconductor device and exposure mask | |
JPH08272076A (ja) | 印刷配線板の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080514 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080729 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110329 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110516 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110802 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110802 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140812 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4799065 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |