JP4780637B2 - エレクトロルミネッセンスデバイス - Google Patents

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Description

本発明は、集積回路（ＩＣ)製造に関し、より詳しくは、直流（ｄｃ）により動作するＩＶ族基板エレクトロルミネッセンスデバイスとその製造方法に関する。
半導体が直接バンドギャップを形成するか間接バンドギャップを形成するかによらず、半導体デバイスから発光できる。ｐ−ｎ接合に高い逆バイアスをかけることにより、多数のホットキャリアが作り出され、このホットキャリアは光子の放射を伴い再結合する。シリコンデバイスの発光効率は悪いことが知られていて、その光子エネルギーは主に２ｅＶ付近である。電気エネルギーの光エネルギーへの変換はエレクトロルミネッセンス（ＥＬ）と呼ばれている。小さな電気信号による、室温において動作可能な効率の良いＥＬデバイスは作られてきた。しかし、これらのデバイスは、シリコンと一般的に互換性のない材料、例えば、ＩｎＧａＮ、ＡｌＧａＡｓ、ＧａＡｓＰ、ＧａＮおよびＧａＰといったＩＩＩ−Ｖ族材料から製造される。使用する特定の材料によるが、これらのいずれかの基板上に形成されたＥＬデバイスは、可視光域でバンド幅の狭い光を効率的に放つことができる。また、ＺｎＳｅといったＩＩ−ＶＩ族材料も使用されてきた。他のＩＩ−ＶＩ族材料であってＺｎＳおよびＺｎＯといったものは、ａｃバイアスをかけた状態でエレクトロルミネッセンスを示すということが知られている。特別な（通常でない）ＣＭＯＳプロセスを実行した場合では、発光デバイスとして使用するために、これらのデバイスをシリコン上に堆積できる。他の分類の発光デバイスには、有機発光ダイオード（ＯＬＥＤ）、ナノ結晶シリコン（ｎｃ−Ｓｃ）およびポリマーＬＥＤがある。
光デバイス（発光および光検出）を必要とするアプリケーションにおいては、シリコンと互換性があり、ｄｃ電圧により動作するシンプルで効率の良い発光デバイスが望ましい。効率の良いシリコン基板のＥＬデバイスは、従来のメタライゼーションプロセスと比べ、高速かつ高信頼性の信号カップリング手段を使用可能にする。さらに、大きなシステムオンチップ型のデバイス上のチップ内接続には、光学的方法による信号のルーティングが望ましい。チップ間接続には、導波路または別々のシリコン片間の直接光カップリングにより、チップ間の電気接触なしに実装できる。小型ディスプレイにおいては、可視光の小さな点光源の生成方法により、シンプルかつ安価にディスプレイを形成できる。
従って、Ｓｉ基板上にシンプルなＥＬデバイスを製造できると有利である。
Ｓｉ基板のＥＬデバイスを低いｄｃ電圧により動作できると有利である。
Ｓｉ基板のＥＬデバイスが、スペクトラムの青や近紫外領域の、短波長の光を放射することができると有利である。
本発明により、シリコンウエーハ上のサブマイクロメートルサイズから数マイクロメートルサイズのデバイスにより光を生成できる。有利なことに、放射される光の波長は３５０ｎｍ〜７００ｎｍであり、これはスペクトラムの近紫外と可視光領域である。また、主に３７０ｎｍ〜３９０ｎｍの波長である。このＥＬデバイスはＳｉ基板上に形成されているので、多くの従来のＣＭＯＳ回路プロセス工程を使用して、製造できる。さらに、このＥＬデバイスは、高周波または交流（ａｃ）電位ではなく、ｄｃ電圧により動作する。従って、このＥＬデバイスは、ＧａまたはＡｓといったＳｉと互換性のない材料を導入せずに、ＣＭＯＳフローに組み込むことができる。ｐｎ接合の接合部で発光し、動作ならびに立上りおよび立下がり時間が速い。
従って、エレクトロルミネッセンスデバイスを形成する方法を提供する。この方法は、ＩＶ族半導体基板を供給する工程、基板内でｐ＋／ｎ＋接合を形成する工程、および基板のｐ＋／ｎ＋接合をオーバーレイするエレクトロルミネッセンス層を形成する工程を含む。複数のｐ＋／ｎ＋接合をインターリーブでき、高強度の光を発生する。
ＩＶ族半導体基板の供給は、Ｓｉ、Ｃ、Ｇｅ、ＳｉＧｅまたはＳｉＣといった材料からなる基板の供給を含む。例えば、この基板はシリコン・オン・インシュレータ（ＳＯＩ）、バルクＳｉ、ガラス上のＳｉまたはプラスチック上のＳｉである。この基板をオーバーレイするエレクトロルミネッセンス層の形成は、ナノ結晶Ｓｉ、ナノ結晶Ｇｅ、蛍光性ポリマーといった材料、あるいはＺｎＯ、ＺｎＳ、ＺｎＳｅ、ＣｄＳｅおよびＣｄＳといったＩＩ−ＶＩ族の材料からなるエレクトロルミネッセンス層の形成を含む。
ある局面では、本方法は、基板とエレクトロルミネッセンス層との間に置かれる絶縁膜の形成をさらに含む。別の局面では、本方法は、エレクトロルミネッセンス層をオーバーレイする導電性電極の形成を含む。この電極は、制御電圧の制御すなわち発光光の制御に用いられ得る。
ある局面では、インターリーブされた複数のｐ＋／ｎ＋接合の形成は、ｎ＋領域とｐ＋領域が０μｍ〜２μｍの幅を有するギャップの形成を含む。別の局面では、このギャップは０．４μｍ〜０．５μｍである。
上記のＥＬデバイスの製造方法、そのＥＬデバイスの構造とＥＬの操作方法のさらなる詳細は、後述する。
（項目１）
エレクトロルミネッセンスデバイスを製造する方法であって、
基板として、その表面の隣接する領域に形成されたｐ ＋ 領域及びｎ ＋ 領域を含む基板を提供する工程と、
該基板をオーバーレイするエレクトロルミネッセンス層を形成する工程と
を包含し、
該エレクトロルミネッセンス層は、該ｐ ＋ 領域及びｎ ＋ 領域に、これらが形成するｐ ＋ ／ｎ ＋ 接合にアバランシェ降伏電流が流れるよう逆バイアス電圧が印加されたとき、高エネルギー粒子が注入されるよう、該ｐ ＋ 領域及びｎ ＋ 領域に跨るよう配置されている、方法。
（項目２）
上記基板内にｐ＋／ｎ＋接合を形成する工程をさらに包含し、
上記基板をオーバーレイするエレクトロルミネッセンス層を形成する工程が、該ｐ＋／ｎ＋接合をオーバーレイする該エレクトロルミネッセンス層を形成する工程を包含する、項目１に記載の方法。
（項目３）
上記基板は、ＩＶ族半導体基板であり、該ＩＶ族半導体基板を提供する工程が、Ｓｉ、Ｃ、Ｇｅ、ＳｉＧｅおよびＳｉＣを含む群から選択される材料からなる該基板を提供する工程を包含する、項目１に記載の方法。
（項目４）
上記基板は、ＩＶ族半導体基板であり、該ＩＶ族半導体基板を提供する工程が、シリコン・オン・インシュレータ（ＳＯＩ）、バルクＳｉ、ガラス上のＳｉおよびプラスチック上のＳｉを包む群から選択される該基板を提供する工程を包含する、項目１に記載の方法。
（項目５）
上記基板をオーバーレイするエレクトロルミネッセンス層を形成する工程が、ナノ結晶Ｓｉ、ナノ結晶Ｇｅ、蛍光性ポリマー、ならびに例えば、ＺｎＯ、ＺｎＳ、ＺｎＳｅ、ＣｄＳｅおよびＣｄＳであるＩＩ−ＶＩ族材料を含む群から選択される材料からなるエレクトロルミネッセンス層を形成する工程を包含する、項目１に記載の方法。
（項目６）
上記エレクトロルミネッセンス層を形成する工程が、１０ｎｍ〜３００ｎｍの範囲にある厚みを有するエレクトロルミネッセンス層を形成する工程を包含する、項目５に記載の方法。
（項目７）
上記基板と上記エレクトロルミネッセンス層との間にはさまれた絶縁膜を形成する工程をさらに包含する、項目１に記載の方法。
（項目８）
上記基板と上記エレクトロルミネッセンス層との間にはさまれた絶縁膜を形成する工程が、ＳｉＯ２、ならびに例えば、ＨｆＯ２、ＺｒＯ２、ＴｉＯ２、ＳｉＮおよびＡｌ２Ｏ３であるｈｉｇｈ−ｋ誘電体を包む群から選択される材料からなる該絶縁層を形成する工程を包含する、項目７に記載の方法。
（項目９）
上記絶縁層を形成する工程が、１２ｎｍよりも薄い厚みを有する絶縁層を形成する工程を包含する、項目７に記載の方法。
（項目１０）
上記基板内にｐ＋／ｎ＋接合を形成する工程が、複数のｐ＋／ｎ＋接合を形成する工程を包含し、上記基板をオーバーレイするエレクトロルミネッセンス層を形成する工程が、該複数のｐ ＋ ／ｎ ＋ 接合をオーバーレイするエレクトロルミネッセンス層を形成する工程を包含する、項目２に記載の方法。
（項目１１）
上記複数のｐ＋／ｎ＋接合を形成する工程が、上記基板内における複数のｎ＋領域およびインターリーブされ隣接した該基板内の複数のｐ＋領域を形成する工程を包含する、項目１０に記載の方法。
（項目１２）
上記基板内における複数のｎ＋領域およびインターリーブされ隣接した該基板内における複数のｐ＋領域を形成する工程が、該ｎ＋領域と該ｐ＋領域との間のギャップを形成する工程を包含し、該ギャップは０μｍ〜２μｍの幅を有する、項目１１に記載の方法。
（項目１３）
上記基板内における複数のｎ＋領域およびインターリーブされ隣接した該基板内における複数のｐ＋領域を形成する工程が、該ｎ＋領域と該ｐ＋領域との間のギャップを形成する工程を包含し、該ギャップは０．４μｍ〜０．５μｍの幅を有する、項目１２に記載の方法。
（項目１４）
上記基板内における複数のｎ＋領域およびインターリーブされ隣接した該基板内の複数のｐ＋領域を形成する工程が、
基板のアクティブ領域を酸化する工程と、
該アクティブ領域の第１のパターニングされた領域にドナー材料の注入する程と、
該アクティブ領域の第２のパターニングされた領域にアクセプター材料の注入する工程およびアニールする工程と
を包含する、項目１１に記載の方法。
（項目１５）
上記第１のパターニングされた領域および第２のパターニングされた領域にドナー材料およびアクセプター材料を注入する工程は、それぞれ、上記ｐ＋領域および上記ｎ＋領域の抵抗率が０．５ｏｈｍ・ｃｍ以下であるに十分な不純物注入量およびエネルギー準位を有する注入工程を包含する、項目１４に記載の方法。
（項目１６）
上記アニール工程が、レーザーアニール工程および６００℃よりも高温における熱アニール工程を含む群から選択されるプロセスを包含する、項目１４に記載の方法。
（項目１７）
上記エレクトロルミネッセンス層をオーバーレイする導電性電極を形成する工程をさらに包含する、項目１に記載の方法。
（項目１８）
上記エレクトロルミネッセンス層をオーバーレイする導電性電極を形成する工程が、透明な電極を形成する工程を包含する、項目１７に記載の方法。
（項目１９）
上記透明な電極を形成する工程が、ＩＴＯおよびＺｎＡｌＯを含む群から選択される材料からなる電極を形成する工程を包含する、項目１７に記載の方法。
（項目２０）
上記エレクトロルミネッセンス層をオーバーレイする中間レベル誘電体を形成する工程をさらに包含する、項目１に記載の方法。
（項目２１）
上記エレクトロルミネッセンス層をオーバーレイする中間レベル誘電体を形成する工程が、ＳｉＯ２、プラズマＣＶＤ（ＰＥＣＶＤ） ＴＥＯＳ、ならびに例えばＨｆＯ２、ＺｒＯ２、ＴｉＯ２、ＳｉＮおよびＡｌ２Ｏ３であるｈｉｇｈ−ｋ誘電体を含む群から選択される材料からなる中間レベル誘電体を形成する工程を包含する、項目２０に記載の方法。
（項目２２）
エレクトロルミネッセンス層をオーバーレイする放射変換層を形成する工程をさらに包含し、該放射変換層は蛍光色素および燐光色素を含む群から選択される色素を含む、項目１に記載の方法。
（項目２３）
上記基板をオーバーレイするエレクトロルミネッセンス層を形成する工程は、ｄｃスパッタリング、無線周波数（ＲＦ）スパッタリング、原子層堆積（ＡＬＤ）、有機金属化学気相成長法（ＭＯＣＶＤ）およびソルゲル前駆物質を用いたスピンオン（ｓｐｉｎ−ｏｎ）堆積を含む群から選択されたプロイセスを用いてエレクトロルミネッセンス層を堆積する工程を包含する、項目１に記載の方法。
（項目２４）
上記基板をオーバーレイするエレクトロルミネッセンス層を形成する工程が、
Ｚｎをｄｃスパッタリング堆積する工程と、
クリーンドライエア雰囲気中において、３００℃よりも高温において該Ｚｎを酸化する工程と
を包含する、項目１に記載の方法。
（項目２５）
上記ｐ＋／ｎ＋接合をオーバーレイするエレクトロルミネッセンス層を形成する工程を包含する、項目１に記載の方法。
（項目２６）
上記基板は、ＩＶ族半導体基板であり、上記ｐ＋／ｎ＋接合を形成する工程が、ＩＶ族半導体基板内にｐ＋／ｎ＋接合を形成する工程を包含する、項目２５に記載の方法。
（項目２７）
上記基板は、ＩＶ族半導体基板であり、該ＩＶ族半導体基板内にｐ＋／ｎ＋接合を形成する工程が、Ｓｉ、Ｃ、Ｇｅ、ＳｉＧｅおよびＳｉＣを含む群から選択される材料からなる基板を提供する工程を包含する、項目２５に記載の方法。
（項目２８）
上記基板は、ＩＶ族半導体基板であり、該ＩＶ族半導体基板内にｐ＋／ｎ＋接合を形成する工程が、シリコン・オン・インシュレータ（ＳＯＩ）、バルクＳｉ、ガラス上のＳｉおよびプラスチック上のＳｉを含む群から選択される基板を提供する工程を包含する、項目２５に記載の方法。
（項目２９）
上記ｐ ＋ ／ｎ ＋ 接合をオーバーレイするエレクトロルミネッセンス層を形成する工程が、ナノ結晶Ｓｉ、ナノ結晶Ｇｅ、蛍光性ポリマーおよびＩＩ−ＶＩ族材料を含む群から選択される材料からなるエレクトロルミネッセンス層を形成する工程を包含し、該ＩＩ−ＶＩ族材料は例えばＺｎＯ、ＺｎＳ、ＺｎＳｅ、ＣｄＳｅおよびＣｄＳであることを特徴とする、項目２５に記載の方法。
（項目３０）
前記基板の表面の隣接する領域に形成されたｐ ＋ 領域及びｎ ＋ 領域は、ダイオードを構成しており、
前記エレクトロルミネッセンス層を形成する工程は、該ダイオードをオーバーレイするエレクトロルミネッセンス層を形成する工程を包含する、項目１に記載の方法。
（項目３１）
上記基板は、ＩＶ族半導体基板であり、
上記ダイオードを形成する工程が、該ＩＶ族半導体基板内にダイオードを形成する工程を包含する、請求項３０に記載の方法。
（項目３２）
上記基板は、ＩＶ族半導体基板であり、該ＩＶ族半導体基板内にダイオードを形成する工程が、Ｓｉ、Ｃ、Ｇｅ、ＳｉＧｅおよびＳｉＣを含む群から選択される材料からなる基板を提供する工程を包含する、項目３０に記載の方法。
（項目３３）
上記基板は、ＩＶ族半導体基板であり、該ＩＶ族半導体基板内にダイオードを形成する工程が、シリコン・オン・インシュレータ（ＳＯＩ）、バルクＳｉ、ガラス上のＳｉおよびプラスチック上のＳｉを含む群から選択される基板を提供する工程を包含する、項目３０に記載の方法。
（項目３４）
上記ダイオードをオーバーレイするエレクトロルミネッセンス層を形成する工程が、ナノ結晶Ｓｉ、ナノ結晶Ｇｅ、蛍光性ポリマー、ならびにＺｎＯ、ＺｎＳ、ＺｎＳｅ、ＣｄＳｅおよびＣｄＳであるＩＩ−ＶＩ族材料を含む群から選択される材料からなるエレクトロルミネッセンス層を形成する工程を包含する、項目３０に記載の方法。
（項目３５）
上記基板はＳｉ基板であり、
上記エレクトロルミネッセンス層は、ＺｎＯ層である、項目１に記載の方法。
（項目３６）
上記ダイオードと上記ＺｎＯ層との間にはさまれた絶縁層を形成する工程をさらに包含する、項目３５に記載の方法。
（項目３７）
上記ＺｎＯ層をオーバーレイする導電性電極を形成する工程をさらに包含する、項目３５に記載の方法。
（項目３８）
上記Ｓｉ基板内にダイオードを形成する工程が、シリコン・オン・インシュレータ（ＳＯＩ）、バルクＳｉ、ガラス上のＳｉおよびプラスチック上のＳｉを含む群から選択される基板を提供する工程を包含する、項目３５に記載の方法。
（項目３９）
エレクトロルミネッセンスデバイスを操作する方法であって、
ｐ＋／ｎ＋接合のｎ＋領域へ第１のｄｃ電圧を印加する工程と、
該ｐ＋／ｎ＋接合のｐ＋領域へ基準電圧を印加する工程と、
該ｐ＋／ｎ＋接合をオーバーレイするエレクトロルミネッセンス層から光を放射する工程と
を包含し、
該ｐ ＋ 領域及びｎ ＋ 領域は、基板の表面の隣接する領域に形成されており、
該ｐ ＋ 領域及びｎ ＋ 領域には、該第１のｄｃ電圧及び基準電圧の印加により、これらが形成するｐ ＋ ／ｎ ＋ 接合にアバランシェ降伏電流が流れて高エネルギー粒子が該エレクトロルミネッセンス層に注入されるよう逆バイアス電圧が印加される、方法。
（項目４０）
上記ｐ＋／ｎ＋接合のｎ＋領域への第１のｄｃ電圧を印加する工程が、上記基準電圧よりも少なくとも３．４Ｖ大きなｄｃ電圧を印加する工程を包含する、項目３９に記載の方法。
（項目４１）
上記ｐ ＋ ／ｎ ＋ 接合をオーバーレイするエレクトロルミネッセンス層から光を放射する工程が、ナノ結晶Ｓｉ、ナノ結晶Ｇｅ、蛍光性ポリマー、ならびに例えばＺｎＯ、ＺｎＳ、ＺｎＳｅ、ＣｄＳｅおよびＣｄＳであるＩＩ−ＶＩ族材料を含む群から選択されたエレクトロルミネッセンス材料から光を放射する工程を包含する、項目４０に記載の方法。
（項目４２）
上記ｐ ＋ ／ｎ ＋ 接合をオーバーレイするエレクトロルミネッセンス層から光を放射する工程が、３５０ｎｍ〜７００ｎｍの波長の光を放射する工程を包含する、項目３９に記載
の方法。
（項目４３）
上記ｐ ＋ ／ｎ ＋ 接合をオーバーレイするエレクトロルミネッセンス層から光を放射する工程が、３７０ｎｍ〜３９０ｎｍの波長の光を放射する工程を包含する、項目４２に記載の方法。
（項目４４）
上記エレクトロルミネッセンスをオーバーレイする電極への、第１のｄｃ電圧の４０％〜６０％の範囲にあるバイアス電圧を印加する工程と、
該バイアス電圧に応じた放射光を変調する工程とをさらに包含する、項目３９に記載の方法。
（項目４５）
放射光の放射変換層を通過する工程および４００ｎｍよりも短波長を有する放射光を４００ｎｍよりも長波長を有する光へ変換する工程をさらに包含し、該放射変換層が、蛍光性色素および燐光性色素を含む群から選択される色素を含む、項目３９に記載の方法。
（項目４６）
上記ｎ＋領域への第１のｄｃ電圧を印加および上記ｐ＋領域への基準電圧の印加に応じた、上記ｐ ＋ ／ｎ ＋ 接合内にホットキャリアを生成する工程と、
該ｐ＋／ｎ＋接合内のアバラッシェ降伏電流を生成する工程と、
上記エレクトロルミネッセンス層へのホットキャリアを注入する工程と
をさらに包含し、
該ｐ＋／ｎ＋接合をオーバーレイするエレクトロルミネッセンス層から光を放射する工程が、該エレクトロルミネッセンス層内のホットキャリアの放射的な再結合に応じて光を放射する工程を包含する、項目３９に記載の方法。
（項目４７）
上記ｐ＋／ｎ＋接合のｎ＋領域への第１のｄｃ電圧を印加する工程が、１ギガヘルツ（ＧＨｚ）以下の第１のレートで変調されたｄｃ電圧を印加する工程を包含し、該ｐ＋／ｎ＋接合をオーバーレイするエレクトロルミネッセンス層から光を放射する工程が、該第１のレートでの放射光を変調する工程を包含する、項目３９に記載の方法。
（項目４８）
上記ｐ＋／ｎ＋接合のｎ＋領域への第１のｄｃ電圧を印加する工程が、複数のｎ＋領域への該ｄｃ電圧を同時印加する工程を包含し、該ｐ＋／ｎ＋接合のｐ＋領域への基準電圧を印加する工程が、該ｎ＋領域にインターリーブされた複数のｐ＋領域への該基準電圧を同時印加する工程を包含する、項目３９に記載の方法。
（項目４９）
上記第１のｄｃ電圧を印加する工程が、上記インターリーブされたｎ＋領域とｐ＋領域との間のギャップに対応するｄｃ電位を印加する工程を包含する、項目４８に記載の方法。
（項目５０）
上記インターリーブされたｎ＋領域とｐ＋領域との間のギャップに対応するｄｃ電位を印加する工程が、約０．６μｍのギャップに応じた７Ｖの電圧を印加する工程を包含する、項目４９に記載の方法。
（項目５１）
上記ｐ＋／ｎ＋接合のｎ＋領域への第１のｄｃ電圧を印加する工程が、１０ナノ秒よりも短い立上り時間および立下り時間を有するインパルス状の信号を印加する工程を包含する、項目３９に記載の方法。
（項目５２）
基板と、
該基板をオーバーレイするエレクトロルミネッセンス層と
を備え、
該基板は、その表面の隣接する領域に形成されたｐ ＋ 領域及びｎ ＋ 領域を含み、
該ｐ ＋ 領域及びｎ ＋ 領域には、これらが形成するｐ ＋ ／ｎ ＋ 接合にアバランシェ降伏電流が流れて高エネルギー粒子が該エレクトロルミネッセンス層に注入されるよう逆バイアス電圧が印加される、エレクトロルミネッセンスデバイス。
（項目５３）
上記基板は、ＩＶ族半導体基板であり、該ＩＶ族半導体基板が、Ｓｉ、Ｃ、Ｇｅ、ＳｉＧｅおよびＳｉＣを含む群から選択される材料からなる、項目５２に記載のデバイス。
（項目５４）
上記基板は、ＩＶ族半導体基板であり、該ＩＶ族半導体基板が、シリコン・オン・インシュレータ（ＳＯＩ）、バルクＳｉ、ガラス上のＳｉおよびプラスチック上のＳｉを含む群から選択される基板である、項目５２に記載のデバイス。
（項目５５）
上記エレクトロルミネッセンス層が、ナノ結晶Ｓｉ、ナノ結晶Ｇｅ、蛍光性ポリマー、ならびに例えばＺｎＯ、ＺｎＳ、ＺｎＳｅ、ＣｄＳｅおよびＣｄＳであるＩＩ−ＶＩ族材料を含む群から選択される材料からなる、項目５２に記載のデバイス。
（項目５６）
上記エレクトロルミネッセンス層の厚みが、１０ｎｍ〜３００ｎｍの範囲にある、項目５５に記載のデバイス。
（項目５７）
上記基板と上記エレクトロルミネッセンス層の間にはさまれた絶縁膜をさらに備える、項目５２に記載のデバイス。
（項目５８）
上記絶縁膜が、ＳｉＯ２と、例えばＨｆＯ２、ＺｒＯ２、ＴｉＯ２、ＳｉＮおよびＡｌ２Ｏ３であるｈｉｇｈ−ｋ誘電体とを含む群から選択された材料からなる、項目５７に記載のデバイス。
（項目５９）
上記絶縁層の厚みが１２ｎｍよりも薄い、項目５７に記載のデバイス。
（項目６０）
複数のｐ＋／ｎ＋接合が上記基板内に形成され、上記エレクトロルミネッセンス層は該複数のｐ＋／ｎ＋接合をオーバーレイする、項目５２に記載のデバイス。
（項目６１）
多数の上記ｐ＋／ｎ＋接合が、上記基板内の複数のｎ＋領域および、インターリーブされ隣接した該基板内の複数のｐ＋領域を含む、項目６０に記載のデバイス。
（項目６２）
上記隣接したｎ＋領域とｐ＋領域との間のギャップの幅が、０μｍ〜２μｍの範囲にある、項目６１に記載のデバイス。
（項目６３）
上記隣接したｎ＋領域とｐ＋領域との間のギャップの幅が、０．４μｍ〜０．５μｍの範囲にある、項目６２に記載のデバイス。
（項目６４）
上記複数のｎ＋領域およびｐ＋領域の抵抗率が、０．５ｏｈｍ・ｃｍ以下である、項目６１に記載のデバイス。
（項目６５）
上記エレクトロルミネッセンス層をオーバーレイする導電性電極をさらに備える、項目５２に記載のデバイス。
（項目６６）
上記導電性電極が透明である、項目６５に記載のデバイス。
（項目６７）
上記透明な電極が、ＩＴＯおよびＺｎＡｌＯを含む群から選択される材料からなる、項目６６に記載のデバイス。
（項目６８）
上記エレクトロルミネッセンス層をオーバーレイする中間レベル誘電体をさらに備える、項目５２に記載のデバイス。
（項目６９）
上記中間レベル誘電体が、ＳｉＯ２、プラズマＣＶＤ（ＰＥＣＶＤ） ＴＥＯＳ、ならびに例えばＨｆＯ２、ＺｒＯ２、ＴｉＯ２、ＳｉＮおよびＡｌ２Ｏ３であるｈｉｇｈ−ｋ誘電体を含む群から選択される材料からなる、項目６８に記載のデバイス。
（項目７０）
蛍光性色素および燐光性色素を含む群から選択される色素を含む上記エレクトロルミネッセンス層をオーバーレイする放射変換層をさらに備える、項目５２に記載のデバイス。
（項目７１）
上記基板と上記エレクトロルミネッセンス層の間にはさまれた絶縁膜をさらに備える、項目５２に記載のデバイス。
（項目７２）
上記ｐ＋／ｎ＋接合が、ＩＶ族半導体基板内に形成されている、項目７１に記載のデバイス。
（項目７３）
上記ＩＶ族半導体が、Ｓｉ、Ｃ、Ｇｅ、ＳｉＧｅおよびＳｉＣを含む群から選択される材料からなる、項目７１に記載のデバイス。
（項目７４）
上記ｐ＋／ｎ＋接合が、シリコン・オン・インシュレータ（ＳＯＩ）、バルクＳｉ、ガラス上のＳｉおよびプラスチック上のＳｉを含む群から選択されるＩＶ族半導体基板内に形成されている、項目７１に記載のデバイス。
（項目７５）
上記エレクトロルミネッセンス層が、ナノ結晶Ｓｉ、ナノ結晶Ｇｅ、蛍光性ポリマー、ならびに例えばＺｎＯ、ＺｎＳ、ＺｎＳｅ、ＣｄＳｅおよびＣｄＳであるＩＩ−ＶＩ族材料を含む群から選択される材料からなる、項目７１に記載のデバイス。
（項目７６）
上記エレクトロルミネッセンス層をオーバーレイする導電性電極をさらに備える、項目７１に記載のデバイス。
（項目７７）
上記基板の表面の隣接する領域に形成されたｐ ＋ 領域及びｎ ＋ 領域は、ダイオードを構成している、項目５２に記載のデバイス。
（項目７８）
上記ダイオードが、ＩＶ族半導体基板内に形成されている、項目７７に記載のデバイス。
（項目７９）
上記ダイオードが、Ｓｉ、Ｃ、Ｇｅ、ＳｉＧｅおよびＳｉＣを含む群から選択される材料からなるＩＶ族半導体内に形成されている、項目７７に記載のデバイス。
（項目８０）
上記ダイオードが、シリコン・オン・インシュレータ（ＳＯＩ）、バルクＳｉ、ガラス上のＳｉおよびプラスチック上のＳｉを含む群から選択されるＩＶ族半導体基板内に形成されている、項目７７に記載のデバイス。
（項目８１）
上記エレクトロルミネッセンス層が、ナノ結晶Ｓｉ、ナノ結晶Ｇｅ、蛍光性ポリマー、ならびに例えばＺｎＯ、ＺｎＳ、ＺｎＳｅ、ＣｄＳｅおよびＣｄＳであるＩＩ−ＶＩ族材料を含む群から選択される材料からなる、項目７７に記載のデバイス。
（項目８２）
上記基板と上記エレクトロルミネッセンス層の間にはさまれた絶縁膜をさらに備える、項目７７に記載のデバイス。
（項目８３）
上記エレクトロルミネッセンス層をオーバーレイする導電性電極をさらに備える、項目７７に記載のデバイス。
（項目８４）
上記基板はＳｉ基板であり、
上記エレクトロフミネッセンス層はＺｎＯ層である、請求項５２に記載のデバイス。
（項目８５）
上記ｐ＋／ｎ＋接合と上記ＺｎＯ層との間にはさまれた絶縁層をさらに備える、項目８５に記載のデバイス。
（項目８６）
上記ＺｎＯ層をオーバーレイする導電性電極をさらに備える、項目８４に記載のデバイス。
（項目８７）
上記ｐ＋／ｎ＋接合が、シリコン・オン・インシュレータ（ＳＯＩ）、バルクＳｉ、ガラス上のＳｉおよびプラスチック上のＳｉを含む群から選択されるＳｉ基板内に形成されている、項目８４に記載のデバイス。
（摘要）
エレクトロルミネッセンスデバイスを形成する方法を提供する。この方法は、ＩＶ族半導体基板を供給する工程と、基板内にｐ＋／ｎ＋接合を形成する工程と、主に複数のインターリーブされたｐ＋／ｎ＋接合を形成する工程と、基板のｐ＋／ｎ＋接合をオーバーレイするエレクトロルミネッセンス層を形成とを含む。ＩＶ族半導体基板は、Ｓｉ、Ｃ、Ｇｅ、ＳｉＧｅ またはＳｉＣであり得る。例えば、この基板は、シリコン・オン・インシュレータ（ＳＯＩ）、バルクＳｉ、ガラス上のＳｉまたはプラスチック上のＳｉであり得る。エレクトロルミネッセンス層は、ナノ結晶Ｓｉ、ナノ結晶Ｇｅ、蛍光性ポリマーといった材料、あるいはＺｎＯ、ＺｎＳ、ＺｎＳｅ、ＣｄＳｅおよび ＣｄＳといったＩＩ−ＶＩ族の材料であり得る。ある局面では、この方法は、基板とエレクトロルミネッセンス層との間に置かれる絶縁膜の形成をさらに含む。別の局面では、この方法は、エレクトロルミネッセンス層をオーバーレイする導電性電極の形成を含む。
図３は、本発明のエレクトロルミネッセンスデバイスの第１の局面の部分断面図である。図１の説明（後で説明する）の代わりに、最もシンプルな形態では、デバイス３００は、ｐ＋／ｎ＋接合３０２とｐ＋／ｎ＋接合３０２にオーバーレイしたエレクトロルミネッセンス層３０４を含むと理解し得る。図３に示されるように、ｐ＋／ｎ＋接合３０２はＩＶ族半導体基板３０６内に形成され得る。ｐ＋／ｎ＋接合３０２は、ＩＶ族材料に加えて、他の型の基板材料にも形成され得るということに留意されたい。従来のＣＭＯＳプロセスにおいて使用可能なため、ここではＩＶ族基板材料を引用している。
ＩＶ族半導体３０６は、Ｓｉ、Ｃ、Ｇｅ、ＳｉＧｅおよびＳｉＣであり得る。例えば、ＳＯＩ基板、バルクＳｉ基板、ガラス上のＳｉ基板またはプラスチック上のＳｉ基板が使用され得る。また、図１に示されるように、エレクトロルミネッセンス層３０４は、ナノ結晶Ｓｉ、ナノ結晶Ｇｅ、蛍光性ポリマーといった材料、あるいはＺｎＯ、ＺｎＳ、ＺｎＳｅ、ＣｄＳｅおよびＣｄＳといったＩＩ−ＶＩ族の材料である。
図示していないが、基板とエレクトロルミネッセンス層３０４との間に置かれる絶縁膜が形成され得る。さらに、エレクトロルミネッセンス層３０４にオーバーレイする導電性電極が形成され得る。デバイスのこれらの態様は図１を参照。
図４は、本発明のエレクトロルミネッセンスデバイスの第２の局面の部分断面図である。最もシンプルな形態では、図４のデバイス４００は、ダイオード４０２とダイオード４０２にオーバーレイしたエレクトロルミネッセンス層４０４であると理解され得る。図１と図３に示されるように、ダイオード４０２は、上記ＩＶ族半導体のいずれかの基板４０６内に形成される。基板とエレクトロルミネッセンス層との間に置かれる絶縁膜および／またはエレクトロルミネッセンス層にオーバーレイした導電性電極の光学的使用は図１を参照。
図５は、本発明のＺｎＯエレクトロルミネッセンスデバイスの部分断面図である。デバイス５００は、Ｓｉ基板５０４内に形成された形成されたｐ＋/ｎ＋接合５０２を含む。ｐ＋/ｎ＋接合５０２にＺｎＯ層５０６がオーバーレイする。ある（光学的）局面では、絶縁層５０８がｐ＋/ｎ＋接合５０２とＺｎＯ層５０６との間に置かれる。
別の（光学的）局面では、ＺｎＯ層５０６に導電性電極５１０がオーバーレイする。
ｐ＋/ｎ＋接合５０２は、ＳＯＩ基板、バルクＳｉ基板、ガラス上のＳｉ基板またはプラスチック上のＳｉ基板内に形成され得る。
図１は、本発明のエレクトロルミネッセンスデバイスの部分断面図である。デバイス１００は、ＩＶ族半導体基板１０２と基板１０２にオーバーレイしたエレクトロルミネッセンス層１０４を含む。ｐ＋/ｎ＋接合１０６は基板１０２内に形成され、エレクトロルミネッセンス層１０４はｐ＋/ｎ＋接合１０６にオーバーレイする。
図示してある局面では、複数のｐ＋/ｎ＋接合１０６、１０８、１１０（この場合では３個の接合）は基板１０２内に形成され、複数のｐ＋/ｎ＋接合１０６〜１１０にエレクトロルミネッセンス層がオーバーレイする。３個のｐ＋/ｎ＋接合が図示されるが、本発明は特定のこの数に限定されたものではい。
図２は、図１のＥＬデバイス基板の平面図である。複数のｐ＋/ｎ＋接合は、基板１０２内の複数のｎ＋領域および基板１０２内のインターリーブし隣接した（ハッチングで示される）複数のｐ＋領域２０２を含む。隣接するｎ＋領域とｐ＋領域との間のギャップの幅２０６は０μｍ〜２μｍである。別の局面では、幅２０６は０．４μｍ〜０．５μｍである。ＣＭＯＳプロセスにおいて標準的なように、ｎ＋領域２００とｐ＋領域２０２の抵抗率は０．５ｏｈｍ・ｃｍ以下である。
図１へ戻り説明する、ＩＶ族半導体基板１０２はＳｉ、Ｃ、Ｇｅ、ＳｉＧｅまたはＳｉＣといった材料であり得る。本発明のＥＬデバイス１００はこれらの材料に限られないということに留意されたい。正しくは、これらの材料を引用したのは、これらの材料が従来のＣＭＯＳプロセスにすでに組み込まれていて使い勝手が良いためである。例として、Ｓｉを用いたＩＶ族半導体基板１０２は、シリコン・オン・インシュレータ（ＳＯＩ）、バルクＳｉ、ガラス上のＳｉまたはプラスチック上のＳｉであり得る。この場合もやはり、一般的に知られた基板材料をリストアップしたものである。当業者にはここに挙げていない基板材料も知られ得る。
エレクトロルミネッセンス層１０４は、ナノ結晶Ｓｉ、ナノ結晶Ｇｅ、蛍光性ポリマーといった材料、あるいはＺｎＯ、ＺｎＳ、ＺｎＳｅ、ＣｄＳｅおよびＣｄＳといったＩＩ−ＶＩ族の材料であり得る。ある局面では、エレクトロルミネッセンス層１０４の厚さ１２０は１０ｎｍ〜３００ｎｍである。
別の局面では、デバイス１００は、基板１０２とエレクトロルミネッセンス層１０４の間に置かれる絶縁膜１１４をさらに含む。絶縁膜１１４は、ＳｉＯ２、または、ＨｆＯ２、ＺｒＯ、ＴｉＯ２、ＳｉＮおよびＡｌ２Ｏ３といったｈｉｇｈ−ｋ（高誘電率）誘電体であり得る。ある局面では、絶縁層１１４の厚さ１２２は１２ｎｍよりも薄い。
図示してある局面では、デバイス１００は、エレクトロルミネッセンス層１０４にオーバーレイした導電性電極１２４をさらに含む。導電性電極１２４は透明であり得、これにより光の放射は助長される。透明電極１２４はＩＴＯやＺｎＡｌＯといった材料から作ることができる。
別の局面では、デバイス１００は、エレクトロルミネッセンス層１０４にオーバーレイした中間レベル誘電体（ＩＬＤ）１３０をさらに含む。図示したとおり、中間レベル誘電体１３０は電極１２４に直接オーバーレイする。中間レベル誘電体１３０は、ＳｉＯ２といった材料、プラズマＣＶＤ（ＰＥＣＶＤ） ＴＥＯＳ、または、ＨｆＯ２、ＺｒＯ２、ＴｉＯ２、ＳｉＮおよびＡｌ２Ｏ３といったｈｉｇｈ−ｋ誘電体であり得る。
別の局面では、デバイス１００は、エレクトロルミネッセンス層１０４にオーバーレイした放射変換（ｅｍｉｓｓｉｏｎ ｃｏｎｖｅｒｓｉｏｎ）（ＥＣ）層１４０をさらに含む。図示したとおり、放射変換層１４０は、中間レベル誘電層１３０に直接オーバーレイする。放射変換層１４０は、蛍光性色素および燐光性色素といった色素を含み、これにより短波長のＵＶ光を可視光に変換する。ある局面では、この色素は中間レベル誘電層１３０に挿入されている。つまり、中間レベル誘電層と放射変換層が同じ層である。別の局面では、この色素は導電性電極１２４に挿入され得る。
デバイス１００には絶縁層１１４、トップ電極１２４、中間レベル誘電層１３０および放射変換層１４０が図示されているが、これらの各層は選択が自由であり、このデバイスは、選択が自由な層１１４、１２４、１３０および１４０の任意の組み合わせによって、またはどれも含まないように製造され得る。
図６は、本発明のＥＬデバイスの別の部分断面図である。図６を例示的な製造方法の説明の助けに用いる。図中において、このデバイスは（１１１）方位のｐ型Ｓｉ基板上に製造されているが、他の方位、例えば（００１）方位、によっても製造できる。このｐ＋領域とｎ＋領域は、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴのソース領域とドレイン領域と同一条件下で、イオンが注入されアニールされている。一般的には、熱酸化物はＺｎＯ堆積前に活性域（露出したシリコン）上に成長される。この酸化物絶縁は実施に必要ではないが、この酸化物を使用することにより、発光の電圧しきい値を下げることができる。例えば７ｎｍの厚みの酸化物が使用され得る。トランジスタのゲート酸化膜成長方法と同様に、この層はゲート酸化膜になり得る。ＨｆＯ２、ＺｒＯ２、ＴｉＯ２、ＳｉＮ、Ａｌ２Ｏ３等のｈｉｇｈ−ｋ誘電体を含む他の絶縁膜も使用され得る。
図示されるように、選択可能な酸化誘電体層の上にＺｎＯを堆積する。この堆積方法は多数ある。ある局面では、クリーンドライエア（ＣＤＡ）雰囲気において、ｄｃスパッタリングを用い２００ｎｍの厚みのＺｎを堆積し、その後４１０℃または８００℃で熱酸化を行う。結果としてランダム・フェーズのＺｎＯ膜が得られることは良く知られている。
図７は、４００℃〜９００℃において金属的なＺｎが不揃いなＺｎＯに変換されたことを確証するＸ線回折（ＸＲＤ）データを示しているグラフである。一般的に、９００℃よりも高温ではケイ酸Ｚｎクリスタライトが生成される。Ｘ線回折の最大ピークは約３４．４°にあり、これはＺｎＯ（００２）相に対応し、ｃ軸相として知られている。クリスタライトの大きさの平均はピーク幅から見積もられ、８００℃においてアニールされた膜では６９ｎｍであり、４００℃においてアニールされた膜では約４２ｎｍであることが分かった。
代替的に、無線周波数（ＲＦ）スパッタリング堆積、原子層堆積（ＡＬＤ）、有機金属化学気相成長法（ＭＯＣＶＤ）あるいはソルゲル前駆物質を用いたスピンオン（ｓｐｉｎ−ｏｎ）により、ＺｎＯを堆積しうる。各方法は、ＥＬデバイスの効率に影響を与え得る結晶方向の様々な程度を生じる。
特定のＺｎＯのＥＬデバイスについて記載したが、類似の方法によって、他の材料を機能させ得る。この、他の材料は、例えば、ＺｎＳ、ＺｎＳｅ、ＣｄＳｅ、ＣｄＳ、既知の有機蛍光体、ナノ結晶シリコン、ナノ結晶ゲルマニウムまたは蛍光性ポリマーであり得る。
透明性は必要ではなく選択可能であると考えられるが、トップ導電性ゲートや電極は透明であり得る。インジウムスズ酸化物（ＩＴＯ）やＺｎＡｌＯは、透明な導電性ゲートに使用され得る材料としてよく知られている。ゲートをフォトリソグラフィーで定めた後、スタックはＩＴＯを除去するためにエッチングされ、ＺｎＯ内部で部分的に止まる。希薄なＨＣｌのウェットエッチングにより、露出領域に残存するＺｎＯは効率的に除去される。フォトレジストは除去され、中間レベル誘電体、ＰＥＣＶＤ ＴＥＯＳまたはＳｉＯ２が堆積され得る。シリコンヘのコンタクトはパターニングおよびエッチングされ、その後金属層の堆積、パターニングおよびエッチングが行われる。
ＺｎＯ膜（または上記ＥＬ材料のいずれかひとつ）はｎ＋／ｐ＋接合に近接して配置される。ｎ＋／ｐ＋接合に逆バイアスをかけると、ＺｎＯ材料の中へホットキャリアが生成され、発光を引き起こす。ｎ＋／ｐ＋接合は全ての半導体上に作ることができる。ここの例では、ｎ＋／ｐ＋接合は、従来のＣＭＯＳと互換性のある製造方法を用い、シリコン中に形成される。ｎ＋領域とｐ＋領域との間隔は発光強度とオンセット電圧の決定の助けになる。
図８は、３個の異なるデバイスのレイアウトの平面図である。下図は２個のｐ＋／ｎ＋接合からなるＥＬデバイスを示す。中央図は、５個のｐ＋／ｎ＋接合からなるＥＬデバイスを示す。上図は、１５個のｐ＋／ｎ＋接合からなるＥＬデバイスを示す。
図９は、図８の中央のデバイスの拡大図である。このデバイスは、櫛に５つの歯があるような構造を有し、隣接したｎ＋領域とｐ＋領域との間のギャップは０．６μｍである。１５ボルトのｄｃバイアスをｎ＋領域に加えることによってオン状態にされると、このデバイスは光を放射する。ｐ＋領域が接地され、ｎ＋領域に順バイアスをかけ、ｐｎ接合に効率的に逆バイアスをかけた場合では、光の放射は安定し、ぐらつかない。
放射された光は肉眼で見える。従って、４００ｎｍよりも長い波長を含む。このＺｎＯのフォトルミネッセンス（短波長の光で励起した試料からの光の生成）は４００ｎｍよりも短波長の発光を示すということが一般的に知られている。実際に、ピークはたいてい３７０ｎｍから３８０ｎｍの間に見られる。従って、多くのエレクトロルミネッセンスは、４００ｎｍよりも短波長において起こる。放射されたＵＶ光は、蛍光性染色体または燐光性染色体を用いて可視領域光に変換できる。小型ディスプレイにおける用途では、ＺｎＯの上のコーティングがＵＶ光を可視光に効率的に変換する。この光は、液晶シャッター、カラーフィルターまたは帯域通過フィルターと組み合わせて、ほとんど全ての着色光源の形成に使われ得る。
観察される放射は、ＺｎＯ燐光体中の電子と正孔との再結合が起源であり、固有バンド間放射再結合機構（ＵＶ）および可視光の生成を可能にする欠陥（例えばＯ−空格子、Ｏ−格子間原子、Ｚｎ−格子間原子）を介在した放射再結合を介して起きる。
この発光機構は、逆バイアスのかけられた接合からポテンシャル障壁を越え、ＺｎＯ燐光体への、「ホット」キャリアの注入に起因していると考えられる。この方法は、ある意味で、短チャンネルＭＯＳデバイスにおけるホットキャリアの注入に類似する。大きなアバランシェ降伏電流が流れるように、燐光体（ここではＺｎＯ）に隣接した、シリコン内のｐ−ｎダイオードに逆バイアスがかけられている。ここで使用した降伏という用語は、ＭＯＳデバイスの薄いゲート酸化膜にしばしば付随する破壊的な降伏を意味するのではなく、むしろ、ｐ−ｎ接合ダイオードの破壊的でないアバランシェ動作モードを意味する。逆バイアスのかけられたｐｎ接合ダイオードでは、大半の電圧降下は接合部を介して起きる。この動作モードにおいては、少数キャリアは接合部の両側から（正孔はｎ＋から、電子はｐ＋から）強電場空乏層領域へと注入される。ここで再び少数キャリアは、バンドエッジのポテンシャルを越える運動エネルギーを得ながら、接合部の逆側へ向かい加速される、すなわち「ホット」になる。この途中で、これらの高エネルギーの電子は散乱し、衝撃イオン化と呼ばれるプロセスにより新たな付加的な電子−正孔対を生成し得る。しきい値よりも大きな電場の場合には、新たに生成されたキャリアもまた、付加的なキャリアを生成し得る。このプロセスは、「アバランシェ」に類似したプロセスであり、高電流になるまで続く。これらのキャリアは「ホット」な（すなわち、バンドエッジよりも大きなエネルギーを有する）ため、障壁を越え、Ｓｉから、放射的に再結合し観測される光を作り出すＺｎＯへ注入されるに十分なエネルギーおよび適切な運動量を有するものもある。
この放射は、２種類のＳｉ間のｐｎ接合部から、電子と正孔を連続して注入することにより持続する。１種類のキャリアしか注入されない場合では、観測されるように発光を持続させ得ない。
ｐ＋／ｎ＋接合とＺｎＯ層との間にＳｉＯ２が挿入されている場合では、キャリアは、障壁を越え放射的に再結合し発光し得るＺｎＯへ注入され得るのみならず、薄いＳｉＯ２障壁を直接トンネリングを介して、またはファウラー・ノルドハイム・トンネリング（電場方向が正しいと想定している）を介して注入され得る。
適した状況下において、ＺｎＯまたはＳｉＯ２被覆層の片方で破壊的な降伏が起きないことが保障されている場合では、キャリアの注入はゲート電圧により調節できる。
このＳｉのアバランシェ降伏電圧は臨界電場Ｅｃｒに比例し、半導体の誘電率はドープ量に反比例し次式で与えられる。

Ｖｂｒ〜（Ｅｃｒ ２Ｋｓｅ０／２ｑ）＊［（Ｎａ＋Ｎｄ）／ＮａＮｄ］ （１）

Ｅｃｒは臨界降伏電場であり、所定の半導体に固有の物理定数である。半導体を変更すると、異なる臨界電場と誘電率になる。しかし、定量的には変わるものの、主要なデバイスの動作は実質的には同じままである。
原則として、デバイスの動作は、ドープ量を変えることにより変化され得る。接合部の片側のドープ量を少しでも増やすことにより、降伏電圧は低下する。この降伏電圧の低下は潜在的にデバイスの動作電圧の低下につながる。しかし、ドーピング量が多い場合には、ツェナー（バンド間トンネル）降伏が優勢になり、高いエネルギーのキャリアの生成が少なくなると考えられるため、ドープ量を多くしすぎることは避けなければならない。
片面接合では、ドープ量の少ない領域にドープすることにより、降伏電圧を制御する。しかし、ＺｎＯ層とｐ＋／ｎ＋接合との境界面にＳｉＯ２を有するデバイスにおいて、より低いしきい値が観測された局面もある。これらのデバイスにおいては、ホウ素（ｐ型）ドーパントは熱酸化工程中に表面から奪われ得る。これが起こることにより、降伏電圧が高くなり、従って、所定の電圧において得られる高エネルギーのキャリアは少なくなる。
温度もデバイスの動作に影響を及ぼす。アバランシェ降伏では、低い温度ほど格子散乱が少なくなるために、温度の低下により降伏電圧が下がる。最終的に散乱されるまでにより長く移動するために、キャリアはより多くのエネルギーを蓄積できる。必要になるのはより低い電圧であり、これにより動作電圧がより低くなる。
さらに、例示的なＺｎＯデバイスから放たれる光は、Ｓｉのｎ＋領域のバイアスを変えることにより速やかに調節できる。発光は、ｐｎダイオードの動作により制御されているため、極めて高速であり、従来の静電容量型のＥＬデバイスに付随する高電場動作を要さない。また、ａｃ動作は不必要であり、本発明のデバイスがＳｉのＩＣ集積化とより高い互換性をもたせる。
図１０〜図１２は、本発明の例示的なＺｎＯデバイスの該当するダイオードの特性を示している。図１０は、ｐ＋／ｎ＋接合の逆バイアス動作のアバランシェモードを強調したグラフである。図１１は、電子と正孔のアバランシェ増幅をエネルギー的に表現したものである。図１２は、電子と正孔のアバランシェ増幅を空間的に表現したものである。
図１３と図１４は、それぞれ平衡状態とバイアス状態におけるデバイスのバンド図である。図１３はＳｉとＺｎＯとの境界面におけるｎ＋Ｓｉとｐ＋Ｓｉのバンド図である。図１４は逆バイアス下におけるＥＬデバイスのバンド図である。図示されるように、逆バイアス状態は、電子と正孔のＳｉからＺｎＯへの注入を許容する。
図１５〜図２０は、例示的なＺｎＯのエレクトロルミネッセンスデバイスの完了までの内の所定の工程の平面図と部分断面図である。図１５において、四角のウィンドウが開いており、熱酸化されたシリコンウエーハの活性域を形成している。図１６において、ｎ＋注入域がパターニングされ注入される。図１７において、ｐ＋注入域（平行線模様のある領域）がパターニングされ注入される。次いで、ｎ＋インプラントとｐ＋インプラントは高温におけるアニールにより活性化される。図１８において、選択可能なゲート酸化膜が露出したシリコン領域上に成長される。その後、ＺｎＯが堆積される。選択可能な、トップ透明導電性ゲート（ＩＴＯ）が堆積され、パターニングされ、エッチングされる。図１９において、中間レベル誘電層、例えばＰＥＣＶＤ ＴＥＯＳ酸化物、が堆積される。コンタクトホールがパターニングされ、エッチングされる。図２０において、Ａｌのメタライゼーション層が堆積され、パターニングされ、エッチングされ、このデバイスの製造が完成する。
図２１は、本発明のエレクトロルミネッセンスデバイスの製造方法を示すフローチャートである。この方法（後述する方法を含む）は、明確にするために、番号付けした工程のシーケンスとして示しているが、明確に記載している場合以外では、番号付けから順番を推測すべきでない。これらの工程には、省略し得るもの、平行して行われ得るものやシーケンスの順番を忠実に守らずに行われ得るものもあるということに留意されたい。この方法は工程２２００から始まる。
工程２２０２において、ＩＶ族半導体基板を提供する。工程２２０４において、基板内にｐ＋／ｎ＋接合を形成する。工程２２０６において、基板上にエレクトロルミネッセンス層を形成する。すなわち、エレクトロルミネッセンス層はｐ＋／ｎ＋接合にオーバーレイして形成されている。
ある局面では、工程２２０２におけるＩＶ族半導体基板の提供は、Ｓｉ、Ｃ、Ｇｅ、ＳｉＧｅまたはＳｉＣといった材料からなる基板の提供を含む。例えば、この基板は、ＳＯＩ、バルクＳｉ、ガラス上のＳｉまたはプラスチック上のＳｉであり得る。
別の局面では、工程２２０６における基板をオーバーレイするエレクトロルミネッセンス層の形成は、ナノ結晶Ｓｉ、ナノ結晶Ｇｅ、蛍光性ポリマーといった材料、あるいはＺｎＯ、ＺｎＳ、ＺｎＳｅ、ＣｄＳｅおよびＣｄＳといったＩＩ−ＶＩ族の材料からなるエレクトロルミネッセンス層の形成を含む。ある局面では、工程２２０６において、１０ｎｍ〜３００ｎｍの厚みを有するエレクトロルミネッセンス層を形成する。
工程２２０６において、ｄｃスパッタリング、ＲＦスパッタリング、原子層堆積（ＡＬＤ）、有機金属化学気相成長法（ＭＯＣＶＤ）またはソルゲル前駆材料を用いたスピンオン（ｓｐｉｎ−ｏｎ）といった工程を行い、エレクトロルミネッセンス層を堆積し得る。例えば、工程２２０６ａにおいて、Ｚｎをｄｃスパッタリングによって堆積し得る。次に、工程２２０６ｂにおいて、クリーンドライエア雰囲気中において３００℃よりも高い温度でＺｎを酸化する。
別の局面では、工程２２０５において、基板とエレクトロルミネッセンス層の間に置かれた絶縁膜を形成する。この工程２２０５において形成される絶縁膜は、ＳｉＯ２といった材料または、ＨｆＯ２、ＺｒＯ２、ＴｉＯ２、ＳｉＮおよびＡｌ２Ｏ３といったｈｉｇｈ−ｋ誘電体であり得る。しかし、当業者にはここに挙げていない基板材料も知られ得る。ある局面では、工程２２０５において、１２ｎｍよりも薄い厚みを有する絶縁層を形成する。
他の様態では、基板の中のｐ＋／ｎ＋接合の形成（工程２２０４）は、複数のｐ＋／ｎ＋接合の形成を含む。次いで、工程２２０６において複数のｐ＋／ｎ＋接合にオーバーレイしたエレクトロルミネッセンス層を形成する。より明確には、複数のｐ＋／ｎ＋接合の形成は、複数の基板内のｎ＋領域と、これにインターリーブされ隣接した基板内のｐ＋領域の形成を含む。ある局面では、ｎ＋領域とｐ＋領域の間に０μｍ〜２μｍの幅のギャップが形成される。別の局面では、このギャップの幅は０．４μｍ〜０．５μｍである。
別の局面では、複数の基板内のｎ＋領域と、これにインターリーブされ隣接した基板内のｐ＋領域の形成はサブ工程を含む。工程２２０４ａにおいて、基板のアクティブな領域を酸化する。工程２２０４ｂにおいて、第１のパターニングされたアクティブな領域の範囲にドナー材料を注入する。工程２２０４ｃにおいて、第２のパターニングされたアクティブな領域の範囲にアクセプター材料を注入する。工程２２０４ｄにおいて、アニールする。工程２２０４ｃは工程２２０４ｂの前に行われ得ることに注意されたい。さらに、第１のパターニングされたおよび第２のパターニングされたアクティブな領域の範囲へのそれぞれドナーおよびアクセプター材料の注入（工程２２０４ｂおよび工程２２０４ｃ）は、ｐ＋およびｎ＋領域への、抵抗が０．５ｏｈｍ・ｃｍ以下になるに十分な不純物注入量およびエネルギー準位を有する注入を含む。ある局面では、工程２２０４ｄにおいて、レーザーアニールまたは６００℃よりも高温における熱アニールが行われる。
この方法の別の局面では、工程２２０８において、エレクトロルミネッセンス層にオーバーレイした導電性電極を形成する。導電性電極は、ＩＴＯまたはＺｎＡｌＯといった材料からなる透明電極であり得る。
さらにある局面では、工程２２１０において、エレクトロルミネッセンス層にオーバーレイした中間レベル誘電体を形成する。中間レベル誘電体は、ＳｉＯ２といった材料、プラズマＣＶＤまたはＨｆＯ２、ＺｒＯ２、ＴｉＯ２、ＳｉＮおよびＡｌ２Ｏ３といったｈｉｇｈ−ｋ誘電体から作られ得る。
別の局面では、工程２２１２において、エレクトロルミネッセンス層にオーバーレイした放射変換（ＥＣ）層を形成し、放射変換層は蛍光性色素および燐光性色素を含む群から選択された色素を含む。
図２２は、本発明のエレクトロルミネッセンスデバイスの製造方法の第１の局面を示すフローチャートである。この方法は工程２３００から始まる。工程２３０２において、ｐ＋／ｎ＋接合を形成する。工程２３１４において、このｐ＋／ｎ＋接合上にエレクトロルミネッセンス層を形成する。ある局面では、工程２３０２におけるｐ＋／ｎ＋接合の形成は、Ｓｉ、Ｃ、Ｇｅ、ＳｉＧｅまたはＳｉＣといったＩＶ族半導体基板内のｐ＋／ｎ＋接合の形成を含む。例えば、ＳＯＩ、バルクＳｉ、ガラス上のＳｉまたはプラスチック上のＳｉ基板が使用され得る。
別の局面では、ｐ＋／ｎ＋接合にオーバーレイしたエレクトロルミネッセンス層の形成（工程２３０４）は、ナノ結晶Ｓｉ、ナノ結晶Ｇｅ、蛍光性ポリマーといった材料、あるいはＺｎＯ、ＺｎＳ、ＺｎＳｅ、ＣｄＳｅおよびＣｄＳといったＩＩ−ＶＩ族といった材料からなるエレクトロルミネッセンス層の形成を含む。
図２３は、本発明のエレクトロルミネッセンスデバイスの製造方法の第２の局面を示すフローチャートである。この方法は工程２４００から始まる。工程２４０２において、ダイオードを形成する。工程２４０４において、ダイオードにオーバーレイしたエレクトロルミネッセンス層を形成する。ある局面では、工程２４０２におけるダイオードの形成は、Ｓｉ、Ｃ、Ｇｅ、ＳｉＧｅまたはＳｉＣといったＩＶ族半導体基板内のダイオードの形成を含む。例えば、ＳＯＩ、バルクＳｉ、ガラス上のＳｉまたはプラスチック上のＳｉ基板が使用され得る。
別の局面では、ダイオード上のエレクトルミネッセンス層の形成（工程２４０４）は、ナノ結晶Ｓｉ、ナノ結晶Ｇｅ、蛍光性ポリマーといった材料、あるいはＺｎＯ、ＺｎＳ、ＺｎＳｅ、ＣｄＳｅおよびＣｄＳといったＩＩ−ＶＩ族といった材料からなるエレクトロルミネッセンス層の形成を含む。
図２４は、本発明のＺｎＯエレクトロルミネッセンスデバイスの製造方法を示しフローチャートである。この方法は工程２５００から始まる。工程２５０２において、Ｓｉ基板内にダイオードを形成する。交互に、工程２５０２において、基板内にｐ＋／ｎ＋接合を形成する。工程２５０２においては、ＳＯＩ、バルクＳｉ、ガラス上のＳｉまたはプラスチック上のＳｉ基板内にダイオードを形成し得る。工程２５０４において、ダイオードにオーバーレイした絶縁層を形成する。ある局面では、工程２５０３において、ダイオードとＺｎＯ層の間に絶縁層を形成する。別の局面では、工程２５０６において、ＺｎＯ層にオーバーレイした導電性電極を形成する。
図２５は、本発明のエレクトロルミネッセンスデバイスの操作方法を示すフローチャートである。この方法は工程２６００から始まる。工程２６０２において、ｐ＋／ｎ＋接合のｎ＋領域に第１のｄｃ電圧を印加する。工程２６０４において、ｐ＋／ｎ＋接合のｐ＋領域に基準電圧、例えばグランド電圧を印加する。工程２６０６において、ｐ＋／ｎ＋接合にオーバーレイしたエレクトロルミネッセンス層から光を放射する。
ある局面では、工程２６０２におけるｐ＋／ｎ＋接合のｎ＋領域への第１のｄｃ電圧の印加は、基準電圧（工程２６０４）と比べ少なくとも３．４ボルト大きなｄｃ電圧の印加を含む。別の局面では、ｐ＋／ｎ＋接合にオーバーレイしたエレクトロルミネッセンス層からの光放射（工程２６０６）は、ナノ結晶Ｓｉ、ナノ結晶Ｇｅ、蛍光性ポリマーといった材料、あるいはＺｎＯ、ＺｎＳ、ＺｎＳｅ、ＣｄＳｅおよびＣｄＳといったＩＩ−ＶＩ族といった材料からなるエレクトロルミネッセンス材料からの光放射を含む。例えば、工程２６０６において、３５０ｎｍ〜７００ｎｍの波長の光を放射し得る。別の局面では、工程２６０６において、３７０ｎｍ〜３９０ｎｍの波長の光を放射する。
他の局面では、工程２６０８において、エレクトロルミネッセンス層にオーバーレイした電極へ、第１のｄｃ電圧の４０％〜６０％のバイアス電圧を印加する。次いで工程２６１０において、バイアス電圧に応じて放射光を変調する。
別の局面では、工程２６１２において、放射光は、蛍光色素または燐光色素といった色素を含む放射変換層を通過する。次いで工程２６１４において、４００ｎｍよりも短波長の放射光を４００ｎｍよりも長波長の光に変換する。
ある局面では、工程２６０５ａにおいて、ｎ＋領域への第１のｄｃ電圧の印加（工程２６０２）とｐ＋領域への基準電圧の印加（工程２６０４）に応じて、ｐ＋／ｎ＋接合にホットキャリアを生成する。工程２６０５ｂにおいて、ｐ＋／ｎ＋接合にアバランシェ降伏電流を生成する。工程２６０５ｃにおいて、ホットキャリアをエレクトロルミネッセンス層へ注入する。次いで工程２６０６において、エレクトロルミネッセンス層内のホットキャリアの放射的な再結合に応じて光を放射する。
別の局面では、ｐ＋／ｎ＋接合のｎ＋領域への第１のｄｃ電圧の印加（工程２６０２）は、１ＧＨｚ以下の第１のレートで変調したｄｃ電圧の印加を含む。次いで、この第１のレートで変調された光を放射する。
ある局面では、ｐ＋／ｎ＋接合のｎ＋領域への第１のｄｃ電圧の印加（工程２６０２）は、複数のｎ＋領域へのｄｃ電圧の同時印加を含む。次いで、ｐ＋／ｎ＋接合のｐ＋領域への基準電圧の印加（工程２６０４）は、ｎ＋領域にインターリーブされた複数のｐ＋領域への基準電圧の同時印加を含む。ある局面では、工程２６０２において、インターリーブされたｎ＋領域とｐ＋領域との間のギャップに応じた第１のｄｃ電位を印加する。例えば、工程２６０２において、約０．６μｍのギャップに応じた（少なくとも）７Ｖの電圧を印加する。
別の局面では、工程２６０２におけるｐ＋／ｎ＋接合のｎ＋領域への第１のｄｃ電圧の印加は、立上りおよび立下り時間が１０ナノ秒よりも短いインパルス状の信号の印加を含む。
ＩＶ族基板材料上に形成されたＥＬデバイスを提供した。対応するＥＬ製造工程についても記載した。本発明を理解しやすくするためにプロセスを例示した。しかしながら、本発明はこれらの例に限定されるものではない。また、ＺｎＯのＥＬデバイスについても記載した。しかしながら、本発明はさらに広い範囲のＥＬ材料にも適用され得る。本発明は、オプトエレクトロニクス、フォトニックインターコネクトおよびディスプレイ技術の発光デバイスとして使用され得る。当業者には本発明の変形や別の局面が生じ得る。
本発明のエレクトロルミネッセンスデバイスの部分断面図である。 図１のＥＬデバイス基板の平面図である。 本発明のエレクトロルミネッセンスデバイスの第１の局面の部分断面図である。 本発明のエレクトロルミネッセンスデバイスの第２の局面の部分断面図である。 本発明のＺｎＯエレクトロルミネッセンスデバイスの部分断面図である。 本発明のＥＬデバイスの別の部分断面図である。 ４００℃〜９００℃において金属的なＺｎが不揃いなＺｎＯに変換されたことを確証するＸ線回折（ＸＲＤ）データを示すグラフである。 ３個の異なるデバイスのレイアウトの平面図である。 図８の中央デバイスの拡大図である。 本発明の例示的なＺｎＯデバイスのダイオードの特性を示す。 本発明の例示的なＺｎＯデバイスのダイオードの特性を示す。 本発明の例示的なＺｎＯデバイスのダイオードの特性を示す。 平衡状態でのデバイスのバンド図である。 バイアス状態におけるデバイスのバンド図である。 例示的なＺｎＯのエレクトロルミネッセンスデバイスの完了までの内の所定の工程の平面図と部分断面図である。 例示的なＺｎＯのエレクトロルミネッセンスデバイスの完了までの内の所定の工程の平面図と部分断面図である。 例示的なＺｎＯのエレクトロルミネッセンスデバイスの完了までの内の所定の工程の平面図と部分断面図である。 例示的なＺｎＯのエレクトロルミネッセンスデバイスの完了までの内の所定の工程の平面図と部分断面図である。 例示的なＺｎＯのエレクトロルミネッセンスデバイスの完了までの内の所定の工程の平面図と部分断面図である。 例示的なＺｎＯのエレクトロルミネッセンスデバイスの完了までの内の所定の工程の平面図と部分断面図である。 本発明のエレクトロルミネッセンスデバイスの製造方法を示すフローチャートである。 本発明のエレクトロルミネッセンスデバイスの製造方法の第一の局面を示すフローチャートである。 本発明のエレクトロルミネッセンスデバイスの製造方法の第二の局面を示すフローチャートである。 本発明のＺｎＯエレクトロルミネッセンスデバイスの製造方法示すフローチャートである。 本発明のエレクトロルミネッセンスデバイスの操作方法を示すフローチャートである。
符号の説明
１００、 ４００ デバイス
１０２、３０６、４０６、５０４ ＩＶ族半導体基板
１０４、３０４、４０４ エレクトロルミネッセンス層
１０６、１０８、１１０、３０２、５０２ ｐ＋／ｎ＋接合
１１４、５０８ 絶縁層
１２４、５１０ 電極
１２０、１２２ 厚さ
１３０ 中間レベル層
１４０ 放射変換層
２００ ｎ＋領域
２０２ ｐ＋領域
２０６ ギャップ幅
４０２ ダイオード
１０６ ｐ＋／ｎ＋接合
５０６ ＺｎＯ層

Claims (87)

  1. エレクトロルミネッセンスデバイスを製造する方法であって、
    基板として、その表面の隣接する領域に形成されたｐ ＋ 領域及びｎ ＋ 領域を含む基板を提供する工程と、
    該基板をオーバーレイするエレクトロルミネッセンス層を形成する工程と
    を包含し、
    該エレクトロルミネッセンス層は、該ｐ ＋ 領域及びｎ ＋ 領域に、これらが形成するｐ ＋ ／ｎ ＋ 接合にアバランシェ降伏電流が流れるよう逆バイアス電圧が印加されたとき、高エネルギー粒子が注入されるよう、該ｐ ＋ 領域及びｎ ＋ 領域に跨るよう配置されている、方法。
  2. 前記基板内にｐ＋／ｎ＋接合を形成する工程をさらに包含し、
    前記基板をオーバーレイするエレクトロルミネッセンス層を形成する工程が、該ｐ＋／ｎ＋接合をオーバーレイする該エレクトロルミネッセンス層を形成する工程を包含する、請求項１に記載の方法。
  3. 前記基板は、ＩＶ族半導体基板であり、
    該ＩＶ族半導体基板を提供する工程が、Ｓｉ、Ｃ、Ｇｅ、ＳｉＧｅおよびＳｉＣを含む群から選択される材料からなる該基板を提供する工程を包含する、請求項１に記載の方法。
  4. 前記基板は、ＩＶ族半導体基板であり、
    該ＩＶ族半導体基板を提供する工程が、シリコン・オン・インシュレータ（ＳＯＩ）、バルクＳｉ、ガラス上のＳｉおよびプラスチック上のＳｉを包む群から選択される該基板を提供する工程を包含する、請求項１に記載の方法。
  5. 前記基板をオーバーレイするエレクトロルミネッセンス層を形成する工程が、ナノ結晶Ｓｉ、ナノ結晶Ｇｅ、蛍光性ポリマー、ならびに例えば、ＺｎＯ、 ＺｎＳ、ＺｎＳｅ、ＣｄＳｅおよびＣｄＳであるＩＩ−ＶＩ族材料を含む群から選択される材料からなるエレクトロルミネッセンス層を形成する工程を包含する、請求項１に記載の方法。
  6. 前記エレクトロルミネッセンス層を形成する工程が、１０ｎｍ〜３００ｎｍの範囲にある厚みを有するエレクトロルミネッセンス層を形成する工程を包含する、請求項５に記載の方法。
  7. 前記基板と前記エレクトロルミネッセンス層との間にはさまれた絶縁膜を形成する工程をさらに包含する、請求項１に記載の方法。
  8. 前記基板と前記エレクトロルミネッセンス層との間にはさまれた絶縁膜を形成する工程が、ＳｉＯ２、ならびに例えば、ＨｆＯ２、ＺｒＯ２、ＴｉＯ２、ＳｉＮおよびＡｌ２Ｏ３であるｈｉｇｈ−ｋ誘電体を包む群から選択される材料からなる該絶縁層を形成する工程を包含する、請求項７に記載の方法。
  9. 前記絶縁層を形成する工程が、１２ｎｍよりも薄い厚みを有する絶縁層を形成する工程を包含する、請求項７に記載の方法。
  10. 前記基板内にｐ＋／ｎ＋接合を形成する工程が、複数のｐ＋／ｎ＋接合を形成する工程を包含し、前記基板をオーバーレイするエレクトロルミネッセンス層を形成する工程が、該複数のｐ ＋ ／ｎ ＋ 接合をオーバーレイするエレクトロルミネッセンス層を形成する工程を包含する、請求項２に記載の方法。
  11. 前記複数のｐ＋／ｎ＋接合を形成する工程が、前記基板内における複数のｎ＋領域およびインターリーブされ隣接した該基板内の複数のｐ＋領域を形成する工程を包含する、請求項１０に記載の方法。
  12. 前記基板内における複数のｎ＋領域およびインターリーブされ隣接した該基板内における複数のｐ＋領域を形成する工程が、該ｎ＋領域と該ｐ＋領域との間のギャップを形成する工程を包含し、該ギャップは０μｍ〜２μｍの幅を有する、請求項１１に記載の方法。
  13. 前記基板内における複数のｎ＋領域およびインターリーブされ隣接した該基板内における複数のｐ＋領域を形成する工程が、該ｎ＋領域と該ｐ＋領域との間のギャップを形成する工程を包含し、該ギャップは０．４μｍ〜０．５μｍの幅を有する、請求項１２に記載の方法。
  14. 前記基板内における複数のｎ＋領域およびインターリーブされ隣接した該基板内の複数のｐ＋領域を形成する工程が、
    基板のアクティブ領域を酸化する工程と、
    該アクティブ領域の第１のパターニングされた領域にドナー材料の注入する程と、
    該アクティブ領域の第２のパターニングされた領域にアクセプター材料の注入する工程およびアニールする工程と
    を包含する、請求項１１に記載の方法。
  15. 前記第１のパターニングされた領域および第２のパターニングされた領域にドナー材料およびアクセプター材料を注入する工程は、それぞれ、前記ｐ＋領域および前記ｎ＋領域の抵抗率が０．５ｏｈｍ・ｃｍ以下であるに十分な不純物注入量およびエネルギー準位を有する注入工程を包含する、請求項１４に記載の方法。
  16. 前記アニール工程が、レーザーアニール工程および６００℃よりも高温における熱アニール工程を含む群から選択されるプロセスを包含する、請求項１４に記載の方法。
  17. 前記エレクトロルミネッセンス層をオーバーレイする導電性電極を形成する工程をさらに包含する、請求項１に記載の方法。
  18. 前記エレクトロルミネッセンス層をオーバーレイする導電性電極を形成する工程が、透明な電極を形成する工程を包含する、請求項１７に記載の方法。
  19. 前記透明な電極を形成する工程が、ＩＴＯおよびＺｎＡｌＯを含む群から選択される材料からなる電極を形成する工程を包含する、請求項１７に記載の方法。
  20. 前記エレクトロルミネッセンス層をオーバーレイする中間レベル誘電体を形成する工程をさらに包含する、請求項１に記載の方法。
  21. 前記エレクトロルミネッセンス層をオーバーレイする中間レベル誘電体を形成する工程が、ＳｉＯ２、プラズマＣＶＤ（ＰＥＣＶＤ） ＴＥＯＳ、ならびに例えばＨｆＯ２、ＺｒＯ２、ＴｉＯ２、ＳｉＮおよびＡｌ２Ｏ３であるｈｉｇｈ−ｋ誘電体を含む群から選択される材料からなる中間レベル誘電体を形成する工程を包含する、請求項２０に記載の方法。
  22. エレクトロルミネッセンス層をオーバーレイする放射変換層を形成する工程をさらに包含し、該放射変換層は蛍光色素および燐光色素を含む群から選択される色素を含む、請求項１に記載の方法。
  23. 前記基板をオーバーレイするエレクトロルミネッセンス層を形成する工程は、ｄｃスパッタリング、無線周波数（ＲＦ）スパッタリング、原子層堆積 （ＡＬＤ）、有機金属化学気相成長法（ＭＯＣＶＤ）およびソルゲル前駆物質を用いたスピンオン（ｓｐｉｎ−ｏｎ）堆積を含む群から選択されたプロイセスを用いてエレクトロルミネッセンス層を堆積する工程を包含する、請求項１に記載の方法。
  24. 前記基板をオーバーレイするエレクトロルミネッセンス層を形成する工程が、
    Ｚｎをｄｃスパッタリング堆積する工程と、
    クリーンドライエア雰囲気中において、３００℃よりも高温において該Ｚｎを酸化する工程と
    を包含する、請求項１に記載の方法。
  25. 前記ｐ＋／ｎ＋接合をオーバーレイするエレクトロルミネッセンス層を形成する工程
    を包含する、請求項１に記載の方法。
  26. 前記基板は、ＩＶ族半導体基板であり、
    前記ｐ＋／ｎ＋接合を形成する工程が、該ＩＶ族半導体基板内にｐ＋／ｎ＋接合を形成する工程を包含する、請求項２５に記載の方法。
  27. 前記基板は、ＩＶ族半導体基板であり、
    該ＩＶ族半導体基板内にｐ＋／ｎ＋接合を形成する工程が、Ｓｉ、Ｃ、Ｇｅ、ＳｉＧｅおよびＳｉＣを含む群から選択される材料からなる基板を提供する工程を包含する、請求項２５に記載の方法。
  28. 前記基板は、ＩＶ族半導体基板であり、
    該ＩＶ族半導体基板内にｐ＋／ｎ＋接合を形成する工程が、シリコン・オン・インシュレータ（ＳＯＩ）、バルクＳｉ、ガラス上のＳｉおよびプラスチック上のＳｉを含む群から選択される基板を提供する工程を包含する、請求項２５に記載の方法。
  29. 前記ｐ ＋ ／ｎ ＋ 接合をオーバーレイするエレクトロルミネッセンス層を形成する工程が、ナノ結晶Ｓｉ、ナノ結晶Ｇｅ、蛍光性ポリマーおよびＩＩ−ＶＩ族材料を含む群から選択される材料からなるエレクトロルミネッセンス層を形成する工程を包含し、該ＩＩ−ＶＩ族材料は例えばＺｎＯ、ＺｎＳ、ＺｎＳｅ、ＣｄＳｅ およびＣｄＳであることを特徴とする、請求項２５に記載の方法。
  30. 前記基板の表面の隣接する領域に形成されたｐ ＋ 領域及びｎ ＋ 領域は、ダイオードを構成しており、
    前記エレクトロルミネッセンス層を形成する工程は、該ダイオードをオーバーレイするエレクトロルミネッセンス層を形成する工程を包含する、請求項１に記載の方法。
  31. 前記基板は、ＩＶ族半導体基板であり、
    前記ダイオードを形成する工程が、該ＩＶ族半導体基板内にダイオードを形成する工程を包含する、請求項３０に記載の方法。
  32. 前記基板は、ＩＶ族半導体基板であり、
    該ＩＶ族半導体基板内にダイオードを形成する工程が、Ｓｉ、Ｃ、Ｇｅ、ＳｉＧｅおよびＳｉＣを含む群から選択される材料からなる基板を提供する工程を包含する、請求項３０に記載の方法。
  33. 前記基板は、ＩＶ族半導体基板であり、
    該ＩＶ族半導体基板内にダイオードを形成する工程が、シリコン・オン・インシュレータ（ＳＯＩ）、バルクＳｉ、ガラス上のＳｉおよびプラスチック上のＳｉを含む群から選択される基板を提供する工程を包含する、請求項３０に記載の方法。
  34. 前記ダイオードをオーバーレイするエレクトロルミネッセンス層を形成する工程が、ナノ結晶Ｓｉ、ナノ結晶Ｇｅ、蛍光性ポリマー、ならびにＺｎＯ、 ＺｎＳ、ＺｎＳｅ、ＣｄＳｅおよびＣｄＳであるＩＩ−ＶＩ族材料を含む群から選択される材料からなるエレクトロルミネッセンス層を形成する工程を包含する、請求項３０に記載の方法。
  35. 前記基板はＳｉ基板であり、
    前記エレクトロルミネッセンス層は、ＺｎＯ層である、請求項１に記載の方法。
  36. 前記ダイオードと前記ＺｎＯ層との間にはさまれた絶縁層を形成する工程をさらに包含する、請求項３５に記載の方法。
  37. 前記ＺｎＯ層をオーバーレイする導電性電極を形成する工程をさらに包含する、請求項３５に記載の方法。
  38. 前記Ｓｉ基板内にダイオードを形成する工程が、シリコン・オン・インシュレータ（ＳＯＩ）、バルクＳｉ、ガラス上のＳｉおよびプラスチック上のＳｉを含む群から選択される基板を提供する工程を包含する、請求項３５に記載の方法。
  39. エレクトロルミネッセンスデバイスを操作する方法であって、
    ｐ＋／ｎ＋接合のｎ＋領域へ第１のｄｃ電圧を印加する工程と、
    該ｐ＋／ｎ＋接合のｐ＋領域へ基準電圧を印加する工程と、
    該ｐ＋／ｎ＋接合をオーバーレイするエレクトロルミネッセンス層から光を放射する工程と
    を包含し、
    該ｐ ＋ 領域及びｎ ＋ 領域は、基板の表面の隣接する領域に形成されており、
    該ｐ ＋ 領域及びｎ ＋ 領域には、該第１のｄｃ電圧及び基準電圧の印加により、これらが形成するｐ ＋ ／ｎ ＋ 接合にアバランシェ降伏電流が流れて高エネルギー粒子が該エレクトロルミネッセンス層に注入されるよう逆バイアス電圧が印加される、方法。
  40. 前記ｐ＋／ｎ＋接合のｎ＋領域への第１のｄｃ電圧を印加する工程が、前記基準電圧よりも少なくとも３．４Ｖ大きなｄｃ電圧を印加する工程を包含する、請求項３９に記載の方法。
  41. 前記ｐ ＋ ／ｎ ＋ 接合をオーバーレイするエレクトロルミネッセンス層から光を放射する工程が、ナノ結晶Ｓｉ、ナノ結晶Ｇｅ、蛍光性ポリマー、ならびに例えばＺｎＯ、ＺｎＳ、ＺｎＳｅ、ＣｄＳｅおよびＣｄＳであるＩＩ−ＶＩ族材料を含む群から選択されたエレクトロルミネッセンス材料から光を放射する工程を包含する、請求項４０に記載の方法。
  42. 前記ｐ ＋ ／ｎ ＋ 接合をオーバーレイするエレクトロルミネッセンス層から光を放射する工程が、３５０ｎｍ〜７００ｎｍの波長の光を放射する工程を包含する、請求項３９に記載の方法。
  43. 前記ｐ ＋ ／ｎ ＋ 接合をオーバーレイするエレクトロルミネッセンス層から光を放射する工程が、３７０ｎｍ〜３９０ｎｍの波長の光を放射する工程を包含する、請求項４２に記載の方法。
  44. 前記エレクトロルミネッセンスをオーバーレイする電極への、第１のｄｃ電圧の４０％〜６０％の範囲にあるバイアス電圧を印加する工程と、
    該バイアス電圧に応じた放射光を変調する工程とをさらに包含する、請求項３９に記載の方法。
  45. 放射光の放射変換層を通過する工程および４００ｎｍよりも短波長を有する放射光を４００ｎｍよりも長波長を有する光へ変換する工程をさらに包含し、該放射変換層が、蛍光性色素および燐光性色素を含む群から選択される色素を含む、請求項３９に記載の方法。
  46. 前記ｎ＋領域への第１のｄｃ電圧を印加および前記ｐ＋領域への基準電圧の印加に応じた、前記ｐ＋／ｎ＋接合内にホットキャリアを生成する工程と、
    該ｐ＋／ｎ＋接合内のアバラッシェ降伏電流を生成する工程と、
    前記エレクトロルミネッセンス層へのホットキャリアを注入する工程と
    をさらに包含し、
    該ｐ ＋ ／ｎ ＋ 接合をオーバーレイするエレクトロルミネッセンス層から光を放射する工程が、該エレクトロルミネッセンス層内のホットキャリアの放射的な再結合に応じて光を放射する工程を包含する、請求項３９に記載の方法。
  47. 前記ｐ＋／ｎ＋接合のｎ＋領域への第１のｄｃ電圧を印加する工程が、１ギガヘルツ（ＧＨｚ）以下の第１のレートで変調されたｄｃ電圧を印加する工程を包含し、該ｐ ＋ ／ｎ ＋ 接合をオーバーレイするエレクトロルミネッセンス層から光を放射する工程が、該第１のレートでの放射光を変調する工程を包含する、請求項３９に記載の方法。
  48. 前記ｐ＋／ｎ＋接合のｎ＋領域への第１のｄｃ電圧を印加する工程が、複数のｎ＋領域への該ｄｃ電圧を同時印加する工程を包含し、該ｐ＋／ｎ＋接合のｐ＋領域への基準電圧を印加する工程が、該ｎ＋領域にインターリーブされた複数のｐ＋領域への該基準電圧を同時印加する工程を包含する、請求項３９に記載の方法。
  49. 前記第１のｄｃ電圧を印加する工程が、前記インターリーブされたｎ＋領域とｐ＋領域との間のギャップに対応するｄｃ電位を印加する工程を包含する、請求項４８に記載の方法。
  50. 前記インターリーブされたｎ＋領域とｐ＋領域との間のギャップに対応するｄｃ電位を印加する工程が、約０．６μｍのギャップに応じた７Ｖの電圧を印加する工程を包含する、請求項４９に記載の方法。
  51. 前記ｐ＋／ｎ＋接合のｎ＋領域への第１のｄｃ電圧を印加する工程が、１０ナノ秒よりも短い立上り時間および立下り時間を有するインパルス状の信号を印加する工程を包含する、請求項３９に記載の方法。
  52. 基板と、
    該基板をオーバーレイするエレクトロルミネッセンス層と
    を備え、
    該基板は、その表面の隣接する領域に形成されたｐ ＋ 領域及びｎ ＋ 領域を含み、
    該ｐ ＋ 領域及びｎ ＋ 領域には、これらが形成するｐ ＋ ／ｎ ＋ 接合にアバランシェ降伏電流が流れて高エネルギー粒子が該エレクトロルミネッセンス層に注入されるよう逆バイアス電圧が印加される、エレクトロルミネッセンスデバイス。
  53. 前記基板は、ＩＶ族半導体基板であり、
    該ＩＶ族半導体基板が、Ｓｉ、Ｃ、Ｇｅ、ＳｉＧｅおよびＳｉＣを含む群から選択される材料からなる、請求項５２に記載のデバイス。
  54. 前記基板は、ＩＶ族半導体基板であり、
    該ＩＶ族半導体基板が、シリコン・オン・インシュレータ（ＳＯＩ）、バルクＳｉ、ガラス上のＳｉおよびプラスチック上のＳｉを含む群から選択される基板である、請求項５２に記載のデバイス。
  55. 前記エレクトロルミネッセンス層が、ナノ結晶Ｓｉ、ナノ結晶Ｇｅ、蛍光性ポリマー、ならびに例えばＺｎＯ、ＺｎＳ、ＺｎＳｅ、ＣｄＳｅおよびＣｄＳであるＩＩ−ＶＩ族材料を含む群から選択される材料からなる、請求項５２に記載のデバイス。
  56. 前記エレクトロルミネッセンス層の厚みが、１０ｎｍ〜３００ｎｍの範囲にある、請求項５５に記載のデバイス。
  57. 前記基板と前記エレクトロルミネッセンス層の間にはさまれた絶縁膜をさらに備える、請求項５２に記載のデバイス。
  58. 前記絶縁膜が、ＳｉＯ２と、例えばＨｆＯ２、ＺｒＯ２、ＴｉＯ２、ＳｉＮおよびＡｌ２Ｏ３であるｈｉｇｈ−ｋ誘電体とを含む群から選択された材料からなる、請求項５７に記載のデバイス。
  59. 前記絶縁層の厚みが１２ｎｍよりも薄い、請求項５７に記載のデバイス。
  60. 複数のｐ＋／ｎ＋接合が前記基板内に形成され、前記エレクトロルミネッセンス層は該複数のｐ＋／ｎ＋接合をオーバーレイする、請求項５２に記載のデバイス。
  61. 多数の前記ｐ＋／ｎ＋接合が、前記基板内の複数のｎ＋領域および、インターリーブされ隣接した該基板内の複数のｐ＋領域を含む、請求項６０に記載のデバイス。
  62. 前記隣接したｎ＋領域とｐ＋領域との間のギャップの幅が、０μｍ〜２μｍの範囲にある、請求項６１に記載のデバイス。
  63. 前記隣接したｎ＋領域とｐ＋領域との間のギャップの幅が、０．４μｍ〜０．５μｍの範囲にある、請求項６２に記載のデバイス。
  64. 前記複数のｎ＋領域およびｐ＋領域の抵抗率が、０．５ｏｈｍ・ｃｍ以下である、請求項６１に記載のデバイス。
  65. 前記エレクトロルミネッセンス層をオーバーレイする導電性電極をさらに備える、請求項５２に記載のデバイス。
  66. 前記導電性電極が透明である、請求項６５に記載のデバイス。
  67. 前記透明な電極が、ＩＴＯおよびＺｎＡｌＯを含む群から選択される材料からなる、請求項６６に記載のデバイス。
  68. 前記エレクトロルミネッセンス層をオーバーレイする中間レベル誘電体をさらに備える、請求項５２に記載のデバイス。
  69. 前記中間レベル誘電体が、ＳｉＯ２、プラズマＣＶＤ（ＰＥＣＶＤ） ＴＥＯＳ、ならびに例えばＨｆＯ２、ＺｒＯ２、ＴｉＯ２、ＳｉＮおよびＡｌ２Ｏ３であるｈｉｇｈ−ｋ誘電体を含む群から選択される材料からなる、請求項６８に記載のデバイス。
  70. 蛍光性色素および燐光性色素を含む群から選択される色素を含む前記エレクトロルミネッセンス層をオーバーレイする放射変換層をさらに備える、請求項５２に記載のデバイス。
  71. 前記基板と前記エレクトロルミネッセンス層の間にはさまれた絶縁膜をさらに備える、請求項５２に記載のデバイス。
  72. 前記ｐ＋／ｎ＋接合が、ＩＶ族半導体基板内に形成されている、請求項７１に記載のデバイス。
  73. 前記ＩＶ族半導体が、Ｓｉ、Ｃ、Ｇｅ、ＳｉＧｅおよびＳｉＣを含む群から選択される材料からなる、請求項７１に記載のデバイス。
  74. 前記ｐ＋／ｎ＋接合が、シリコン・オン・インシュレータ（ＳＯＩ）、バルクＳｉ、ガラス上のＳｉおよびプラスチック上のＳｉを含む群から選択されるＩＶ族半導体基板内に形成されている、請求項７１に記載のデバイス。
  75. 前記エレクトロルミネッセンス層が、ナノ結晶Ｓｉ、ナノ結晶Ｇｅ、蛍光性ポリマー、ならびに例えばＺｎＯ、ＺｎＳ、ＺｎＳｅ、ＣｄＳｅおよびＣｄＳであるＩＩ−ＶＩ族材料を含む群から選択される材料からなる、請求項７１に記載のデバイス。
  76. 前記エレクトロルミネッセンス層をオーバーレイする導電性電極をさらに備える、請求項７１に記載のデバイス。
  77. 前記基板の表面の隣接する領域に形成されたｐ ＋ 領域及びｎ ＋ 領域は、ダイオードを構成している、請求項５２に記載のデバイス。
  78. 前記基板が、ＩＶ族半導体基板である、請求項７７に記載のデバイス。
  79. 前記ダイオードが、Ｓｉ、Ｃ、Ｇｅ、ＳｉＧｅおよびＳｉＣを含む群から選択される材料からなるＩＶ族半導体内に形成されている、請求項７７に記載のデバイス。
  80. 前記ダイオードが、シリコン・オン・インシュレータ（ＳＯＩ）、バルクＳｉ、ガラス上のＳｉおよびプラスチック上のＳｉを含む群から選択されるＩＶ族半導体基板内に形成されている、請求項７７に記載のデバイス。
  81. 前記エレクトロルミネッセンス層が、ナノ結晶Ｓｉ、ナノ結晶Ｇｅ、蛍光性ポリマー、ならびに例えばＺｎＯ、ＺｎＳ、ＺｎＳｅ、ＣｄＳｅおよびＣｄＳであるＩＩ−ＶＩ族材料を含む群から選択される材料からなる、請求項７７に記載のデバイス。
  82. 前記基板と前記エレクトロルミネッセンス層の間にはさまれた絶縁膜をさらに備える、請求項７７に記載のデバイス。
  83. 前記エレクトロルミネッセンス層をオーバーレイする導電性電極をさらに備える、請求項７７に記載のデバイス。
  84. 前記基板はＳｉ基板であり、
    前記エレクトロフミネッセンス層はＺｎＯ層である、請求項５２に記載のデバイス。
  85. 前記ｐ＋／ｎ＋接合と前記ＺｎＯ層との間にはさまれた絶縁層をさらに備える、請求項８４に記載のデバイス。
  86. 前記ＺｎＯ層をオーバーレイする導電性電極をさらに備える、請求項８４に記載のデバイス。
  87. 前記ｐ＋／ｎ＋接合が、シリコン・オン・インシュレータ（ＳＯＩ）、バルクＳｉ、ガラス上のＳｉおよびプラスチック上のＳｉを含む群から選択されるＳｉ基板内に形成されている、請求項８４に記載のデバイス。
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