JP4765117B2 - エコー防止回路、フィルタ係数設定方法、及びプログラム - Google Patents
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Description
図1は、本発明が適用されるエコー防止回路を含んで構成されるシステムの一例を示すブロック図である。システムは、エコー防止回路1、CPU(Central Processing Unit)2、メモリ3、学習ボタン4、及びイヤホンマイク5を含んで構成されている。
CPU2は本システムの全体を制御するものであり、エコー防止回路1に対して各種の制御信号を出力する。例えば、CPU2は、エコー防止回路1をリセットするためのリセット信号が入力されると、後述するフィルタ係数設定処理を実行させるための指示信号をエコー防止回路1に出力する。また、例えば、エコー防止回路1を動作させるための電源投入をCPU2が検出したときに、前述の指示信号をエコー防止回路1に出力するようにしてもよい。また、CPU2は、アナログ回路の電気的変化を検出したときに、前述の指示信号をエコー防止回路1に出力するようにしてもよい。
メモリ3は、RAM(Random Access Memory)やフラッシュメモリ等の記憶回路であり、CPU2が実行可能なプログラムやCPU2により生成されるデータ等が格納される。
学習ボタン4は、エコー防止回路1に後述するインパルス学習を実行させるための指示をCPU2に伝えるためのものである。
イヤホンマイク5は、入力される音声信号に基づいて振動板(不図示)を振動させることにより音声を発生するスピーカ機能を有する。また、イヤホンマイク5は、当該イヤホンマイク5を装着している者が音声を発したときの鼓膜の振動を振動板の振動に換えることにより音声信号を生成するマイク機能も有するものである。なお、このイヤホンマイク5は周知の技術であり、例えば特開2003−9272等に記載されている。
次に、エコー防止回路1におけるエコーキャンセルの原理について説明する。ここで、図1の破線で示す出力端子32から差動増幅回路19の+入力端子までのインパルス応答(伝達関数)をIR1(Z)とする。また、図1の破線で示す出力端子33から差動増幅回路19の−入力端子までのインパルス応答(伝達関数)をIR2(Z)とする。また、図1の破線で示す差動増幅回路19における±入力端子の後段から入力端子31までのインパルス応答(伝達関数)をW(Z)とする。
IRall_1(Z)=−IR2'(Z)・IR1'(Z)
=(−(−IR2(Z)・W(Z))・(IR1(Z)・W(Z))
=IR2(Z)・W(Z)・IR1(Z)・W(Z)
となる。また、FIRフィルタ51のフィルタ係数をIR1'(Z)とすると、FIRフィルタ51の入力から入力端子31までの特性IRall_2(Z)は、
IRall_2(Z)=IR1'(Z)・IR2'(Z)
=IR1(Z)・W(Z)・(−IR2(Z)・W(Z))
=IR1(Z)・W(Z)・(−IR2(Z))・W(Z)
=−IRall_1(Z)
となる。
IRall_1(Z)=IR2'(Z)・IR1'(Z)
=(−IR2(Z)・W(Z))・(IR1(Z)・W(Z))
=−IR2(Z)・W(Z)・IR1(Z)・W(Z)
となる。また、FIRフィルタ51のフィルタ係数を,IR1'(Z)を位相反転した−IR1'(Z)とすると、FIRフィルタ51の入力から入力端子31までの特性IRall_2(Z)は、
IRall_2(Z)=−IR1'(Z)・IR2'(Z)
=(−(IR1(Z)・W(Z)))・(−IR2(Z)・W(Z))
=IR1(Z)・W(Z)・IR2(Z)・W(Z)
=−IRall_1(Z)
となる。
次に、差動増幅回路19及び増幅回路17の構成について説明する。図3は、差動増幅回路19の構成例を示す図である。差動増幅回路19は、オペアンプ70、抵抗71〜76、及びスイッチ77,78により構成されている。本例では、差動増幅回路19の−入力端子に入力される信号がVs1、差動増幅回路19の+入力端子に入力される信号がVs2、差動増幅回路19から出力される信号がVoと表されている。
次に、エコー防止回路1におけるフィルタ係数設定処理について説明する。図6は、フィルタ係数設定処理の第1の例を示すフローチャートである。まず、例えば電源が投入されたタイミングで、CPU2は、差動増幅回路19及び増幅回路17により構成される増幅回路のゲインをAにするための制御信号(第1制御信号)を差動増幅回路19及び増幅回路17に出力する。そして、この制御信号に応じて、差動増幅回路19及び増幅回路17により構成される増幅回路のゲインがAに設定される(S601)。その後、CPU2の制御により、DSP10の応答信号取得部60は、回路ノイズや背景ノイズ等の影響を受けにくい程度に大きいインパルスを発生させ、インパルス応答IR1’(Z)及びIR2’(Z)を取得する(S602)。そして、DSP10のフィルタ係数設定部61は、取得されたインパルス応答IR1’(Z)及びIR2’(Z)に基づいてFIRフィルタ50,51のフィルタ係数を設定する(S603)。
次に、エコー防止回路1の他の形態について説明する。図8は、加算回路を用いたエコー防止回路の構成例を示す図である。図8に示すように、エコー防止回路1は、図1に示した増幅回路18及び差動増幅回路19の代わりに、反転増幅回路101、利得位相調整回路102、及び加算回路103を備えている。
利得位相調整回路102は、反転増幅回路101からのアナログ信号に対して、利得および位相の調整を施して加算回路103に出力する。なお、この利得位相調整回路102によるアナログ信号の利得および位相の調整は、入力端子30にデジタル信号が入力されたときに増幅回路16から出力される信号を後述する加算回路103において打ち消すために、増幅回路16からのアナログ信号とは位相反転したアナログ信号を生成すべく行われる。
加算回路103には、増幅回路16からのアナログ信号(イヤホンマイク5による反射信号を含む)と、利得位相調整回路102からのアナログ信号とが入力される。そして、加算回路103は、増幅回路16からのアナログ信号と、利得位相調整回路102からのアナログ信号とを加算した加算結果を増幅回路17に出力する。また、加算回路103は、入出力端子20からの音声信号を増幅回路17に出力する。
IRall_3(Z)=−IR4'(Z)・IR3'(Z)
=(−(−IR4_1(Z)・IR4_2(Z)・W2(Z)))・
(IR3(Z)・W2(Z))
=IR4_1(Z)・IR4_2(Z)・W2(Z)・IR3(Z)・W2(Z)
となる。また、FIRフィルタ51のフィルタ係数をIR3'(Z)とすると、FIRフィルタ51の入力から入力端子31までの特性IRall_4(Z)は、
IRall_4(Z)=IR3'(Z)・IR4'(Z)
=IR3(Z)・W2(Z)・(−IR4_1(Z)・
IR4_2(Z)・W2(Z))
=IR3(Z)・W2(Z)・(−IR4_1(Z))・
IR4_2(Z)・W2(Z)
=−IRall_3(Z)
となる。
IRall_3(Z)=IR4'(Z)・IR3'(Z)
=(−IR4_1(Z)・IR4_2(Z)・W2(Z))・
(IR3(Z)・W2(Z))
=−IR4_1(Z)・IR4_2(Z)・W2(Z)・IR3(Z)・W2(Z)
となる。また、FIRフィルタ51のフィルタ係数を,IR3'(Z)を位相反転した−IR3'(Z)とすると、FIRフィルタ51の入力から入力端子31までの特性IRall_4(Z)は、
IRall_4(Z)=−IR3'(Z)・IR4'(Z)
=−(IR3(Z)・W2(Z))・(−IR4_1(Z)・
IR4_2(Z)・W2(Z))
=IR3(Z)・W2(Z)・IR4_1(Z)・IR4_2(Z)・W2(Z)
=−IRall_3(Z)
となる。
IR5(Z)=IR6(Z)・Q(Z)
の式が成り立つようにQ(Z)を設けることとなる。つまり、Q(Z)は、
Q(Z)=IR5(Z)/IR6(Z)
となるように設ければよい。しかしながら、DSP10の応答信号取得部60が取得可能なインパルス応答は、図9の実線で示す経路Eのインパルス応答(伝達関数)IR5'(Z)(=IR5(Z)・W3(Z))と、経路Fのインパルス応答(伝達関数)IR6'(Z)(=−IR6(Z)・W3(Z))である。なお、IR6(Z)が位相反転されているのは、差動増幅回路19の−入力端子に入力されているためである。
−IR5'(Z)=IR6'(Z)・Q(Z)
となる。つまり、Q(Z)を、
Q(Z)=−IR5'(Z)/IR6'(Z)
と設ければよいことがわかる。つまり、デジタルフィルタ105の特性は、伝達特性IR5'(Z)を位相反転したものに、IR6'(Z)の逆フィルタの特性を加えた特性とすることで実現可能となる。そして、DSP10のフィルタ係数設定部61が、このようにデジタルフィルタ105のフィルタ係数を設定することによって、差動増幅回路19において経路Eを伝達する信号を、経路Fを伝達する信号で打ち消すことが可能となる。この結果、入力端子30にデジタル信号が入力されたときのエコーを防止することが可能となる。
次に、エコー防止回路1の適用例について説明する。図10及び図11は、エコー防止回路1が適用される携帯電話機の模式図である。図10に示した構成では、エコー防止回路1は携帯電話機110の外部に設けられている。また、図11に示した構成では、エコー防止回路1は携帯電話機115に内蔵されている。エコー防止回路1を携帯電話機115に内蔵する場合、学習ボタン4も携帯電話機4に設けられる。この場合、学習ボタン4を専用のボタンとして設けることもできるし、他の機能を有するボタンと兼用とすることもできる。
RF部121は、アンテナ120が受信した音声信号のうち、所定周波数帯域の音声信号に対する復調処理などのデコード処理を行う。また、RF部121は、ベースバンド処理部122からの音声信号に対する変調処理、例えばTDMA方式(Time Division Multiplex Access)によるエンコード処理などを行う。
ベースバンド処理部122は、RF部121にてベースバンド信号まで復調された音声信号について所定の信号処理を施して、CPU2に出力する。また、ベースバンド処理部122は、CPU2からの音声信号に対して所定の信号処理を施してRF部121に出力する。
ADコンバータ11に入力された音声信号は、当該ADコンバータ11にてアナログ・デジタル信号処理が施されてデジタル信号となり、入力端子30を介して、FIRフィルタ50,51に入力される。FIRフィルタ50から出力される出力信号は、出力端子32を介してDAコンバータ13に入力される。そして、出力信号は、DAコンバータ13にてデジタル・アナログ変換処理が施されてアナログ信号となり増幅回路16に入力される。増幅回路16に入力されたアナログ信号は、所定の増幅率にて増幅されて出力される。増幅回路16からのアナログ信号は、入出力端子20を介してイヤホンマイク5に出力される。この結果、イヤホンマイク5のスピーカ機能により、振動板が振動して音声が発生する。なお、増幅回路16からのアナログ信号は、差動増幅回路19の+入力端子にも入力される。
3 メモリ 4 学習ボタン
5 イヤホンマイク 10 DSP
11,12 ADコンバータ 13〜15 DAコンバータ
16〜18 増幅回路 19 差動増幅回路
20 入出力端子 30,31 入力端子
32〜34 出力端子 40 DSPコア
41 メモリ 50,51 FIRフィルタ
60 応答信号取得部 61 フィルタ係数設定部
70 オペアンプ 71〜76 抵抗
77 スイッチ 78 スイッチ
80 オペアンプ 81〜83 抵抗
85 スイッチ 90 オペアンプ
91〜94 抵抗 95 スイッチ
101 反転増幅回路 102 利得位相調整回路
103 加算回路 105 デジタルフィルタ
110,115 携帯電話機 120 アンテナ
121 RF部 122 ベースバンド処理部
123 表示部 124 入力部
125 ADコンバータ 126 DAコンバータ
127 マイク 128 スピーカ
130 PC
Claims (8)
- 第1デジタル信号が入力され、第2デジタル信号を出力する第1フィルタと、
前記第1デジタル信号が入力され、第3デジタル信号を出力する第2フィルタと、
前記第2デジタル信号を第1アナログ信号に変換して出力する第1DAコンバータと、
前記第3デジタル信号を第2アナログ信号に変換して出力する第2DAコンバータと、
前記第1アナログ信号が出力されるか、当該出力された第1アナログ信号が反射されて入力されるか、第3アナログ信号が入力される入出力端子と、
前記第1アナログ信号と前記第3アナログ信号とを合わせた信号から、前記第2アナログ信号を減算した第4アナログ信号を出力する減算回路と、
前記減算回路から出力される信号を増幅して出力する増幅回路と、
前記増幅回路から出力される信号をデジタル信号に変換して出力するADコンバータと、
第1インパルス信号を前記第1DAコンバータに入力することにより前記第1DAコンバータの入力から前記ADコンバータの出力までのインパルス応答を示す第1応答信号を取得し、第2インパルス信号を前記第2DAコンバータに入力することにより前記第2DAコンバータの入力から前記前記ADコンバータの出力までのインパルス応答を示す第2応答信号を取得する応答信号取得部と、
前記第1及び第2応答信号に基づいて、前記第4アナログ信号が前記第1アナログ信号と前記第3アナログ信号とを合わせた信号から前記第1アナログ信号のみを除去または減衰した信号となるフィルタ係数を前記第1及び第2フィルタに設定するフィルタ係数設定部と、
を備え、
前記増幅回路は、前記第1及び第2応答信号が取得される前に入力される第1制御信号に応じてゲインを第1ゲインに設定し、前記第1及び第2応答信号が取得された後に入力される第2制御信号に応じてゲインを前記第1ゲインより大きい第2ゲインに設定すること、
を特徴とするエコー防止回路。 - 請求項1に記載のエコー防止回路であって、
前記減算回路及び前記増幅回路は、前記第1アナログ信号と前記第3アナログ信号とを合わせた信号と、前記第2アナログ信号とが入力される差動増幅回路であること、
を特徴とするエコー防止回路。 - 請求項1に記載のエコー防止回路であって、
前記減算回路は、前記第1アナログ信号と前記第3アナログ信号とを合わせた信号と、前記第2アナログ信号とが入力される差動増幅回路であり、
前記増幅回路は、前記差動増幅回路から出力される信号を増幅して出力する回路であること、
を特徴とするエコー防止回路。 - 請求項1〜3に記載のエコー防止回路であって、
前記第1制御信号を出力することにより前記増幅回路のゲインを前記第1ゲインに設定し、前記増幅回路のゲインに前記第1ゲインが設定された後に前記応答信号取得部に前記第1及び第2応答信号を取得させ、前記フィルタ係数設定部に前記第1及び第2応答信号に基づいて前記第1及び第2フィルタのフィルタ係数を設定させ、前記応答信号取得部に前記第1及び第2応答信号を取得させた後に前記第2制御信号を出力することにより前記増幅回路のゲインを前記第2ゲインに設定する制御部を、
更に備えることを特徴とするエコー防止回路。 - 請求項4に記載のエコー防止回路であって、
前記第1及び第2応答信号の取得の要否を示す応答信号取得要否情報を記憶する応答信号取得要否情報記憶部を更に備え、
前記制御部は、
前記応答信号取得要否情報が前記第1及び第2応答信号の取得が必要であることを示す情報である場合、前記第1制御信号を出力することにより前記増幅回路のゲインを前記第1ゲインに設定し、前記増幅回路のゲインに前記第1ゲインが設定された後に前記応答信号取得部に前記第1及び第2応答信号を取得させ、前記フィルタ係数設定部に当該第1及び第2応答信号に基づいて前記第1及び第2フィルタのフィルタ係数を設定させ、前記応答信号取得部に前記第1及び第2応答信号を取得させた後に前記第2制御信号を出力することにより前記増幅回路のゲインを前記第2ゲインに設定し、
前記応答信号取得要否情報が前記第1及び第2応答信号の取得が不要であることを示す情報である場合、前記フィルタ係数設定部に所定のフィルタ係数を前記第1及び第2フィルタに設定させ、前記第2制御信号を出力することにより前記増幅回路のゲインを前記第2ゲインに設定すること、
を特徴とするエコー防止回路。 - 請求項4又は5に記載のエコー防止回路であって、
前記制御部は、前記第1及び第2フィルタのフィルタ係数の再設定を指示する信号に応じて、前記第1制御信号を出力することにより前記増幅回路のゲインを前記第1ゲインに設定し、前記増幅回路のゲインに前記第1ゲインが設定された後に前記応答信号取得部に前記第1及び第2応答信号を取得させ、前記フィルタ係数設定部に当該第1及び第2応答信号に基づいて前記第1及び第2フィルタのフィルタ係数を設定させ、前記応答信号取得部に前記第1及び第2応答信号を取得させた後に前記第2制御信号を出力することにより前記増幅回路のゲインを前記第2ゲインに設定すること、
を特徴とするエコー防止回路。 - 第1デジタル信号が入力され、第2デジタル信号を出力する第1フィルタと、
前記第1デジタル信号が入力され、第3デジタル信号を出力する第2フィルタと、
前記第2デジタル信号を第1アナログ信号に変換して出力する第1DAコンバータと、
前記第3デジタル信号を第2アナログ信号に変換して出力する第2DAコンバータと、
前記第1アナログ信号が出力されるか、当該出力された第1アナログ信号が反射されて入力されるか、第3アナログ信号が入力される入出力端子と、
前記第1アナログ信号と前記第3アナログ信号とを合わせた信号から、前記第2アナログ信号を減算した第4アナログ信号を出力する減算回路と、
前記減算回路から出力される信号を増幅して出力する増幅回路と、
前記増幅回路から出力される信号をデジタル信号に変換して出力するADコンバータと、
を備えるエコー防止回路のフィルタ係数設定方法であって、
入力される第1制御信号に応じて前記増幅回路のゲインを第1ゲインに設定し、
第1インパルス信号を前記第1DAコンバータに入力することにより前記第1DAコンバータの入力から前記ADコンバータの出力までのインパルス応答を示す第1応答信号を取得し、第2インパルス信号を前記第2DAコンバータに入力することにより前記第2DAコンバータの入力から前記前記ADコンバータの出力までのインパルス応答を示す第2応答信号を取得し、
前記第1及び第2応答信号に基づいて、前記第4アナログ信号が前記第1アナログ信号と前記第3アナログ信号とを合わせた信号から前記第1アナログ信号のみを除去または減衰した信号となるフィルタ係数を前記第1及び第2フィルタに設定し、
前記第1及び第2応答信号が取得された後に入力される第2制御信号に応じてゲインを前記第1ゲインより大きい第2ゲインに設定すること、
を特徴とするフィルタ係数設定方法。 - プロセッサと、
第1デジタル信号が入力され、第2デジタル信号を出力する第1フィルタと、
前記第1デジタル信号が入力され、第3デジタル信号を出力する第2フィルタと、
前記第2デジタル信号を第1アナログ信号に変換して出力する第1DAコンバータと、
前記第3デジタル信号を第2アナログ信号に変換して出力する第2DAコンバータと、
前記第1アナログ信号が出力されるか、当該出力された第1アナログ信号が反射されて入力されるか、第3アナログ信号が入力される入出力端子と、
前記第1アナログ信号と前記第3アナログ信号とを合わせた信号から、前記第2アナログ信号を減算した第4アナログ信号を出力する減算回路と、
前記減算回路から出力される信号を第1ゲイン又は前記第1ゲインより大きい第2ゲインで増幅して出力する増幅回路と、
前記増幅回路から出力される信号をデジタル信号に変換して出力するADコンバータと、
第1インパルス信号を前記第1DAコンバータに入力することにより前記第1DAコンバータの入力から前記ADコンバータの出力までのインパルス応答を示す第1応答信号を取得し、第2インパルス信号を前記第2DAコンバータに入力することにより前記第2DAコンバータの入力から前記前記ADコンバータの出力までのインパルス応答を示す第2応答信号を取得する応答信号取得部と、
前記第1及び第2応答信号に基づいて、前記第4アナログ信号が前記第1アナログ信号と前記第3アナログ信号とを合わせた信号から前記第1アナログ信号のみを除去または減衰した信号となるフィルタ係数を前記第1及び第2フィルタに設定するフィルタ係数設定部と、
を備えるエコー防止回路の前記プロセッサに、
前記増幅回路のゲインを前記第1ゲインに設定するための第1制御信号を前記増幅回路に出力する機能と、
前記増幅回路のゲインに前記第1ゲインが設定された後に、前記応答信号取得部に前記第1及び第2応答信号を取得させ、前記フィルタ係数設定部に当該第1及び第2応答信号に基づいて前記第1及び第2フィルタのフィルタ係数を設定させる機能と、
前記第1及び第2応答信号が取得された後に、前記増幅回路のゲインを前記第2ゲインに設定するための第2制御信号を前記増幅回路に出力する機能と、
を実現させるためのプログラム。
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