JP4754646B2

JP4754646B2 - 信号ブロック列処理方法および信号ブロック列処理装置

Info

Publication number: JP4754646B2
Application number: JP2009521683A
Authority: JP
Inventors: 正啓小林; 光啓手島; 猛仁山本; 修石田; 由明木坂
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2007-07-05
Filing date: 2008-07-04
Publication date: 2011-08-24
Anticipated expiration: 2028-07-04
Also published as: EP2166710B1; CN103299586B; US20110013690A1; US9054894B2; JPWO2009005154A1; EP2166710A1; EP2166710A4; CN103299586A; WO2009005154A1

Description

信号ブロックペイロードおよび信号ブロックヘッダからなる信号ブロックの列を処理する信号ブロック列処理方法および信号ブロック列処理装置に関し、より詳細には、信号伝送装置および信号伝送システム内において信号ブロックの列を処理してスーパーブロックおよび／またはメタスーパーブロックを出力する信号ブロック列処理方法および信号ブロック列処理装置に関する。

ＬＡＮ（Local Area Network）技術として発展したEthernet（登録商標）技術は、ＷＡＮ（Wide Area Network)においてもその存在感が高まっており、多くのEthernetトラフィックがＷＡＮを介して転送されている。

Ethernet信号を電気／光ケーブルを介して伝送する際、伝送を容易にするために上位層から与えられたビット列をそのまま送るのではなく符号化して伝送する。例えば、10G Ethernetでは６４Ｂ／６６Ｂブロック符号が用いられている（例えば、非特許文献１参照）。６４Ｂ／６６Ｂブロック符号は、６４ビットの２値ディジタル信号に２ビットの同期ヘッダを付けて６６ビットの２値ディジタル信号としたものであり、ビット誤りの検出に優れる。６４Ｂ／６６Ｂブロック符号には、データのみのデータブロックと制御コードを含む制御ブロックがあり、これらを組み合わせて用いることで可変長信号であるEthernet信号を効率良く伝送できる。また、６４Ｂ／６６Ｂブロック符号は、シリアル共通インタフェースのＸＡＵＩ（10 Gigabit Attachment Unit Interface)やパラレル共通インタフェースＸＧＭＩＩ（10 Gigabit Media Independent Interface)との整合性にも優れる。

さらに、次期高速Ethernetとして規格化されている40G Ethernetや100G Ethernetにおいても６４Ｂ／６６Ｂブロック符号が用いられる可能性が高い（非特許文献８参照）。また、上記40G Ethernetや100G Ethernetにおける光インタフェースは、複数の光信号を並列に送受信する並列伝送が用いられる可能性が高く、特にＭＬＤ（Multi-Lane Distribution）の採用が有力視されている（非特許文献９参照）。ＭＬＤは、バーチャルレーンと呼ばれる仕組みを導入することで、様々な物理レーン数に対応可能な方式となっている。ＭＬＤでは、装置間の伝送状態によって、各バーチャルレーン間でスキューが生じる可能性があり、これを補正するためのスキュー調整用マーカーの使用が必須となる。

一方、ＷＡＮでは、従来のＳＤＨ（Synchronous Digital Hierarchy)に加え、ＯＴＮ（Optical Transport Network)が規格化されサービスに用いられている（非特許文献２）。ＯＴＮは、ＳＤＨで規定された速度のビット列をＷＤＭ（Wavelength Division Multiplexing）光ネットワーク上でトンネリングさせる専用線網であり、２．５Ｇ、１０Ｇおよび４０Ｇｂ／ｓの３つのクラスが規定されている。ＯＴＮは、誤り訂正符合を採用することにより高品質な長距離・広帯域伝送を実現することを特徴としている。

10G Ethernet信号をＯＴＮ、例えばＯＰＵ２（Optical channel Payload Unit 2）フレームを用いて転送するにあたり以下の様な問題が生じる。10G Ethernet信号のビットレート（10.3125Gb/s)とＯＰＵ２フレームのペイロード帯域（9.99528Gb/s)との間に差があり、この差のために10G Ethernet信号をそのままＯＰＵ２を用いて伝送することができない。そのため、10G Ethernet信号をＯＴＮで伝送するには複雑な方法・装置・システムを必要とする。GFP-F（Generic Framing Procedure)mapping やDirect mappingがその例となる（非特許文献２−４）。GFP-F mappingは、10G Ethernet信号をＭＡＣ（Media Access Control）レベルで終端した後、ＩＦＧ（Inter-Frame Gap)やＰＲ（Preamble）を除く部分のみをＧＦＰフレームでカプセル化することでＯＰＵ２フレームペイロードの帯域以下に実効帯域を下げる方法である。また、Direct mappingは、クロック速度を上げてＯＰＵ２フレームのペイロード帯域を10.3125 Gb/sまで広げる方法である。

別の方法としては、符号変換を行うことによりビットレートを下げる方法がある（非特許文献５および６，特許文献１および２）。これは、ブロック符号から冗長ビットを削除し、残ったブロックペイロードを複数個集めてグループ化した上で制御ブロックペイロードに対して位置識別情報を持たせ、更に、このグループに制御コードが含まれるか否かを示すヘッダを付加してブロック符号化する。さらに、冗長ビットを削除したブロックペイロードを複数個集めてグループ化することによって生じるビット差（削除した冗長ビットに等しいビット数（例えば３２ビット：１ビット／ブロック×３２ブロック））を当該グループ化したブロックペイロードに対する誤り訂正符号の冗長ビットとして利用して、バーストエラーに対する耐性をもたせている（非特許文献７参照）。

米国特許６９５２４０５明細書米国特許７１２７６５３明細書 "IEEE Standards 802.3ae-2002", IEEE, August, 2002, p.317, Figure 49-7 "ITU-T Recommendation G.709/Y.1331 Interfaces for the Optical Transport Network (OTN)", ITU-T, March, 2003 "Supplement 43 to ITU-T G-series Recommendations Transport of IEEE 10G Base-R in Optical Transport Networks (OTN)", ITU-T, November, 2006 Y. Kisaka et al., "Fully transparent multiplexing and transport of 10GbE-LANPHY signals in 44.6-Gbit/s-based RZ-DQPSK WDM transmission", OTh1, OFC2007, 2007 Stephen J. Trowbridge, "How can 40 Gb Ethernet be designed to fit existing ODU3 transport?", IEEE 802.3 Higher Speed Study Group, July 16, 2007, http://grouper.ieee.org/groups/802/3/hssg/public/july07/trowbridge_01_0707.pdf 田中公男，ディジタル通信技術，東海大学出版会，１４２頁，１９８６年３月 "IEEE Standards 802.3ap-2007", IEEE, March, 2007 John Jaeger, "HSSG Tutorial MAC / PHY Architecture", IEEE 802.3 Higher Speed Study Group Meeting, November, 2007, http://www.ieee802.org/3/hssg/public/nov07/index.htm Mark Gustlin, "100GE and 40GE PCS and MLD proposal", IEEE P802.3ba 40Gb/s and 100Gb/s Ethernet Task Force, March 2008, http://www.ieee802.org/3/ba/public/mar08/gustlin_01_0308.pdf

上記のようにGFP-F mappingは、ＩＦＧやＰＲを伝送しないため、ＩＦＧやＰＲを独自の目的で利用するユーザの信号をＯＴＮ上で転送できない。また、Direct mappingでは、全てのビットを伝送できるが現時点では標準化されていない方式であり、互換性に欠ける。また、６４Ｂ／６６Ｂブロック符号はビット誤りの検出に優れるが、誤りを補正する機能を持たないため、転送中などに１ビットでも誤りが生じるとそのブロックを含むEthernetフレームが誤りとなり廃棄されてしまう。

また、非特許文献５における５１２Ｂ／５１３Ｂブロック符号化は、当該ブロック符号に制御コードが含まれるか否かを示す１ビットのヘッダ付加されるに過ぎず、ブロック同期に対する耐性が低い。さらに、非特許文献５および特許文献１および２では、制御ブロックペイロードに対して位置識別情報と圧縮したブロックタイプ値を与えるとしているが、具体的なブロックタイプ値の与え方については言及していない。ブロックタイプ値に生じる１ビットのエラーは、ブロック全体に対する重大な誤りを引き起こす。したがって、限られた数のビットを用いて、エラー耐性の高いブロックタイプ値を割り当てる方法が必要である。

また、非特許文献７では、１つのブロックから削除される冗長ビットが１ビットに過ぎないので、情報ビット長に対する誤り訂正符号の冗長ビット長が十分であるとは言えず、訂正可能なバーストエラー長は短い。さらに、用いられている誤り訂正符号は、バーストエラーの訂正に特化しているため、ランダムエラーに対する耐性は低い。

また、上述のように40Gや100G Ethernet信号がスキュー調整用マーカーを含んでいる場合には、この情報を正しく送信または通知する必要がある。

本発明は、このような問題に鑑みてなされたもので、その目的は、信号ブロックヘッダと信号ブロックペイロードとからなる信号ブロックを通信する際のビットレートを抑圧することにより、ＬＡＮとＷＡＮのインタフェース速度に差がある場合においても標準化された方法や既存システムの利用を可能とする信号ブロック列処理方法および信号ブロック列処理装置を提供することにある。

本発明の別の目的は、信号ブロックヘッダと信号ブロックペイロードとからなる信号ブロックを通信する際のビットレートを抑圧することにより、ＬＡＮとＷＡＮのインタフェース速度に差がある場合においても標準化された方法や既存システムの利用を可能とし、またエラー耐性の高い、および／またはスキュー調整用マーカーが含まれている場合でもこの情報を正しく送信または通知することができる信号ブロック列処理方法および信号ブロック列処理装置を提供することにある。

本発明の一部の実施形態では、予め定められた数の信号ブロックから信号ブロックヘッダが削除され、信号ブロックヘッダが削除された予め定められた数の信号ブロックが１つのグループにグループ化される。予め定められた数の信号ブロックのグループは、当該グループ内に制御コードが格納されたブロックペイロード（制御ブロックペイロード）が含まれるか否かが判定される。グループ内に制御ブロックペイロードが含まれる場合には、グループ内における制御ブロックペイロードの位置を識別するための位置識別情報が当該制御ブロックペイロードに与えられる。また、受信側に既知の信号ブロックペイロード再配置規則に従ってグループ内で信号ブロックペイロード（Ｂｃ’，Ｂｄ’）が再配置される。さらに、信号ブロックペイロードが再配置されたグループは、スーパーブロックペイロードに格納されて出力される。スーパーブロックペイロードはスーパーブロックヘッダが付加されて、スーパーブロックとして、出力される。スーパーブロックヘッダに、スーパーブロックペイロードに制御ブロックペイロードが含まれるか否かの情報が格納されて出力される。あるいは、スーパーブロックペイロードは、予め定められた数のスーパーブロックペイロードからなるグループにメタスーパーブロックヘッダが付加されたメタスーパーブロックに格納されて出力される。メタスーパーブロックヘッダには、グループの構成情報が格納される。

本発明の一部の実施形態では、信号ブロックは、冗長度の高い伝送符号である６４Ｂ／６６Ｂ符号とすることができる。本発明の一部の実施形態によれば、送信側において、６４Ｂ／６６Ｂ符号の同期ヘッダ（２bit）が削除され、残りのペイロード（64bit）が８個毎に１つのグループにグループ化される。更に、送信側において、グループ内のペイロードは、格納する情報（データあるいは制御コード）に応じた受信側に既知のペイロード配置位置についての規則に従って再配置される。これにより、送信側におけるグループ内のペイロードの配置および格納された情報種別の識別が容易になる。次いで、再配置された８個のペイロードは、伝送フレームＦにマッピングされるスーパーブロックおよび／またはメタスーパーブロックのペイロードに格納されて出力される。このように、圧縮した信号ブロックを用いてスーパーブロックを生成することでビットレートが抑圧される。また、ビットレートを抑圧してできた余裕帯域を利用してＦＥＣ（Forward Error Correction）情報を伝送することで、エラー耐性を高めることができる。

本発明の別の実施形態は、入力された信号ブロックペイロードと信号ブロックヘッダとからなる信号ブロックの列から信号ブロックヘッダおよびクロック調整用のキャラクタのみからなる信号ブロックペイロードの一部または全部が削除され、信号ブロックペイロードが１つのグループにグループ化される。信号ブロックのグループは、当該グループ内に制御コードが格納されたブロックペイロード（制御ブロックペイロード）が含まれるか否かが判定される。グループ内に制御ブロックペイロードが含まれる場合には、グループ化される前の信号ブロックの列における制御ブロックペイロードの位置を識別するための位置識別情報が制御ブロックペイロードに与えられる。また、受信側に既知の信号ブロックペイロード再配置規則に従ってグループ内で信号ブロックペイロード（Ｂｃ’，Ｂｄ’）が再配置される。さらに、信号ブロックペイロードが再配置されたグループは、スーパーブロックペイロードに格納されて出力される。スーパーブロックペイロードはスーパーブロックヘッダが付加されて、スーパーブロックとして、出力される。スーパーブロックヘッダに、スーパーブロックペイロードに制御ブロックペイロードが含まれるか否かの情報が格納されて出力される。あるいは、スーパーブロックペイロードは、予め定められた数のスーパーブロックペイロードからなるグループにメタスーパーブロックヘッダが付加されたメタスーパーブロックに格納されて出力される。メタスーパーブロックヘッダには、グループの構成情報が格納される。

本発明の一部の実施形態では、冗長度の高い伝送符号である６４Ｂ／６６Ｂ符号を信号ブロックとすることができる。本発明の一部の実施形態によれば、送信側において、６４Ｂ／６６Ｂ符号の同期ヘッダ（２bit）が削除され、残りのペイロード（64bit）のうちクロック調整用のキャラクタのみからなるペイロードを除いたペイロードが所定数（例えば８個）毎に１つのグループ化される。あるいは、６４Ｂ／６６Ｂ符号の同期ヘッダが削除され、残りのペイロードのうちクロック調整用のキャラクタのみからなるペイロードの一部が削除され、残りの部分から新たなペイロードが生成され、生成した新たなペイロードを含む所定数のペイロードが１つのグループにグループ化される。

また、本発明の一部の実施形態では、位置識別情報とともに、特定のブロックタイプ間のハミング距離が最大化されるように符号化されたブロックタイプ値が制御ブロックペイロードに与えられる。

本発明の一部の実施形態では、送信側において、更に、グループ内のペイロードは、そこに格納された情報（データあるいは制御コード）に応じた受信側に既知のペイロード配置位置についての規則に従って再配置される。これにより、受信側におけるグループ内のペイロードの配置および格納された情報種別の識別が容易になる。次いで、再配置された所定数のペイロードは、伝送フレームＦにマッピングされるスーパーブロックのペイロードおよび／またはメタスーパーブロックのペイロードに格納されて出力される。このように、圧縮した信号ブロックを用いてスーパーブロックを生成することでビットレートを抑圧する。

また、ビットレートを抑圧してできた余裕帯域を利用してＦＥＣ（Forward Error Correction）情報を伝送することで、エラー耐性を高めることができる。

一実施形態では、スーパーブロックヘッダに格納される情報は、スーパーブロックペイロードに制御ブロックペイロードが含まれるか否かを示す情報（例えば、１ビット）あるいは、スーパーブロックペイロードに制御ブロックペイロードが含まれるか否かを示す情報が少なくとも１ビットの冗長度を与えた情報（少なくとも２ビットのハミング距離が最大化するように符号化された予め定められた２つのビット列で規定した情報）とすることができる。

また、一実施形態では、位置識別情報とともに、特定のブロックタイプ間のハミング距離が最大化されるように符号化されたブロックタイプ値が制御ブロックペイロードに与えられる。制御ブロックペイロードのブロックタイプを識別するブロックタイプ値が特定のブロックタイプの何れにも該当しない場合には、ハミング距離が最大化するように符号化されたブロックタイプ値の何れにも該当しないスペシャルブロックタイプ値が制御ブロックペイロードに与えられる。

さらに、本発明の一部の実施形態では、受信側においては、信号ブロックペイロードおよび当該信号ブロックペイロードが制御コードを格納した制御ブロックペイロードであるかデータを格納したデータブロックペイロードであるかを識別する情報を含む信号ブロックヘッダからなる信号ブロックの列の内の予め定められた数の前記信号ブロックペイロードからなるグループから生成されたスーパーブロックあるいは信号ブロックペイロードおよび当該信号ブロックペイロードが制御コードを格納した制御ブロックペイロードであるかデータを格納したデータブロックペイロードであるかを識別する情報を含む信号ブロックヘッダからなる信号ブロックの列の内から信号ブロックヘッダおよびクロック調整用のキャラクタのみからなる信号ブロックペイロードの一部または全部が削除された予め定められた数の前記信号ブロックペイロードからなるグループから生成されたスーパーブロックが受信される。受信されたスーパーブロックのスーパーブロックヘッダに格納された前記スーパーブロックのスーパーブロックペイロード内に前記制御ブロックペイロードが含まれるか否かを示す情報により前記スーパーブロックのスーパーブロックペイロード内に前記制御ブロックペイロードが含まれるか否かが判定される。前記スーパーブロックのスーパーブロックペイロード内に前記制御ブロックペイロードが含まれている場合に、前記制御ブロックペイロードに与えられた前記グループにグループ化される前の信号ブロックの列における前記制御ブロックペイロードの位置を識別するための位置識別情報および前記グループ内における前記制御ブロックペイロードおよび前記データブロックペイロードの再配置の位置を規定する既知の信号ブロックペイロード再配置規則に従って、前記グループ内で前記信号ブロックペイロードが再配置前の位置に戻され、前記信号ブロックペイロードの各々に、当該信号ブロックペイロードが制御コードを格納した制御ブロックペイロードであるかデータを格納したデータブロックペイロードであるかを識別する情報を含む信号ブロックヘッダが付加され、前記スーパーブロックペイロード内の前記位置識別情報のすべてについて重複の有無が判定される。前記位置識別情報に重複が有る場合には前記スーパーブロック内の信号ブロックペイロードのすべてが、エラーが発生したことを示す特定のエラー制御ブロックペイロードに変換される。前記位置識別情報重複が無い場合には前記スーパーブロックペイロード内の前記制御ブロックペイロードに格納されたブロックタイプ値のすべてが抽出され、抽出されたブロックタイプ値が制御ブロックペイロードについての所定の条件を示すか否かを判定される。抽出されたブロックタイプ値が所定の条件を示す場合には前記スーパーブロック内の信号ブロックペイロードのすべてをエラーが発生したことを示す特定のエラー制御ブロックペイロードに変換する。抽出されたブロックタイプ値が所定の条件に合致しない場合には連続する２つの信号ブロックペイロードのそれぞれの制御ブロックペイロードに格納されたブロックタイプ値の組み合わせまたは信号ブロックペイロードの制御ブロックペイロードに格納された制御コードのキャラクタの組み合わせが所定の条件を満たすか否かが判定される。前記ブロックタイプ値の組み合わせが前記所定の条件を満たす場合には当該連続する２つの信号ブロックペイロードの間にクロック調整用キャラクタのみからなる信号ブロックペイロードが挿入され、前記制御コードのキャラクタの組み合わせが前記所定の条件を満たす場合には当該信号ブロックペイロードにクロック調整用キャラクタが挿入され、前記信号ブロックの列が出力される。

本発明の別の一部の実施形態では、受信側において、信号ブロックペイロードおよび当該信号ブロックペイロードが制御コードを格納した制御ブロックペイロードであるかデータを格納したデータブロックペイロードであるかを識別する情報を含む信号ブロックヘッダからなる信号ブロックの列の内の予め定められた数の前記信号ブロックペイロードからなるグループから生成されたスーパーブロックあるいは信号ブロックペイロードおよび当該信号ブロックペイロードが制御コードを格納した制御ブロックペイロードであるかデータを格納したデータブロックペイロードであるかを識別する情報を含む信号ブロックヘッダからなる信号ブロックの列の内から信号ブロックヘッダおよびクロック調整用のキャラクタのみからなる信号ブロックペイロードの一部または全部が削除された予め定められた数の前記信号ブロックペイロードからなるグループから生成されたスーパーブロックが受信される。受信されたスーパーブロックのスーパーブロックヘッダに格納された前記スーパーブロックのスーパーブロックペイロード内に前記制御ブロックペイロードが含まれるか否かを示す情報により前記スーパーブロックのスーパーブロックペイロード内に前記制御ブロックペイロードが含まれるか否かが判定される。前記スーパーブロックのスーパーブロックペイロード内に前記制御ブロックペイロードが含まれている場合に、前記制御ブロックペイロードに与えられた前記グループにグループ化される前の信号ブロックの列における前記制御ブロックペイロードの位置を識別するための位置識別情報および前記グループ内における前記制御ブロックペイロードおよび前記データブロックペイロードの再配置の位置を規定する既知の信号ブロックペイロード再配置規則に従って、前記グループ内で前記信号ブロックペイロードが再配置前の位置に戻され、前記信号ブロックペイロードの各々に、当該信号ブロックペイロードが制御コードを格納した制御ブロックペイロードであるかデータを格納したデータブロックペイロードであるかを識別する情報を含む信号ブロックヘッダが付加され、前記スーパーブロックペイロード内の前記位置識別情報のすべてについて重複の有無が判定される。重複が有る場合には前記スーパーブロック内の信号ブロックペイロードのすべてをエラーが発生したことを示す特定のエラー制御ブロックペイロードに変換する。重複が無い場合には前記スーパーブロックペイロード内の前記制御ブロックペイロードに格納されたブロックタイプ値のすべてが抽出され、抽出されたブロックタイプ値が制御ブロックペイロードについての所定の条件を示すか否か判定される。抽出されたブロックタイプ値が所定の条件を示す場合には前記スーパーブロック内の信号ブロックペイロードのすべてをエラーが発生したことを示す特定のエラー制御ブロックペイロードに変換し、所定の条件に合致しない場合には連続する２つの信号ブロックペイロードのそれぞれの制御ブロックペイロードに格納されたブロックタイプ値の組み合わせまたは信号ブロックペイロードの制御ブロックペイロードに格納された制御コードのキャラクタの組み合わせが所定の条件を満たすか否か判定され、前記ブロックタイプ値の組み合わせが前記所定の条件を満たす場合には当該連続する２つの信号ブロックペイロードの間にクロック調整用キャラクタのみからなる信号ブロックペイロードが挿入され、前記制御コードのキャラクタの組み合わせが前記所定の条件を満たす場合には当該信号ブロックペイロードにクロック調整用キャラクタが挿入され、前記信号ブロックの列が出力される。

本発明の一部の実施形態では、６４Ｂ／６６Ｂ符号列中にスキュー調整用マーカーが含まれる。スキュー調整用マーカーは、信号ブロックペイロードにスキュー調整用コードを格納した６４Ｂ／６６Ｂ符号で符号化され信号ブロックとすることができる。スキュー調整用コードは制御コードまたはデータとして処理される。

本発明の一部の実施形態では、予め定められた数のスーパーブロックペイロードをグループ化し、グループの構成情報を含むメタスーパーブロックヘッダを生成する。メタスーパーブロックヘッダは、グループ内のスーパーブロックペイロードに制御ブロックペイロードが含まれるか否かを示す情報を格納するスーパーブロックヘッダに基づいて生成される。この際、メタスーパーブロックヘッダは、各タイプ値間のハミング距離が２以上となるように符号化されたタイプ値を格納し、さらにグループ構成情報とともに同期情報も含むことがある。メタスーパーブロックヘッダをグループ化されたスーパーブロックペイロードに付加することでメタスーパーブロックが生成され、出力される。

本発明の一部の実施形態では、メタスーパーブロックヘッダのタイプ値は、単位時間、例えば１秒、あたりの正負ビットの出現数が同等となるように選択される。

本発明の一部の実施形態では、スキュー調整用マーカーの発現に応じて、メタスーパーブロックヘッダのタイプ値の選択方法を切り替えて、メタスーパーブロックヘッダのタイプ値が生成され、メタスーパーブロック列におけるスキュー調整用マーカーの位置が明確となり、受信側での容易な判別が可能となる。

本発明は、信号送受信装置における信号処理方法として実施することができる。さらに、本発明は、信号送信装置、信号受信装置、およびこれらを含む通信システムとして実施することができる。

本発明によれば、ＬＡＮとＷＡＮのインタフェース速度に差がある場合においても標準化された方法や既存システム、またはクロック速度の上昇を抑圧したシステムの利用を可能とする信号ブロック列処理方法および信号ブロック列処理装置を提供することができる。また特定のブロックタイプ値を与えエラー耐性を高くすることが可能な信号ブロック列処理方法および信号ブロック列処理装置を提供することができる。さらに、ビットレートを抑圧してできた余裕帯域を利用してＦＥＣ（Forward Error Correction）情報を伝送することで全体的なビットレートの上昇を発生せずにビット誤り耐性を強化することが可能な信号ブロック列処理方法および信号ブロック列処理装置を提供することができる。

図１は、本発明の一実施形態の信号ブロックの処理の過程の概要を示す図である。図２は、本発明の一実施形態の信号ブロック列処理方法のフローの概要を示す図である。図３は、本発明の一実施形態の制御ブロックペイロードの処理の過程の概要を示す図である。図４Ａは、本発明の一実施形態における信号ブロックペイロード再配置規則に従った制御ブロックペイロードの再配置の概要を示す図である。図４Ｂは、本発明の一実施形態における信号ブロックペイロード再配置規則に従った制御ブロックペイロードの再配置の概要を示す図である。図５Ａは、本発明の一実施形態における信号ブロックペイロード再配置規則に従ったデータブロックペイロードの再配置の概要を示す図である。図５Ｂは、本発明の一実施形態における信号ブロックペイロード再配置規則に従ったデータブロックペイロードの再配置の概要を示す図である。図５Ｃは、本発明の一実施形態における信号ブロックペイロード再配置規則に従ったデータブロックペイロードの再配置の概要を示す図である。図６Ａは、本発明の一実施形態におけるデータブロックペイロード再配置規則に従ったデータブロックペイロードの再配置の概要を示す図である。図６Ｂは、本発明の一実施形態におけるデータブロックペイロード再配置規則に従ったデータブロックペイロードの再配置の概要を示す図である。図６Ｃは、本発明の一実施形態におけるデータブロックペイロード再配置規則に従ったデータブロックペイロードの再配置の概要を示す図である。図７は、ＯＤＵｋ／ＯＰＵｋ（ｋ＝１，２，３）フレームに対する生成されたスーパーブロックＳのマッピングの概要を示す図である。図８は一実施形態によるスーパーブロックの出力のフローの概要を示す図である。図９Ａはスーパーブロックについての誤り訂正符号ｆｅｃの付加の概要を示す図である。図９Ｂはスーパーブロックの列についての誤り訂正符号ｆｅｃの付加の概要を示す図である。図１０は誤り訂正符号ｆｅｃの生成およびスーパーフレーム（列）Ｓ＋の生成のフローの概略を示す図である。図１１は一実施形態によるウルトラブロックの概要を示す図である。図１２は一実施形態によるウルトラブロックの出力のフローの概要を示す図である。図１３は一実施形態による光信号送受信装置の構成図である。図１４は一実施形態による光信号送受信装置の構成図である。図１５は信号ブロックの処理の過程の概要を示す図である。図１６は一実施形態の信号ブロック列処理方法のフローの概要を示す図である。図１７は一実施形態の信号ブロック列処理方法のフローの概要を示す図である。図１８は一実施形態の信号ブロック列処理方法のフローを説明するための図である。図１９は一実施形態の信号ブロック列処理方法のフローを説明するための図である。図２０Ａは、クロック調整用のキャラクタのみからなる信号ブロックペイロードの一部を削除する実施形態を説明するための図である。図２０Ｂは、クロック調整用のキャラクタのみからなる信号ブロックペイロードの一部を削除する実施形態を説明するための図である。図２１はクロック調整用のキャラクタのみからなる信号ブロックペイロードの一部を削除するフローの概要を示す図である。図２２Ａは、クロック調整用のキャラクタのみからなる信号ブロックペイロードの一部を削除する実施形態を説明するための図である。図２２Ｂは、クロック調整用のキャラクタのみからなる信号ブロックペイロードの一部を削除する実施形態を説明するための図である。図２２Ｃは、クロック調整用のキャラクタのみからなる信号ブロックペイロードから削除された一部を復号する実施形態を説明するための図である。図２３Ａは、クロック調整用のキャラクタのみからなる信号ブロックペイロードから削除された一部を復号する実施形態を説明するための図である。図２３Ｂは、クロック調整用のキャラクタのみからなる信号ブロックペイロードから削除された一部を復号する実施形態を説明するための図である。図２４Ａは、クロック調整用のキャラクタのみからなる信号ブロックペイロードから削除された一部を復号するフローの概要を示す図である。図２４Ｂは、送信側でクロック調整用キャラクタのみからなる信号ブロックペイロードの一部が削除されたかを判定するための条件の概要を示す図である。図２５は、本実施形態より、位置識別情報とともに制御ブロックペイロードに与えられる、ブロックタイプ値を説明するための表である。図２６は一実施携帯におけるウルトラブロックの伝送フレームへのマッピングの概略を示す図である。図２７は一実施形態による光信号送受信装置の構成図である。図２８は一実施形態による光信号送受信装置の構成図である。図２９は一実施形態による信号伝送システムの構成図である。図３０は一実施形態の信号ブロックの処理の過程の概要を示す図である。図３１は一実施形態の送信側の信号ブロック列処理方法のフローの概要を示す図である。図３２は一実施形態の受信側の信号ブロック列処理方法のフローの概要を示す図である。図３３は一実施形態のエラー判定処理のフローの概要を示す図である。図３４は一実施形態のエラー判定処理に用いるフラグの状態遷移の概要を説明する図である。図３５は一実施形態の受信側の信号ブロック列処理方法のフローの概要を示す図である。図３６は一実施形態のエラー判定処理のフローの概要を示す図である。図３７は一実施形態の受信側の信号ブロック列処理方法のフローの概要を示す図である。図３８Ａは一実施形態による送信側の信号処理装置の機能ブロック図である。図３８Ｂは一実施形態による受信側の信号処理装置の機能ブロック図である。図３９は一実施形態の信号ブロックの処理の過程の概要を示す図である図４０は一実施形態による信号処理装置の機能ブロック図である。図４１は一実施形態に従って１０ギガビットイーサネット信号を４多重して、ＯＴＮ３フレームに格納した場合の、当該フレームの使用領域を説明する図である。図４２は一実施形態による送信側の信号処理装置の機能ブロック図である。図４３は一実施形態による受信側の信号処理装置の機能ブロック図である。図４４はスーパーブロックについての誤り訂正符号の冗長ビットの付加の概要を示す図である。図４５は一実施形態による信号ブロック処理装置の概略を示す構成図である。図４６は一実施形態による信号ブロック処理装置の概略を示す構成図である。図４７は一実施形態による信号ブロック処理装置の概略を示す構成図である。図４８は一実施形態による信号ブロック処理装置の概略を示す構成図である。図４９は一実施形態による信号ブロック処理装置の概略を示す構成図である。図５０は一実施形態の信号ブロック列処理方法のフローの概要を示す図である。図５１Ａは一実施形態による光信号送受信装置の構成図である。図５１Ｂは図５１Ａの構成の一部の変形例を示す図である。図５２は一実施形態の信号ブロックの処理の過程の概要を示す図である。図５３は一実施形態によるメタスーパーブロックの生成方法のフローの概要を示す図である。図５４は一実施形態によるメタスーパーブロックの生成方法のフローの概要を示す図である。図５５Ａは一実施形態によるメタスーパーブロック内のグループＭＧについての構成を符号化したタイプ値を示す図であり、２個のスーパーブロックのペイロードをグループ化してグループＭＧを生成した場合のタイプ値を示す図である。図５５Ｂは一実施形態によるメタスーパーブロック内のグループＭＧについての構成を符号化したタイプ値を示す図であり、３個のスーパーブロックのペイロードをグループ化してグループＭＧを生成した場合のタイプ値を示す図である。図５５Ｃは一実施形態によるメタスーパーブロック内のグループＭＧについての構成を符号化したタイプ値を示す図であり、４個のスーパーブロックのペイロードをグループ化してグループＭＧを生成した場合のタイプ値を示す図である。図５６ＡはＥｔｈｅｒｎｅｔ装置における６４Ｂ／６６Ｂの信号ブロックの列の状態を示す図であり、入力された６４Ｂ／６６Ｂの信号ブロックの列の状態を示す図である。図５６ＢはＥｔｈｅｒｎｅｔ装置における６４Ｂ／６６Ｂの信号ブロックの列の状態を示す図であり、バーチャルレーンに分割された状態を示す図である。図５６ＣはＥｔｈｅｒｎｅｔ装置における６４Ｂ／６６Ｂの信号ブロックの列の状態を示す図であり、スキュー調整用マーカー（Ｍ）が挿入された状態を示す図である。図５６ＤはＥｔｈｅｒｎｅｔ装置における６４Ｂ／６６Ｂの信号ブロックの列の状態を示す図であり、Ｅｔｈｅｒｎｅｔ装置からＬＡＮ−ＷＡＮエッジ装置へバーチャルレーンを送信する様子を示す図である。図５７Ａは一実施形態によるスキュー調整の過程を説明するための図であり、スキューが生じた状態のバーチャルレーンの状態を示す図である。図５７Ｂは一実施形態によるスキュー調整の過程を説明するための図であり、スキュー調整後のバーチャルレーンの状態を示す図である。図５７Ｃは一実施形態によるスキュー調整の過程を説明するための図であり、バーチャルレーンから生成されたシリアルの信号ブロックの列を示す図である。図５８は一実施形態によるスキュー調整用マーカーを含むメタスーパーブロックにメタスーパーブロックヘッダを与えた状態を示す図である。図５９Ａは一実施形態によるスキュー調整の過程を説明するであり、スキューが生じた状態のバーチャルレーンの状態を示す図である。図５９Ｂは一実施形態によるスキュー調整の過程を説明するであり、スキュー調整後のバーチャルレーンの状態を示す図である。図５９Ｃは一実施形態によるスキュー調整の過程を説明するであり、バーチャルレーンから生成されたシリアルの信号ブロックの列を示す図である。図６０Ａは一実施形態によるスキュー調整用マーカーを含まないメタスーパーブロックにメタスーパーブロックヘッダを与えた状態を示す図である。図６０Ｂはスキュー調整用マーカーが復元された信号ブロック列を示す図である。図６１Ａは一実施形態によるスキュー調整の過程を説明するための図であり、スキュー調整後のバーチャルレーンの状態を示す図である。図６１Ｂは一実施形態によるスキュー調整の過程を説明するための図であり、バーチャルレーンから生成されたシリアルの信号ブロックの列を示す図である。図６２は一実施形態によるスキュー調整用マーカーを含むメタスーパーブロックにメタスーパーブロックヘッダを与えた状態を示す図である。

＜第１の実施の形態＞
上記の通り本発明によれば、信号ブロックペイロードと信号ブロックヘッダとからなる信号ブロックが処理されて、スーパーブロックが出力される。一連の処理において、信号ブロックヘッダが削除され、スーパーブロックを伝送するためのビットレートが抑圧される。また、本発明によれば、スーパーブロックが処理されて、当該スーパーブロックの基となった信号ブロックが出力される。

以下、図面を参照して、本発明の第１の実施形態について説明する。
図１は、信号ブロックの処理の過程の概要を示す図である。図１において、データを格納している信号ブロックペイロード（本明細書において、データブロックペイロードという。）をＢｄ’で示し、制御コートを格納している信号ブロックペイロード（本明細書において、制御ブロックペイロードという。）をＢｃ’で示している。また、データブロックペイロードＢｄ’の信号ブロックヘッダをＢｄｈで示し、制御ブロックペイロードＢｃ’の信号ブロックヘッダをＢｃｈで示している。さらに、データブロックペイロードＢｄ’と信号ブロックヘッダＢｄｈからなる信号ブロックをＢｄで示し、制御ブロックペイロードＢｃ’の信号ブロックヘッダＢｃｈからなる信号ブロックをＢｃで示している。信号ブロックヘッダ（Ｂｃｈ，Ｂｄｈ）は、信号ブロックペイロードが制御ブロックペイロードＢｃ’であるかデータブロックペイロードＢｄ’であるかを識別する情報を含む。制御ブロックペイロードＢｃ’には、そこに格納された制御コードＢｃ１の種別を識別するための情報Ｂｃ０が格納されている。

本実施形態によれば、信号ブロックの列を構成する予め定められた数の信号ブロックの各々から信号ブロックヘッダ（Ｂｃｈ，Ｂｄｈ）が削除され、前記予め定められた数の信号ブロックペイロード（Ｂｃ’，Ｂｄ’）が１つのグループＧにグループ化される。図１において、１つのグループにグループ化された８個の信号ブロックペイロードがそれぞれＧ０〜Ｇ７として示されている。Ｇ３およびＧ４は、それぞれ制御ブロックペイロードＢｃ’である。

更に、本実施形態によれば、グループＧ内の信号ブロックペイロードに対する処理が行われてスーパーブロックＳが出力される。スーパーブロックＳは、例えば、伝送フレームＦのペイロードに格納されて伝送される。図１において、Ｇ’は、グループＧからスーパーブロックＳが出力さる過程におけるグループの状態を示している。また、図１において、制御ブロックペイロードＢｃ’を含むスーパーブロックをスーパーブロックＳｃとして示し、制御ブロックペイロードＢｃ’を含まない（データブロックペイロードＢｄ’のみで構成された）スーパーブロックをスーパーブロックＳｄとして示している。

また、本実施形態によれば、生成されたスーパーブロックあるいはスーパーブロックの列についての誤り訂正符号ｆｅｃが生成され、誤り訂正符号ｆｅｃが付加されたスーパーブロックＳ＋を出力するようにすることもできる。スーパーブロックＳ＋は、例えば、伝送フレームＦのペイロードに格納されて伝送される。

以下の説明では必要に応じて、EthernetのＭＡＣ（10Gb/s）信号を６４Ｂ／６６Ｂブロック符号化したものを信号ブロックＢの一例とし、またＯＤＵｋ／ＯＰＵｋ（ｋ＝１，２，３）フレームを伝送フレームＦの一例として用いる。ここで、６４Ｂ／６６Ｂブロックのデータブロックが信号ブロックＢｄに対応し、制御ブロックが信号ブロックＢｃに対応する。また、信号ブロックヘッダ（Ｂｃｈ，Ｂｄｈ）は、例えば、非特許文献１のFigure 49-7に示されたSyncコードに対応する。信号ブロックＢｄのデータブロックペイロードＢｄ’内のＢｄ０〜７はそれぞれ８ｂｉｔのＭＡＣフレームデータに対応する。制御ブロックペイロードＢｃ’内のＢｃ０はブロックタイプであり、非特許文献１のFigure 49-7に示されたBlock Type Fieldに対応する。制御ブロックペイロードＢｃ’内のＢｃ１はＸＧＭＩＩ制御コードに対応する。ＯＤＵｋ／ＯＰＵｋフレームＦは、４２バイト（ＯＤＵｋヘッダ＝３４バイト、ＯＰＵｋのヘッダ＝８バイト）のヘッダＦｈと１５２３２バイトのペイロードＦｐからなる伝送フレームである。また、本実施形態では、理解を容易にするために、具体的にビット数やデータ書き込み位置、信号の種類、ビットレート、フレーム等を明示しているが、この限りではない。

図１および２を参照して、本発明の信号ブロック列処理方法に係る実施形態を説明する。

図２は、本実施形態の信号ブロック列処理方法のフローの概要を示す図である。本実施形態の信号ブロック列処理方法は、光信号送信装置が図１４などに示すような10G Ethernet装置Ｅ１−４から６４Ｂ／６６Ｂブロック（または６４Ｂ／６６Ｂの列）Ｂを受信する［図２：ＳＴ１−１］ことから始まる。受信した６４Ｂ／６６ＢブロックＢは、レジスタ等のメモリに格納される。

次いで、ＳＴ１−１において受信した６４Ｂ／６６ＢブロックＢからヘッダＢｄｈ（又はＢｃｈ）を抽出・削減し、信号ブロックペイロード（Ｂｄ’，Ｂｃ’）を生成する［図２：ＳＴ１−２］。

生成された信号ブロックペイロード（Ｂｄ’，Ｂｃ’）を８個単位［図２：ＳＴ１−３］でグループ化して１つのグループＧを生成する［図２：ＳＴ１−４］。１つのグループＧにグループ化される予め定められた数（ここでは、８個）の信号ブロックペイロードは、受信側に既知の規則に基づいて選択される。例えば、８個の６４Ｂ／６６ＢブロックＢを受信した順番（メモリへ書き込んだ順番）に従って選択し、その順番を保持した状態で並べて１つのグループＧにグループ化する。あるいは、８個の６４Ｂ／６６ＢブロックＢを受信した順番（メモリへ書き込んだ順番）とは異なる順番で選択し、選択した順番を保持した状態で並べて１つのグループＧにグループ化してもよい。図１において、Ｇ：Ｇ０〜７はデータブロックペイロードＢｄ’または制御ブロックペイロードＢｃ’である。図１のグループＧは制御ブロックペイロードＢｃ’が含まれる場合を示している（Ｇ３、Ｇ４が制御ブロックペイロードＢｃ’である。）。生成された信号ブロックペイロード（Ｂｄ’，Ｂｃ’）が８個より少ない場合は、ＳＴ１−１〜ＳＴ１−２を繰り返す。

生成したグループＧに制御ブロックペイロードＢｃ’が含まれるか否かを判定し［図２：ＳＴ１−５］、生成したグループＧに制御ブロックペイロードＢｃ’が含まれると判定した場合には、制御ブロックペイロードＢｃ’（Ｇ３、Ｇ４）に対してグループＧ内の制御ブロックペイロードＢｃ’の位置を識別するための位置識別情報（６６Ｂブロック並び順情報）を与える［図２：ＳＴ１−６］。ヘッダＢｃｈおよび／または制御ブロックペイロードＢｃ’内のブロックタイプＢｃ０を参照することで、生成したグループＧに制御ブロックペイロードＢｃ’が含まれるか否かの判定することができる。図１において、グループＧ内の制御ブロックペイロードＢｃ’の位置を識別するための位置識別情報が与えたれた信号ブロックペイロードをＧ３’，Ｇ４’で示し、これらを含むグループをＧ’で示している。

次いで、グループＧ内におけるデータブロックペイロードＢｄ’および制御ブロックペイロードＢｃ’の再配置の位置を規定する受信側に既知の規則（本明細書において、信号ブロックペイロード再配置規則という。）に従って、Ｇ３’とＧ４’をそれぞれスーパーブロックＳｃのペイロード内の位置Ｓｐｃ３とＳｐｃ４に配置する［図２：ＳＴ１−７］。引き続き、データブロックペイロードＢｄ’（Ｇ０〜２、５〜７）をそれぞれＳｐｃ０〜２、５〜７に配置する［図２：ＳＴ１−８ｃ］。

一方、ＳＴ１−５において制御ブロックペイロードＢｃ’が含まれないと判定した場合、グループＧ内におけるデータブロックペイロードＢｄ’の再配置の位置を規定する受信側に既知の規則（本明細書において、データブロックペイロード再配置規則という。）に従ってデータブロックペイロードＢｄ’をスーパーブロックのペイロードＳｄ内の位置Ｓｐｄ０〜７にそれぞれ配置する［図２：ＳＴ１−８ｄ］。

ここで、Ｓｐｃ０〜７（Ｓｐｄ０〜７）に信号ブロックペイロード（Ｂｃ’，Ｂｄ’）が配置された後、これらに対して受信側に既知のスクランブル処理を行いビット極性の平準化を行う場合がある［図２：ＳＴ１−９ｃまたはＳＴ１−９ｄ］。

次いで、グループＧがデータブロックペイロードＢｄ’と制御ブロックペイロードＢｃ’を含んで構成されている場合には、スーパーブロックのペイロード（Ｓｐｃ０〜７）にヘッダＳｈｃ（１ビット：１）を加えてスーパーブロックＳｃを生成する［図２：ＳＴ１−１０ｃ］。一方、グループＧがデータブロックペイロードＢｄ’のみで構成されている場合には、ペイロード（Ｓｐｄ０〜７）にヘッダＳｈｄ（１ビット：０）を加えてスーパーブロックＳｄを生成する［図２：ＳＴ１−１０ｄ］。これにより、受信側におけるスーパーブロックからの制御ブロックペイロードＢｃ’の抽出が容易になる。生成されたスーパーブロックＳ（Ｓｃ、Ｓｄ）は、次の処理へ送出される［図２：ＳＴ１−１１］。

次に、図３を参照して、制御ブロックペイロードＢｃ’に対して位置識別情報を与える方法［図２：ＳＴ１−６］を説明する。図３は、制御ブロックペイロードの処理の過程の概要を示す図である。図３において、グループＧおよびＧ’は、図１におけるグループＧおよびＧ’に対応している。

グループＧからＧ３およびＧ４の各々についての位置識別情報を生成する。位置識別情報は、信号ブロックペイロード（Ｂｄ’，Ｂｃ’）を生成するステップ［図２：ＳＴ１−２］と関連づけて生成することができる制御ブロックペイロードＢｃ’の生成順位の情報とすることができる。あるいは、位置識別情報は、グループＧを生成するステップ［図２：ＳＴ１−４］または生成したグループＧに制御ブロックペイロードＢｃ’が含まれるか否かを判定するステップ［図２：ＳＴ１−５］と関連づけて生成することができるグループＧ内における制御ブロックペイロードＢｃ’の位置または並び順の情報とすることができる。

Ｇ３およびＧ４についての位置識別情報は、それぞれＢｃ’に含まれた制御コードのブロックタイプＢｃ０を変更することにより、格納することができる。図３において、位置情報を格納したＧ３およびＧ４のブロックタイプをそれぞれＢｃ０＋＿０およびＢｃ０＋＿１として示している。Ｇ３およびＧ４についての位置識別情報は、それぞれＢｃ０＋＿０およびＢｃ０＋＿１（例えば、８ビット）のうちのｐｈ０およびｐｈ１（４ビット）として格納される。ここで、ｐｈ０のｐｏｓ０（３ビット）はグループＧの並び順（Ｇ３の位置）を示し、ｎｘ０（１ビット：１）には引き続き制御ブロックペイロードＢｃ’がＳｐｃ１に配置されていることを示す。同様に、ｐｈ１のｐｏｓ１（３ビット）はグループＧの並び順（Ｇ４の位置）を示し、ｎｘ１（１ビット：０）には引き続きデータブロックペイロードＢｄ’がＳｐｃ２に配置されることを示す。本実施形態では、ブロックタイプＢｃ０は、８ｂｉｔで、ｐｈ０（ｐｈ１）の４ｂｉｔ以外の４ｂｉｔを用いて制御ブロックペイロードＢｃ’に格納された制御コードＢｃ１の１５種類のタイプを示すことができる。

次に、図４Ａ乃至４Ｂを参照して信号ブロックペイロード再配置規則の例を説明する。図４Ａは、グループＧに制御ブロックペイロードＢｃ’が含まれる場合に制御ブロックペイロードＢｃ’（スーパーブロックの位置Ｇ３’とＧ４’に配置された信号ブロックペイロード）を必ず所定位置から連続して（Ｓｐｃ０，Ｓｐｃ１，・・・の順番で連続して）配置するように規定している場合の信号ブロックペイロードの再配置の概要を示す図である。

図４Ｂは、グループＧに制御ブロックペイロードＢｃ’が含まれる場合に制御ブロックペイロードＢｃ’（スーパーブロックの位置Ｇ３’とＧ４’に配置された信号ブロックペイロード）を必ず一つ飛ばしに連続して（Ｓｐｃ０，Ｓｐｃ２，Ｓｐｃ４，Ｓｐｃ６，仮にグループＧに制御コードが５つ以上含まれる場合には、Ｓｐｃ６に続けてＳｐｃ１，Ｓｐｃ３，Ｓｐｃ５，Ｓｐｃ７の順に連続して）配置するように規定している場合の信号ブロックペイロードの再配置の概要を示す図である。

受信側におけるスーパーブロックからの制御ブロックペイロードＢｃ’の抽出を容易にする観点では、図４Ａに示す例がより好まし実施形態であるが、上記のように図４Ｂの例に従っても本発明は実施することができる。

更に、図５Ａ乃至５Ｃを参照して信号ブロックペイロード再配置規則の例を説明する。図５Ａは図４Ａに対応し、制御ブロックペイロードＢｃ’をＳｐｃ０，Ｓｐｃ１の順番で連続して再配置した後に、制御ブロックペイロードＢｃ’が存在しない位置（Ｓｐｃ２〜Ｓｐｃ７）にデータブロックペイロードＢｄ’の並び順を維持して（つまり、Ｇ０，Ｇ１，Ｇ５，Ｇ６，Ｇ７の並び順を保ったまま）再配置するように規定している場合の信号ブロックペイロードの再配置の概要を示す図である。

図５Ｂは図４Ｂに対応し、制御ブロックペイロードＢｃ’をＳｐｃ０，Ｓｐｃ２に一つ飛ばしに連続して再配置した後に、制御ブロックペイロードＢｃ’が存在しない位置（Ｓｐｃ１，Ｓｐｃ３〜Ｓｐｃ７）にデータブロックペイロードＢｄ’の並び順を維持して（つまり、Ｇ０，Ｇ１，Ｇ５，Ｇ６，Ｇ７の並び順を保ったまま）再配置するように規定している場合の信号ブロックペイロードの再配置の概要を示す図である。

図５Ｃは図４Ａに対応し、制御ブロックペイロードＢｃ’をＳｐｃ０，Ｓｐｃ１の順番で連続して再配置した後に、制御ブロックペイロードＢｃ’が存在しない位置（Ｓｐｃ２〜Ｓｐｃ７）にデータブロックペイロードＢｄ’の並び順を逆転して（つまり、Ｇ７，Ｇ６，Ｇ５，Ｇ１，Ｇ０の並び順で）再配置するように規定している場合の信号ブロックペイロードの再配置の概要を示す図である。

受信側におけるスーパーブロックからのデータブロックペイロードＢｄ’の抽出を容易にする観点では、図５Ａに示す例がより好まし実施形態であるが、上記のように図５Ｂおよび図５Ｃの例に従っても本発明は実施することができる。

次に、図６Ａ乃至６Ｃを参照してデータブロックペイロード再配置規則の例を説明する。図６Ａは、グループＧに制御ブロックペイロードＢｃ’が含まれない場合にデータブロックペイロードＢｄ’の並び順を維持して（つまり、Ｇ０，Ｇ１，Ｇ２，Ｇ３，Ｇ４，Ｇ５，Ｇ６，Ｇ７の並び順を保ったまま）、位置Ｓｐｄ０〜Ｓｐｄ７に再配置するように規定している場合のデータブロックペイロードの再配置の概要を示す図である。

図６Ｂは、データブロックペイロードＢｄ’の並び順を逆転して（つまり、Ｇ７，Ｇ６，Ｇ５，Ｇ４，Ｇ３，Ｇ２，Ｇ１，Ｇ０の並び順で）、Ｓｐｄ０〜Ｓｐｄ７に再配置するように規定している場合のデータブロックペイロードの再配置の概要を示す図である。

図６Ｃは、必ず所定位置から一つ飛ばしに連続して（つまり、Ｓｐｄ０，Ｓｐｄ２，Ｓｐｄ４，Ｓｐｄ６，Ｓｐｄ１，Ｓｐｄ３，Ｓｐｄ５，Ｓｐｄ７の順番で連続して）配置するように規定している場合のデータブロックペイロードの再配置の概要を示す図である。

受信側における信号ブロックの復元を容易にする観点では、図６Ａに示す例がより好まし実施形態であるが、上記のように図６Ｂおよび図Ｃの例に従っても本発明は実施することができる。

次に、図７および８を参照してスーパーブロックＳの出力について説明する。スーパーブロック（Ｓ）は、伝送フレームＦのペイロードにマッピングされた形態で出力されるようにすることができる。図７は、ＯＤＵｋ／ＯＰＵｋ（ｋ＝１，２，３）フレームに対する生成されたスーパーブロックＳのマッピングの概要を示す図である。図７において、本発明の実施形態に従ってＯＰＵｋフレームに格納され得る複数種類のスーパーブロックＳが示されている。また、図７に示す伝送フレームＦには、スーパーブロックＳを誤り訂正符号における情報ビットとして用いて生成された冗長ビットも示されている。図８は、スーパーブロックＳの出力のフローの概要を示す図である。

図８を参照すると、ＳＴ１−１１（図２）において出力されたスーパーブロックＳは、順次ＯＤＵｋ／ＯＰＵｋフレームのペイロードにマッピングされる［図８：ＳＴ１−１２］。

次いで、ＯＤＵｋ／ＯＰＵｋフレームのペイロードにマッピングされたスーパーブロックＳの内、最初にヘッダが現れるＳ１（ヘッダＳ１ｈ）の位置示すポインタｐを参照し、このポインタｐをＯＤＵｋ／ＯＰＵｋフレームのヘッダのReserve領域の特定の位置に格納する［図８：ＳＴ１−１３］。図７に示すように状況によっては複数のReserve領域を用いる。複数のスーパーブロック列Ｓが多重化されてＯＤＵｋ／ＯＰＵｋフレームのペイロードにマッピングされる場合などには、被多重化スーパーブロック列Ｓを識別できるポインタを生成し格納する。これにより、受信側におけるＯＤＵｋ／ＯＰＵｋフレームからのスーパーブロック列Ｓの抽出を用意にすることができる。

生成されたＯＤＵｋ／ＯＰＵｋフレームは次の処理機能へ送出される［図８：ＳＴ１−１４］。

次に、図９Ａ，９Ｂおよび１０を参照してスーパーブロック（列）についての誤り訂正符号ｆｅｃの付加を説明する。図９Ａは、スーパーブロックについての誤り訂正符号ｆｅｃの付加の概要を示す図である。図９Ｂは、スーパーブロックの列についての誤り訂正符号ｆｅｃの付加の概要を示す図である。図１０は、誤り訂正符号ｆｅｃの生成およびスーパーフレーム（列）Ｓ＋の生成のフローの概略を示す図である。

図１０を参照すると、ＳＴ１−１０ｃまたはＳＴ１−１０ｄ（図２）で生成されたスーパーブロックＳの１つまたは複数から誤り訂正符号ｆｅｃを生成する［図１０：ＳＴ１−１５］。

図９Ａに示すように、１つのスーパーブロックについて誤り訂正符号ｆｅｃを生成した場合、生成したｆｅｃをスーパーブロックＳに付与し、新たにスーパーブロックＳ＋を生成する［図１０：ＳＴ１−１６］。生成されたスーパーブロックＳ＋は次の処理へ送出される［図１０：ＳＴ１−１７］。ここで、６４Ｂ／６６Ｂブロックの数とスーパーブロックＳ＋内の信号ブロックペイロード（データブロックペイロードＢｄ’または制御ブロックペイロードＢｃ’）の数が同じであり、且つ両者の長さ（ビット数）が同じであれば、６４Ｂ／６６Ｂブロック列をそのまま伝送する場合と同じビットレート（クロック速度）でありながら誤り耐性が高い（冗長度が高い）伝送が可能となる。

また、図９Ｂに示すように、ｎ個のスーパーブロックＳ（Ｓ₀〜Ｓ_n-1）についての誤り訂正符号ｆｅｃを生成した場合、生成したｆｅｃを１つのスーパーブロックＳ_n+1に付与してＳ＋_n+1を生成する［図１０：ＳＴ１−１６］。生成されたスーパーブロックＳ＋は次の処理へ送出される［図１０：ＳＴ１−１７］。

また、複数のスーパーブロック列ＳまたはＳ＋を束ねたウルトラブロックを生成した後に、伝送フレームにマッピングするようにしてもよい。図１１は、ウルトラブロックＵの概要を示す図である。図１２は、ウルトラブロックＵの出力のフローの概要を示す図である。図１２を参照すると、受信側において、ＳＴ１−１０において出力されたｙ個のスーパーブロック（Ｓｄ，Ｓｃ）またはＳＴ１−１７において出力されたｙ個のスーパーブロックＳ＋を１つのグループＧＳｎにグループ化し［図１２：ＳＴ１−１８］、ウルトラブロックヘッダＵｈを付加してウルトラブロックＵｎを生成［図１２：ＳＴ１−２０］し、伝送フレームにマッピングして出力する［図１２：ＳＴ１−２１］。一実施形態では、受信側に既知のスクランブル処理によりグループＧＳｎのビット極性が平準化されたグループＧＳｓとし［図１２：ＳＴ１−１９］、ウルトラブロックヘッダＵｈを付加してウルトラブロックＵｓを生成し［図１２：ＳＴ１−２０］、伝送フレームにマッピングして出力する［図１２：ＳＴ１−２１］ようにしてもよい。ウルトラブロックヘッダＵｈは、例えば、受信側に対して同期情報を提供する２ビットのビット列とすることができる。

以上、送信側における信号ブロック列処理方法を説明したが、これを逆に辿ることで受信側において受信する伝送フレームＦから、信号ブロック列を復元することができる。

具体的には、受信側において、受信した伝送フレームＦのヘッダ（ヘッダの所定位置に格納されたポインタ）を参照し、ポインタに基づいて、最初のスーパーブロック（Ｓ）を抽出する。伝送フレームＦがウルトラブロックを格納している場合には、ウルトラブロックヘッダを抽出し、当該ウルトラブロックヘッダに続くウルトラブロックからスーパーブロックを抽出する。伝送フレームＦのペイロードに複数のスーパーブロックが格納されている場合には、続くスーパーブロックを抽出する。誤り訂正符号を使用する場合には、スーパーブロックに付与された当該スーパーブロック（列）についての誤り訂正符号に基づいてエラーチェックおよびエラー訂正を実行する。

更に、受信したスーパーブロックのスーパーブロックヘッダ（Ｓｈｃ，Ｓｈｄ）を参照（スーパーブロックのスーパーブロックペイロード内に制御ブロックペイロードＢｃ’が含まれるか否かを示す情報を参照）することにより、スーパーブロックのスーパーブロックペイロード内に制御ブロックペイロードＢｃ’が含まれるか否かが判定される。制御ブロックペイロードＢｃ’が含まれている場合に、制御ブロックペイロードに与えられた位置識別情報と既知の信号ブロックペイロード再配置規則とに従って、グループＧ内で信号ブロックペイロード（Ｂｃ’，Ｂｄ’）が再配置前の位置に戻される。また、制御ブロックペイロードから位置識別情報を取り除くあるいは既知の規則に従って制御ブロックペイロードの状態が送信側において位置識別情報を挿入する前の状態に戻される。スーパーブロックのスーパーブロックペイロード内に制御ブロックペイロードＢｃ’が含まれていない場合には、グループ（Ｇ）内における既知のデータブロックペイロード再配置規則に従って、グループ（Ｇ）内でデータブロックペイロードＢｄ’が再配置前の位置に戻される。また、既知の規則に従って、信号ブロックペイロードの並び順が、信号ブロックペイロードが１つのグループにグループ化される前の並び順に、並び替えられる。すなわち、信号ブロックペイロードが、送信側において６４Ｂ／６６ＢブロックＢを受信した順番（メモリへ書き込んだ順番）に並び替えられる。次いで、信号ブロックペイロードの各々に、当該信号ブロックペイロードが制御コードを格納した制御ブロックペイロードであるかデータを格納したデータブロックペイロードＢｄ’であるかを識別する情報を含む信号ブロックヘッダ（Ｂｃｈ，Ｂｄｈ）を付加して、信号ブロックの列を出力する。

次に、図１３を参照して上述したブロック信号処理方法を実施する信号処理装置、これを内蔵した光信号送信装置および光信号受信装置を説明する。図１３は、本発明の一実施形態である光信号送信装置を、ＬＡＮとＷＡＮの境界に設置されるＬＡＮ−ＷＡＮエッジ装置Ｗとして示した図であり、その構成を示す図である。ＬＡＮ−ＷＡＮエッジ装置Ｗは、光ケーブルや電気ケーブルなどの信号線Ｌｅｗを介して10G Ethernet装置Ｅと接続されている。ここで、理解を容易にする目的で、10G Ethernet装置Ｅ内の構成については敢えて明記していない。同様に、ＬＡＮ−ＷＡＮエッジ装置Ｗについても、本発明に直接関係しない機能等については簡略化・省略してある。なお、ここでは、伝送フレームＦを光信号に変換して送信する光信号送信装置、および光信号に変換された伝送フレームＦを受信する光信号受信装置を説明するが、伝送フレームＦを電気信号で送受信する信号送受信装置として本発明を実施することもできることは言うまでもない。

ＬＡＮ−ＷＡＮエッジ装置Ｗは、10G Ethernet装置Ｅからの光／電気信号をＰＭＤ（Physical Medium Dependent)およびＰＭＡ（Physical Medium Attachment）部Ｗ１で受信・シリアルパラレル変換して６４Ｂ／６６Ｂブロック列をＬｗ１に出力する。また、Ｌｗ１からの６４Ｂ／６６Ｂブロック列をＰＭＤおよびＰＭＡ部Ｗ１でパラレルシリアル変換して信号線Ｌｅｗへ光／電気信号を出力する。

信号ブロック変換部Ｗ２は、受信した信号ブロックＢを記憶する信号ブロックメモリと、信号ブロックメモリに記憶された予め定められた数の信号ブロックＢの各々から信号ブロックヘッダ（Ｂｃｈ，Ｂｄｈ）を削除し、信号ブロックペイロード（Ｂｃ’，Ｂｄ’）を１つのグループＧにグループ化し、グループＧ内に制御ブロックペイロードＢｃ’が含まれるか否かを判定し、グループＧ内に制御ブロックペイロードＢｃ’が含まれる場合に、グループＧ内における制御ブロックペイロードＢｃ’の位置を識別するための位置識別情報を当該制御ブロックペイロードＢｃ’に与え、グループＧ内における制御ブロックペイロードＢｃ’およびデータブロックペイロードＢｄ’の再配置の位置を規定する受信側に既知の信号ブロックペイロード再配置規則に従って、グループＧ内で信号ブロックペイロード（Ｂｃ’，Ｂｄ’）を再配置し、グループＧ内に前記制御ブロックペイロードＢｃ’が含まれない場合に、グループＧ内におけるデータブロックペイロードＢｄ’の再配置の位置を規定する受信側に既知のデータブロックペイロード再配置規則に従って、グループＧ内でデータブロックペイロードＢｄ’を再配置するように構成された再配置部と、信号ブロックペイロード（Ｂｃ’，Ｂｄ’）が再配置されたグループを格納するスーパーブロックペイロード（Ｓｃ，Ｓｄ）、および当該スーパーブロックペイロードに制御ブロックペイロードＢｃ’が含まれるか否かを示す情報を格納するスーパーブロックヘッダ（Ｓｈｃ，Ｓｈｄ）からなるスーパーブロックＳを出力するスーパーブロック出力部とから構成することができる。再配置部およびスーパーブロック出力部は１つまたは複数のプロセッサで実現することができ、論理的または物理的に統合・分離して構成することができる。

また、信号ブロック変換部Ｗ２に、スーパーブロック（列）Ｓについての誤り訂正符合を生成し付加する機能を備えることもできる。

フレーム化部Ｗ３は、スーパーブロック出力部から出力されるスーパーブロック（列）ＳまたはスーパーブロックＳ＋を、ＯＰＵ２／ＯＤＵ２／ＯＴＵ２などの伝送フレームＦにフレーム化し、フレーム化した信号を信号線Ｌｗ３へ出力する。なお、図１３においてＯＰＵ２’／ＯＤＵ２’／ＯＴＵ２’は、ＯＰＵ２／ＯＤＵ２／ＯＴＵ２を僅かに上回るクロックで、かつ従来例に示したDirect mappingで用いるクロックを下回るクロックを使用する場合もあることを示している。

光信号出力部Ｗ４は、ＰＭＤにより信号先Ｌｗ３から入力された伝送フレームＦをパレレルシリアル変換し光信号に変換して、他ＷＡＮ装置に向けて出力する。

本発明に係る光信号受信装置は、上記の光信号送信装置における各部の信号入出力を逆にすることで実現することができる。

さらに、図１４を参照して、本発明に係る光信号送信装置および光信号受信装置の別の実施形態を説明する。

図１４は、４台の10G Ethernet装置Ｅ１−４とＬＡＮ−ＷＡＮエッジ装置Ｗとが光／電気ケーブルＬｅｗ１−４で接続されている場合を示している。ここで、理解を容易にする目的で、10G Ethernet装置Ｅ１−４内の構成については敢えて明記していない。同様に、ＬＡＮ−ＷＡＮエッジ装置Ｗについても、本発明に直接関係しない機能等については簡略化・省略してある。

図１３に示したＬＡＮ−ＷＡＮエッジ装置Ｗと同様に、ＬＡＮ−ＷＡＮエッジ装置Ｗは、10G Ethernet装置Ｅ１−４からの各光／電気信号をそれぞれＰＭＤ（Physical Medium Dependent)とＰＭＡ（Physical Medium Attachment）Ｗ１１−１４で受信・シリアルパラレル変換して６４Ｂ／６６Ｂブロック列を信号線Ｌｗ１−４に出力する。

信号ブロック変換部Ｗ２１−２４は、それぞれＬｗ１−４から入力された６４Ｂ／６６Ｂブロック列を処理してスーパーブロック（列）ＳまたはＳ＋を信号線Ｌｗ２１−２４へ出力する。

多重化部Ｗ５は、Ｌｗ２１−２４を介してスーパーブロック（列）ＳまたはＳ＋を受信し、多重化ビット列を生成し信号線Ｌｗ３’へ出力する。

フレーム化部Ｗ３’は、スーパーブロック（列）ＳまたはＳ＋を多重した多重化ビット列を、ＯＰＵ３／ＯＤＵ３／ＯＴＵ３などの伝送フレームＦにフレーム化し、フレーム化した信号を信号線Ｌｗ４’へ出力する。

光信号出力部Ｗ４’は、ＰＭＤにより信号先Ｌｗ４’から入力された伝送フレームＦをパレレルシリアル変換し光信号に変換して、他ＷＡＮ装置に向けて出力する。

＜第２の実施の形態＞
上記の通り本発明によれば、信号ブロックペイロードと信号ブロックヘッダとからなる信号ブロックの列が入力され、入力された信号ブロックの列が処理されて、スーパーブロックが出力される。一連の処理において、信号ブロックヘッダおよびクロック調整用のキャラクタのみからなる信号ブロックペイロードの一部または全部が削除され、スーパーブロックを伝送するためのビットレートが抑圧される。また、本発明によれば、入力されたスーパーブロックが処理されて、当該スーパーブロックの基となった信号ブロックが出力（復元）される。

以下、図面を参照して、本発明の第２の実施形態について説明する。
図１５は、信号ブロックの処理の過程の概要を示す図である。図１５において、入力された信号ブロックの列をＢで示している。データを格納している信号ブロックペイロードをＢｄ’で示し、制御コードを格納している信号ブロックペイロードをＢｃ’とで示している。また、データブロックペイロードＢｄ’の信号ブロックヘッダをＢｄｈで示し、制御ブロックペイロードＢｃ’の信号ブロックヘッダをＢｃｈで示している。さらに、データブロックペイロードＢｄ’と信号ブロックヘッダＢｄｈからなる信号ブロックをＢｄで示し、制御ブロックペイロードＢｃ’の信号ブロックヘッダＢｃｈからなる信号ブロックをＢｃで示している。信号ブロックヘッダ（Ｂｃｈ，Ｂｄｈ）は、信号ブロックペイロードが制御ブロックペイロードＢｃ’であるかデータブロックペイロードＢｄ’であるかを識別する情報を含む。制御ブロックペイロードＢｃ’には、そこに格納された制御コードＢｃ１の種別を識別するための情報Ｂｃ０が格納されている。信号ブロックＢｃ＿１は、制御ブロックペイロードＢｃ’にクロック調整用のキャラクタのみを格納した信号ブロックを示している。

本実施形態によれば、入力された信号ブロックの列Ｂからクロック調整用のキャラクタのみからなる信号ブロックペイロードＢｃ’を含む信号ブロック（Ｂｃ＿１）が削除される。次いで、削除された信号ブロックを除く信号ブロックの列Ｂ’の各々から信号ブロックヘッダ（Ｂｃｈ，Ｂｄｈ）が削除され、予め定められた数の信号ブロックペイロード（Ｂｃ’，Ｂｄ’）が１つのグループＧにグループ化される。図１５において、１つのグループにグループ化された８個の信号ブロックペイロードがそれぞれＧ０〜Ｇ７として示されている。Ｇ３およびＧ４は、それぞれ制御ブロックペイロードＢｃ’である。

更に、本実施形態によれば、グループＧ内の信号ブロックペイロードに対する処理（制御ブロックペイロードへの位置識別情報の付与、信号ブロックペイロードの再配置）が行われてスーパーブロックＳが出力される。スーパーブロックＳは、例えば、伝送フレームＦのペイロードに格納されて伝送されるか、あるいは、さらに複数のスーパーブロックＳからなるグループＧＳにグループ化され、グループＧＳに同期ヘッダが与えられたウルトラブロックＵの形態で伝送フレームＦにマッピングされて伝送される。

また、本実施形態によれば、生成されたスーパーブロックあるいはスーパーブロックの列についての誤り訂正符号ｆｅｃが生成され、誤り訂正符号ｆｅｃが付加されたスーパーブロックＳ＋を出力するようにすることもできる。スーパーブロックＳ＋は、スーパーブロックＳと同様に、伝送フレームＦのペイロードに格納されて伝送される。

上記第１の実施形態と同様に、以下の説明では必要に応じて、EthernetのＭＡＣ（10Gb/s）信号を６４Ｂ／６６Ｂブロック符号化したものを信号ブロックＢの一例とし、またＯＤＵｋ／ＯＰＵｋ（ｋ＝１，２，３）フレームを伝送フレームＦの一例として用いる。ここで、クロック調整用キャラクタのみからなる６４Ｂ／６６Ｂブロックは、非特許文献１のFigure 49-7に示されたBlock Type Fieldの値が０ｘ１ｅであるブロックである。

図１５および１６を参照して、本発明の信号ブロック列処理方法に係る実施形態を説明する。

図１６は、本実施形態の信号ブロック列処理方法のフローの概要を示す図である。本実施形態の信号ブロック列処理方法は、信号送信装置に含まれた信号処理装置が10G Ethernet装置Ｅからの６４Ｂ／６６Ｂブロックの列Ｂを受信する［図１６：ＳＴ２−１］ことから始まる。受信した６４Ｂ／６６Ｂブロックの列Ｂは、レジスタ等のメモリに格納される。

次いで、ＳＴ２−１において受信した６４Ｂ／６６Ｂブロックの列Ｂ内の各６４Ｂ／６６Ｂブロックについて、ブロックタイプを参照することにより、クロック調整用キャラクタのみからなる６４Ｂ／６６Ｂブロック（本明細書において、Ｂｃｃで示す。）であるか否かを判定し［図１６：ＳＴ２−２］、Ｂｃｃである場合には、当該６４Ｂ／６６Ｂブロックを削除する［図１６：ＳＴ２−３］。６４Ｂ／６６ＢブロックがＢｃｃではない場合には、信号ブロックヘッダ（Ｂｃｈ，Ｂｄｈ）を削除して、信号ブロックペイロード（Ｂｄ’，Ｂｃ’）を生成する［図１６：ＳＴ２−４］。

次いで、ＳＴ２−４において生成された信号ブロックペイロード（Ｂｄ’，Ｂｃ’）を８個毎にグループ化してグループＧを生成する［図１６：ＳＴ２−６］。生成された信号ブロックペイロード（Ｂｄ’，Ｂｃ’）が８個より少ない場合は、ＳＴ２−１〜ＳＴ２−３を繰り返す。図１５において、グループＧ内のＧ０〜２および５〜７はデータブロックペイロードＢｄ’であり、Ｇ３〜４は制御ブロックペイロードＢｃ’である。

次いで、生成したグループＧに制御ブロックペイロードＢｃ’が含まれるか否かを判定し［図１６：ＳＴ２−７］、生成したグループＧに制御ブロックペイロードＢｃ’が含まれると判定した場合には、制御ブロックペイロードＢｃ’（Ｇ３、Ｇ４）に対して、グループＧにグループ化される前の信号ブロックの列Ｂにおける制御ブロックペイロードの位置を識別するための位置識別情報（本明細書において、再配置情報ともいう。）を与える［図１６：ＳＴ２−８］。ヘッダＢｃｈおよび／または制御ブロックペイロードＢｃ’内のブロックタイプＢｃ０を参照することで、生成したグループＧに制御ブロックペイロードＢｃ’が含まれるか否かの判定することができる。

次いで、グループＧ内におけるデータブロックペイロードＢｄ’および制御ブロックペイロードＢｃ’の再配置の位置を規定する受信側に既知の規則（本明細書において、信号ブロックペイロード再配置規則という。）に従って、Ｇ３とＧ４をそれぞれスーパーブロックＳのペイロード内の位置Ｓｐｃ０とＳｐｃ１に配置する［図１６：ＳＴ２−９］。引き続き、データブロックペイロードＢｄ’（Ｇ０〜２、５〜７）をそれぞれＳｐｃ２〜７に配置する［図１６：ＳＴ２−１０ｃ］。

一方、ＳＴ２−７において制御ブロックペイロードＢｃ’が含まれないと判定した場合、グループＧ内におけるデータブロックペイロードＢｄ’の再配置の位置を規定する受信側に既知の規則（本明細書において、データブロックペイロード再配置規則という。）に従ってデータブロックペイロードＢｄ’をスーパーブロックのペイロードＳ内の位置Ｓｐｄ０〜７にそれぞれ配置する［図１６：ＳＴ２−１０ｄ］。

ここで、Ｓｐｃ０〜７（Ｓｐｄ０〜７）に信号ブロックペイロード（Ｂｃ’，Ｂｄ’）が配置された後、これらに対して受信側に既知のスクランブル処理を行いビット極性の平準化を行う場合がある［図１６：ＳＴ２−１１ｃまたはＳＴ２−１１ｄ］。

次いで、グループＧがデータブロックペイロードＢｄ’と制御ブロックペイロードＢｃ’を含んで構成されている場合には、スーパーブロックのペイロード（Ｓｐｃ０〜７）にヘッダＳｈｃ（１ビット：１）を加えてスーパーブロックＳｃを生成する［図１６：ＳＴ２−１２ｃ］。一方、グループＧがデータブロックペイロードＢｄ’のみで構成されている場合には、ペイロード（Ｓｐｄ０〜７）にヘッダＳｈｄ（１ビット：０）を加えてスーパーブロックＳｄを生成する［図１６：ＳＴ２−１２ｄ］。これにより、受信側におけるスーパーブロックからの制御ブロックペイロードＢｃ’の抽出が容易になる。生成されたスーパーブロックＳはそのまま出力することも、以下に説明するように処理することもできる。出力されたスーパーブロックＳは、順次ＯＤＵｋ／ＯＰＵｋフレームのペイロードにマッピングされる。

この場合、ＯＤＵｋ／ＯＰＵｋフレームのペイロードにマッピングされたスーパーブロックＳの内、最初にヘッダが現れるスーパーブロックＳの位置を示すポインタｐ（ＯＤＵｋ／ＯＰＵｋフレームにスーパーブロックＳ１〜Ｓ４がマッピングされる場合、スーパーブロックＳ１のヘッダ（Ｓ１ｈ）のポインタ）を参照し、このポインタｐをＯＤＵｋ／ＯＰＵｋフレームのヘッダの特定の位置に格納する。複数のスーパーブロック列Ｓが多重化されてＯＤＵｋ／ＯＰＵｋフレームのペイロードにマッピングされる場合などには、各多重化スーパーブロック列Ｓを識別できるポインタを生成し格納する。これにより、受信側におけるＯＤＵｋ／ＯＰＵｋフレームからのスーパーブロック列Ｓの抽出を容易にすることができる。

図１６に示すように、ＳＴ２−１２ｃまたはＳＴ２−１２ｄで生成されたスーパーブロックＳの１つまたは複数から誤り訂正符号ｆｅｃを生成することができる［図１６：ＳＴ２−１３］。

１つのスーパーブロックについて誤り訂正符号ｆｅｃを生成した場合、生成したｆｅｃをスーパーブロックＳに付与し、新たにスーパーブロックＳ＋を生成する［図１６：ＳＴ２−１４］。ここで、６４Ｂ／６６Ｂブロックの数とスーパーブロックＳ＋内の信号ブロックペイロード（データブロックペイロードＢｄ’または制御ブロックペイロードＢｃ’）の数が同じであり、且つ両者の長さ（ビット数）が同じであれば、６４Ｂ／６６Ｂブロック列をそのまま伝送する場合と同じビットレート（クロック速度）でありながら誤り耐性が高い（冗長度が高い）伝送が可能となる。

ｎ個のスーパーブロックＳ（Ｓ₀〜Ｓ_n-1）についての誤り訂正符号ｆｅｃを生成した場合、生成したｆｅｃを１つのスーパーブロックＳ_n+1に付与してＳ＋_n+1を生成する［図１６：ＳＴ２−１４］。

次いで、ＳＴ２−１２ｃまたはＳＴ２−１２ｄで生成された複数（例えば、４個）のスーパーブロックＳまたはＳＴ２−１４で生成された複数のスーパーブロックＳ＋の列を束ねたグループＧＳを生成する［図１６：ＳＴ２−１５］。グループＧＳに対して受信側に既知のスクランブル処理を行いビット極性の平準化を行う場合がある（本明細書において、スクランブル処理を行っていないグループＧＳをＧＳｎといい、スクランブル処理を行ったグループＧＳをＧＳｓという。）［図１６：ＳＴ２−１６］。

さらに、グループＧＳに、ウルトラブロックヘッダＵｈを付加してウルトラブロックＵを生成［図１６：ＳＴ２−１７］して、出力する［図１６：ＳＴ２−１８］。ウルトラブロックヘッダＵｈは、例えば、受信側に対して同期情報を提供する２ビットのビット列とすることができる。スーパーブロックＳと同様に、ウルトラブロックＵは、順次ＯＤＵｋ／ＯＰＵｋフレームのペイロードにマッピングされる。

本実施形態において、信号ブロックペイロード再配置規則は、グループＧに制御ブロックペイロードＢｃ’が含まれる場合に制御ブロックペイロードＢｃ’（スーパーブロックの位置Ｇ３とＧ４に配置された信号ブロックペイロード）を必ず所定位置から連続して（Ｓｐｃ０，Ｓｐｃ１，・・・の順番で連続して）再配置した後に、制御ブロックペイロードＢｃ’が存在しない位置にデータブロックペイロードＢｄ’の並び順を維持して（つまり、Ｇ０，Ｇ１，Ｇ２，Ｇ５，Ｇ６，Ｇ７の並び順を保ったまま）再配置するように規定している場合を例示している。受信側におけるスーパーブロックからの制御ブロックペイロードＢｃ’の抽出を容易にする観点では、この例がより好ましいが別の例に従っても本発明は実施することができる。

例えば、信号ブロックペイロード再配置規則は、制御ブロックペイロードＢｃ’（スーパーブロックの位置Ｇ３とＧ４に配置された信号ブロックペイロード）を必ず一つ飛ばしに連続して（Ｓｐｃ０，Ｓｐｃ２，Ｓｐｃ４，Ｓｐｃ６，仮にグループＧに制御コードが５つ以上含まれる場合には、Ｓｐｃ６に続けてＳｐｃ１，Ｓｐｃ３，Ｓｐｃ５，Ｓｐｃ７の順に連続して）再配置した後に、制御ブロックペイロードＢｃ’が存在しない位置にデータブロックペイロードＢｄ’の並び順を維持して（つまり、Ｇ０，Ｇ１，Ｇ２，Ｇ５，Ｇ６，Ｇ７の並び順を保ったまま）再配置するように規定してもよい。あるいは、信号ブロックペイロード再配置規則は、制御ブロックペイロードＢｃ’をＳｐｃ０，Ｓｐｃ１の順番で連続して再配置した後に、制御ブロックペイロードＢｃ’が存在しない位置（Ｓｐｃ２〜Ｓｐｃ７）にデータブロックペイロードＢｄ’の並び順を維持して（つまり、Ｇ０，Ｇ１，Ｇ２，Ｇ５，Ｇ６，Ｇ７の並び順を保ったまま）再配置するように規定してもよい。

他方、データブロックペイロード再配置規則の例は、グループＧに制御ブロックペイロードＢｃ’が含まれない場合にデータブロックペイロードＢｄ’の並び順を維持して（つまり、Ｇ０，Ｇ１，Ｇ２，Ｇ３，Ｇ４，Ｇ５，Ｇ６，Ｇ７の並び順を保ったまま）、位置Ｓｐｄ０〜Ｓｐｄ７に再配置するように規定することができる。受信側における信号ブロックの復元を容易にする観点では、この例がより好ましいが別の例に従っても本発明は実施することができる。

例えば、データブロックペイロード再配置規則は、データブロックペイロードＢｄ’の並び順を逆転して（つまり、Ｇ７，Ｇ６，Ｇ５，Ｇ４，Ｇ３，Ｇ２，Ｇ１，Ｇ０の並び順で）、Ｓｐｄ０〜Ｓｐｄ７に再配置するように規定してもよい。あるいは、必ず所定位置から一つ飛ばしに連続して（つまり、Ｓｐｄ０，Ｓｐｄ２，Ｓｐｄ４，Ｓｐｄ６，Ｓｐｄ１，Ｓｐｄ３，Ｓｐｄ５，Ｓｐｄ７の順番で連続して）配置するように規定してもよい。

以上、送信側における信号ブロック列処理方法を説明したが、これを逆に辿ることで受信側において受信する伝送フレームＦから、信号ブロックの列Ｂを復元することができる。

図１７乃至１９を参照して、受信側における信号ブロックの列Ｂの復元方法を説明する。図１７は、本実施形態の信号ブロック列処理方法のフローの概要を示す図である。

図１７を参照すると、伝送フレームＦがウルトラブロックを格納している場合には、ウルトラブロックヘッダを抽出し、該ウルトラブロックヘッダに続くウルトラブロックからスーパーブロックを抽出することから始まる［図１７：ＲＴ２−１］。伝送フレームＦがウルトラブロックを格納していない場合には、受信した伝送フレームＦのヘッダ（ヘッダの所定位置に格納されたポインタ）を参照し、ポインタに基づいて、最初のスーパーブロック（Ｓ）を抽出する。伝送フレームＦのペイロードに複数のスーパーブロックが格納されている場合には、続くスーパーブロックを抽出する。

次いで、送信側におけるウルトラブロックの生成手順とは逆の手順、すなわち、ＳＴ２−１６からＳＴ２−４までを遡り、クロック調整用キャラクタのみからなる６４Ｂ／６６ＢブロックＢｃｃが削除された６４Ｂ／６６Ｂブロックの列Ｂ’を復号する［図１７：ＲＴ２−２］。

誤り訂正符号を使用する場合には、スーパーブロックに付与された当該スーパーブロック（列）についての誤り訂正符号に基づいてエラーチェックおよびエラー訂正を実行する。

次いで、受信したスーパーブロックのスーパーブロックヘッダ（Ｓｈｃ，Ｓｈｄ）を参照（スーパーブロックのスーパーブロックペイロード内に制御ブロックペイロードＢｃ’が含まれるか否かを示す情報を参照）することにより、スーパーブロックのスーパーブロックペイロード内に制御ブロックペイロードＢｃ’が含まれるか否かを判定し、制御ブロックペイロードＢｃ’が含まれている場合に、制御ブロックペイロードに与えられた位置識別情報と既知の信号ブロックペイロード再配置規則とに従って、グループＧ内で信号ブロックペイロード（Ｂｃ’，Ｂｄ’）を再配置前の位置に戻す。また、制御ブロックペイロードから位置識別情報を取り除くあるいは既知の規則に従って制御ブロックペイロードの状態を送信側において位置識別情報を挿入する前の状態に戻す。スーパーブロックのスーパーブロックペイロード内に制御ブロックペイロードＢｃ’が含まれていない場合には、グループ（Ｇ）内における既知のデータブロックペイロード再配置規則に従って、グループ（Ｇ）内でデータブロックペイロードＢｄ’を再配置前の位置に戻す。また、既知の規則に従って、信号ブロックペイロードの並び順を、信号ブロックペイロードが１つのグループにグループ化される前の並び順に、並び替える。次いで、信号ブロックペイロードの各々に、当該信号ブロックペイロードが制御コードを格納した制御ブロックペイロードであるかデータを格納したデータブロックペイロードＢｄ’であるかを識別する情報を含む信号ブロックヘッダ（Ｂｃｈ，Ｂｄｈ）を付加する。これにより、６４Ｂ／６６ＢブロックＢｃｃが削除された６４Ｂ／６６Ｂブロックの列Ｂ’を復号する。

次いで、図１８に示すような６４Ｂ／６６Ｂブロックの列Ｂ’中の連続する２つの制御ブロックＢｃのブロックタイプ値を用いて、送信側で当該２つの制御ブロックＢｃの間からクロック調整用キャラクタのみからなる６４Ｂ／６６ＢブロックＢｃｃが削除されたかを判定する［図１７：ＲＴ２−３］。

図１９は、連続する２つの制御ブロックＢｃのブロックタイプ値の組み合わせ条件Ａの例を示す表である。ブロックタイプ値の組み合わせがパターン１〜１６のいずれかであれば、当該２つの制御ブロックＢｃの間にクロック調整用キャラクタのみからなる６４Ｂ／６６ＢブロックＢｃｃを挿入し［図１７：ＲＴ２−４］、送信側で入力された信号ブロックの列Ｂを復号し［図１７：ＲＴ２−５］、出力する［図１７：ＲＴ２−６］。

上記では、ブロックタイプを参照することにより、クロック調整用キャラクタのみからなる６４Ｂ／６６ＢブロックＢｃｃを削除する実施形態を説明したが、６４Ｂ／６６ＢブロックＢｃｃの一部を削除するようにすることができる。

図２０Ａ、２０Ｂおよび２１を参照して、６４Ｂ／６６ＢブロックＢｃｃの一部を削除する実施形態を説明する。

図２０Ａは、入力された信号ブロックの列Ｂ内の２つの信号ブロックＢｃの制御ブロックペイロードＢｃ’の制御コードを、パラレル共通インタフェースＸＧＭＩＩにおけるレーンおよびカラムの概念で示した図である。図２０Ｂは、制御ブロックペイロードＢｃ’の制御コードの一部（／Ｉ／）を削除して、１つの信号ブロックＢｃ％に再ブロック化する概要を示した図である。図２１は６４Ｂ／６６ＢブロックＢｃｃの一部を削除するフローの概要を示す図である。

光信号送信装置が10G Ethernet装置Ｅから６４Ｂ／６６Ｂブロックの列Ｂを受信する［図２１：ＳＴ２−１］ことから始まる。受信した６４Ｂ／６６Ｂブロックの列Ｂは、レジスタ等のメモリに格納される。

次いで、ＳＴ２−１において受信した６４Ｂ／６６Ｂブロックの列Ｂ内の各６４Ｂ／６６Ｂブロックについて、レーン／カラム化する[図２１：ＳＴ２−１α]。図２０Ａにおいて、４つのレーン（Ｌａｎｅ０〜３）に対して、カラムは直交する４バイトの組み（＃１〜４）で表現されている。

次いで、各カラムについて、クロック調整用キャラクタ（／Ｉ／）のみからなるカラムであるか否かを判定し［図２１：ＳＴ２−１β］、クロック調整用キャラクタ（／Ｉ／）のみからなるカラム（アイドルカラム）である場合には、当該カラム（図２０Ａのカラム＃２，３）を削除する［図２１：ＳＴ２−１γ］。

次いで、クロック調整用キャラクタのみからなるカラムを削除した後の残りのカラム（図２０Ｂのカラム＃１，４）を用いて新たな信号ブロックＢｃ％に再ブロック化して、これを含む６４Ｂ／６６Ｂブロックの列Ｂ’とする［図２１：ＳＴ２−１δ］。さらに、信号ブロックヘッダ（Ｂｃｈ，Ｂｄｈ）を削除して、信号ブロックペイロード（Ｂｄ’，Ｂｃ’）を生成する［図２１および図１６：ＳＴ２−４］。

図２０Ａおよび２０Ｂ並びに図２１の例では、２つの信号ブロックＢｃの制御コードをレーン／カラム化し、クロック調整用キャラクタ（／Ｉ／）のみからなるアイドルカラムを削除した後に１つの信号ブロックＢｃ％に再ブロック化する例を説明したが、図２２Ａ，２２Ｂおよび２２Ｃに示すように、１つまたは複数の信号ブロックＢ（Ｂｃ，Ｂｄ）をレーン／カラム化し、アイドルカラムを削除した後に１つまたは複数の信号ブロックＢ％（Ｂｃ％，Ｂｄ％）に再ブロック化することもできる。

図２２Ａは、信号ブロックＢｄ＿０〜Ｂｄ＿２，Ｂｃ＿０，Ｂｃ＿１，Ｂｄ＿３〜Ｂｄ＿６をレーン／カラム化し、Ｂｃ＿０およびＢｃ＿１に含まれるアイドルカラムのうちの一部（Ｂｃ＿１に含まれるアイドルカラム）を削除した状態を示す。また、図２２Ｂは、Ｂｃ＿１の残りの一部とＢｄ＿３の一部とを信号ブロックＢｃ％＿１３に再ブロック化し、Ｂｄ＿３の残りの一部とＢｄ＿４の一部とを信号ブロックＢｄ％＿３４に再ブロック化する例を示している。

次に、図２３Ａおよび２３Ｂ並びに図２４Ａおよび２４Ｂを参照して、送信側において６４Ｂ／６６ＢブロックＢｃｃの一部を削除した場合の受信側の復号について説明する。図２３Ａは、６４Ｂ／６６Ｂブロックの列Ｂ’内の６４Ｂ／６６ＢブロックＢｃ％の制御コードを、パラレル共通インタフェースＸＧＭＩＩにおけるレーンおよびカラムの概念で示した図である。図２３Ｂは、制御ブロックペイロードＢｃ％のカラムに（／Ｉ／）を挿入して、２つの信号ブロックＢｃに再ブロック化する概要を示した図である。図２４Ａは、信号ブロックペイロードＢｃから削除された一部を復号するフローの概要を示す図である。図２４Ｂは、送信側でクロック調整用キャラクタ（／Ｉ／）のみからなるカラム（アイドルカラム）が削除されたかを判定するための条件の概要を示す図である。

図２４Ａを参照すると、送信側におけるウルトラブロックの生成手順とは逆の手順を遡り、上記ＲＴ２−２（図１７）において復号された６４Ｂ／６６Ｂブロックの列Ｂ’を得ることから開始する。次いで、６４Ｂ／６６Ｂブロックの列Ｂ’内の各６４Ｂ／６６Ｂブロックについて、レーン／カラム化する［図２４Ａ：ＲＴ２−２α］。

次いで、連続するカラムの組み合わせを用いて、送信側でクロック調整用キャラクタ（／Ｉ／）のみからなるカラム（アイドルカラム）が削除されたかを判定する［図２４Ａ：ＲＴ２−２β］。図２４Ｂに示すように、連続するカラムにおいて、前のカラムに「終端キャラクタ／Ｔ／」が存在し、後ろのカラムに「スタートキャラクタ／Ｓ／」が存在する場合に、当該２つのカラムの間に、アイドルカラムを挿入する［図２４Ａ：ＴＲ２γ］。挿入するアイドルカラムの数は、例えば、終端キャラクタ／Ｔ／を含め、アイドルキャラクタ／Ｉ／が平均１２個となるように９から１５個の範囲で挿入するというような、一定の条件に基づいて決定することができる。

アイドルカラムを挿入した後、信号ブロックＢｃに再ブロック化し［図２４Ａ：ＲＴ２−２δ］、送信側で入力された信号ブロックの列Ｂが復号され出力される［図２４Ａおよび図１７：ＲＴ２−６］。図２３Ａおよび２３Ｂ並びに２４Ａおよび２４Ｂの例では、１つの信号ブロックＢｃ％の制御コードをレーン／カラム化し、アイドルカラムを挿入した後に２つの信号ブロックＢｃに再ブロック化する例を説明したが、１つまたは複数の信号ブロックＢ％（Ｂｃ％，Ｂｄ％））をレーン／カラム化し、アイドルカラムを挿入した後に１つまたは複数の信号ブロックＢ（Ｂｃ，Ｂｄ）に再ブロック化することもできる。

図２２Ｃは、受信側が、送信側において図２２Ｂに示すように再ブロック化された信号ブロックＢｃ％＿１３，Ｂｄ％＿３４，Ｂｄ％＿４５およびＢｄ％＿５６を含むブロック列を受信し、Ｂｃ％＿１３にアイドルカラムを挿入して信号ブロックＢの列を復元する場合を示している。

例えば、「スタートキャラクタ／Ｓ／」が存在するカラム（例えば、図２２Ｂの＃１０）を検出し、当該カラムより前のカラム（例えば、図２２Ｂの＃７，８）に含まれるアイドルキャラクタ／Ｉ／が所定数（例えば、平均値）となるような数のアイドルキャラクタを挿入するようにすることができる。これにより、信号ブロックＢ（例えば、Ｂｃ＿１，Ｂｄ＿３）に対応する制御ブロックペイロードを復元できる。また、残りのカラムを用いて、さらに信号ブロックＢ（例えば、Ｂｃ＿４〜Ｂｄ＿６）に対応する制御ブロックペイロードを復元することができる。

次に、図２５を参照して、制御ブロックペイロードＢｃ’に対して位置識別情報を与える方法［図１６：ＳＴ２−８］を説明する。図２５は、非特許文献１のFigure 49-7に規定されている１５種類（＃１〜１５）の制御ブロックフォーマット（Control Block Formats）およびこれを識別するブロックタイプ値（Block Type 1）と、本実施形態より、位置識別情報とともに制御ブロックペイロードに与えられる、特定のブロックタイプ間のハミング距離が最大化されるように符号化されたブロックタイプ値（Block Type 2）との関係を示す表である。

本実施形態において、Ｇ３およびＧ４についての位置識別情報は、それぞれＢｃ’に含まれた制御コードのブロックタイプＢｃ０を変更することにより、格納することができる。例えば、ブロックタイプＢｃ０が８ビットで構成されているとすると、位置識別情報は、そのうちのｐｈ０（４ビット）を使用して格納される。より詳細には、４ビットのうちの３ビットを使用してグループＧにグループ化される前の信号ブロックの列Ｂにおける制御ブロックペイロードの位置を識別するための情報を格納し、残りの１ビットを使用して後続の信号ブロックが制御ブロックペイロードＢｃ’であるか否かを示す情報を格納する。

ブロックタイプＢｃ０内の位置識別情報等を格納する４ビットを除いた残りの４ｂｉｔを用いて、制御ブロックペイロードＢｃ’に格納された制御コードＢｃ１の１５種類のタイプを示す情報を格納する。

ビット誤りによりEthernetフレームの終端位置が上位層（ＭＡＣ：Media Access Control層）に伝わらず、次のフレームとの判別ができずに両フレームが廃棄あるいは他のEthernet装置へ誤ったままフレームが転送される場合がある。これは、終端位置を示す制御キャラクタＴｊが含まれた制御ブロック（制御ブロックフォーマット＃８〜１５にしたがった制御ブロック）が、入れ替わる誤りによって生じる。

したがって、本実施形態では、１５種類の制御コードのタイプを示す８ビットのブロックタイプ値（Bock Type 1）を４ビットのブロックタイプ値（Bock Type 2）に符号化する際に、終端位置を示す制御キャラクタＴｊが含まれた制御ブロックについては、ハミング距離がすべて２以上となる４ビットの組み合わせ用いるように符号化する。これにより、４ビットのブロックタイプ値（Bock Type 2）に１ビットの誤りが生じたとしても、これらは終端位置を示す制御キャラクタＴｊが含まれた制御ブロック（図２５の＃８〜１５）以外の制御ブロックとして判断される（例えば、非特許文献６参照）。

次に、図２６を参照して、出力されたスーパーブロックＳ（Ｓ＋）の列あるいはウルトラブロックＵの列のＯＤＵｋ／ＯＰＵｋフレームへのマッピングを説明する。上記のように、出力されたスーパーブロックＳ（Ｓ＋）の列あるいはウルトラブロックＵの列を順次ＯＤＵｋ／ＯＰＵｋフレームのペイロードにマッピングすることができるが、ＯＤＵｋ／ＯＰＵｋフレームのヘッダ領域を含む受信側に既知の特定の領域にマッピングすることができる。図２６は、ＯＤＵｋ／ＯＰＵｋフレームにマッピングされる複数のウルトラブロックの内ｊ番目のウルトラブロックＵｊの一部がＯＤＵｋ／ＯＰＵｋフレームのヘッダ領域（Ｆｈ）にマッピングされ、他のウルトラブロックがＯＤＵｋ／ＯＰＵｋフレームのペイロード領域（Ｆｐ）にマッピングされた状態を示している。受信側においては、ＯＤＵｋ／ＯＰＵｋフレームの既知の特定の領域から複数のスーパーブロックＳ（Ｓ＋）の列あるいはウルトラブロックＵの列を順次抽出することができる。

なお、複数のスーパーブロックＳ（Ｓ＋）をグループＧＳにグループ化する際、同一のソース（Ethernet装置Ｅ）からの信号ブロックの列を処理して生成された複数のスーパーブロックＳ（Ｓ＋）を１つのグループＧＳにグループ化してもよく、あるいは、複数のソース（Ethernet装置）から入力された複数のスーパーブロックＳ（Ｓ＋）を１つのグループＧＳにグループ化してもよい。

次に、図２７および２８を参照して上述したブロック信号処理方法を実施する信号処理装置、これを内蔵した光信号送信装置および光信号受信装置を説明する。図２７および２８は、本発明の一実施形態である光信号送信装置を、ＬＡＮとＷＡＮの境界に設置されるＬＡＮ−ＷＡＮエッジ装置Ｗとして示した図であり、その構成を示す図である。ＬＡＮ−ＷＡＮエッジ装置Ｗは、光ケーブルや電気ケーブルなどの信号線Ｌｅｗ１−４を介して４台の10G Ethernet装置Ｅ１−４と接続されている。ここで、理解を容易にする目的で、10G Ethernet装置Ｅ内の構成については敢えて明記していない。同様に、ＬＡＮ−ＷＡＮエッジ装置Ｗについても、本発明に直接関係しない機能等については簡略化・省略してある。なお、ここでは、伝送フレームＦを光信号に変換して送信する光信号送信装置、および光信号に変換された伝送フレームＦを受信する光信号受信装置を説明するが、伝送フレームＦを電気信号で送受信する信号送受信装置として本発明を実施することもできることは言うまでもない。

ＬＡＮ−ＷＡＮエッジ装置Ｗは、10G Ethernet装置Ｅ１−４からの光／電気信号をＰＭＤ（Physical Medium Dependent)およびＰＭＡ（Physical Medium Attachment）部Ｗ１１−１４でそれぞれ受信・シリアルパラレル変換して６４Ｂ／６６Ｂブロック列をＬｗ１１−１４に出力する。また、Ｌｗ１１−１４からの６４Ｂ／６６Ｂブロック列をＰＭＤおよびＰＭＡ部Ｗ１１−１４でそれぞれパラレルシリアル変換して信号線Ｌｅｗ１−４へ光／電気信号を出力する。

図２７に示す光信号受信装置の信号ブロック変換部Ｗ２１−２４は、それぞれ異なるEthernet装置Ｅ１−４からの信号ブロックの列を処理してスーパーブロックＳを生成し、さらに１つのグループＧＳにグループ化してウルトラブロックＵを生成して出力する。信号ブロック変換部Ｗ２１−２４は、それぞれ受信した信号ブロックの列Ｂを記憶する信号ブロックメモリと、信号ブロックメモリに記憶された信号ブロックの列の各々から信号ブロックヘッダおよびクロック調整用のキャラクタのみからなる信号ブロックペイロードの一部または全部を削除し、予め定められた数の信号ブロックペイロード（Ｂｃ’，Ｂｄ’）を１つのグループＧにグループ化し、グループＧ内に制御ブロックペイロードＢｃ’が含まれるか否かを判定し、グループＧ内に制御ブロックペイロードＢｃ’が含まれる場合に、グループＧにグループ化される前の信号ブロックの列Ｂにおける制御ブロックペイロードの位置を識別するための位置識別情報（再配置情報）を与え、グループＧ内における制御ブロックペイロードＢｃ’およびデータブロックペイロードＢｄ’の再配置の位置を規定する受信側に既知の信号ブロックペイロード再配置規則に従って、グループＧ内で信号ブロックペイロード（Ｂｃ’，Ｂｄ’）を再配置し、グループＧ内に前記制御ブロックペイロードＢｃ’が含まれない場合に、グループＧ内におけるデータブロックペイロードＢｄ’の再配置の位置を規定する受信側に既知のデータブロックペイロード再配置規則に従って、グループＧ内でデータブロックペイロードＢｄ’を再配置するように構成された再配置部と、信号ブロックペイロード（Ｂｃ’，Ｂｄ’）が再配置されたグループを格納するスーパーブロックペイロード（Ｓｃ，Ｓｄ）、および当該スーパーブロックペイロードに制御ブロックペイロードＢｃ’が含まれるか否かを示す情報を格納するスーパーブロックヘッダ（Ｓｈｃ，Ｓｈｄ）からなるスーパーブロックＳを出力するスーパーブロック出力部と、スーパーブロック出力部から出力されたスーパーブロックＳの列をグループＧＳにグループ化しウルトラヘッダ（Ｕｈ）を付加したウルトラブロックＵの列を出力するウルトラブロック出力部とから構成することができる。再配置部、スーパーブロック出力部およびウルトラブロック出力部は１つまたは複数のプロセッサで実現することができ、論理的または物理的に統合・分離して構成することができる。スーパーブロック出力部は、制御ブロックペイロード内の受信側に既知の領域に位置識別情報を格納するとともに、制御ブロックペイロードのブロックタイプを識別するブロックタイプ値が特定のブロックタイプ間のハミング距離が最大化するように符号化されたブロック値を格納することができる。

また、信号ブロック変換部Ｗ２１−２４に、スーパーブロック（列）Ｓについての誤り訂正符合を生成し付加する機能を備えることもできる。

フレーム化部Ｗ３は、信号ブロック変換部Ｗ２１−２４の各スーパーブロック出力部から出力されたスーパーブロックＳの列あるいは各ウルトラブロック出力部から出力されるウルトラブロックＵの列を、ＯＰＵ３／ＯＤＵ３／ＯＴＵ３などの伝送フレームＦにフレーム化し、フレーム化した信号を信号線Ｌｗ３へ出力する。スーパーブロックＳの列あるいはウルトラブロックＵの列は、伝送フレームＦのペイロードおよびヘッダの受信側に既知の特定の領域にマッピングすることができる。

光信号出力部Ｗ４は、ＰＭＤにより信号先Ｌｗ３から入力された伝送フレームＦをパレレルシリアル変換し光信号に変換して、他ＷＡＮ装置に向けて光ファイバなどの信号線Ｌｗｗへ出力する。

他方、図２８に示す光信号受信装置の信号ブロック変換部Ｗ２’１−２’４は、それぞれ異なるEthernet装置Ｅ１−４からの信号ブロックの列を処理してスーパーブロックＳを生成して出力する。さらに別の信号ブロック変換部Ｗ２’は、信号ブロック変換部Ｗ２１−２４から出力されたスーパーブロックＳ（異なるEthernet装置Ｅ１−４からの信号ブロックペイロードを含むスーパーブロックＳ）を１つのグループＧＳにグループ化してウルトラブロックＵを生成して、Ｌｗ２”を介してフレーム化部Ｗ３へ出力する。

図２８に示す光信号受信装置のフレーム化部Ｗ３は、別の信号ブロック変換部Ｗ２’のウルトラブロック出力部から出力されるウルトラブロックＵの列を、ＯＰＵ３／ＯＤＵ３／ＯＴＵ３などの伝送フレームＦにフレーム化し、フレーム化した信号を信号線Ｌｗ３へ出力する。

図２８に示す光信号受信装置の光信号出力部Ｗ４は、ＰＭＤにより信号先Ｌｗ３から入力された伝送フレームＦをパレレルシリアル変換し光信号に変換して、他ＷＡＮ装置に向けて光ファイバなどの信号線Ｌｗｗへ出力する。

次に、図２９を参照して本発明の一実施形態に係る信号伝送システムを説明する。図２９に信号伝送システムは、図２７または２８を参照して説明した２つの信号送信装置がそれぞれＬＡＮ−ＷＡＮエッジ装置Ｗ＿１およびＷ＿２として用いられ、光ファイバなどの信号線Ｌｗｗで接続された構成である。図２９のEthernet装置Ｅ１−４およびＥ５−８は、図２７または２８のEthernet装置Ｅ１−４にそれぞれ対応する。

＜第３の実施の形態＞
上記の通り本発明によれば、受信側において、送信側において生成されたスーパーブロックを受信して、スーパーブロックペイロード内の制御ブロックペイロードに付与された位置識別情報のすべてについての重複有無の判定およびスーパーブロックペイロード内の制御ブロックペイロードに格納されたブロックタイプ値のすべてを用いた所定条件の判定によるエラー検出が行われる。これにより、エラーの伝搬が排除される。以下、図面を参照して、本発明の実施形態について説明する。

［実施形態３−１］
図３０乃至３４を参照して、送信側において信号ブロックの列から信号ブロックヘッダを削除し信号ブロックペイロードをグループ化して生成されたスーパーブロックから、受信側において信号ブロックを復元する実施形態を説明する。

（送信側の信号ブロックの処理）
図３０は、本実施形態の信号ブロックの処理の過程の概要を示す図である。上記第１および２の実施形態と同様に、図３０において、入力された信号ブロックの列をＢで示している。データを格納している信号ブロックペイロードをＢｄ’で示し、制御コードを格納している信号ブロックペイロードをＢｃ’とで示している。また、データブロックペイロードＢｄ’の信号ブロックヘッダをＢｄｈで示し、制御ブロックペイロードＢｃ’の信号ブロックヘッダをＢｃｈで示している。さらに、データブロックペイロードＢｄ’と信号ブロックヘッダＢｄｈからなる信号ブロックをＢｄで示し、制御ブロックペイロードＢｃ’の信号ブロックヘッダＢｃｈからなる信号ブロックをＢｃで示している。信号ブロックヘッダ（Ｂｃｈ，Ｂｄｈ）は、信号ブロックペイロードが制御ブロックペイロードＢｃ’であるかデータブロックペイロードＢｄ’であるかを識別する情報を含む。制御ブロックペイロードＢｃ’には、そこに格納された制御コードＢｃ１の種別を識別するための情報Ｂｃ０が格納されている。

本実施形態によれば、入力された信号ブロックの列Ｂの各々から信号ブロックヘッダ（Ｂｃｈ，Ｂｄｈ）が削除され、予め定められた数の信号ブロックペイロード（Ｂｃ’，Ｂｄ’）が１つのグループＧにグループ化される。図３０において、１つのグループにグループ化された８個の信号ブロックペイロードがそれぞれＧ０〜Ｇ７として示されている。Ｇ３およびＧ４は、それぞれ制御ブロックペイロードＢｃ’である。

上記第１および第２の実施形態と同様に、以下の説明では必要に応じて、EthernetのＭＡＣ（10Gb/s）信号を６４Ｂ／６６Ｂブロック符号化したものを信号ブロックＢの一例とし、またＯＤＵｋ／ＯＰＵｋ（ｋ＝１，２，３）フレームを伝送フレームＦの一例として用いる。

図３０および３１を参照して、本発明の信号ブロック列処理方法に係る実施形態を説明する。

図３１は、本実施形態の信号ブロック列処理方法のフローの概要を示す図である。本実施形態の信号ブロック列処理方法は、信号送信装置に含まれた信号処理装置が10G Ethernet装置Ｅからの６４Ｂ／６６Ｂブロックの列Ｂを受信する［図３１：ＳＴ３−１］ことから始まる。受信した６４Ｂ／６６Ｂブロックの列Ｂは、レジスタ等のメモリに格納される。

次いで、ＳＴ３−１において受信した６４Ｂ／６６Ｂブロックの列Ｂ内の各６４Ｂ／６６Ｂブロックについて信号ブロックヘッダ（Ｂｃｈ，Ｂｄｈ）を削除して、信号ブロックペイロード（Ｂｄ’，Ｂｃ’）を生成する［図３１：ＳＴ３−４］。

次いで、ＳＴ３−４において生成された信号ブロックペイロード（Ｂｄ’，Ｂｃ’）を８個毎にグループ化してグループＧを生成する［図３１：ＳＴ３−６］。生成された信号ブロックペイロード（Ｂｄ’，Ｂｃ’）が８個より少ない場合は、ＳＴ３−４を繰り返す。図３０において、グループＧ内のＧ０〜２および５〜７はデータブロックペイロードＢｄ’であり、Ｇ３〜４は制御ブロックペイロードＢｃ’である。

次いで、生成したグループＧに制御ブロックペイロードＢｃ’が含まれるか否かを判定し［図３１：ＳＴ３−７］、生成したグループＧに制御ブロックペイロードＢｃ’が含まれると判定した場合には、制御ブロックペイロードＢｃ’（Ｇ３、Ｇ４）に対して、グループＧにグループ化される前の信号ブロックの列Ｂにおける制御ブロックペイロードの位置を識別するための位置識別情報（本明細書において、再配置情報ともいう。）を与える［図３１：ＳＴ３−８］。ヘッダＢｃｈおよび／または制御ブロックペイロードＢｃ’内のブロックタイプＢｃ０を参照することで、生成したグループＧに制御ブロックペイロードＢｃ’が含まれるか否かの判定することができる。制御ブロックペイロードＢｃ’に対して位置識別情報を与える方法については、以下で説明する。

次いで、グループＧ内におけるデータブロックペイロードＢｄ’および制御ブロックペイロードＢｃ’の再配置の位置を規定する受信側に既知の規則（本明細書において、信号ブロックペイロード再配置規則という。）に従って、Ｇ３とＧ４をそれぞれスーパーブロックＳのペイロード内の位置Ｓｐｃ０とＳｐｃ１に配置する［図３１：ＳＴ３−９］。引き続き、データブロックペイロードＢｄ’（Ｇ０〜２、５〜７）をそれぞれＳｐｃ２〜７に配置する［図３１：ＳＴ３−１０ｃ］。

一方、ＳＴ３−７において制御ブロックペイロードＢｃ’が含まれないと判定した場合、グループＧ内におけるデータブロックペイロードＢｄ’の再配置の位置を規定する受信側に既知の規則（本明細書において、データブロックペイロード再配置規則という。）に従ってデータブロックペイロードＢｄ’をスーパーブロックのペイロードＳ内の位置Ｓｐｄ０〜７にそれぞれ配置する［図３１：ＳＴ３−１０ｄ］。

ここで、Ｓｐｃ０〜７（Ｓｐｄ０〜７）に信号ブロックペイロード（Ｂｃ’，Ｂｄ’）が配置された後、これらに対して受信側に既知のスクランブル処理を行いビット極性の平準化を行う場合がある［図３１：ＳＴ３−１１ｃまたはＳＴ３−１１ｄ］。

次いで、グループＧがデータブロックペイロードＢｄ’と制御ブロックペイロードＢｃ’を含んで構成されている場合には、スーパーブロックのペイロード（Ｓｐｃ０〜７）にヘッダＳｈｃ（１ビット：１）を加えてスーパーブロックＳｃを生成する［図３１：ＳＴ３−１２ｃ］。一方、グループＧがデータブロックペイロードＢｄ’のみで構成されている場合には、ペイロード（Ｓｐｄ０〜７）にヘッダＳｈｄ（１ビット：０）を加えてスーパーブロックＳｄを生成する［図３１：ＳＴ３−１２ｄ］。これにより、受信側におけるスーパーブロックからの制御ブロックペイロードＢｃ’の抽出が容易になる。生成されたスーパーブロックＳはそのまま出力することも、以下に説明するように処理することもできる。出力されたスーパーブロックＳは、順次ＯＤＵｋ／ＯＰＵｋフレームのペイロードにマッピングされる。

図３１に示すように、ＳＴ３−１２ｃまたはＳＴ３−１２ｄで生成されたスーパーブロックＳの１つまたは複数から誤り訂正符号ｆｅｃを生成することができる［図３１：ＳＴ３−１３］。

１つのスーパーブロックについて誤り訂正符号ｆｅｃを生成した場合、生成したｆｅｃをスーパーブロックＳに付与し、新たにスーパーブロックＳ＋を生成する［図３１：ＳＴ３−１４］。ここで、６４Ｂ／６６Ｂブロックの数とスーパーブロックＳ＋内の信号ブロックペイロード（データブロックペイロードＢｄ’または制御ブロックペイロードＢｃ’）の数が同じであり、且つ両者の長さ（ビット数）が同じであれば、６４Ｂ／６６Ｂブロック列をそのまま伝送する場合と同じビットレート（クロック速度）でありながら誤り耐性が高い（冗長度が高い）伝送が可能となる。

ｎ個のスーパーブロックＳ（Ｓ₀〜Ｓ_n-1）についての誤り訂正符号ｆｅｃを生成した場合、生成したｆｅｃを１つのスーパーブロックＳ_n+1に付与してＳ＋_n+1を生成する［図３１：ＳＴ３−１４］。

次いで、ＳＴ３−１２ｃまたはＳＴ３−１２ｄで生成された複数（例えば、４個）のスーパーブロックＳまたはＳＴ３−１４で生成された複数のスーパーブロックＳ＋の列を束ねたグループＧＳを生成する［図３１：ＳＴ３−１５］。グループＧＳに対して受信側に既知のスクランブル処理を行いビット極性の平準化を行う場合がある（本明細書において、スクランブル処理を行っていないグループＧＳをＧＳｎといい、スクランブル処理を行ったグループＧＳをＧＳｓという。）［図３１：ＳＴ３−１６］。

さらに、グループＧＳに、ウルトラブロックヘッダＵｈを付加してウルトラブロックＵを生成［図３１：ＳＴ３−１７］して、出力する［図３１：ＳＴ３−１８］。ウルトラブロックヘッダＵｈは、例えば、受信側に対して同期情報を提供する２ビットのビット列とすることができる。スーパーブロックＳと同様に、ウルトラブロックＵは、順次ＯＤＵｋ／ＯＰＵｋフレームのペイロードにマッピングされる。

なお、スクランブル処理については、（図３１：ＳＴ３−１１ｃ、ＳＴ３−１１ｄ、ＳＴ３−１６）、スーパーブロックを生成した（図３１：ＳＴ３−１２ｃ、ＳＴ３−１２ｄ）後および／またはウルトラブロックを生成した（図３１：ＳＴ３−１７）後に実施することもできる。この場合には、所定のヘッダをマスクしてペイロードのみをスクランブルする。

ここで、制御ブロックペイロードＢｃ’に対して位置識別情報を与える方法［図３１：ＳＴ３−８］を説明する。

図３０に示すように、Ｇ３およびＧ４についての位置識別情報は、それぞれＢｃ’に含まれた制御コードのブロックタイプＢｃ０を変更することにより、格納することができる。図３０において、位置情報を格納したＧ３およびＧ４のブロックタイプをそれぞれＢｃ０＋＿０およびＢｃ０＋＿１として示している。Ｇ３およびＧ４についての位置識別情報は、それぞれＢｃ０＋＿０およびＢｃ０＋＿１（例えば、８ビット）のうちのｐｈ０およびｐｈ１（４ビット）として格納される。ここで、ｐｈ０のｐｏｓ０（３ビット）はグループＧの並び順（Ｇ３の位置）を示し、ｎｘ０（１ビット：１）には引き続き制御ブロックペイロードＢｃ’がＳｐｃ１に配置されていることを示す。同様に、ｐｈ１のｐｏｓ１（３ビット）はグループＧの並び順（Ｇ４の位置）を示し、ｎｘ１（１ビット：０）には引き続きデータブロックペイロードＢｄ’がＳｐｃ２に配置されることを示す。本実施形態では、ブロックタイプＢｃ０は、８ｂｉｔで、ｐｈ０（ｐｈ１）の４ｂｉｔ以外の４ｂｉｔを用いて制御ブロックペイロードＢｃ’に格納された制御コードＢｃ１の１５種類のタイプを示すことができる。

特に、IEEE 802.3ae（非特許文献１）に規定されるEthernetの場合、信号ブロックの列は６４Ｂ／６６Ｂで符号化され、制御ブロックは１バイトのタイプフィールドでキャラクタ格納情報を提供している。また、１バイトのタイプフィールドで１５種のキャラクタ格納情報を表しているため、４ビットの冗長度を有する。

本実施形態におけるスーパーブロックへの変換過程における位置識別情報の生成過程において、６４Ｂ／６６Ｂで符号化された制御ブロックのタイプフィールド（Block Type Field）値８ビットを４ビットに再符号化し、また１ビットでスーパーブロックのペイロードに制御ブロックを再配置したときの後段ブロックが制御ブロックであることを示す継続ビットとし、３ビットで制御ブロックの再配置前の位置情報を示すこととしている。さらに、制御ブロックがスーパーブロックのペイロードに含まれるか否かを示すスーパーブロックヘッダは最低１ビット必要である。上記のことから、８個の６４Ｂ／６６Ｂブロックの列をグループ化した５１２ビットのスーパーブロックペイロードを含む５１２Ｂ／５１３Ｂで構成するスーパーブロックが最も高効率な符号変換則となる。また、スーパーブロックヘッダをスーパーブロックペイロードに制御ブロックペイロードが含まれるか否かを示す冗長度を与えた少なくとも２ビットの情報（例えば、０１と１０，００１と１００のようなハミング距離が最大となるような２つのビット列）とすること、すなわち８個の６４Ｂ／６６Ｂブロックの列をグループ化した５１２ビットのスーパーブロックペイロードを含む５１２Ｂ／５１４Ｂで構成するスーパーブロックとすることで、受信側において、自己同期によりスーパーブロックの抽出が可能となるとともにスーパーブロックヘッダのビット誤り検出耐性が向上する。また、スーパーブロックヘッダを冗長度を与えた情報とすることで、上記で説明したポインタｐをＯＤＵｋ／ＯＰＵｋフレームのヘッダの特定の位置に格納する処理は不要となる。

＜受信側の信号ブロックの処理＞
スーパーブロックペイロード内に前記制御ブロックペイロードが含まれている場合に、スーパーブロックペイロード内の位置識別情報およびブロックタイプ値のすべてを用いてエラーの有無を判定する。

図３２、３３および３４を参照して、受信側における信号ブロックの列Ｂの復元のための信号ブロック列処理方法を説明する。
図３２を参照すると、伝送フレームＦに格納されたウルトラブロックＵを抽出することから始まる［図３２：ＲＴ３−１］。

伝送フレームＦにおけるスーパーブロックの開始位置示すポインタを用いない場合や伝送フレームを用いずにスーパーブロックを送受信する場合にはスーパーブロックヘッダにより同期をとり、スーパーブロックの列を抽出する［図３２：ＲＴ３−ｅ２］。伝送フレームＦがポインタを格納している場合には、受信した伝送フレームＦのヘッダ（ヘッダの所定位置に格納されたポインタ）を参照し、ポインタに基づいて、スーパーブロックの列を抽出する［図３２：ＲＴ３−ｅ２］。

更に、送信側におけるウルトラブロックの生成手順とは逆の手順、すなわち、ＳＴ３−１６からＳＴ３−１２までを遡る。誤り訂正符号を使用する場合には、スーパーブロックに付与された当該スーパーブロック（列）についての誤り訂正符号に基づいてエラーチェックおよびエラー訂正を実行する。スクランブルされている場合には、デスクランブルも行う。

次いで、受信したスーパーブロックのスーパーブロックヘッダ（Ｓｈｃ，Ｓｈｄ）を参照（スーパーブロックのスーパーブロックペイロード内に制御ブロックペイロードＢｃ’が含まれるか否かを示す情報を参照）することにより、スーパーブロックのスーパーブロックペイロード内に制御ブロックペイロードＢｃ’が含まれるか否かを判定する［図３２：ＲＴ３−ｅ３］。

制御ブロックペイロードＢｃ’が含まれている場合には、制御ブロックを抽出し［図３２：ＲＴ３−ｅ４］、制御ブロックの位置識別情報から、再配置前の位置情報とブロックタイプ値を抽出する［図３２：ＲＴ３−ｅ５］。

次いで、抽出した再配置前の位置情報とブロックタイプ値を用いてエラー判定を行う［図３２：ＲＴ３−ｅ６］。エラー判定の処理については、図３３および３４を参照して後述する。エラー判定の結果、エラーが検出されなかった場合には、制御ブロックペイロードに与えられた位置識別情報と既知の信号ブロックペイロード再配置規則とに従って、グループＧ内で信号ブロックペイロード（Ｂｃ’，Ｂｄ’）をソートすなわち再配置前の位置に戻す［図３２：ＲＴ３−ｅ７］。

次いで、制御ブロックペイロードから位置識別情報を取り除くあるいは既知の規則に従って制御ブロックペイロードの状態を送信側において位置識別情報を挿入する前の状態に変換する［図３２：ＲＴ３−ｅ８］。

エラーが検出された場合には、スーパーブロックペイロード内の８個の信号ブロックペイロードのすべてをエラーが発生したことを示すコード（例えば、IEEE 802.3aeにおいて定義されているエラーキャラクター／Ｅ／）を格納したエラー制御ブロックペイロードに変換する［図３２：ＲＴ３−ｅ９］。

次いで、信号ブロックペイロードの各々に、当該信号ブロックペイロードが制御コードを格納した制御ブロックペイロードであるかデータを格納したデータブロックペイロードＢｄ’であるかを識別する情報を含む信号ブロックヘッダ（Ｂｃｈ，Ｂｄｈ）を付加することにより、６４Ｂ／６６Ｂブロックの列Ｂを復号し［図３２：ＲＴ３−５］、出力する［図３２：ＲＴ３−６］。

スーパーブロックペイロード内に制御ブロックペイロードＢｃ’が含まれていない場合［図３２：ＲＴ３−ｅ３］には、グループ（Ｇ）内における既知のデータブロックペイロード再配置規則に従って、グループ（Ｇ）内でデータブロックペイロードＢｄ’を再配置前の位置に戻し、信号ブロックヘッダＢｄｈを付加することにより、６４Ｂ／６６Ｂブロックの列Ｂを復号し［図３２：ＲＴ３−５］、出力する［図３２：ＲＴ３−６］。

図３３および３４を参照して、エラー判定処理について説明する。図３３は、本実施形態のエラー判定処理のフローの概要を示す図である。図３４は、エラー判定処理に用いるフラグの状態遷移の概要を説明する図である。

図３３を参照すると、まず第１のエラー判定処理として、スーパーブロック内に格納されたすべての制御ブロックの位置情報の競合を確認する［図３３：ＲＴ３−ｅ６０２］。より詳細には、制御ブロックペイロードＢｃ’の各々に与えられたグループＧ内における位置を識別するための位置識別情報ｐｏｓのすべてを抽出し、抽出した位置識別情報が重複するか否か（すなわち重複した位置に配置されていたと示された制御ブロックペイロードＢｃ’の有無）を判定する。位置識別情報が重複した場合には、フラグを０に設定し［図３３：ＲＴ３−ｅ６１４］、エラー有りを出力して［図３３：ＲＴ３−ｅ６１６］エラー判定を終了する。

位置識別情報が重複しない場合には、第２のエラー判定処理を行う。第２のエラー判定処理は、スーパーブロック内のすべての制御ブロックペイロードＢｃ’のブロックタイプ値を用い、ブロックタイプ値がブロックタイプ（制御コード）についての所定の条件を示すか否かを判定する。ここで、ブロックタイプについての所定の条件とは、制御コードキャラクタの出現順序が終端キャラクタ／Ｔ／、アイドルキャラクタ／Ｉ／、スタートキャラクタ／Ｓ／の順序に保持されているかを確認するものである。

スーパーブロック内には８個の信号ブロックペイロード（Ｂｄ’、Ｂｃ’）が格納されているので、最大で８個の制御ブロックペイロードＢｃ’のブロックタイプ値について順次条件判定を繰り返す必要がある。このため、カウンター（ＣＮＴ）を用いる。

第２のエラー判定処理では、まずカウンター値を０に初期化し［図３３：ＲＴ３−ｅ６０４］、以降の条件判定処理を行う毎にカウンター値を１ずつインクリメントする［図３３：ＲＴ３−ｅ６０６］。

次いで、現在のカウンター値と等しい値の位置識別情報ｐｏｓが付与された制御ブロックペイロードＢｃ’があるか否かを判定する［図３３：ＲＴ３−ｅ６０８］。現在のカウンター値と等しい値の位置識別情報ｐｏｓが付与された制御ブロックペイロードＢｃ’が無い場合には、現在のカウンター値が８であるかを判定し［図３３：ＲＴ３−ｅ６４０］、カウンター値をインクリメントする工程［図３３：ＲＴ３−ｅ６０６］へ戻る。

現在のカウンター値と等しい値の位置識別情報ｐｏｓが付与された制御ブロックペイロードＢｃ’が検出された場合には［図３３：ＲＴ３−ｅ６０８］、当該制御ブロックペイロードのブロックタイプ値を参照して、／Ｔ／を含む制御ブロックペイロードであるか否かを判定する［図３３：ＲＴ３−ｅ６１８］。制御ブロックペイロードが／Ｔ／を含む場合、フラグの状態が０であるか否かを判定する［図３３：ＲＴ３−ｅ６２０］。フラグの状態が０である場合には、フラグの値を１にセットし、現在のカウンター値が８であるかを判定し［図３３：ＲＴ３−ｅ６４０］、カウンター値をインクリメントする工程［図３３：ＲＴ３−ｅ６０６］へ戻る。

図３４に示すように、フラグの状態は、／Ｔ／を含む制御ブロックペイロードが検出されると１へ、また／Ｓ／を含む制御ブロックペイロードが検出されると０へ遷移する。つまり、フラグが１であることは、現在考慮されている制御ブロックペイロードより前に、／Ｔ／を含む制御ブロックペイロードが検出された後に／Ｓ／を含む制御ブロックペイロードが検出されていないことを示すように機能する。

フラグの状態が１である場合には［図３３：ＲＴ３−ｅ６２０］、／Ｔ／を含む制御ブロックペイロードが検出された後に／Ｓ／を含む制御ブロックペイロードが検出されずに、現在考慮中の／Ｔ／を含む制御ブロックペイロードが検出されたこと、すなわち、制御コードキャラクタの出現順序が／Ｔ／、／Ｉ／、／Ｓ／の順序に保持されていないことを示す。したがって、フラグの値を０にセットし［図３３：ＲＴ３−ｅ６２４］、エラー有りを出力して［図３３：ＲＴ３−ｅ６２６］エラー判定を終了する。

制御ブロックペイロードが／Ｔ／を含まない場合［図３３：ＲＴ３−ｅ６１８］、／Ｉ／のみで構成された制御ブロックペイロードであるか否かを判定する［図３３：ＲＴ３−ｅ６２８］。制御ブロックペイロードが／Ｉ／のみの場合、フラグの状態が１であるか否かを判定する［図３３：ＲＴ３−ｅ６３０］。フラグの状態が１である場合には、現在のカウンター値が８であるかを判定し［図３３：ＲＴ３−ｅ６４０］、カウンター値をインクリメントする工程［図３３：ＲＴ３−ｅ６０６］へ戻る。

フラグの状態が０である場合には［図３３：ＲＴ３−ｅ６３０］、制御コードキャラクタの出現順序が／Ｔ／、／Ｉ／、／Ｓ／の順序に保持されていないことを示すので、エラー有りを出力して［図３３：ＲＴ３−ｅ６３１］エラー判定を終了する。

制御ブロックペイロードが／Ｉ／のみで構成されていない場合［図３３：ＲＴ３−ｅ６２８］、／Ｓ／を含む制御ブロックペイロードであるか否かを判定する［図３３：ＲＴ３−ｅ６３２］。制御ブロックペイロードが／Ｓ／を含む場合、フラグの状態が１であるか否かを判定する［図３３：ＲＴ３−ｅ６３４］。フラグの状態が１である場合には、フラグの値を０にセットし［図３３：ＲＴ３−ｅ６３６］、現在のカウンター値が８であるかを判定し［図３３：ＲＴ３−ｅ６４０］、カウンター値をインクリメントする工程［図３３：ＲＴ３−ｅ６０６］へ戻る。

フラグの状態が１である場合には、制御コードキャラクタの出現順序が／Ｔ／、／Ｉ／、／Ｓ／の順序に保持されていないことを示すので、エラー有りを出力して［図３３：ＲＴ３−ｅ６３８］エラー判定を終了する。

上記の通り、制御ブロックについての所定の条件とは、制御コードキャラクタの出現順序が／Ｔ／、／Ｉ／、／Ｓ／の順序に保持されているかを確認するものである。

特に、制御ブロックペイロードが／Ｔ／を含むか否かの判定では、前に到着したスーパーブロック列の状態を記憶するフラグ（図３４）により、スーパーフレームをまたがるブロック列の順序異常を判定することもできる。

本実施形態によれば、ビットエラーによってタイプフィールド値に誤りが発生した場合においても、制御ブロックペイロードの列に搭載されるすべての制御コードキャラクタの搭載パターンに対して、２ビットエラーの１００％検出が可能となり、エラーが発生したことを示す特定のエラーコードを割り当てたエラーを示す制御ブロックペイロードへの変換が可能となる。

また、スーパーブロックヘッダが少なくとも２ビット以上の冗長度が与えられた情報である場合には、スーパーブロックを抽出する工程［図３２：ＲＴ３−ｅ２］において、スーパーブロックヘッダにおけるビット誤り判定し、スーパーブロックヘッダに誤りが発生した場合に当該スーパーブロックペイロードに格納された８個の信号ブロックペイロードのすべてをエラーが発生したことを示すエラー制御ブロックペイロードに変換する第３のエラー判定処理を実行するようにしてもよい。

［実施形態３−２］
図３５乃至３７を参照して、送信側において信号ブロックの列から信号ブロックヘッダおよびクロック調整用のキャラクタのみからなる信号ブロックペイロードの一部または全部を削除し信号ブロックペイロードをグループ化して生成されたスーパーブロックから、受信側において信号ブロックを復元する実施形態を説明する。本実施形態によれば、一連の処理において、信号ブロックヘッダおよびクロック調整用のキャラクタのみからなる信号ブロックペイロードの一部または全部が削除され、スーパーブロックを伝送するためのビットレートが抑圧される。なお、上記実施形態と重複する説明は省略する。

（送信側の信号ブロックの処理）
送信側は、上述した第２の実施形態の信号処理方法により、信号ブロックヘッダおよびクロック調整用のキャラクタのみからなる信号ブロックペイロードの一部または全部が削除されたスーパーブロックＳまたはＳ＋を生成して、伝送フレームＦのペイロードに格納して送信する。

上記実施形態３−１と同様に、Ｇ３およびＧ４についての位置識別情報は、それぞれＢｃ’に含まれた制御コードのブロックタイプＢｃ０を変更することにより格納することができる。

ところで、ビット誤りによりEthernetフレームの終端位置が上位層（ＭＡＣ：Media Access Control層）に伝わらず、次のフレームとの判別ができずに両フレームが廃棄あるいは他のEthernet装置へ誤ったままフレームが転送される場合がある。これは、終端位置を示す制御キャラクタＴｊが含まれた制御ブロック（制御ブロックフォーマット＃８〜１５にしたがった制御ブロック）が、入れ替わる誤りによって生じる。

また、クロック調整用キャラクタの除去により、８ビットのブロックタイプ値（Block Type1）によって示されたパターン以外のパターン（例えば、／Ｔ／と／Ｓ／が同一の制御ブロックペイロードに格納されているパターン）に対しては、４ビットに圧縮したブロックタイプ値（Block Type2）として使用されていないブロックタイプ値（図２５に示す例では、「０１００」、これをスペシャルブロックタイプ値という。またスペシャルブロックタイプ値を割り当てられた制御ブロックペイロードをスペシャル制御ブロックペイロードという。）を割り当てる。

（受信側の信号ブロックの処理）
スーパーブロックペイロード内に前記制御ブロックペイロードが含まれている場合に、スーパーブロックペイロード内の位置識別情報およびブロックタイプ値のすべてを用いてエラーの有無を判定する。

図３５乃至３７を参照して、受信側における信号ブロックの列Ｂの復元のため信号ブロック列処理方法を説明する。図３５は、本実施形態の信号ブロック列処理方法のフローの概要を示す図である。

図３５を参照すると、伝送フレームＦに格納されたウルトラブロックＵを抽出することから始まる［図３５：ＲＴ３−１］。

伝送フレームＦにおけるスーパーブロックの開始位置示すポインタを用いない場合や伝送フレームを用いずにスーパーブロックを送受信する場合にはスーパーブロックヘッダにより同期をとり、スーパーブロックの列を抽出する［図３５：ＲＴ３−ｅ２］。伝送フレームＦがポインタを格納している場合には、受信した伝送フレームＦのヘッダ（ヘッダの所定位置に格納されたポインタ）を参照し、ポインタに基づいて、スーパーブロックの列を抽出する［図３５：ＲＴ３−ｅ２］。

更に、送信側におけるウルトラブロックの生成手順とは逆の手順、すなわち、図１６に示すＳＴ１６からＳＴ１２までを遡る。誤り訂正符号を使用する場合には、スーパーブロックに付与された当該スーパーブロック（列）についての誤り訂正符号に基づいてエラーチェックおよびエラー訂正を実行する。スクランブルされている場合には、デスクランブルも行う。

次いで、受信したスーパーブロックのスーパーブロックヘッダ（Ｓｈｃ，Ｓｈｄ）を参照（スーパーブロックのスーパーブロックペイロード内に制御ブロックペイロードＢｃ’が含まれるか否かを示す情報を参照）することにより、スーパーブロックのスーパーブロックペイロード内に制御ブロックペイロードＢｃ’が含まれるか否かを判定する［図３５：ＲＴ３−ｅ３］。

制御ブロックペイロードＢｃ’が含まれている場合には、制御ブロックを抽出し［図３５：ＲＴ３−ｅ４］、制御ブロックの位置識別情報から、再配置前の位置情報とブロックタイプ値を抽出する［図３５：ＲＴ３−ｅ５］。

次いで、抽出した再配置前の位置情報とブロックタイプ値を用いてエラー判定を行う［図３５：ＲＴ３−ｅ６］。エラー判定の処理については、図３６を参照して後述する。

エラー判定の結果、エラーが検出されなかった場合には、制御ブロックペイロードに与えられた位置識別情報と既知の信号ブロックペイロード再配置規則とに従って、グループＧ内で信号ブロックペイロード（Ｂｃ’，Ｂｄ’）をソートすなわち再配置前の位置に戻す［図３５：ＲＴ３−ｅ７］。さらに、ここで、送信側において削除されたクロック調整用のキャラクタのみからなる信号ブロックペイロードの一部または全部を挿入する。クロック調整用のキャラクタのみからなる信号ブロックペイロードの全部を挿入する方法については、図１８，１９，３７を参照して後述する。クロック調整用のキャラクタのみからなる信号ブロックペイロードの一部を挿入する方法については、２３Ａ，２３Ｂ，２４Ａ，２４Ｂを参照した上述したので、重複する説明は省略。

次いで、制御ブロックペイロードから位置識別情報を取り除くあるいは既知の規則に従って制御ブロックペイロードの状態を送信側において位置識別情報を挿入する前の状態に変換する［図３５：ＲＴ３−ｅ８］。

エラーが検出された場合には、スーパーブロックペイロード内の８個の信号ブロックペイロードのすべてをエラーが発生したことを示すコード（例えば、IEEE 802.3aeにおいて定義されているエラーキャラクター／Ｅ／）エラー制御ブロックペイロードに変換する［図３５：ＲＴ３−ｅ９］。

次いで、信号ブロックペイロードの各々に、当該信号ブロックペイロードが制御コードを格納した制御ブロックペイロードであるかデータを格納したデータブロックペイロードＢｄ’であるかを識別する情報を含む信号ブロックヘッダ（Ｂｃｈ，Ｂｄｈ）を付加することにより、６４Ｂ／６６Ｂブロックの列Ｂを復号し［図３５：ＲＴ３−５］、出力する［図３５：ＲＴ３−６］。

スーパーブロックペイロード内に制御ブロックペイロードＢｃ’が含まれていない場合［図３５：ＲＴ３−ｅ３］には、グループ（Ｇ）内における既知のデータブロックペイロード再配置規則に従って、グループ（Ｇ）内でデータブロックペイロードＢｄ’を再配置前の位置に戻し、信号ブロックヘッダＢｄｈを付加することにより、６４Ｂ／６６Ｂブロックの列Ｂを復号し［図３５：ＲＴ３−５］、出力する［図３５：ＲＴ３−６］。

図３６を参照して、エラー判定処理について説明する。図３６は、本実施形態のエラー判定処理のフローの概要を示す図である。

本実施形態のエラー判定処理のフロー（図３６）は、スーパーブロックペイロードにスペシャル制御ブロックペイロードが含まれる場合の処理（図３６：ＲＴ３−ｅ６１０、ＲＴ３−ｅ６１２）が追加された点で上記実施形態３−１のエラー判定処理のフロー（図３３）と異なる。従って、重複する説明は省略する。

本実施形態では、第２のエラー判定処理の工程において、現在のカウンター値と等しい値の位置識別情報ｐｏｓが付与された制御ブロックペイロードＢｃ’が検出された場合には［図３６：ＲＴ３−ｅ６０８］、当該制御ブロックペイロードのブロックタイプを参照して、スペシャル制御ブロックペイロードであるか否かを判定する［図３６：ＲＴ３−ｅ６１０］。

制御ブロックペイロードがスペシャル制御ブロックペイロードである場合、フラグの状態が０であるか否かを判定する［図３６：ＲＴ３−ｅ６１２］。フラグの状態が０である場合には、現在のカウンター値が８であるかを判定し［図３６：ＲＴ３−ｅ６４０］、カウンター値をインクリメントする工程［図３６：ＲＴ３−ｅ６０６］へ戻る。

フラグの状態が１である場合には［図３６：ＲＴ３−ｅ６１２］、／Ｔ／を含む制御ブロックペイロードが検出された後に／Ｓ／を含む制御ブロックペイロードが検出されずに、現在考慮中の／Ｔ／および／Ｓ／を含むスペシャル制御ブロックペイロードが検出されたこと、すなわち、制御コードキャラクタの出現順序が／Ｔ／、／Ｉ／、／Ｓ／の順序に保持されていないことを示す。したがって、フラグの値を０にセットし［図３６：ＲＴ３−ｅ６２４］、エラー有りを出力して［図３６：ＲＴ３−ｅ６１６］エラー判定を終了する。

スペシャル制御ブロックペイロードではない場合［図３６：ＲＴ３−ｅ６１０］、制御ブロックペイロードのブロックタイプを参照して、／Ｔ／を含む制御ブロックペイロードであるか否かを判定する［図３６：ＲＴ３−ｅ６１８］工程へ進み、上記実施形態３−１と同様の条件判定処理を行う。

また、スーパーブロックヘッダが少なくとも２ビット以上の冗長度が与えられた情報である場合には、上記実施形態３−１と同様に、スーパーブロックを抽出する工程［図３５：ＲＴ３−ｅ２］において第３のエラー判定処理を実行するようにしてもよい。

次に、図１８，１９，３７を参照して、クロック調整用のキャラクタのみからなる信号ブロックペイロードの全部（一部ではなく全体）を挿入する方法について説明する。

図３７を参照すると、グループＧ内で再配置前の位置に戻された信号ブロックの列Ｂ’に対応する信号ブロックペイロード（Ｂｃ’，Ｂｄ’）の列を入力することから始まる［図３７：ＲＴ３−ｅ７０２］。

次いで、図１８に示すような連続する２つの制御ブロックペイロードＢｃ’のブロックタイプ値を用いて、送信側で当該２つの制御ブロックＢｃの間からクロック調整用キャラクタのみからなる６４Ｂ／６６ＢブロックＢｃｃが削除されたかを判定する［図３７：ＲＴ３−ｅ７０４］。

図１９は、連続する２つの制御ブロックペイロードＢｃ’のブロックタイプ値の組み合わせ条件Ａの例を示す表である。ブロックタイプ値の組み合わせがパターン１〜１６のいずれかであれば、当該２つの制御ブロックＢｃの間にクロック調整用キャラクタのみからなる６４Ｂ／６６ＢブロックＢｃｃに対応する制御ブロックペイロードを挿入し［図３７：ＲＴ３−ｅ７０６］、出力する［図３７：ＲＴ３−ｅ７０８］。

［実施形態３−３］
図３８Ａおよび３８Ｂを参照して、第３の実施形態を説明する。図３８Ａおよび３８Ｂは上述した信号ブロック列処理を実施する信号処理装置の機能ブロック図であり、図３８Ａは送信側の信号処理装置の機能ブロックを示し、図３８Ｂは受信側の信号処理装置の機能ブロックを示す。

図３８Ａを参照すると、送信側の信号ブロック処理装置は、入力された信号ブロック列Ｂからクロックを抽出してＦＩＦＯバッファ１０２に書き込み用クロックを供給するクロック抽出回路１０４と、クロック抽出回路から供給されるクロックで信号ブロック列Ｂを格納するＦＩＦＯバッファ１０２と、ＦＩＦＯバッファから読み出されたブロック列のグループＧをスーパーブロック列Ｓまたはウルトラブロック列Ｕに変換する符号変換回路１０８と、符号変換回路から出力されたスーパーブロック列またはウルトラブロック列を伝送フレームＦにマッピングする伝送フレームマッピング回路１１０とを備える。

符号変換回路は、信号ブロックヘッダの削除、信号ブロックペイロードの再配置、制御ブロックペイロードへの位置識別情報の付与の処理［図３１：ＳＴ３−４乃至ＳＴ３−１７］を実施する機能を担う。

実施形態３−２で説明した信号ブロック列処理を実施する信号ブロック処理装置では、入力された信号ブロック列Ｂからクロック調整用キャラクタを検出し、クロック調整用のキャラクタのみからなる信号ブロックペイロードの一部または全部をＦＩＦＯから削除する指示を与えるクロック調整用キャラクタ検出回路１０６をさらに備える。

ＦＩＦＯバッファの読み出し用クロックは、伝送フレームマッピング回路の動作クロックと同じ伝送フレーム用クロックが供給される。これにより、信号伝送で規定されるクロック周波数誤差に相当するジッタ量と同じ量のクロック調整用キャラクタを削除したブロック列がＦＩＦＯバッファから読み出され、符号変換回路においてスーパーブロック列に変換され、伝送フレームマッピング回路１１０において伝送フレームのペイロードに格納されて出力される。

図３８Ｂを参照すると、受信側の信号ブロック処理装置は、入力された伝送フレームＦからスーパーブロックＳを抽出する伝送フレームマッピング回路２１０と、伝送フレームマッピング回路からのスーパーブロックＳから信号ブロック列Ｂに復号する符号変換回路２０８と、符号変換回路において復号された信号ブロック列Ｂを格納するＦＩＦＯバッファとを備える。

符号変換回路２０８は、上記実施形態３−１および３−２で説明した各種エラー判定処理あるいは実施形態３−２で説明したクロック調整用キャラクタの挿入の処理［図３２および３５：ＲＴ３−ｅ３乃至ＲＴ３−６］を実施する機能を担う。

［実施形態３−４］
次に、図２７および２８を参照して上述したブロック信号処理方法を実施する信号処理装置、これを内蔵した光信号送信装置および光信号受信装置を説明する。図２７、２８は、上述したブロック信号処理方法を実施する光信号送信装置を、ＬＡＮとＷＡＮの境界に設置されるＬＡＮ−ＷＡＮエッジ装置Ｗとして示した図であり、その構成を示す図である。なお、図２７、２８の詳細な説明は、上記第２の実施形態の説明と重複する部分を省略する。

図２７に示す光信号受信装置の信号ブロック変換部Ｗ２１−２４は、それぞれ異なるEthernet装置Ｅ１−４からの信号ブロックの列を処理してスーパーブロックＳを生成し、さらに１つのグループＧＳにグループ化してウルトラブロックＵを生成して出力する。信号ブロック変換部Ｗ２１−２４は、例えば、図３８Ａおよび３８Ｂに示した伝送フレームマッピング回路１１０および伝送フレームデマッピング回路２１０以外の機能ブロックを含むもとのすることができる。

フレーム化部Ｗ３は、例えば、図３８Ａおよび３８Ｂに示した伝送フレームマッピング回路１１０および伝送フレームデマッピング回路２１０の機能ブロックを含むもとのすることができる。

［実施形態３−５］
次に、図２９を参照して本発明の一実施形態に係る信号伝送システムであり、上述したブロック信号処理方法を実施する伝送システムを説明する。図２９に信号伝送システムは、図２７または２８を参照して説明した２つの信号送信装置がそれぞれＬＡＮ−ＷＡＮエッジ装置Ｗ＿１およびＷ＿２として用いられ、光ファイバなどの信号線Ｌｗｗで接続された構成である。図２９のEthernet装置Ｅ１−４およびＥ５−８は、図２７または２８のEthernet装置Ｅ１−４にそれぞれ対応する。
＜第４の実施の形態＞

上記の通り本発明によれば、送信側において、信号ブロックペイロードと信号ブロックヘッダとからなる信号ブロックの列が並列に複数列入力され、入力された信号ブロックの列が処理されて、スーパーブロックが出力される。一連の処理において、信号ブロックヘッダおよびクロック調整用のキャラクタのみからなる信号ブロックペイロードの一部または全部が削除され、スーパーブロックを伝送するためのビットレートが抑圧される。

並列に入力された複数の信号ブロックの列は、列毎に処理されて、各々の列に対応するスーパーブロックが出力される。出力されたスーパーブロックの列は、一つにグループ化されて出力される。あるいは、互いに異なる信号ブロックの列に含まれる信号ブロックを処理して生成された１つのスーパーブロックが出力される。

また、受信側において、送信側において生成されたスーパーブロックを受信して、スーパーブロックペイロード内の制御ブロックペイロードに付与された位置識別情報のすべてについての重複有無の判定およびスーパーブロックペイロード内の制御ブロックペイロードに格納されたブロックタイプ値のすべてを用いた所定条件の判定によるエラー検出が行われる。これにより、エラーの伝搬が排除される。以下、図面を参照して、本発明の第４の実施形態について説明する。

図３９は、信号ブロックの処理の過程の概要を示す図である。上記第１および第２の実施形態と同様に、図３９において、本実施形態に従って１つのスーパーブロックに処理される信号ブロックの列をＢで示している。データを格納している信号ブロックペイロードをＢｄ’で示し、制御コードを格納している信号ブロックペイロードをＢｃ’とで示している。また、データブロックペイロードＢｄ’の信号ブロックヘッダをＢｄｈで示し、制御ブロックペイロードＢｃ’の信号ブロックヘッダをＢｃｈで示している。さらに、データブロックペイロードＢｄ’と信号ブロックヘッダＢｄｈからなる信号ブロックをＢｄで示し、制御ブロックペイロードＢｃ’の信号ブロックヘッダＢｃｈからなる信号ブロックをＢｃで示している。信号ブロックヘッダ（Ｂｃｈ，Ｂｄｈ）は、信号ブロックペイロードが制御ブロックペイロードＢｃ’であるかデータブロックペイロードＢｄ’であるかを識別する情報を含む。制御ブロックペイロードＢｃ’には、そこに格納された制御コードＢｃ１の種別を識別するための情報Ｂｃ０が格納されている。信号ブロックＢｃ＿１は、制御ブロックペイロードＢｃ’にクロック調整用のキャラクタのみを格納した信号ブロックを示している。

本実施形態によれば、入力された信号ブロックの列Ｂからクロック調整用のキャラクタのみからなる信号ブロックペイロードＢｃ’を含む信号ブロック（Ｂｃ＿１）が削除される。次いで、削除された信号ブロックを除く信号ブロックの列Ｂ’の各々から信号ブロックヘッダ（Ｂｃｈ，Ｂｄｈ）が削除され、予め定められた数の信号ブロックペイロード（Ｂｃ’，Ｂｄ’）が１つのグループＧにグループ化される。図３９において、１つのグループにグループ化された８個の信号ブロックペイロードがそれぞれＧ０〜Ｇ７として示されている。Ｇ３およびＧ４は、それぞれ制御ブロックペイロードＢｃ’である。

上記第２の実施形態と同様に、以下の説明では必要に応じて、EthernetのＭＡＣ（10Gb/s）信号を６４Ｂ／６６Ｂブロック符号化したものを信号ブロックＢの一例とし、またＯＤＵｋ／ＯＰＵｋ（ｋ＝１，２，３）フレームを伝送フレームＦの一例として用いる。ここで、６４Ｂ／６６Ｂブロックのデータブロックが信号ブロックＢｄに対応し、制御ブロックが信号ブロックＢｃに対応する。また、信号ブロックヘッダ（Ｂｃｈ，Ｂｄｈ）は、例えば、非特許文献１のFigure 49-7に示されたSyncコードに対応する。信号ブロックＢｄのデータブロックペイロードＢｄ’内のＢｄ０〜７はそれぞれ８ｂｉｔのＭＡＣフレームデータに対応する。制御ブロックペイロードＢｃ’内のＢｃ０はブロックタイプであり、非特許文献１のFigure 49-7に示されたBlock Type Fieldに対応する。制御ブロックペイロードＢｃ’内のＢｃ１は制御コードに対応する。クロック調整用キャラクタのみからなる６４Ｂ／６６Ｂブロックは、非特許文献１のFigure 49-7に示されたBlock Type Fieldの値が０ｘ１ｅであるブロックである。ＯＤＵｋ／ＯＰＵｋフレームＦは、４２バイト（ＯＤＵｋヘッダ＝３４バイト、ＯＰＵｋのヘッダ＝８バイト）のヘッダＦｈと１５２３２バイトのペイロードＦｐからなる伝送フレームである。また、本実施形態では、理解を容易にするために、具体的にビット数やデータ書き込み位置、信号の種類、ビットレート、フレーム等を明示しているが、この限りではない。

本実施形態の信号ブロック列処理方法は、図１６を参照して説明した上記第２の実施形態における信号処理方法のフローを適用する。上記第２の実施形態の説明と重複する説明の一部は省略する。本実施形態において、６４Ｂ／６６Ｂブロックの列Ｂは、信号送信装置に含まれた信号処理装置に対して複数の10G Ethernet装置Ｅから並列に入力された複数の信号ブロックの列いずれかである６４Ｂ／６６Ｂブロックの列、あるいは互いに異なる信号ブロックの列から抽出された６４Ｂ／６６Ｂブロックの列とすることができる。すなわち、信号処理装置に対して並列に入力された信号ブロックについて、図１６に示す処理（ＳＴ２−１乃至ＳＴ２−１８）が適用される。図１６に示す処理の重複する説明は省略する。

なお、スクランブル処理については、（図１６：ＳＴ２−１１ｃ、ＳＴ２−１１ｄ、ＳＴ２−１６）、スーパーブロックを生成した（図１６：ＳＴ２−１２ｃ、ＳＴ２−１２ｄ）後および／またはウルトラブロックを生成した（図１６：ＳＴ２−１７）後に実施することもできる。この場合には、所定のヘッダをマスクしてペイロードのみをスクランブルする。

本実施形態は、図２０Ａ，２０Ｂおよび２１を参照して説明した処理方法を適用して、６４Ｂ／６６ＢブロックＢｃｃの一部を削除してもよい。。６４Ｂ／６６ＢブロックＢｃｃの一部を削除する処理の説明は省略する。

ここで、制御ブロックペイロードＢｃ’に対して位置識別情報を与える方法［図１６：ＳＴ２−８］を説明する。

図３９に示すように、Ｇ３およびＧ４についての位置識別情報は、それぞれＢｃ’に含まれた制御コードのブロックタイプＢｃ０を変更することにより、格納することができる。図３９において、位置情報を格納したＧ３およびＧ４のブロックタイプをそれぞれＢｃ０＋＿０およびＢｃ０＋＿１として示している。Ｇ３およびＧ４についての位置識別情報は、それぞれＢｃ０＋＿０およびＢｃ０＋＿１（例えば、８ビット）のうちのｐｈ０およびｐｈ１（４ビット）として格納される。ここで、ｐｈ０のｐｏｓ０（３ビット）はグループＧの並び順（Ｇ３の位置）を示し、ｎｘ０（１ビット：１）には引き続き制御ブロックペイロードＢｃ’がＳｐｃ１に配置されていることを示す。同様に、ｐｈ１のｐｏｓ１（３ビット）はグループＧの並び順（Ｇ４の位置）を示し、ｎｘ１（１ビット：０）には引き続きデータブロックペイロードＢｄ’がＳｐｃ２に配置されることを示す。本実施形態では、ブロックタイプＢｃ０は、８ｂｉｔであり、ｐｈ０（ｐｈ１）の４ｂｉｔ以外の４ｂｉｔを用いて制御ブロックペイロードＢｃ’に格納された制御コードＢｃ１の１５種類のタイプを示すことができる。

図２５は、非特許文献１のFigure 49-7に規定されている１５種類（＃１〜１５）の制御ブロックフォーマット（Control Block Formats）およびこれを識別するブロックタイプ値（Block Type 1）と、本実施形態より、位置識別情報とともに制御ブロックペイロードに与えられる、特定のブロックタイプ間のハミング距離が最大化されるように符号化されたブロックタイプ値（Block Type 2）との関係を示す表である。

本実施形態においても、ビット誤りによりEthernetフレームの終端位置が上位層（ＭＡＣ：Media Access Control層）に伝わらず、次のフレームとの判別ができずに両フレームが廃棄あるいは他のEthernet装置へ誤ったままフレームが転送される場合がある。これは、終端位置を示す制御キャラクタＴｊが含まれた制御ブロック（制御ブロックフォーマット＃８〜１５にしたがった制御ブロック）が、入れ替わる誤りによって生じる。

したがって、本実施形態においても、１５種類の制御コードのタイプを示す８ビットのブロックタイプ値（Bock Type 1）を４ビットのブロックタイプ値（Bock Type 2）に符号化する際に、終端位置を示す制御キャラクタＴｊが含まれた制御ブロックについては、ハミング距離がすべて２以上となる４ビットの組み合わせ用いるように符号化する。これにより、４ビットのブロックタイプ値（Bock Type 2）に１ビットの誤りが生じたとしても、これらは終端位置を示す制御キャラクタＴｊが含まれた制御ブロック（図２５の＃８〜１５）以外の制御ブロックとして判断される（例えば、非特許文献６参照）。

また、クロック調整用キャラクタの除去により、８ビットのブロックタイプ値（Block Type1）によって示されたパターン以外のパターン（例えば、／Ｔ／と／Ｓ／が同一の制御ブロックペイロードに格納されているパターン）に対しては、４ビットに圧縮したブロックタイプ値（Block Type2）として使用されていないブロックタイプ値（スペシャルブロックタイプ値：図２５に示す例では、「０１００」を割り当てる。

また、受信側は、送信側における信号ブロック列処理方法を逆に辿ることで受信する伝送フレームＦから、信号ブロックの列Ｂを復元することができる。

本実施形態の受信側における信号ブロックの列Ｂの復元のため信号ブロック列処理は、上記第３の実施の形態で図３５乃至３７を参照して説明した信号処理方法を適用することで、スーパーブロックペイロード内に前記制御ブロックペイロードが含まれている場合に、スーパーブロックペイロード内の位置識別情報およびブロックタイプ値のすべてを用いてエラーの有無を判定するように構成することができる。

再び図３５乃至３７を参照して、受信側における信号ブロックの列Ｂの復元のため信号ブロック列処理方法を説明する。図３５は、本実施形態の信号ブロック列処理方法のフローの概要を示す図である。

更に、送信側におけるウルトラブロックの生成手順とは逆の手順、すなわち、図１６に示すＳＴ２−１６からＳＴ２−１２までを遡る。誤り訂正符号を使用する場合には、スーパーブロックに付与された当該スーパーブロック（列）についての誤り訂正符号に基づいてエラーチェックおよびエラー訂正を実行する。スクランブルされている場合には、デスクランブルも行う。

エラー判定の結果、エラーが検出されなかった場合には、制御ブロックペイロードに与えられた位置識別情報と既知の信号ブロックペイロード再配置規則とに従って、グループＧ内で信号ブロックペイロード（Ｂｃ’，Ｂｄ’）をソートすなわち再配置前の位置に戻す［図３５：ＲＴ３−ｅ７］。さらに、ここで、送信側において削除されたクロック調整用のキャラクタのみからなる信号ブロックペイロードの一部または全部を挿入する。クロック調整用のキャラクタのみからなる信号ブロックペイロードの一部または全部を挿入する方法については、図１８，１９，３７を参照して上述したので説明を省略する。

エラーが検出された場合には、スーパーブロックペイロード内の８個の信号ブロックペイロードのすべてをエラーが発生したことを示すコード（例えば、IEEE 802.3aeにおいて定義されているエラーキャラクター／Ｅ／）を格納したエラー制御ブロックペイロードに変換する［図３５：ＲＴ３−ｅ９］。

図３６および３４を参照して、エラー判定処理について説明する。図３６は、本実施形態のエラー判定処理のフローの概要を示す図である。図３４は、エラー判定処理に用いるフラグの状態遷移の概要を説明する図である。

図３６を参照すると、まず第１のエラー判定処理として、スーパーブロック内に格納されたすべての制御ブロックの位置情報の競合を確認する［図３６：ＲＴ３−ｅ６０２］。より詳細には、制御ブロックペイロードＢｃ’の各々に与えられたグループＧ内における位置を識別するための位置識別情報ｐｏｓのすべてを抽出し、抽出した位置識別情報が重複するか否か（すなわち重複した位置に配置されていたと示された制御ブロックペイロードＢｃ’の有無）を判定する。位置識別情報が重複した場合には、フラグを０に設定し［図３６：ＲＴ３−ｅ６１４］、エラー有りを出力して［図３６：ＲＴ３−ｅ６１６］エラー判定を終了する。

第２のエラー判定処理では、まずカウンター値を０に初期化し［図３６：ＲＴ３−ｅ６０４］、以降の条件判定処理を行う毎にカウンター値を１ずつインクリメントする［図３６：ＲＴ３−ｅ６０６］。

次いで、現在のカウンター値と等しい値の位置識別情報ｐｏｓが付与された制御ブロックペイロードＢｃ’があるか否かを判定する［図３６：ＲＴ３−ｅ６０８］。現在のカウンター値と等しい値の位置識別情報ｐｏｓが付与された制御ブロックペイロードＢｃ’が無い場合には、現在のカウンター値が８であるかを判定し［図３６：ＲＴ３−ｅ６４０］、カウンター値をインクリメントする工程［図３６：ＲＴ３−ｅ６０６］へ戻る。

現在のカウンター値と等しい値の位置識別情報ｐｏｓが付与された制御ブロックペイロードＢｃ’が検出された場合には［図３６：ＲＴ３−ｅ６０８］、当該制御ブロックペイロードのブロックタイプを参照して、スペシャル制御ブロックペイロードであるか否かを判定する［図３６：ＲＴ３−ｅ６１０］。

スペシャル制御ブロックペイロードではない場合［図３６：ＲＴ３−ｅ６１０］、制御ブロックペイロードのブロックタイプを参照して、／Ｔ／を含む制御ブロックペイロードであるか否かを判定する［図３６：ＲＴ３−ｅ６１８］。制御ブロックペイロードが／Ｔ／を含む場合、フラグの状態が０であるか否かを判定する［図３６：ＲＴ３−ｅ６２０］。フラグの状態が０である場合には、フラグの値を１にセットし、現在のカウンター値が８であるかを判定し［図３６：ＲＴ３−ｅ６４０］、カウンター値をインクリメントする工程［図３６：ＲＴ３−ｅ６０６］へ戻る。

フラグの状態が１である場合には［図３６：ＲＴ３−ｅ６２０］、／Ｔ／を含む制御ブロックペイロードが検出された後に／Ｓ／を含む制御ブロックペイロードが検出されずに、現在考慮中の／Ｔ／を含む制御ブロックペイロードが検出されたこと、すなわち、制御コードキャラクタの出現順序が／Ｔ／、／Ｉ／、／Ｓ／の順序に保持されていないことを示す。したがって、フラグの値を０にセットし［図３６：ＲＴ３−ｅ６２４］、エラー有りを出力して［図３６：ＲＴ３−ｅ６２６］エラー判定を終了する。

制御ブロックペイロードが／Ｔ／を含まない場合［図３６：ＲＴ３−ｅ６１８］、／Ｉ／のみで構成された制御ブロックペイロードであるか否かを判定する［図３６：ＲＴ３−ｅ６２８］。制御ブロックペイロードが／Ｉ／のみの場合、フラグの状態が１であるか否かを判定する［図３６：ＲＴ３−ｅ６３０］。フラグの状態が１である場合には、現在のカウンター値が８であるかを判定し［図３６：ＲＴ３−ｅ６４０］、カウンター値をインクリメントする工程［図３６：ＲＴ３−ｅ６０６］へ戻る。

フラグの状態が０である場合には［図３６：ＲＴ３−ｅ６３０］、制御コードキャラクタの出現順序が／Ｔ／、／Ｉ／、／Ｓ／の順序に保持されていないことを示すので、エラー有りを出力して［図３６：ＲＴ３−ｅ６３１］エラー判定を終了する。

制御ブロックペイロードが／Ｉ／のみで構成されていない場合［図３６：ＲＴ３−ｅ６２８］、／Ｓ／を含む制御ブロックペイロードであるか否かを判定する［図３６：ＲＴ３−ｅ６３２］。制御ブロックペイロードが／Ｓ／を含む場合、フラグの状態が１であるか否かを判定する［図３６：ＲＴ３−ｅ６３４］。フラグの状態が１である場合には、フラグの値を０にセットし［図３６：ＲＴ３−ｅ６３６］、現在のカウンター値が８であるかを判定し［図３６：ＲＴ３−ｅ６４０］、カウンター値をインクリメントする工程［図３６：ＲＴ３−ｅ６０６］へ戻る。

フラグの状態が１である場合には、制御コードキャラクタの出現順序が／Ｔ／、／Ｉ／、／Ｓ／の順序に保持されていないことを示すので、エラー有りを出力して［図３６：ＲＴ３−ｅ６３８］エラー判定を終了する。

また、スーパーブロックヘッダが少なくとも２ビット以上の冗長度が与えられた情報である場合には、スーパーブロックを抽出する工程［図３５：ＲＴ３−ｅ２］において、スーパーブロックヘッダにおけるビット誤り判定し、スーパーブロックヘッダに誤りが発生した場合に当該スーパーブロックペイロードに格納された８個の信号ブロックペイロードのすべてをエラーが発生したことを示すエラー制御ブロックペイロードに変換する第３のエラー判定処理を実行するようにしてもよい。

図３８Ａおよび３８Ｂを参照して、上述した信号ブロック列処理方法を実施する信号処理装置を説明する。図３８Ａおよび３８Ｂは当該信号処理装置の機能ブロック図であり、３８Ａは送信側の信号処理装置の機能ブロックを示し、３８Ｂは受信側の信号処理装置の機能ブロックを示す。

また、信号ブロック列処理を実施する信号ブロック処理装置は、入力された信号ブロック列Ｂからクロック調整用キャラクタを検出し、クロック調整用のキャラクタのみからなる信号ブロックペイロードの一部または全部をＦＩＦＯから削除する指示を与えるクロック調整用キャラクタ検出回路１０６をさらに備える。

符号変換回路１０８は、信号ブロックヘッダの削除、信号ブロックペイロードの再配置、制御ブロックペイロードへの位置識別情報の付与の処理［図１６：ＳＴ２−４乃至ＳＴ２−１７］を実施する機能を担う。

符号変換回路２０８は、上述した各種エラー判定処理およびクロック調整用キャラクタの挿入の処理［図３５：ＲＴ３−ｅ３乃至ＲＴ３−６］を実施する機能を担う。

並列に入力された複数の信号ブロックの列を列毎に処理し、各々の列に対応するスーパーブロックを生成して多重する場合には、図４０に示すように並列に入力される信号ブロックの列の数の符号変換回路１０８と伝送フレームマッピング回路１１０との間に、多重化（ＭＵＸ）回路１０９を配置し、ビットあるいは所定ビット単位でのタイムスロット割り当てにより伝送フレームのペイロードに格納する。

図４１は、１０ギガビットイーサネット信号を４多重して、ＯＴＮ３フレームに格納した場合の、当該フレームの使用領域を示している。

ＯＰＵ３のペイロードのビットレートは40.150519322Gbpsである。ＯＴＮ３フレームへの非同期マッピングでは、速度差を吸収するために、ジャスティフィケーション・コントロールが定義されており、ＮＪＯ／ＰＪＯのバイト使用をすることが規定されている。この規定に従えば、図４０に示すように、ＯＰＵ３におけるペイロードのビットレートは最大40.15315525Gbpsとなる。ＯＴＮのジッタトレランスの±20ppmを考慮して、収容信号に割り当てられるビットレートは40.15235219Gbpsとなる。

一方、IEEE 802.3ae（非特許文献１）で規定される１０ギガビットイーサネット信号はクロックジッタとして±100ppmのジッタを有する。したがってビットレートは、9.999Gbpsから10.001Gbpsである。

１０ギガビットイーサネット信号を５１２Ｂ／５１４Ｂで符号変換するとビットレートはジッタ分を考慮して、10.03805859Gbpsから10.04006641Gbpsとなる。最大にクロック調整用キャラクタ（アイドル）を削除して速度調整をすると10.03805859Gbpsまで速度調整が可能である。１０ギガビットイーサ信号を4多重すると、40.15223437Gbpsの信号速度となる。

したがって、１０ギガビットイーサネット信号をクロック調整用キャラクタ削除によるクロック調整を行い、５１２Ｂ／５１４Ｂで符号変換した場合に、ＯＰＵ３ペイロードに収容することが可能となる。

次に、図４２および４３を参照して、並列に入力された互いに異なる信号ブロックの列に含まれる信号ブロックを抽出して、抽出した複数の信号ブロックの列を処理して１つのスーパーブロックを生成するための信号処理装置の構成を説明する。

図４２は、送信側の信号ブロック処理装置の機能ブロックを示す。図４３は、受信側の信号ブロック処理装置の機能ブロックを示す。

図４２を参照すると、送信側の信号ブロック処理装置は、例えば、各々異なる10G Ethernet装置と接続し信号を受信するための４つの物理インタフェース（ＰＨＹ）３０４と、受信した信号の各々から６４Ｂ／６６Ｂブロック列を復号し出力する６４Ｂ／６６Ｂ復号部３０６と、復号された６４Ｂ／６６Ｂブロック列間の伝搬遅延時間の差（Skew）を調整し、信号ブロックペイロードからクロック調整用のキャラクタを削除する伝搬遅延時間差調整部３０６と、クロック調整用のキャラクタが削除された信号ブロックペイロードを６４Ｂ／６６Ｂブロックに再ブロック化する６４Ｂ／６６Ｂ符号化部３０８と、再ブロック化された信号ブロックの列から８個の６４B（信号ブロックペイロード）を１つのグループ（G）にグループ化して５１２Ｂ／５１４Ｂブロック（スーパーブロックペイロードＳ）に変換する５１２Ｂ／５１４Ｂ変換部３１０と、５１２Ｂ／５１４ＢブロックをＯＴＮフレームにマッピングするＯＴＮフレームマッピング部３１２とを備える。

図４２において、４つの物理インタフェース（ＰＨＹ）３０４からそれぞれ入力された信号から復号された６４Ｂ／６６Ｂブロック列をＡ１〜４，Ｂ１〜４，Ｃ１〜４およびＤ１〜４として示している。また、図４２において、６４Ｂ／６６Ｂブロック列に周期的に現れるマーカブロックをＭとして示している。マーカブロックＭは、信号ブロックの列間の位相を示すブロックである。また、信号ブロックＤ１は、アイドルカラム／Ｉ／が削除される信号ブロックである。

伝搬遅延時間差調整部３０６は、マーカブロックを参照して、各６４Ｂ／６６Ｂブロック列間の伝搬遅延時間の差（Skew）を調整し、マーカブロックを削除する。また、伝搬遅延時間差調整部３０６は、例えば図２０Ａおよび２２Ａを参照して説明した処理により、信号ブロックペイロードからクロック調整用のキャラクタを削除する。さらに、伝搬遅延時間差調整部３０６は、４つの信号ブロック列から信号ブロックを受信側に既知の順序で出力することにより、１つの信号ブロック列を出力する。

６４Ｂ／６６Ｂ符号化部３０８は、伝搬遅延時間差調整部３０６からの信号ブロックを、例えば図２０Ｂおよび図２２Ｂを参照して説明した処理を実行することにより、６４Ｂ／６６Ｂ信号ブロックに再ブロック化する。

５１２Ｂ／５１４Ｂ変換部３１０は、再ブロック化された信号ブロックの列を入力し、８個の６４B（信号ブロックペイロード）を１つのグループ（G）にグループ化して５１２Ｂのスーパーブロックペイロードを生成し、２ビットのスーパーブロックヘッダを付加して５１２Ｂ／５１４Ｂブロック（スーパーブロックＳ）に変換する。すなわち５１２Ｂ／５１４Ｂ変換部３１０は、図１６を参照して説明した信号ブロック処理（ＳＴ２−４からＳＴ２−１２）を実施する機能を担う。

上記説明では、６４Ｂ／６６Ｂ符号化部３０８は、信号ブロックペイロードが制御コードを格納するかを判定して信号ブロックヘッダを付加して再ブロック化する。他方、５１２Ｂ／５１４Ｂ変換部３１０は、スーパーブロックペイロードが制御ブロックペイロードを格納するかを判定してスーパーブロックヘッダを付加する。また、５１２Ｂ／５１４Ｂ変換部３１０は、６４Ｂ／６６Ｂ符号化部３０８で付加された信号ブロックヘッダを削除する。このような６４Ｂ／６６Ｂ符号化部３０８と５１２Ｂ／５１４Ｂ変換部３１０の処理の冗長を回避して回路の簡略化を図るように、６４Ｂ／６６Ｂ符号化部３０８が、信号ブロックヘッダを付加せずに信号ブロックペイロードのみからなる列を５１２Ｂ／５１４Ｂ変換部３１０へ出力するとともに、８個の信号ブロックペイロード毎に当該信号ブロックペイロードのいずれかが制御ブロックを格納するか否かを示す２ビットの冗長度を備えた情報を５１２Ｂ／５１４Ｂ変換部３１０へ出力するように構成してもよい。これにより、５１２Ｂ／５１４Ｂ変換部３１０は、６４Ｂ／６６Ｂ符号化部３０８からの８個の信号ブロックペイロードに対して再配置処理やスクランブル処理を実行してスーパーブロックペイロードとした後に、６４Ｂ／６６Ｂ符号化部３０８の２ビットの情報をスーパーブロックヘッダとして付加することで、５１２Ｂ／５１４Ｂブロック（スーパーブロックＳ）に変換することができる。

図４２において、アイドルカラム／Ｉ／が削除された信号ブロックＤ１の残りとＡ２の一部とを再ブロック化した信号ブロックを信号ブロックＤ’１として示している。また、Ａ２の残りの一部とＢ２の一部を再ブロック化した信号ブロックを信号ブロックＡ’２として示している。

本実施形態では、５１２Ｂ／５１４Ｂ変換部３１０は、２ビットの冗長度を備えたスーパーブロックヘッダを付加したスーパーブロックを生成する。

図４３を参照すると、受信側の信号ブロック処理装置は、ＯＤＵ３信号を受信してＯＴＮフレームから５１２Ｂ／５１４Ｂブロックを抽出するＯＴＮフレームデマッピング部４１２と、５１２Ｂ／５１４Ｂ変換部４１０と、６４Ｂ／６６Ｂ復号部４０８と、伝搬遅延時間差調整部４０６と、６４Ｂ／６６Ｂ符号化部４０４と、４つの物理インタフェース（ＰＨＹ）４０２とを備える。

ＯＴＮフレームデマッピング部４１２は、２ビットの冗長度を備えたスーパーブロックヘッダを検出してスーパーブロック列の同期をとる。

５１２Ｂ／５１４Ｂ変換部４１０は、デスクランブルなどの処理を行い、スーパーブロックを抽出する。

６４Ｂ／６６Ｂ復号部４０８は、スーパーブロックヘッダ値からスーパーブロック列が制御ブロックを含むか否かを識別する判断を行う。制御ブロックを含む場合は、制御ブロックを抽出し、制御ブロックの位置識別情報から、再配置前の位置情報とブロックタイプを抽出し、エラー判定を行い、６４Ｂ／６６Ｂブロックの列Ｂを出力する機能を担う。すなわち、６４Ｂ／６６Ｂ復号部４０８は、図３５を参照して説明した信号ブロック列処理（ＲＴ３−ｅ２からＲＴ３−６）を実施する機能を担う。

伝搬遅延時間差調整部４０６は、６４Ｂ／６６Ｂ復号部４０８からシリアルで出力される１つの６４Ｂ／６６Ｂ信号ブロックの列から信号ブロックを４つの信号ブロック列に分離し、４つの信号ブロック列の各々に、所定の周期でマーカブロックを挿入する。

６４Ｂ／６６Ｂ符号化部４０４は、マーカブロックおよび６４Ｂ／６６Ｂ信号ブロックを処理してＰＨＹインタフェース４０２へ出力する。

次に、図２７および２８を参照して上述したブロック信号処理方法を実施する信号処理装置、これを内蔵した光信号送信装置および光信号受信装置を説明する。図２７、２８は、本発明の一実施形態である光信号送信装置を、ＬＡＮとＷＡＮの境界に設置されるＬＡＮ−ＷＡＮエッジ装置Ｗとして示した図であり、その構成を示す図である。ＬＡＮ−ＷＡＮエッジ装置Ｗは、光ケーブルや電気ケーブルなどの信号線Ｌｅｗ１−４を介して４台の10G Ethernet装置Ｅ１−４と接続されている。ここで、理解を容易にする目的で、10G Ethernet装置Ｅ内の構成については敢えて明記していない。同様に、ＬＡＮ−ＷＡＮエッジ装置Ｗについても、本発明に直接関係しない機能等については簡略化・省略してある。なお、ここでは、伝送フレームＦを光信号に変換して送信する光信号送信装置、および光信号に変換された伝送フレームＦを受信する光信号受信装置を説明するが、伝送フレームＦを電気信号で送受信する信号送受信装置として本発明を実施することもできることは言うまでもない。

図２７に示す光信号受信装置の信号ブロック変換部Ｗ２１−２４は、それぞれ異なるEthernet装置Ｅ１−４からの信号ブロックの列を処理してスーパーブロックＳを生成し、さらに１つのグループＧＳにグループ化してウルトラブロックＵを生成して出力する。信号ブロック変換部Ｗ２１−２４は、例えば、図３８Ａおよび３８Ｂに示した伝送フレームマッピング回路１１０および伝送フレームデマッピング回路２１０以外の機能ブロックを含むものとすることができる。

フレーム化部Ｗ３は、信号ブロック変換部Ｗ２１−２４の各スーパーブロック出力部から出力されたスーパーブロックＳの列あるいは各ウルトラブロック出力部から出力されるウルトラブロックＵの列を、ＯＰＵ３／ＯＤＵ３／ＯＴＵ３などの伝送フレームＦにフレーム化し、フレーム化した信号を信号線Ｌｗ３へ出力する。スーパーブロックＳの列あるいはウルトラブロックＵの列は、伝送フレームＦのペイロードおよびヘッダの受信側に既知の特定の領域にマッピングすることができる。フレーム化部Ｗ３は、例えば、図３８Ａおよび３８Ｂに示した伝送フレームマッピング回路１１０および伝送フレームデマッピング回路２１０の機能、ならびに図４０に示した多重化（ＭＵＸ）回路１０９の機能を含むものとすることができる。

他方、図２８に示す光信号受信装置の信号ブロック変換部Ｗ２’１−２’４は、それぞれ異なるEthernet装置Ｅ１−４からの信号ブロックの列を処理してスーパーブロックＳを生成して出力する。さらに別の信号ブロック変換部Ｗ２’’は、信号ブロック変換部Ｗ２１−２４から出力されたスーパーブロックＳ（異なるEthernet装置Ｅ１−４からの信号ブロックペイロードを含むスーパーブロックＳ）を１つのグループＧＳにグループ化してウルトラブロックＵを生成して、Ｌｗ２”を介してフレーム化部Ｗ３へ出力する。

＜第５の実施の形態＞
上記の通り本発明によれば、信号ブロックペイロードと信号ブロックヘッダとからなる信号ブロックを処理されて、スーパーブロックが出力される。一連の処理において、信号ブロックヘッダが削除され、スーパーブロックを伝送するためのビットレートが抑圧される。また、本発明によれば、スーパーブロックを処理して、当該スーパーブロックの基となった信号ブロックが出力される。

以下、図面を参照して、本発明の実施形態について説明する。
上記第１の実施の形態において図１乃至７を参照して説明した信号ブロックの処理と同様の信号ブロックの処理が行われる。

更に、本実施形態によれば、グループＧ内の信号ブロックペイロードに対する処理が行われてスーパーブロックＳが出力される。スーパーブロックＳは、誤り訂正符号における情報ビットとして用いられ、誤り訂正符号の冗長ビットが生成される。スーパーブロックＳは、誤り訂正符号の冗長ビットが付加されて、例えば、伝送フレームＦのペイロードに格納されて伝送される。図１において、Ｇ’は、グループＧからスーパーブロックＳが出力さる過程におけるグループの状態を示している。また、図１において、制御ブロックペイロードＢｃ’を含むスーパーブロックをスーパーブロックＳｃとして示し、制御ブロックペイロードＢｃ’を含まない（データブロックペイロードＢｄ’のみで構成された）スーパーブロックをスーパーブロックＳｄとして示している。

図４４乃至４９を参照して、スーパーブロックを誤り訂正符号における情報ビットとして誤り訂正符号の冗長ビットを生成して付加する本実施形態の信号処理方法を説明する。図４４は、スーパーブロックについての誤り訂正符号の冗長ビットの付加の概要を示す図である。図４５乃至４９は、信号ブロック処理装置の概略構成図を示す図である。

図４４において、Ｂ３で示す６４Ｂ／６６Ｂブロックは図１においてＢ（Ｂｃ，Ｂｄ）で示す信号ブロックに対応し、Ｂ４で示すスーパーブロックは図１においてＳ（Ｓｃ，Ｓｄ）で示すスーパーブロックに対応する。また、図４５乃至４９において、Ｖ１で示す元信号ブロックの列は、図１においてＢ（Ｂｃ，Ｂｄ）で示す信号ブロックの列に対応する。さらに、図４５乃至４９において、Ｖ３，Ｖ５，Ｖ６およびＶ９は、図１においてＳ（Ｓｃ，Ｓｄ）で示すスーパーブロックの列に対応する。

図４５乃至４９に示す信号ブロック処理装置は各々、スーパーブロック構成装置Ｆ３と、誤り訂正エンコーダＦ１とを備える。誤り訂正エンコーダＦ１は、スーパーブロック構成装置Ｆ３で生成されたスーパーブロックの列（Ｖ３，Ｖ５，Ｖ６，Ｖ９）を誤り訂正符号における情報ビットとして用いて誤り訂正符号の冗長ビット（Ｒ１）を生成し、当該冗長ビットを付加したスーパーブロックの列（Ｖ４，Ｖ１０）を出力する。

［実施形態５−１］
図４４および４５を参照すると、信号ブロック処理装置のスーパーブロック構成装置Ｆ３は、入力された信号ブロックの列Ｖ１（N個の信号ブロックＢ３の列、Ｎは１以上の整数）に対して、各信号ブロックＢ３から信号ブロックヘッダＢ２を削除し（Ａ１）、残りのＮ個の信号ブロックペイロードＢ１をグループ化して、各々Ｍ個（Ｍは１以上Ｎ以下の整数）の信号ブロックペイロードを含むスーパーブロックＢ４の列を構成する（Ａ２）。このとき、信号ブロックのビットレート（ブロックサイズ）とスーパーブロックのビットレート（ブロックサイズ）との差に対応するビットＢ７が生じる。これらの処理は、図１乃至６を参照して詳細に説明したので、繰り返しの説明は省略する。

信号ブロック処理装置の誤り訂正エンコーダＦ１は、スーパーブロックを誤り訂正符号における情報ビットとして用いて誤り訂正符号の冗長ビットＲ１を生成し（Ａ４）、信号ブロックからスーパーブロックを構成することによって生じたビットＢ７（ビットレートが抑圧された結果生じる余剰帯域）の一部またはすべてを用いて生成した誤り訂正符号による冗長ビットＲ１を付加して出力することができる（Ａ３）。

より詳細には、誤り訂正エンコーダＦ１は、入力されたスーパーブロックの列を誤り訂正符号の処理単位である１ビット以上のシンボルに分割して、分割されたシンボルを用いて誤り訂正符号の冗長ビットＲ１を演算する（Ａ４）。なお、誤り訂正符号の処理単位であるシンボルは、例えば、Reed-Solomon符号などにおいてバイト（byte）とも呼ばれる。

例えば、スーパーブロックＢ４を５１２Ｂ／５１４Ｂブロック符号（スーパーブロックヘッダＢ６＝２ビット、スーパーブロックペイロードＢ５＝５１２ビット）とし、Ｎ＝３２，Ｍ＝８とした場合、Ｎ個の信号ブロック全体は２１１２（＝６６×３２）ビットとなるのに対して、Ｎ／Ｍ個のスーパーブロック全体は２０５６（５１４×４）ビットとなり、生じた余剰帯域であるビットＢ７は５６ビットとなる。したがって、誤り訂正エンコーダＦ１は、５６ビット以下の冗長ビットを生成するように誤り訂正符号を実装すればよい。例えば、誤り訂正符号として巡回符号を実装することができ、この場合、誤り訂正エンコーダＦ１は、生成行列から導かれるシフトレジスタ・バッファ・テーブルなどを含み、入力ビット列（スーパーブロック列）を入力として冗長ビットを算出するように構成される。

更に、誤り訂正エンコーダＦ１に実装することができる誤り訂正符号の異なるいくつかの例について説明する。

［実施形態５−２］
誤り訂正エンコーダＦ１は、誤り訂正符号として巡回Fire符号及び短縮巡回Fire符号を実装することができる。この場合、誤り訂正符号による冗長ビットのビット数をｒとすると訂正可能バーストエラー数は（ｒ＋１）／３以下に限られる。そこで訂正可能バーストエラー数を、（ｒ＋１）／３以下で、誤り訂正符号に対する演算が適用するシステムに求められる時間を超えない範囲で、かつ訂正符号の符号長がＮ／Ｍ個のスーパーブロックの符号長以上のものを選択し、生成多項式を導き、用いる。

上記巡回符号の例と同様に、スーパーブロックＢ４を５１２Ｂ／５１４Ｂブロック符号（スーパーブロックヘッダＢ６＝２ビット、スーパーブロックペイロードＢ５＝５１２ビット）とし、Ｎ＝３２，Ｍ＝８とした場合、利用可能な余剰帯域であるビットＢ７は５６ビットとなる。このとき、生成多項式ｇ（ｘ）をｇ（ｘ）＝（ｘ³⁷＋１）×（１９次の既約多項式）とすると、１９ビット以下の長さのバーストエラーを訂正可能な巡回Fire符号が得られる。このようにして得られる巡回Fire符号の本来の符号長は長いため、本実施形態ではこれを符号長２１１２，情報ビット長２０５６に短縮して用いる。

以下、表１にＮ／Ｍ、利用可能な冗長ビット数、最大訂正可能バーストエラー長（表中lengthで示す。）、および生成多項式の一例の関係を示す。

［実施形態５−３］
また、誤り訂正エンコーダＦ１は、誤り訂正符号として巡回BCH符号及び短縮巡回BCH符号を実装することができる。この場合、訂正可能なランダムエラーのビット数は情報ビット長と冗長ビット数によって上限が定められる。そこで訂正可能なランダムエラーの数を、誤り訂正符号による冗長ビットのビット数ｒで実現でき、誤り訂正符号に対する演算が適用するシステムに求められる時間を超えない範囲で、かつ訂正符号の符号長がＮ／Ｍ個のスーパーブロックの符号長以上のものを選択し、生成多項式を導き、用いる。

上記巡回符号の例と同様に、スーパーブロックＢ４を５１２Ｂ／５１４Ｂブロック符号（スーパーブロックヘッダＢ６＝２ビット、スーパーブロックペイロードＢ５＝５１２ビット）とし、Ｎ＝３２，Ｍ＝８とした場合、利用可能な余剰帯域であるビットＢ７は５６ビットとなる。このときガロア体ＧＦ（２¹²）を考慮すると、最大４ビットの誤りを訂正可能なBCH符号が得られる。このようにして得られるBCH符号の符号長は長いため、本実施形態ではこれを短縮して用いる。

以下、表２にＮ／Ｍ、利用可能な冗長ビット数、最大訂正可能ビットエラー数の関係を示す。

［実施形態５−４］
また、誤り訂正エンコーダＦ１は、誤り訂正符号として巡回Reed-Solomon符号及び短縮巡回Reed-Solomon符号を実装することができる。この場合、Reed-Solomon演算において１バイトを何ビットとするか（mビットとする）及び何バイトまで訂正可能とするか（ｔバイトとする）に制約が存在する。そこで誤り訂正符号に対する演算が適応するシステムに求められる時間を超えない範囲で、かつ訂正符号の符号長がＮ／Ｍ個のスーパーブロックの符号長以上のものを以下の条件からｍおよびｔを選択し、生成多項式を導き、用いる。

まず、ランダム誤りに対する耐性を考慮し、ｒ≧２ｍｔを満たす範囲から最大のｔを選択する。次に選択したｔに対して、ｒ≧２ｍｔを満たす範囲から最大のｍを選択する。ただし、ｍ，ｔは共に自然数である。

上記巡回符号の例と同様に、スーパーブロックＢ４を５１２Ｂ／５１４Ｂブロック符号（スーパーブロックヘッダＢ６＝２ビット、スーパーブロックペイロードＢ５＝５１２ビット）とし、Ｎ＝３２，Ｍ＝８とした場合、利用可能な余剰帯域であるビットＢ７は５６ビットとなる。このとき、２ｍｔ≦５６および符号長からｍ≧９を満たす必要があるため、ｔ＝３，ｍ＝９とすると、１［ｂｙｔｅ］を９［ｂｉｔ］とし３［ｂｙｔｅ］まで訂正可能なReed-Solomon符号が得られる。このようにして得られるReed-Solomon符号の符号長は長いため、本実施形態ではこれを短縮して用いる。

以下、表３にＮ／Ｍ、利用可能な冗長ビット数、上記条件の中で好適と思われるｍ，ｔの関係を示す。

［実施形態５−５］
図４６に示す信号ブロック処理装置は、信号ブロックの列Ｖ１を複数の信号ブロック列Ｖ２に分割するブロック列分割装置Ｆ２を備え、スーパーブロック構成装置Ｆ３がブロック列分割装置Ｆ２によって分割された信号ブロック列Ｖ２を入力としそれぞれに対応する複数のスーパーブロックの列Ｖ３を出力し、さらに誤り訂正エンコーダＦ１が複数のスーパーブロックの列Ｖ３の各々に対して冗長ビットＲ１を算出し、当該冗長ビットＲ１を付加した複数のスーパーブロックの列Ｖ４を出力する点で図４５に示す信号ブロック処理装置と相違する。図４６に示す信号ブロック処理装置は、入力された信号ブロックの列Ｖ１を複数の伝送路を介して並列に送信するのに好適であり、この場合、ブロック列分割装置Ｆ２は信号ブロックの列Ｖ１を伝送路の数に対応した数の信号ブロック列Ｖ２に分割するように構成される。

［実施形態５−６］
図４７に示す信号ブロック処理装置は、スーパーブロック構成装置Ｆ３によって生成されたスーパーブロックの列Ｖ５を複数のスーパーブロックの列Ｖ６に分割するブロック列分割装置Ｆ２を備え、誤り訂正エンコーダＦ１が複数のスーパーブロックの列Ｖ６の各々に対して冗長ビットＲ１を算出し、当該冗長ビットＲ１を付加した複数のスーパーブロックの列Ｖ４を出力する点で図４５に示す信号ブロック処理装置と相違する。図４７に示す信号ブロック処理装置は、図４６に示す信号ブロック処理装置と同様に、入力された信号ブロックの列Ｖ１を複数の伝送路を介して並列に送信するのに好適である。

［実施形態５−７］
図４８に示す信号ブロック処理装置は、信号ブロックの列Ｖ１を複数の信号ブロック列Ｖ２に分割するブロック列分割装置Ｆ２と、スーパーブロック構成装置Ｆ３と誤り訂正エンコーダＦ１の機能が一体化され複数の信号ブロック列Ｖ２の各々を入力として冗長ビットを付加した複数のスーパーブロックの列Ｖ４を出力する処理部と、複数のスーパーブロックの列Ｖ４の全部または一部を任意の単位（ビット、バイト（８ビット）、スーパーブロックの単位）で多重する１つまたは複数の多重化装置とを備える。図４８に示す信号ブロック処理装置は、図４６に示す信号ブロック処理装置と同様に、入力された信号ブロックの列Ｖ１を複数の伝送路を介して並列に送信するのに好適である。

［実施形態５−８］
図４９に示す信号ブロック処理装置は、誤り訂正エンコーダＦ１から出力された冗長ビットＲ１を付加した複数のスーパーブロックの列Ｖ４の全部または一部を任意の単位（ビット、バイト（８ビット）、スーパーブロックの単位）で多重する１つまたは複数の多重化装置を備える点で図４７に示す信号ブロック処理装置と相違する。図４９に示す信号ブロック処理装置は、図４６に示す信号ブロック処理装置と同様に、入力された信号ブロックの列Ｖ１を複数の伝送路を介して並列に送信するのに好適である。

図４８および４９に示す多重化装置は、入力される複数のスーパーブロックの列Ｖ４から所定量のビットを、例えばラウンド法で読み出し多重するように構成することができる。伝送路でバーストエラーが発生し、受信側でビット多重された信号列を複数のブロック列に再構成した場合、各ブロック列が有するバーストエラー長は伝送路で発生したバーストエラー長より短くなる。すなわち、誤り訂正符号によって伝送路で生じた誤りを訂正できる確率を増大させることができる。

具体的には、受信側において、受信した伝送フレームＦのヘッダ（ヘッダの所定位置に格納されたポインタ）を参照し、ポインタに基づいて、最初のスーパーブロック（Ｓ）を抽出する。伝送フレームＦのペイロードに複数のスーパーブロックが格納されている場合には、続くスーパーブロックを抽出する。誤り訂正符号を使用する場合には、スーパーブロックに付与された当該スーパーブロックの列についての誤り訂正符号の冗長ビットに基づいてエラーチェックおよびエラー訂正を実行する。

更に、受信したスーパーブロックのスーパーブロックヘッダ（Ｓｈｃ，Ｓｈｄ）を参照（スーパーブロックのスーパーブロックペイロード内に制御ブロックペイロードＢｃ’が含まれるか否かを示す情報を参照）することにより、スーパーブロックのスーパーブロックペイロード内に制御ブロックペイロードＢｃ’が含まれるか否かを判定し、制御ブロックペイロードＢｃ’が含まれている場合に、制御ブロックペイロードに与えられた位置識別情報と既知の信号ブロックペイロード再配置規則とに従って、グループＧ内で信号ブロックペイロード（Ｂｃ’，Ｂｄ’）を再配置前の位置に戻す。また、制御ブロックペイロードから位置識別情報を取り除くあるいは既知の規則に従って制御ブロックペイロードの状態を送信側において位置識別情報を挿入する前の状態に戻す。スーパーブロックのスーパーブロックペイロード内に制御ブロックペイロードＢｃ’が含まれていない場合には、グループ（Ｇ）内における既知のデータブロックペイロード再配置規則に従って、グループ（Ｇ）内でデータブロックペイロードＢｄ’を再配置前の位置に戻す。また、既知の規則に従って、信号ブロックペイロードの並び順を、信号ブロックペイロードが１つのグループにグループ化される前の並び順に、並び替える。すなわち、送信側において６４Ｂ／６６ＢブロックＢを受信した順番（メモリへ書き込んだ順番）に並び替える。次いで、信号ブロックペイロードの各々に、当該信号ブロックペイロードが制御コードを格納した制御ブロックペイロードであるかデータを格納したデータブロックペイロードＢｄ’であるかを識別する情報を含む信号ブロックヘッダ（Ｂｃｈ，Ｂｄｈ）を付加して、信号ブロックの列を出力する。

なお、本実施形態では、誤り訂正符号による冗長ビットを付加したスーパーブロックの列が伝送フレームに格納されて伝送路を介して送受信される例を説明したが、誤り訂正符号による冗長ビットを付加したスーパーブロックの列の伝送方式はこれに限定されるのもではない。

また、本実施形態を第１の実施の形態と関連づけて説明したが、本明細書中の他の実施の形態に提供できることは言うまでもない。

＜第６の実施の形態＞
上記の通り本発明によれば、信号ブロックペイロードと信号ブロックヘッダとからなる信号ブロックの列が入力され、入力された信号ブロックの列が処理されて、スーパーブロックが出力される。以下、一連の処理において、信号ブロックヘッダおよびクロック調整用のキャラクタのみからなる信号ブロックペイロードの一部または全部が削除され、スーパーブロックを伝送するためのビットレートが抑圧される実施形態を説明するが、クロック調整用のキャラクタのみからなる信号ブロックペイロードの一部または全部を削除することなく、信号ブロックヘッダのみを削除してスーパーブロックを生成することでも伝送するためのビットレートを抑圧することができる。また、本発明によれば、入力されたスーパーブロックが処理されて、当該スーパーブロックの基となった信号ブロックが出力（復元）される。

以下、図面を参照して、本発明の実施形態について説明する。
図１５は、本実施形態の信号ブロックの処理の過程の概要を示す図である。図１５において、入力された信号ブロックの列をＢで示している。データを格納している信号ブロックペイロードをＢｄ’で示し、制御コードを格納している信号ブロックペイロードをＢｃ’とで示している。また、データブロックペイロードＢｄ’の信号ブロックヘッダをＢｄｈで示し、制御ブロックペイロードＢｃ’の信号ブロックヘッダをＢｃｈで示している。さらに、データブロックペイロードＢｄ’と信号ブロックヘッダＢｄｈからなる信号ブロックをＢｄで示し、制御ブロックペイロードＢｃ’の信号ブロックヘッダＢｃｈからなる信号ブロックをＢｃで示している。信号ブロックヘッダ（Ｂｃｈ，Ｂｄｈ）は、信号ブロックペイロードが制御ブロックペイロードＢｃ’であるかデータブロックペイロードＢｄ’であるかを識別する情報を含む。制御ブロックペイロードＢｃ’には、そこに格納された制御コードＢｃ１の種別を識別するための情報Ｂｃ０が格納されている。信号ブロックＢｃ＿１は、制御ブロックペイロードＢｃ’にクロック調整用のキャラクタのみを格納した信号ブロックを示している。

更に、本実施形態によれば、グループＧ内の信号ブロックペイロードに対する処理（制御ブロックペイロードへの位置識別情報の付与、信号ブロックペイロードの再配置）が行われてスーパーブロックＳが出力される。スーパーブロックＳが、さらに複数のスーパーブロックＳのスーパーブロックペイロードからなるグループＭＧにグループ化され、複数のスーパーブロックＳのスーパーブロックヘッダＳｈｃから生成されたメタスーパーブロックヘッダＭＳｈが付加されて、メタスーパーブロックＭＳが出力される。メタスーパーブロックＭＳは、例えば、伝送フレームＦのペイロードに格納されて伝送されるか、あるいは、さらに複数のメタスーパーブロックＭＳからなるグループＭＳＧに同期ヘッダが与えられたウルトラブロックＵの形態で伝送フレームＦにマッピングされて伝送される。なお、スーパーブロックヘッダＳｈｃが付加されたスーパーブロックＳを生成（出力）することなく、スーパーブロックペイロードをグループＭＧにグループ化し、メタスーパーブロックヘッダＭＳｈを付加してメタスーパーブロックＭＳを生成（出力）するように構成することもできる。

また、本実施形態によれば、生成されたスーパーブロックあるいはスーパーブロックの列についての誤り訂正符号ｆｅｃが生成され、誤り訂正符号ｆｅｃが付加されたスーパーブロックＳ＋を出力するようにすることもできる。スーパーブロックＳ＋は、スーパーブロックＳと同様に、図５２に示すように、メタスーパーブロックＭＳあるいはウルトラブロックＵの形態で伝送フレームＦのペイロードに格納されて伝送される。

上記他の実施形態と同様に、以下の説明では必要に応じて、EthernetのＭＡＣ（10Gb/s）信号を６４Ｂ／６６Ｂブロック符号化したものを信号ブロックＢの一例とし、またＯＤＵｋ／ＯＰＵｋ（ｋ＝１，２，３）フレームを伝送フレームＦの一例として用いる。

図１５および５０を参照して、本発明の信号ブロック列処理方法に係る実施形態を説明する。

図５０は、本実施形態の信号ブロック列処理方法のフローの概要を示す図である。本実施形態の信号ブロック列処理方法は、信号送信装置に含まれた信号処理装置が10G Ethernet装置Ｅからの６４Ｂ／６６Ｂブロックの列Ｂを受信する［図５０：ＳＴ７−１］ことから始まる。受信した６４Ｂ／６６Ｂブロックの列Ｂは、レジスタ等のメモリに格納される。

次いで、ＳＴ７−１において受信した６４Ｂ／６６Ｂブロックの列Ｂ内の各６４Ｂ／６６Ｂブロックについて、ブロックタイプを参照することにより、クロック調整用キャラクタのみからなる６４Ｂ／６６Ｂブロック（Ｂｃｃ）であるか否かを判定し［図５０：ＳＴ７−２］、Ｂｃｃである場合には、当該６４Ｂ／６６Ｂブロックを削除する［図５０：ＳＴ７−３］。６４Ｂ／６６ＢブロックがＢｃｃではない場合には、信号ブロックヘッダ（Ｂｃｈ，Ｂｄｈ）を削除して、信号ブロックペイロード（Ｂｄ’，Ｂｃ’）を生成する［図５０：ＳＴ７−４］。なお、クロック調整用のキャラクタのみからなる信号ブロックペイロードの一部または全部を削除することなく、信号ブロックヘッダのみを削除して、スーパーブロックを生成する実施形態では、上記ＳＴ７−２およびＳＴ７−３は省略され、ＳＴ７−４以降の各処理においては制御ブロックペイロードＢｃ’を有する信号ブロックＢｃとして処理される。

次いで、ＳＴ７−４において生成された信号ブロックペイロード（Ｂｄ’，Ｂｃ’）を８個毎にグループ化してグループＧを生成する［図５０：ＳＴ７−６］。生成された信号ブロックペイロード（Ｂｄ’，Ｂｃ’）が８個より少ない場合は、ＳＴ７−１〜ＳＴ７−４を繰り返す。図１５において、グループＧ内のＧ０〜２および５〜７はデータブロックペイロードＢｄ’であり、Ｇ３〜４は制御ブロックペイロードＢｃ’である。

次いで、生成したグループＧに制御ブロックペイロードＢｃ’が含まれるか否かを判定し［図５０：ＳＴ７−７］、生成したグループＧに制御ブロックペイロードＢｃ’が含まれると判定した場合には、制御ブロックペイロードＢｃ’（Ｇ３、Ｇ４）に対して、グループＧにグループ化される前の信号ブロックの列Ｂにおける制御ブロックペイロードの位置を識別するための位置識別情報を与える［図５０：ＳＴ７−８］。ヘッダＢｃｈおよび／または制御ブロックペイロードＢｃ’内のブロックタイプＢｃ０を参照することで、生成したグループＧに制御ブロックペイロードＢｃ’が含まれるか否かの判定することができる。

次いで、グループＧ内におけるデータブロックペイロードＢｄ’および制御ブロックペイロードＢｃ’の再配置の位置を規定する受信側に既知の規則（信号ブロックペイロード再配置規則）に従って、Ｇ３とＧ４をそれぞれスーパーブロックＳのペイロード内の位置Ｓｐｃ０とＳｐｃ１に配置する［図５０：ＳＴ７−９］。引き続き、データブロックペイロードＢｄ’（Ｇ０〜２、５〜７）をそれぞれＳｐｃ２〜７に配置する［図５０：ＳＴ７−１０ｃ］。

一方、ＳＴ７−５において制御ブロックペイロードＢｃ’が含まれないと判定した場合、グループＧ内におけるデータブロックペイロードＢｄ’の再配置の位置を規定する受信側に既知の規則（データブロックペイロード再配置規則）に従ってデータブロックペイロードＢｄ’をスーパーブロックのペイロードＳ内の位置Ｓｐｄ０〜７にそれぞれ配置する［図５０：ＳＴ７−１０ｄ］。

ここで、Ｓｐｃ０〜７（Ｓｐｄ０〜７）に信号ブロックペイロード（Ｂｃ’，Ｂｄ’）が配置された後、これらに対して受信側に既知のスクランブル処理を行いビット極性の平準化を行う場合がある［図５０：ＳＴ７−１１ｃまたはＳＴ７−１１ｄ］。

次いで、グループＧがデータブロックペイロードＢｄ’と制御ブロックペイロードＢｃ’を含んで構成されている場合には、スーパーブロックのペイロード（Ｓｐｃ０〜７）にヘッダＳｈｃ（１ビット：１）を加えてスーパーブロックＳｃを生成する［図５０：ＳＴ７−１２ｃ］。一方、グループＧがデータブロックペイロードＢｄ’のみで構成されている場合には、ペイロード（Ｓｐｄ０〜７）にヘッダＳｈｄ（１ビット：０）を加えてスーパーブロックＳｄを生成する［図５０：ＳＴ７−１２ｄ］。

上記の通り、ＳＴ７−１２ｃまたはＳＴ７−１２ｄにおいて、生成されたスーパーブロックＳの１つまたは複数から誤り訂正符号ｆｅｃを生成してスーパーブロックＳに付加して出力することができる。

１つのスーパーブロックについて誤り訂正符号ｆｅｃを生成した場合、生成したｆｅｃをスーパーブロックＳに付与し、新たにスーパーブロックＳ＋を生成する［図５０：ＳＴ７−１２］。ここで、６４Ｂ／６６Ｂブロックの数とスーパーブロックＳ＋内の信号ブロックペイロード（データブロックペイロードＢｄ’または制御ブロックペイロードＢｃ’）の数が同じであり、且つ両者の長さ（ビット数）が同じであれば、６４Ｂ／６６Ｂブロック列をそのまま伝送する場合と同じビットレート（クロック速度）でありながら誤り耐性が高い（冗長度が高い）伝送が可能となる。

ｎ個のスーパーブロックＳ（Ｓ₀〜Ｓ_n-1）についての誤り訂正符号ｆｅｃを生成した場合、生成したｆｅｃを１つのスーパーブロックＳ_n+1に付与してＳ＋_n+1を生成する［図５０：ＳＴ７−１２］。

次いで、ＳＴ７−１２ｃまたはＳＴ７−１２ｄで生成された複数（例えば、４個）のスーパーブロックＳまたは複数のスーパーブロックＳ＋からメタスーパーブロックＭＳを生成し［図５０：ＳＴ７−１４］、さらに複数のメタスーパーブロックＭＳからグループＭＳＧを生成する［図５０：ＳＴ７−１５］。グループＭＳＧに対して受信側に既知のスクランブル処理を行いビット極性の平準化を行う場合がある（ＭＳＧｓ）［図５０：ＳＴ７−１６］。メタスーパーブロックＭＳの生成については、後述する。

生成されたメタスーパーブロックＭＳは、そのまま出力することも、順次ＯＤＵｋ／ＯＰＵｋフレームのペイロードにマッピングして出力することもできる。順次ＯＤＵｋ／ＯＰＵｋフレームにマッピングして出力する場合、ＯＤＵｋ／ＯＰＵｋフレームのペイロードにマッピングされたメタスーパーブロックＭＳの内、最初にヘッダが現れるメタスーパーブロックＭＳの位置を示すポインタｐ（ＯＤＵｋ／ＯＰＵｋフレームにメタスーパーブロックＭＳ０〜ＭＳ４３マッピングされる場合、メタスーパーブロックＭＳ０のヘッダ（ＭＳｈ）のポインタ）を参照し、このポインタｐをＯＤＵｋ／ＯＰＵｋフレームのヘッダの特定の位置に格納する。複数のメタスーパーブロックＭＳが多重化されてＯＤＵｋ／ＯＰＵｋフレームのペイロードにマッピングされる場合などには、各多重化メタスーパーブロックＭＳを識別できるポインタを生成し格納する。これにより、受信側におけるＯＤＵｋ／ＯＰＵｋフレームからのメタスーパーブロックＭＳの抽出を容易にすることができる。

さらに、グループＭＳＧに、ウルトラブロックヘッダＵｈを付加してウルトラブロックＵを生成［図５０：ＳＴ７−１７］して、出力する［図５０：ＳＴ７−１８］。ウルトラブロックヘッダＵｈは、例えば、受信側に対して同期情報を提供する２ビットのビット列とすることができる。ウルトラブロックＵが生成された後、これらに対して受信側に既知のスクランブル処理を行いビット極性の平準化を行う場合がある。また、生成されたウルトラブロックＵの１つまたは複数から誤り訂正符号を生成して、付加してウルトラブロックを出力するようにすることもできる。

ここで、メタスーパーブロックＭＳおよびウルトラブロックＵの生成について図５２乃至５５Ａ，５５Ｂおよび５５Ｃを参照して詳細に説明する。

図５２は、信号ブロックの処理の過程の概要を示す図である。図５２は、図１５の一部を含み、スーパーブロックＳとメタスーパーブロックＭＳの関係、およびメタスーパーブロックＭＳとウルトラブロックＵとの関係を示す。図５２において、メタスーパーブロックＭＳは、予め定められた数（例えば４つ）のスーパーブロックのペイロードＳ０乃至Ｓ３をグループ化したグループＭＧと、予め定められた数のスーパーブロックのヘッダに基づいて生成されたグループ構成情報を含むメタスーパーブロックヘッダＨＳｈとを含む。ウルトラブロックＵは、予め定められた数（例えば４つ）のメタスーパーブロックＭＳ０乃至ＭＳ３をグループ化したＭＳＧとウルトラブロックヘッダＵｈとを含む。

図５３は、本実施形態のメタスーパーブロックＭＳの生成フローの概要を示す図である。図５３に示すメタスーパーブロックＭＳの生成方法は、ＳＴ７−１２（図５０）で生成されたスーパーブロックＳを受信する［図５３：ＳＴ７−１００］ことから始まる。予め定められたＸ個（例えば４個）のスーパーブロックＳが受信されたかを判定し［図５３：ＳＴ７−１０１］、Ｘ個のスーパーブロック（図５２のＳ０乃至Ｓ３）からスーパーブロックヘッダ（Ｓｄｈ，Ｓｃｈ）を抽出・削除し［図５３：ＳＴ７−１０２］、Ｘ個のスーパーブロックのペイロードをグループ化してグループＭＧを生成するとともに、抽出したスーパーブロックヘッダに基づいてメタスーパーブロックヘッダＭＳｈを生成し［図５３：ＳＴ７−１０３］、生成したメタスーパーブロックヘッダＭＳｈをグループＭＧに付加してメタスーパーブロックＭＳを生成して［図５３：ＳＴ７−１０４］、メタスーパーブロックＭＳを出力する［図５３：ＳＴ７−１０４］。出力されたメタスーパーブロックＭＳは、ＳＴ７−１５（図５０）へ供給される。また、メタスーパーブロックＭＳを出力する前に、グループＭＧに対して受信側に既知のスクランブル処理を行いビット極性を平準化する［図５３：ＳＴ７−１０５］ことも、１つまたは複数のメタスーパーブロックＭＳについての誤り訂正符号ＦＥＣを生成しこれを付加することもできる［図５３：ＳＴ７−１０６］。

ＳＴ７−１０３において生成されるメタスーパーブロックヘッダＭＳｈは、スーパーブロックペイロードのグループＭＧについての構成（並び順）に応じた情報を含む。グループＭＧについての構成情報はスーパーブロックペイロードの並び順を符号化したタイプ値とすることとができる。

図５５Ａ，５５Ｂおよび５５Ｃは、タイプ値の例を示す。図５５Ａ，５５Ｂおよび５５Ｃに示すタイプ値は、タイプ値間のハミング距離が２以上となるように構成されている。また、図５５Ａ，５５Ｂおよび５５Ｃに示すタイプ値は、受信側においてメタスーパーブロックを受信した際に当該メタスーパーブロックの同期を検出するための同期情報として用いることができるように構成されている。さらに、図５５Ａ，５５Ｂおよび５５Ｃの各表には、２つの系列が示されているが、タイプ値は、２つの系列のいずれか一方から選択されるようにすることも、双方から選択されるようにすることもできる。単位時間、例えば１秒、において、ビットの極性（０または１）の出現回数が平均化されるように２つの系列から交互にタイプ値を選択してもよい。本実施例（Ｘ＝４）の場合、メタスーパーブロックヘッダＭＳｈは５ビット以上となる（図５５Ｃの表を参照する）。例えば、制御コードを含むスーパーブロックペイロードが３つ連続した後に制御コードを含まないスーパーブロックペイロードが１つ続いて１つのグループＭＧを構成している場合、図５５Ｃの表から「０１０１０」または「１０１０１」が選択され、メタスーパーブロックヘッダＭＳｈとしてグループＭＧに付加されメタスーパーブロックＭＳが出力される［図５３：ＳＴ７−１０７］。

なお、生成されたスーパーブロックＳの代替としてスーパーブロックＳ＋を用いてもよい。また、スーパーブロックヘッダＳｈｃが付加されたスーパーブロックＳを受信することなく、スーパーブロックペイロードをグループＭＧにグループ化し、メタスーパーブロックヘッダＭＳｈを付加してメタスーパーブロックＭＳを生成（出力）するように構成することができる。例えば、図５０のステップＳＴ７−１０ｃまたはＳＴ７−１０ｄ（あるいはＳＴ７−１２ｃまたはＳＴ７−１２ｄ）の処理後の状態を格納したメモリなどを参照したプロセッサ処理により、信号ブロックペイロードからメタスーパーブロックＭＳを直接生成（出力）するようにすることができる。

図５４は、図５３に示すメタスーパーブロックＭＳの生成方法と異なる、本実施形態のメタスーパーブロックＭＳの生成フローの概要を示す図である。図５４に示すメタスーパーブロックＭＳの生成方法は、ＳＴ７−１２（図５０）で生成されたスーパーブロックＳのペイロードＳｄまたはＳｃを受信する［図５４：ＳＴ７−１００’］ことから始まる。予め定められたＸ個（例えば４個）のスーパーブロックＳのペイロードＳｄまたはＳｃが受信されたかを判定し［図５４：ＳＴ７−１０１’］、Ｘ個のスーパーブロックのペイロードをグループ化してグループＭＧを生成し［図５４：ＳＴ７−１０２’］、入力されたＸ個のスーパーブロックに対応するメモリ等に格納されたスーパーブロックヘッダを参照してメタスーパーブロックヘッダＭＳｈを生成する［図５４：ＳＴ７−１０３’］。その後、図５３に示した方法と同様に、生成したメタスーパーブロックヘッダＭＳｈをグループＭＧに付加してメタスーパーブロックＭＳを生成して［図５４：ＳＴ７−１０４］、メタスーパーブロックＭＳを出力する［図５４：ＳＴ７−１０４］。出力されたメタスーパーブロックＭＳは、ＳＴ７−１５（図５０）へ供給される。また、メタスーパーブロックＭＳを出力する前に、グループＭＧに対して受信側に既知のスクランブル処理を行いビット極性を平準化する［図５４：ＳＴ７−１０５］ことも、１つまたは複数のメタスーパーブロックＭＳについての誤り訂正符号ＦＥＣを生成しこれを付加することもできる［図５４：ＳＴ７−１０６］。

なお、生成されたスーパーブロックＳの代替としてスーパーブロックＳ＋を用いてもよい。また前述したように、スーパーブロックヘッダＳｈｃが付加されたスーパーブロックＳを受信することなく、スーパーブロックペイロードをグループＭＧにグループ化し、メタスーパーブロックヘッダＭＳｈを付加してメタスーパーブロックＭＳを生成（出力）するように構成することができる。

次いで、図１７乃至１９を参照して、受信側における信号ブロックの列Ｂの復元方法を説明する。図１７は、本実施形態の信号ブロック列処理方法のフローの概要を示す図である。

図１７を参照すると、伝送フレームＦがウルトラブロックを格納している場合には、ウルトラブロックヘッダを抽出し、該ウルトラブロックヘッダに続くウルトラブロックから複数のメタスーパーブロックＭＳを抽出することから始まる［図１７：ＲＴ２−１］。伝送フレームＦがウルトラブロックを格納していない場合には、受信した伝送フレームＦのヘッダ（ヘッダの所定位置に格納されたポインタ）を参照し、ポインタに基づいて、最初のメタスーパーブロックＭＳを抽出する。伝送フレームＦのペイロードに複数のメタスーパーブロックＭＳが格納されている場合には、続くメタスーパーブロックＭＳを抽出する。

さらに、メタスーパーブロックＭＳのヘッダＭＳｈ（グループ構成情報）を参照して、メタスーパーブロックＭＳからスーパーブロックペイロードＳ０〜Ｓ３を抽出するとともに、削除されたスーパーブロックヘッダ（ＢｄｈまたはＢｃｈ）を復元することで、スーパーブロックＳを復元することができる。例えば、図５５Ａ，５５Ｂおよび５５Ｃに示す表とヘッダＭＳｈに格納されたタイプ値を比較することによりメタスーパーブロックの同期を確立して、スーパーブロックペイロードＳ０〜Ｓ３を抽出するとともに、スーパーブロックペイロードＳ０〜Ｓ３の種類を判定して、削除されたスーパーブロックヘッダ（ＢｄｈまたはＢｃｈ）を復元することができる。

次いで、送信側におけるウルトラブロックの生成手順とは逆の手順、すなわち、図５０：ＳＴ７−１２からＳＴ７−４までを遡った後に、クロック調整用キャラクタのみからなる６４Ｂ／６６ＢブロックＢｃｃが削除された６４Ｂ／６６Ｂブロックの列Ｂ’を復号する［図１７：ＲＴ２−２］。

誤り訂正符号を使用する場合には、ウルトラブロックやスーパーブロックに付与された当該ウルトラブロックやスーパーブロック（列）についての誤り訂正符号に基づいてエラーチェックおよびエラー訂正を実行する。また、スクランブル処理を使用する場合には、デスクランブル処理を実行する。

次いで、復元したスーパーブロックのスーパーブロックヘッダ（Ｓｈｃ，Ｓｈｄ）を参照（スーパーブロックのスーパーブロックペイロード内に制御ブロックペイロードＢｃ’が含まれるか否かを示す情報を参照）することにより、スーパーブロックのスーパーブロックペイロード内に制御ブロックペイロードＢｃ’が含まれるか否かを判定し、制御ブロックペイロードＢｃ’が含まれている場合に、制御ブロックペイロードに与えられた位置識別情報と既知の信号ブロックペイロード再配置規則とに従って、グループＧ内で信号ブロックペイロード（Ｂｃ’，Ｂｄ’）を再配置前の位置に戻す。また、制御ブロックペイロードから位置識別情報を取り除くあるいは既知の規則に従って制御ブロックペイロードの状態を送信側において位置識別情報を挿入する前の状態に戻す。スーパーブロックのスーパーブロックペイロード内に制御ブロックペイロードＢｃ’が含まれていない場合には、グループ（Ｇ）内における既知のデータブロックペイロード再配置規則に従って、グループ（Ｇ）内でデータブロックペイロードＢｄ’を再配置前の位置に戻す。また、既知の規則に従って、信号ブロックペイロードの並び順を、信号ブロックペイロードが１つのグループにグループ化される前の並び順に、並び替える。次いで、信号ブロックペイロードの各々に、当該信号ブロックペイロードが制御コードを格納した制御ブロックペイロードであるかデータを格納したデータブロックペイロードＢｄ’であるかを識別する情報を含む信号ブロックヘッダ（Ｂｃｈ，Ｂｄｈ）を付加する。これにより、６４Ｂ／６６ＢブロックＢｃｃが削除された６４Ｂ／６６Ｂブロックの列Ｂ’を復号する。

なお、送信側においてクロック調整用のキャラクタのみからなる信号ブロックペイロードの一部または全部を削除しない場合には、ＲＴ２−３において、送信側で当該２つの制御ブロックＢｃの間からクロック調整用キャラクタのみからなる６４Ｂ／６６ＢブロックＢｃｃが削除されていないと判定されるため、ＲＴ２−４は省略される。

図２０Ａ，２０Ｂおよび２１を参照して、６４Ｂ／６６ＢブロックＢｃｃの一部を削除する実施形態を説明する。

次いで、クロック調整用キャラクタのみからなるカラムを削除した後の残りのカラム（図２０Ｂのカラム＃１，４）を用いて新たな信号ブロックＢｃ％に再ブロック化して、これを含む６４Ｂ／６６Ｂブロックの列Ｂ’とする［図２１：ＳＴ２−１δ］。さらに、信号ブロックヘッダ（Ｂｃｈ，Ｂｄｈ）を削除して、信号ブロックペイロード（Ｂｄ’，Ｂｃ’）を生成する［図２１：ＳＴ２−４および図５０：ＳＴ７−４］。

図２０Ａ，２０Ｂおよび２１の例では、２つの信号ブロックＢｃの制御コードをレーン／カラム化し、クロック調整用キャラクタ（／Ｉ／）のみからなるアイドルカラムを削除した後に１つの信号ブロックＢｃ％に再ブロック化する例を説明したが、図２２Ａ，２２Ｂおよび２２Ｃに示すように、１つまたは複数の信号ブロックＢ（Ｂｃ，Ｂｄ）をレーン／カラム化し、アイドルカラムを削除した後に１つまたは複数の信号ブロックＢ％（Ｂｃ％，Ｂｄ％）に再ブロック化することもできる。

次に、図２３Ａ，２３Ｂ，２４Ａおよび２４Ｂを参照して、送信側において６４Ｂ／６６ＢブロックＢｃｃの一部を削除した場合の受信側の復号について説明する。図２３Ａは、６４Ｂ／６６Ｂブロックの列Ｂ’内の６４Ｂ／６６ＢブロックＢｃ％の制御コードを、パラレル共通インタフェースＸＧＭＩＩにおけるレーンおよびカラムの概念で示した図である。図２３Ｂは、制御ブロックペイロードＢｃ％のカラムに（／Ｉ／）を挿入して、２つの信号ブロックＢｃに再ブロック化する概要を示した図である。図２４Ａは、信号ブロックペイロードＢｃから削除された一部を復号するフローの概要を示す図である。図２４Ｂは、送信側でクロック調整用キャラクタ（／Ｉ／）のみからなるカラム（アイドルカラム）が削除されたかを判定するための条件の概要を示す図である。

次いで、連続するカラムの組み合わせを用いて、送信側でクロック調整用キャラクタ（／Ｉ／）のみからなるカラム（アイドルカラム）が削除されたかを判定する［図２４Ａ：ＲＴ２−２β］。図２４Ｂに示すように、連続するカラムにおいて、前のカラムに「終端キャラクタ／Ｔ／」が存在し、後ろのカラムに「スタートキャラクタ／Ｓ／」が存在する場合に、当該２つのカラムの間に、アイドルカラムを挿入する［図２４Ａ：ＴＲ２−２γ］。挿入するアイドルカラムの数は、例えば、終端キャラクタ／Ｔ／を含め、アイドルキャラクタ／Ｉ／が平均１２個となるように９から１５個の範囲で挿入するというような、一定の条件に基づいて決定することができる。

アイドルカラムを挿入した後、信号ブロックＢｃに再ブロック化し［図２４Ａ：ＲＴ２−２δ］、送信側で入力された信号ブロックの列Ｂが復号され出力される［図２４Ａおよび図１７：ＲＴ２−６］。図２３Ａ，２３Ｂ，２４Ａおよび２４Ｂの例では、１つの信号ブロックＢｃ％の制御コードをレーン／カラム化し、アイドルカラムを挿入した後に２つの信号ブロックＢｃに再ブロック化する例を説明したが、１つまたは複数の信号ブロックＢ％（Ｂｃ％，Ｂｄ％））をレーン／カラム化し、アイドルカラムを挿入した後に１つまたは複数の信号ブロックＢ（Ｂｃ，Ｂｄ）に再ブロック化することもできる。

例えば、「スタートキャラクタ／Ｓ／」が存在するカラム（例えば、図２２Ｂの＃１０）に検出し、当該カラムより前のカラム（例えば、図２２Ｂの＃７，８）に含まれるアイドルキャラクタ／Ｉ／が所定数（例えば、平均値）となるような数のアイドルキャラクタを挿入するようにすることができる。これにより、信号ブロックＢ（例えば、Ｂｃ＿１，Ｂｄ＿３）を復元できる。また、残りのカラムを用いて、さらに信号ブロックＢ（例えば、Ｂｃ＿４〜Ｂｄ＿６）を復元することができる。

次に、図２５を参照して、制御ブロックペイロードＢｃ’に対して位置識別情報を与える方法［図５０：ＳＴ７−８］を説明する。図２５は、非特許文献１のFigure 49-7に規定されている１５種類（＃１〜１５）の制御ブロックフォーマット（Control Block Formats）およびこれを識別するブロックタイプ値（Block Type 1）と、本実施形態より、位置識別情報とともに制御ブロックペイロードに与えられる、特定のブロックタイプ間のハミング距離が最大化されるように符号化されたブロックタイプ値（Block Type 2）との関係を示す表である。

次に、図２６を参照して、出力されたメタスーパーブロックＭＳの列あるいはウルトラブロックＵの列のＯＤＵｋ／ＯＰＵｋフレームへのマッピングを説明する。上記のように、出力されたメタスーパーブロックＭＳの列あるいはウルトラブロックＵの列を順次ＯＤＵｋ／ＯＰＵｋフレームのペイロードにマッピングすることができるが、ＯＤＵｋ／ＯＰＵｋフレームのヘッダ領域を含む受信側に既知の特定の領域にマッピングすることができる。図２６は、ＯＤＵｋ／ＯＰＵｋフレームにマッピングされる複数のウルトラブロックの内ｊ番目のウルトラブロックＵｊの一部がＯＤＵｋ／ＯＰＵｋフレームのヘッダ領域（Ｆｈ）にマッピングされ、他のウルトラブロックがＯＤＵｋ／ＯＰＵｋフレームのペイロード領域（Ｆｐ）にマッピングされた状態を示している。受信側においては、ＯＤＵｋ／ＯＰＵｋフレームの既知の特定の領域から複数のメタスーパーブロックＭＳの列あるいはウルトラブロックＵの列を順次抽出することができる。

なお、複数のスーパーブロックＳ（Ｓ＋）をメタスーパーブロックＭＳにグループ化する際、同一のソース（Ethernet装置Ｅ）からの信号ブロックの列を処理して生成された複数のスーパーブロックＳ（Ｓ＋）を１つのメタスーパーブロックＭＳにグループ化してもよく、あるいは、複数のソース（Ethernet装置）から入力された複数のスーパーブロックＳ（Ｓ＋）を１つのメタスーパーブロックＭＳにグループ化してもよい。

次に、図２７，５１Ａおよび５１Ｂを参照して上述したブロック信号処理方法を実施する信号処理装置、これを内蔵した光信号送信装置および光信号受信装置を説明する。図２７，５１Ａおよび５１Ｂは、本発明の一実施形態である光信号送信装置を、ＬＡＮとＷＡＮの境界に設置されるＬＡＮ−ＷＡＮエッジ装置Ｗとして示した図であり、その構成を示す図である。ＬＡＮ−ＷＡＮエッジ装置Ｗは、光ケーブルや電気ケーブルなどの信号線Ｌｅｗ１−４を介して４台の10G Ethernet装置Ｅ１−４と接続されている。ここで、理解を容易にする目的で、10G Ethernet装置Ｅ内の構成については敢えて明記していない。同様に、ＬＡＮ−ＷＡＮエッジ装置Ｗについても、本発明に直接関係しない機能等については簡略化・省略してある。なお、ここでは、伝送フレームＦを光信号に変換して送信する光信号送信装置、および光信号に変換された伝送フレームＦを受信する光信号受信装置を説明するが、伝送フレームＦを電気信号で送受信する信号送受信装置として本発明を実施することもできることは言うまでもない。

図２７に示す光信号受信装置の信号ブロック変換部Ｗ２１−２４は、それぞれ異なるEthernet装置Ｅ１−４からの信号ブロックの列を処理してスーパーブロックＳを生成し、さらに複数のスーパーブロックＳを１つのグループＭＳにグループ化してメタスーパーブロックＭＳを生成して出力、あるいは複数のメタスーパーブロックＭＳを１つのグループＧＳにグループ化してウルトラブロックＵを生成して出力する。信号ブロック変換部Ｗ２１−２４は、それぞれ受信した信号ブロックの列Ｂを記憶する信号ブロックメモリと、信号ブロックメモリに記憶された信号ブロックの列の各々から信号ブロックヘッダを削除し、または信号ブロックヘッダおよびクロック調整用のキャラクタのみからなる信号ブロックペイロードの一部または全部を削除し、予め定められた数の信号ブロックペイロード（Ｂｃ’，Ｂｄ’）を１つのグループＧにグループ化し、グループＧ内に制御ブロックペイロードＢｃ’が含まれるか否かを判定し、グループＧ内に制御ブロックペイロードＢｃ’が含まれる場合に、グループＧにグループ化される前の信号ブロックの列Ｂにおける制御ブロックペイロードの位置を識別するための位置識別情報（再配置情報）を与え、グループＧ内における制御ブロックペイロードＢｃ’およびデータブロックペイロードＢｄ’の再配置の位置を規定する受信側に既知の信号ブロックペイロード再配置規則に従って、グループＧ内で信号ブロックペイロード（Ｂｃ’，Ｂｄ’）を再配置し、グループＧ内に前記制御ブロックペイロードＢｃ’が含まれない場合に、グループＧ内におけるデータブロックペイロードＢｄ’の再配置の位置を規定する受信側に既知のデータブロックペイロード再配置規則に従って、グループＧ内でデータブロックペイロードＢｄ’を再配置するように構成された再配置部と、信号ブロックペイロード（Ｂｃ’，Ｂｄ’）が再配置されたグループを格納するスーパーブロックペイロード（Ｓｃ，Ｓｄ）、および当該スーパーブロックペイロードに制御ブロックペイロードＢｃ’が含まれるか否かを示す情報を格納するスーパーブロックヘッダ（Ｓｈｃ，Ｓｈｄ）からなるスーパーブロックＳを出力するスーパーブロック出力部と、スーパーブロック出力部から出力されたスーパーブロックＳの列を入力として複数のスーパーブロックＳのスーパーブロックペイロードからなるグループＭＧにグループ化し、複数のスーパーブロックＳのスーパーブロックヘッダＳｈｃからメタスーパーブロックヘッダＭＳｈを生成してグループＭＧに付加し、メタスーパーブロックＭＳを出力するメタスーパーブロック出力部と、メタスーパーブロック出力部から出力されたメタスーパーブロックＭＳを入力とし複数のメタスーパーブロックＭＳからなるグループＭＳＧにグループ化しウルトラヘッダ（Ｕｈ）を付加したウルトラブロックＵの列を出力するウルトラブロック出力部とから構成することができる。再配置部、スーパーブロック出力部、メタスーパーブロック出力部およびウルトラブロック出力部は１つまたは複数のプロセッサで実現することができ、論理的または物理的に統合・分離して構成することができる。スーパーブロック出力部は、制御ブロックペイロード内の受信側に既知の領域に位置識別情報を格納するとともに、制御ブロックペイロードのブロックタイプを識別するブロックタイプ値が特定のブロックタイプ間のハミング距離が最大化するように符号化されたブロック値を格納することができる。

また、信号ブロック変換部Ｗ２１−２４に、スーパーブロック（列）Ｓおよび／またはメタスーパーブロックのＭＧ部についての誤り訂正符合を生成し付加する機能を備えることもできる。

フレーム化部Ｗ３は、信号ブロック変換部Ｗ２１−２４の各メタスーパーブロック出力部から出力されたメタスーパーブロックＭＳの列あるいは各ウルトラブロック出力部から出力されるウルトラブロックＵの列を、ＯＰＵ３／ＯＤＵ３／ＯＴＵ３などの伝送フレームＦにフレーム化し、フレーム化した信号を信号線Ｌｗ３へ出力する。メタスーパーブロックの列あるいはウルトラブロックＵの列は、伝送フレームＦのペイロードおよびヘッダの受信側に既知の特定の領域にマッピングすることができる。また、フレーム化部Ｗ３は、信号ブロック変換部Ｗ２１−２４の各メタスーパーブロック出力部から出力されたメタスーパーブロックＭＳの列あるいは各ウルトラブロック出力部から出力されるウルトラブロックＵの列を、より下位のＯＰＵ（例えばＯＰＵ２）にフレーム化した後に、ＯＰＵ３／ＯＤＵ３／ＯＴＵにマッピングしてもよい。

他方、図５１Ａに示す光信号受信装置の信号ブロック変換部Ｗ２’１−２’４は、それぞれ異なるEthernet装置Ｅ１−４からの信号ブロックの列を処理してスーパーブロックＳを生成し、さらにメタスーパーブロックを生成してＬｗ２’１−２’４へ出力する。さらに別の信号ブロック変換部Ｗ２”は、信号ブロック変換部Ｗ２１−２４から出力されたメタスーパーブロックＭＳ（異なるEthernet装置Ｅ１−４からの信号ブロックペイロードを含むメタスーパーブロックＭＳ）を１つのグループＭＳＧにグループ化して同期ヘッダが与えウルトラブロックＵを生成して、Ｌｗ２”を介してフレーム化部Ｗ３へ出力する。

図５１Ａに示す光信号受信装置のフレーム化部Ｗ３は、別の信号ブロック変換部Ｗ２”のウルトラブロック出力部から出力されるウルトラブロックＵの列を、ＯＰＵ３／ＯＤＵ３／ＯＴＵ３などの伝送フレームＦにフレーム化し、フレーム化した信号を信号線Ｌｗ３へ出力する。また、フレーム化部Ｗ３は、別の信号ブロック変換部Ｗ２”から出力されるウルトラブロックＵの列を、より下位のＯＰＵ（例えばＯＰＵ２）にフレーム化した後に、ＯＰＵ３／ＯＤＵ３／ＯＴＵにマッピングしてもよい。

図５１Ａに示す光信号受信装置の光信号出力部Ｗ４は、ＰＭＤにより信号先Ｌｗ３から入力された伝送フレームＦをパレレルシリアル変換し光信号に変換して、他ＷＡＮ装置に向けて光ファイバなどの信号線Ｌｗｗへ出力する。

尚、図５１Ａに示す光信号受信装置の信号ブロック変換部Ｗ２’１−２’４および信号ブロック変換部Ｗ２”をそれぞれ図５１Ｂに示す信号ブロック変換部Ｗ２”’１−２”’４および信号ブロック変換部Ｗ２””に置換してもよい。図５１Ｂにおいて、信号ブロック変換部Ｗ２”’１−２”’４は、それぞれ異なるEthernet装置Ｅ１−４からの信号ブロックの列を処理してスーパーブロックＳを生成してＬｗ２”１−２”４へ出力する。別の信号ブロック変換部Ｗ２””は、信号ブロック変換部Ｗ２”’１−２”’４から出力されたスーパーブロックＳ（異なるEthernet装置Ｅ１−４からの信号ブロックペイロードを含むスーパーブロックＳ）を１つのメタスーパーブロックＭＳにし、さらにメタスーパーブロックＭＳからなるグループＭＳＧにグループ化して同期ヘッダが与えウルトラブロックＵを生成して、Ｌｗ２”を介してフレーム化部Ｗ３へ出力する。

次に、図２９を参照して本発明の一実施形態に係る信号伝送システムを説明する。図２９に信号伝送システムは、図２７，５１Ａまたは５１Ｂを参照して説明した２つの信号送信装置がそれぞれＬＡＮ−ＷＡＮエッジ装置Ｗ＿１およびＷ＿２として用いられ、光ファイバなどの信号線Ｌｗｗで接続された構成である。図２９のEthernet装置Ｅ１−４およびＥ５−８は、図２７，５１Ａまたは５１ＢのEthernet装置Ｅ１−４にそれぞれ対応する。

次に、ＭＬＤ（Multi-Lane Distribution）のように、バーチャルレーンと呼ばれる仕組みを導入した伝送システムに本願発明を適用する例を説明する。

以下、図面を参照して、スキュー調整用マーカーを送信することでスキュー調整用マーカーを明示的に通知する場合を説明する。

図５６Ａは、Ｅｔｈｅｒｎｅｔ装置Ｅ（図２７〜２９）における、入力された６４Ｂ／６６Ｂの信号ブロックの列Ｂを示す。Ｅｔｈｅｒｎｅｔ装置Ｅにおいて、入力された６４Ｂ／６６Ｂの信号ブロックの列Ｂは、ラウンドロビン方式によりＫ個（例えば、Ｋ＝４）のバーチャルレーン（ＢＬ１〜ＢＬ４）に分割される（図５６Ｂ）。さらに、Ｅｔｈｅｒｎｅｔ装置において、各バーチャルレーンに対してスキュー調整用マーカー（Ｍ）を一定周期で挿入する。スキュー調整用マーカー（Ｍ）は、スキュー調整用コードを格納した信号ブロックペイロードに制御ブロックを示すヘッダを負荷した６４Ｂ／６６Ｂ符号の信号ブロックであり、Ｎ個（例えば、Ｎ＝８０）の信号ブロック毎に１つ割合で周期的に挿入される（図５６Ｃ）。

スキュー調整用マーカー（Ｍ）が挿入された各バーチャルレーンは、例えば、Ｅｔｈｅｒｎｅｔ装置Ｅ１からＬＡＮ−ＷＡＮエッジ装置Ｗへ複数（Ｎ個：Ｎ≦Ｋ）の物理パスで構成されたＬｗ１１を介して並列に送信される。図５６Ｄは、スキュー調整用マーカー（Ｍ）が挿入された４つのバーチャルレーンがビット毎にラウンドロビン方式で２つの物理パスに振り分けられ、Ｅｔｈｅｒｎｅｔ装置Ｅ１からＬＡＮ−ＷＡＮエッジ装置Ｗへ並列に送信される例を示す。

図５７Ａは、ＬＡＮ−ＷＡＮエッジ装置ＷのＷ２１（図２７）またはＷ２’１（図５１Ａまたは５１Ｂ）において、Ｅｔｈｅｒｎｅｔ装置から受信した信号から再生された各バーチャルレーン（ＢＬ１ｒ，・・・，ＢＬ４ｒ）の状態を示す。図５７Ａに示すように、各バーチャルレーンには、Ｅｔｈｅｒｎｅｔ装置Ｅ１とＬＡＮ−ＷＡＮエッジ装置Ｗとの間の物理パスにおける伝送条件によりスキューが生じる。

本実施形態では、スキューが生じた各バーチャルレーンは、ＬＡＮ−ＷＡＮエッジ装置ＷのＷ２１（図２７）またはＷ２’１（図５１Ａまたは５１Ｂ）において、スキュー調整用マーカーを用いてバーチャルレーンを揃えることで、スキュー調整が行われる。図５７Ｂは、スキュー調整後のバーチャルレーン（ＢＬ１ａ，・・・，ＢＬ４ａ）の状態を示す。スキュー調整が行われた後、ＬＡＮ−ＷＡＮエッジ装置ＷのＷ２１（図２７）またはＷ２’１（図５１Ａまたは５１Ｂ）において、ラウンドロビン方式によりＫ個のバーチャルレーンから１つのシリアルの信号ブロックの列（Ｂｍ）が生成される（図５７Ｃ）。図５７Ｃにおいて、信号ブロックの列（Ｂｍ）は、Ｎ×Ｋ（＝３２０）個の６４Ｂ／６６Ｂ信号ブロックの列が周期的に生成される例を示している。

スキュー調整用マーカーを含む信号ブロック列（Ｂｍ）が、上記実施形態で説明した信号ブロック処理方法における６４Ｂ／６６Ｂブロックの列Ｂと同様に処理されて、スーパーブロックＳまたはメタスーパーブロックＭＳが生成される。信号ブロック処理の過程において、スキュー調整用マーカーは、制御ブロックとして処理することも、あるいはデータブロックとして処理することもできる。

また、メタスーパーブロックヘッダＭＳｈを生成するステップ（図５３：ＳＴ７−１０３）では、スキュー調整用マーカーを含むメタスーパーブロック（例えば、図５８のメタスーパーブロックＭＳ１とＭＳ１１）間を１周期とし、同一周期内のメタスーパーブロックヘッダＭＳｈに与える系列（図５５Ａ，５５Ｂおよび５５Ｃ）を周期的に変化させ、周期の変わり目の前後のメタスーパーブロックヘッダＭＳｈには同一の系列を連続して与えることで、周期の変わり目でメタスーパーブロックヘッダＭＳｈに与える系列の位相が反転するようにすることができる。例えば、メタスーパーブロックＭＳ１のヘッダＭＳｈ１は系列１から与えられ、後続するメタスーパーブロックＭＳ２のヘッダＭＳｈ２は系列２から与えられるようにすることができる。同一周期内の各メタスーパーブロックヘッダＭＳｈに対して系列を交互に与えることにより、ヘッダ内の正負ビットの出現数が均等となる。また、例えば、周期の変わり目の前後のメタスーパーブロックヘッダＭＳｈ１０とヘッダＭＳｈ１１とに系列２を与えて周期の変わり目でメタスーパーブロックヘッダＭＳｈに与える系列の位相を反転させ、メタスーパーブロックＭＳ１２以降のヘッダＭＳｈに再び異なる系列を交互に与えることで、受信側における周期の先頭の検出が容易になり、６４Ｂ／６６Ｂ信号ブロックの列Ｂｍを正しく再生することができる。尚、図５８において、Ｎ×Ｋ／３２（＝１０）個の２０４８Ｂ／２０５０Ｂ信号ブロックの列を１周期とする例を示している。

同一周期内のメタスーパーブロックヘッダＭＳｈには同一の系列を連続して与え、周期の変わり目の前後でメタスーパーブロックヘッダＭＳｈに与える系列を変化させるようにしてもよい。

さらに、バーチャルレーンの仕組みを導入した伝送システムに本願発明を適用する別の例を説明する。

以下、図面を参照して、スキュー調整用マーカーを非明示的に通知する場合、すなわちスキュー調整用マーカー自体を送信せずに、スキュー調整用マーカーが挿入されていたことを通知する場合を説明する。

図５９Ａは、ＬＡＮ−ＷＡＮエッジ装置ＷのＷ２１（図２７）またはＷ２’１（図５１Ａまたは５１Ｂ）において、Ｅｔｈｅｒｎｅｔ装置から受信した信号から再生された各バーチャルレーン（ＢＬ１ｒ’，・・・，ＢＬ４ｒ’）の状態を示す。図５７Ａを参照して説明したのと同様に、各バーチャルレーンには、Ｅｔｈｅｒｎｅｔ装置Ｅ１とＬＡＮ−ＷＡＮエッジ装置Ｗとの間の物理パスにおける伝送条件によりスキューが生じる。上記で説明したように、スキューが生じた各バーチャルレーンは、ＬＡＮ−ＷＡＮエッジ装置ＷのＷ２１（図２７）またはＷ２’１（図５１Ａまたは５１Ｂ）において、スキュー調整用マーカーを用いてバーチャルレーンを揃えることで、スキュー調整が行われる。図５９Ｂは、スキュー調整後のバーチャルレーン（ＢＬ１ａ’，・・・，ＢＬ４ａ’）の状態を示す。スキュー調整が行われた後、ＬＡＮ−ＷＡＮエッジ装置ＷのＷ２１（図２７）またはＷ２’１（図５１Ａまたは５１Ｂ）において、ラウンドロビン方式によりＫ個のバーチャルレーンから１つのシリアルの信号ブロックの列（Ｂｍ’）が生成される（図５９Ｃ）。図５９Ｃにおいては、後述するように、信号ブロックの列（Ｂｍ’）のうち、スキュー調整用マーカー（Ｍ）の信号ブロックを除く、Ｎ×Ｋ（＝３２０）個の６４Ｂ／６６Ｂ信号ブロックの列がスーパーブロックＳまたはメタスーパーブロックＭＳに格納される対象となることを示している。

スキュー調整用マーカーを含む信号ブロック列（Ｂｍ’）が、図５５Ａ，５５Ｂおよび５５Ｃを参照して説明した信号ブロック処理方法における６４Ｂ／６６Ｂブロックの列Ｂと同様に処理されて、スーパーブロックＳまたはメタスーパーブロックＭＳが生成される。信号ブロック処理の過程において、スキュー調整用マーカーはスーパーブロックＳまたはメタスーパーブロックＭＳに格納される対象から除かれる。例えば、図５０のステップＳＴ７−１とＳＴ７−２の間でスキュー調整用マーカー（Ｍ）の信号ブロックを６４Ｂ／６６Ｂ信号ブロックの列Ｂｍ’から取り除き、後にスキュー調整用マーカー（Ｍ）が存在していたことを認識できるようなメモリ上のフラグを設定する追加のステップを設けてもよい。あるいは、図５０のステップＳＴ７−２乃至ＳＴ７−５の処理において、スキュー調整用マーカー（Ｍ）の信号ブロックを処理の対象から除くように構成することができる。これにより、図５０のステップＳＴ７−６において、スキュー調整用マーカー（Ｍ）を除く８個の信号ブロックペイロード（Ｂｄ’，Ｂｃ’）をグループ化したグループＧが生成され、後続するステップの処理が行われる。

また、メタスーパーブロックヘッダＭＳｈを生成するステップ（図５３：ＳＴ７−１０３）では、（スキュー調整用マーカーをスーパーブロックＳまたはメタスーパーブロックＭＳに含める対象にすると仮定した場合に）スキュー調整用マーカーが本来入るべきメタスーパーブロック（例えば、図６０ＡのメタスーパーブロックＭＳ１とＭＳ１１）間を１周期とし、同一周期内のメタスーパーブロックヘッダＭＳｈに与える系列（図５５Ａ，５５Ｂおよび５５Ｃ）を周期的に変化させ、周期の変わり目の前後のメタスーパーブロックヘッダＭＳｈには同一の系列を連続して与えることで当該周期の変わり目でメタスーパーブロックヘッダＭＳｈに与える系列の位相を反転させるようにすることができる。例えば、メタスーパーブロックＭＳ１のヘッダＭＳｈ１は系列１から与えられ、後続するメタスーパーブロックＭＳ２のヘッダＭＳｈ２は系列２から与えられるようにすることができる。各メタスーパーブロックヘッダＭＳｈに対して系列を交互に与えることにより、ヘッダ内の正負ビットの出現数が均等となる。また、例えば、周期の変わり目の前後のメタスーパーブロックヘッダＭＳｈ１０とヘッダＭＳｈ１１とに系列２を与えて当該周期の変わり目でメタスーパーブロックヘッダＭＳｈに与える系列の位相を反転させ、メタスーパーブロックＭＳ１２以降のヘッダＭＳｈに再び異なる系列を交互に与えることで、受信側における周期の先頭およびのスキュー調整用マーカーが除かれた位置の検出が容易になり、図６０Ｂに示すようにスキュー調整用マーカーを元の位置に挿入することができ、６４Ｂ／６６Ｂ信号ブロックの列Ｂｍを正しく再生することができる。尚、図６０Ａにおいて、Ｎ×Ｋ／３２（＝１０）個の２０４８Ｂ／２０５０Ｂ信号ブロックの列を１周期とする例を示している。

より具体的には、ＬＡＮ−ＷＡＮエッジ装置ＷのＷ２１またはＷ２’１において再生されメモリに格納された信号ブロック列Ｂ’ｍ（図５９Ｃ）から信号ブロックを順次読み出し所定数（例えば４個）のスーパーブロックペイロードを生成し、これらをグループ化してメタスーパーブロックペイロード（グループＭＧ）を生成する。このとき、スキュー調整用マーカーは読み飛ばされ、メモリから読み出されない。代わりにスキュー調整用マーカーを読み飛ばしたときには、後にスキュー調整用マーカー（Ｍ）が存在していたことを認識するためのフラグをｏｎ（“１”）に設定する。次いで、当該フラグの状態を参照して各メタスーパーブロックペイロードにメタスーパーブロックヘッダＭＳｈを付与する。ここで、フラグがｏｎに設定されているときには、付与する系列の位相を反転させてフラグをｏｆｆ（“０”）に設定する。クロック調整用キャラクタを挿抜してＥｔｈｅｒｎｅｔ装置とＬＡＮ−ＷＡＮエッジ装置とのクロック差を調整する場合でも同様にメタスーパーブロックヘッダＭＳｈを生成することができる。

また、受信側のＬＡＮ−ＷＡＮエッジ装置ＷのＷ２１またはＷ２’１においてメタスーパーブロックＭＳから信号ブロック列Ｂ’ｍを再生する場合には、メタスーパーブロックヘッダＭＳｈの位相の変化を検出する。メタスーパーブロックヘッダＭＳｈの位相の変化を検出した場合には、メモリ上のフラグをｏｎ（“１”）に設定する。次いで、メモリ上のフラグの状態を参照して、再生されたスーパーブロックから信号ブロック列を再生する。ここでフラグがｏｎに設定されているときには、スキュー調整用マーカーを挿入する。スキュー調整用マーカーの個数および順序は、既知の各バーチャルレーンへの振り分け方（ラウンドロビン方式）に従って決定まる。クロック調整用キャラクタを挿抜する場合でも同様に信号ブロック列Ｂ’ｍを再生することができる。

次に、図６１Ａおよび６１Ｂ，６２を参照して、様々な物理レーン数に対応可能なバーチャルレーンの仕組みを導入した伝送システムに、本発明を適用する例を説明する。スキュー調整用マーカーを送信することでスキュー調整用マーカーを明示的に通知する場合、特にバーチャルレーン数が増大した場合、メタスーパーブロックＭＳの長さによって、スキュー調整用マーカーを複数のメタスーパーブロックに分割して格納して送信しなければならない場合がある。

図６１Ａは、ＬＡＮ−ＷＡＮエッジ装置Ｗにおける、スキュー調整後のＫ’（＝４０）個のバーチャルレーン（ＢＬ１ａ〜ＢＬ４０ａ）の状態を示している。図６１Ｂは、スキュー調整が行われた後、ラウンドロビン方式によりＫ個のバーチャルレーンから生成された１つのシリアルの信号ブロックの列Ｂｍ”の状態を示している。図６１Ｂに示すように、信号ブロックの列Ｂｍ”には、バーチャルレーン数分（Ｋ’個）のスキュー調整用マーカー群が周期的に並ぶことになる。

スキュー調整用マーカーを含む信号ブロック列（Ｂｍ”）が、上記実施形態で説明した信号ブロック処理方法における６４Ｂ／６６Ｂブロックの列Ｂと同様に処理されて、スーパーブロックＳまたはメタスーパーブロックＭＳが生成される。信号ブロック処理の過程において、スキュー調整用マーカーは、制御ブロックとして処理することも、あるいはデータブロックとして処理することもできる。

図６２は、Ｋ’（＝２４）個のスキュー調整用マーカーが、各々２０４８ビットの長さを有する２つのメタスーパーブロックＭＳに亘って格納された状態を示す。メタスーパーブロックＭＳ１、ＭＳ２、ＭＳ１１およびＭＳ１２には、スキュー調整用マーカーが含まれている。また、図６２は、スキュー調整用マーカーが分割されて格納されているメタスーパーブロックには同一系列のヘッダＭＳｈが連続して与えられてメタスーパーブロックヘッダＭＳｈに与える系列の位相を反転させられるとともに、周期の変わり目の前後のメタスーパーブロックヘッダＭＳｈにも同一の系列が連続して与えられてメタスーパーブロックヘッダＭＳｈに与える系列の位相を反転させられ、さらに同一周期内のメタスーパーブロックのうちスキュー調整用マーカーを含まないメタスーパーブロックには周期的に変化する系列が与えられた（異なる系列が交互に与えられた）状態を示している。例えば、メタスーパーブロックヘッダＭＳｈ１とＭＳｈ２には系列１を与え、メタスーパーブロックヘッダＭＳｈ３〜ＭＳｈ１０には系列１および２を交互に与える。さらに、周期の変わり目であるＭＳｈ１０とＭＳｈ１１には、連続して同一の系列１を割り当てる。このようにすることで、受信側では連続する同一の系列の数を検出することにより、スキュー調整用マーカーの数を知ることができ、また周期の先頭の検出も容易になるので、６４Ｂ／６６Ｂ信号ブロックの列Ｂｍを正しく再生することができる。

代替として、スキュー調整用マーカーが分割されて格納されているメタスーパーブロックには同一系列のヘッダＭＳｈを連続して与え、同一周期内のメタスーパーブロックのうちスキュー調整用マーカーを含まないメタスーパーブロックには異なる系列のヘッダＭＳｈを連続して与えてもよい。例えば、メタスーパーブロックヘッダＭＳｈ１とＭＳｈ２には系列１を与え、メタスーパーブロックヘッダＭＳｈ３〜ＭＳｈ１０には系列２を与える。この場合、次の周期のメタスーパーブロックがスキュー調整用マーカーを含むので、メタスーパーブロックヘッダＨＳｈ１１には系列１を与えることになる。

なお、スキュー調整用マーカーを非明示的に通知する場合にも適用することができる。この場合、同一周期内において、（スキュー調整用マーカーをスーパーブロックＳまたはメタスーパーブロックＭＳに含める対象にすると仮定した場合に）スキュー調整用マーカーが本来入るべきメタスーパーブロックの数と同じ数のメタスーパーブロックには同一の系列のメタスーパーブロックヘッダを連続して与え、当該周期内の残りのメタスーパーブロックには異なる系列のメタスーパーブロックヘッダを周期的（交互）に与え、さらに周期の変わり目のメタスーパーブロックに同一の系列のメタスーパーブロックヘッダを連続して与えるように構成することができる。

以上、様々な本願発明の実施形態を説明したが、一部の実施形態で説明した特徴は、他の実施形態に適用できることは言うまでもない。

Claims

信号ブロックペイロードおよび当該信号ブロックペイロードが制御コードを格納した制御ブロックペイロードであるかデータを格納したデータブロックペイロードであるかを識別する情報を含む信号ブロックヘッダからなる信号ブロックの列を処理してスーパーブロックを出力する信号ブロック列処理方法であって、
入力された信号ブロックの各々から信号ブロックヘッダを削除、または前記信号ブロックヘッダおよびクロック調整用のキャラクタのみからなる信号ブロックペイロードの一部または全部を削除し、予め定められた数の信号ブロックペイロードを１つのグループにグループ化するステップと、
前記グループ内に前記制御ブロックペイロードが含まれるか否かを判定し、前記グループ内に前記制御ブロックペイロードが含まれる場合に、前記グループにグループ化される前の信号ブロックの列における前記制御ブロックペイロードの位置を識別するための位置識別情報を当該制御ブロックペイロードに与え、前記グループ内における前記制御ブロックペイロードおよび前記データブロックペイロードの再配置の位置を規定する受信側に既知の信号ブロックペイロード再配置規則に従って、前記グループ内で前記信号ブロックペイロードを再配置するステップと、
前記信号ブロックペイロードが再配置された前記グループを格納するスーパーブロックペイロード、および当該スーパーブロックペイロードに前記制御ブロックペイロードが含まれるか否かを示す情報を格納するスーパーブロックヘッダからなるスーパーブロックを出力するステップと
を備えることを特徴とする信号ブロック列処理方法。
信号ブロックペイロードおよび当該信号ブロックペイロードが制御コードを格納した制御ブロックペイロードであるかデータを格納したデータブロックペイロードであるかを識別する情報を含む信号ブロックヘッダからなる信号ブロックの列を処理してメタスーパーブロックを出力する信号ブロック列処理方法であって、
入力された信号ブロックペイロードと信号ブロックヘッダとからなる信号ブロックの列から信号ブロックヘッダを削除、または前記信号ブロックの列から信号ブロックヘッダおよびクロック調整用のキャラクタのみからなる信号ブロックペイロードの一部または全部を削除し、予め定められた数の信号ブロックペイロードを１つのグループにグループ化するステップと、
前記グループ内に前記制御ブロックペイロードが含まれるか否かを判定し、前記グループ内に前記制御ブロックペイロードが含まれる場合に、前記グループにグループ化される前の信号ブロックの列における前記制御ブロックペイロードの位置を識別するための位置識別情報を当該制御ブロックペイロードに与え、前記グループ内における前記制御ブロックペイロードおよび前記データブロックペイロードの再配置の位置を規定する受信側に既知の信号ブロックペイロード再配置規則に従って、前記グループ内で前記信号ブロックペイロードを再配置するステップと、
前記信号ブロックペイロードが再配置された前記グループをスーパーブロックペイロードとし、第２の予め定められた数の前記スーパーブロックペイロードを第２のグループにグループ化するステップと、
前記第２のグループ内の前記スーパーブロックペイロードについてのグループ構成情報を含むメタスーパーブロックヘッダを生成するステップと、
前記第２のグループに前記メタスーパーブロックヘッダを付与したメタスーパーブロックを出力するステップと
を備えることを特徴とする信号ブロック列処理方法。
前記スーパーブロックペイロードと、当該スーパーブロックペイロードに前記制御ブロックペイロードが含まれるか否かを示す情報を格納するスーパーブロックヘッダとからなるスーパーブロックを出力するステップをさらに備え、
前記メタスーパーブロックヘッダを生成するステップは、前記第２のグループにグループ化された前記スーパーブロックペイロードに対応する前記第２の予め定められた数のスーパーブロックのヘッダから、前記第２のグループ内の前記スーパーブロックペイロードについてのグループ構成情報を含むメタスーパーブロックヘッダを生成することを特徴とする請求項２に記載の信号ブロック列処理方法。
前記グループ内における前記制御ブロックペイロードの位置を識別するための位置識別情報を当該制御ブロックペイロードに与えることは、
前記制御ブロックペイロード内の前記受信側に既知の領域に前記位置識別情報を格納することを特徴とする請求項１または２に記載の信号ブロック列処理方法。
前記制御ブロックペイロード内の前記受信側に既知の領域に、前記位置識別情報とともに、前記制御ブロックペイロードのブロックタイプを識別するブロックタイプ値が特定のブロックタイプ間のハミング距離が最大化するように符号化されたブロック値を格納することを特徴とする請求項４に記載の信号ブロック列処理方法。
クロック調整用のキャラクタのみからなる信号ブロックペイロードの一部を除去した結果、制御ブロックペイロードのブロックタイプを識別するブロックタイプ値が前記特定のブロックタイプの何れにも該当しない場合には、前記制御ブロックペイロード内の前記受信側に既知の領域に前記位置識別情報とともに、前記ハミング距離が最大化するように符号化されたブロックタイプ値の何れにも該当しないスペシャルブロックタイプ値を格納することを特徴とする請求項５に記載の信号ブロック列処理方法。
前記信号ブロックペイロード再配置規則は、前記グループ内において前記制御ブロックペイロードが連続して再配置されるように前記再配置の位置を規定することを特徴とする請求項１または２に記載の信号ブロック列処理方法。
前記信号ブロックペイロード再配置規則は、前記グループ内における前記信号ブロックペイロードの再配置前の前記データブロックペイロードについての並び順で、前記グループ内で前記データブロックペイロードが再配置されるように前記再配置の位置を規定することを特徴とする請求項１または２に記載の信号ブロック列処理方法。
前記グループ内に前記制御ブロックペイロードが含まれない場合に、前記グループ内における前記データブロックペイロードの再配置の位置を規定する受信側に既知のデータブロックペイロード再配置規則に従って、前記グループ内で前記データブロックペイロードを再配置するステップをさらに備え、
前記データブロックペイロード再配置規則は、前記グループ内における前記信号ブロックペイロードの再配置前の前記データブロックペイロードについての並び順で、前記グループ内で前記データブロックペイロードが再配置されるように前記データブロックペイロードの再配置の位置を規定することを特徴とする請求項１または２に記載の信号ブロック列処理方法。
前記信号ブロックの列は、並列に複数列入力されることを特徴とする請求項１または２に記載の信号ブロック列処理方法。
前記信号ブロックの列は、スキュー調整用マーカーを含むことを特徴とする請求項１または２に記載の信号ブロック列処理方法。
前記メタスーパーブロックヘッダは、タイプ値間のハミング距離が２以上となるように符号化されたタイプ値を格納することを特徴とする請求項２に記載の信号ブロック列処理方法。
前記メタスーパーブロックヘッダに格納された前記グループ構成情報は、前記メタスーパーブロックを受信した際に当該メタスーパーブロックの同期を検出するための同期情報として用いることを特徴とする請求項２に記載の信号ブロック列処理方法。
前記メタスーパーブロックヘッダのタイプを示すタイプ値は、正負ビットの出現数が同等となるように選択することを特徴とする請求項２に記載の信号ブロック列処理方法。
前記メタスーパーブロックヘッダを生成するステップは、前記スキュー調整用マーカーの発現に応じたタイプ値を生成することを特徴とする請求項２に記載の信号ブロック列処理方法。
前記スーパーブロックを出力するステップは、前記スーパーブロックの列についての誤り訂正符号を付与することを含むことを特徴とする請求項１に記載の信号ブロック列処理方法。
前記メタスーパーブロックを出力するステップは、前記メタスーパーブロックについての誤り訂正符号付与することを含むことを特徴とする請求項２に記載の信号ブロック列処理方法。
信号ブロックペイロードおよび当該信号ブロックペイロードが制御コードを格納した制御ブロックペイロードであるかデータを格納したデータブロックペイロードであるかを識別する情報を含む信号ブロックヘッダからなる信号ブロックの列の内の予め定められた数の前記信号ブロックペイロードからなるグループから生成されたスーパーブロックを受信して、当該スーパーブロックを処理して前記信号ブロックの列を出力する信号ブロック列処理方法であって、
受信したスーパーブロックのスーパーブロックヘッダに格納された前記スーパーブロックのスーパーブロックペイロード内に前記制御ブロックペイロードが含まれるか否かを示す情報により前記スーパーブロックのスーパーブロックペイロード内に前記制御ブロックペイロードが含まれるか否かを判定し、前記スーパーブロックのスーパーブロックペイロード内に前記制御ブロックペイロードが含まれている場合に、前記制御ブロックペイロードに与えられた前記グループにグループ化される前の信号ブロックの列における前記制御ブロックペイロードの位置を識別するための位置識別情報と前記グループ内における前記制御ブロックペイロードおよび前記データブロックペイロードの再配置の位置を規定する既知の信号ブロックペイロード再配置規則とに従って、前記グループ内で前記信号ブロックペイロードを再配置前の位置に戻すステップと、
前記信号ブロックペイロードの各々に、当該信号ブロックペイロードが制御コードを格納した制御ブロックペイロードであるかデータを格納したデータブロックペイロードであるかを識別する情報を含む信号ブロックヘッダを付加して、前記信号ブロックの列を出力するステップと
を備えることを特徴とする信号ブロック列処理方法。
前記受信したスーパーブロックは、クロック調整用のキャラクタのみからなる信号ブロックペイロードの一部または全部が削除された予め定められた数の前記信号ブロックペイロードからなるグループから生成されており、
前記信号ブロック列処理方法は、
連続する２つの信号ブロックペイロードのそれぞれの制御ブロックペイロードに格納されたブロックタイプ値の組み合わせまたは信号ブロックペイロードの制御ブロックペイロードに格納された制御コードのキャラクタの組み合わせが所定の条件を満たすか否かを判定し、前記ブロックタイプ値の組み合わせが前記所定の条件を満たす場合に、当該連続する２つの信号ブロックペイロードの間にクロック調整用キャラクタのみからなる信号ブロックペイロードを挿入し、前記制御コードのキャラクタの組み合わせが前記所定の条件を満たす場合に、当該信号ブロックペイロードにクロック調整用キャラクタを挿入し、前記信号ブロックの列を出力するステップ
をさらに備えることを特徴とする請求項１８に記載の信号ブロック列処理方法。
信号ブロックペイロードおよび当該信号ブロックペイロードが制御コードを格納した制御ブロックペイロードであるかデータを格納したデータブロックペイロードであるかを識別する情報を含む信号ブロックヘッダからなる信号ブロックの列の内から信号ブロックヘッダが削除された予め定められた数の前記信号ブロックペイロードからなるグループから生成されたスーパーブロックのペイロードであって第２の予め定められた数のスーパーブロックペイロードをグループ化した第２のグループを格納したメタスーパーブロックを受信して、当該メタスーパーブロックを処理して前記信号ブロックの列を出力する信号ブロック列処理方法であって、前記メタスーパーブロックは前記第２のグループ内の前記スーパーブロックペイロードについてのグループ構成情報を含むメタスーパーブロックヘッダを有し、前記信号ブロック列処理方法は、
前記メタスーパーブロックを受信するステップと、
受信した前記メタスーパーブロックヘッダのグループ構成情報を参照して、前記第２のグループから前記第２の予め定められた数のスーパーブロックペイロードを抽出し、前記スーパーブロックペイロード内に前記制御ブロックペイロードが含まれるか否かを示す情報を格納したスーパーブロックヘッダを付与してスーパーブロックを出力するステップと、
前記スーパーブロックのスーパーブロックヘッダに格納された前記スーパーブロックのスーパーブロックペイロード内に前記制御ブロックペイロードが含まれるか否かを示す情報により前記スーパーブロックのスーパーブロックペイロード内に前記制御ブロックペイロードが含まれるか否かを判定し、前記スーパーブロックのスーパーブロックペイロード内に前記制御ブロックペイロードが含まれている場合に、前記制御ブロックペイロードに与えられた前記グループにグループ化される前の信号ブロックの列における前記制御ブロックペイロードの位置を識別するための位置識別情報および前記グループ内における前記制御ブロックペイロードおよび前記データブロックペイロードの再配置の位置を規定する既知の信号ブロックペイロード再配置規則に従って、前記グループ内で前記信号ブロックペイロードを再配置前の位置に戻すステップと、
前記信号ブロックペイロードの各々に、当該信号ブロックペイロードが制御コードを格納した制御ブロックペイロードであるかデータを格納したデータブロックペイロードであるかを識別する情報を含む信号ブロックヘッダを付加して出力するステップと
を備えることを特徴とする信号ブロック列処理方法。
前記受信したメタスーパーブロックに格納された前記スーパーブロックペイロードは、クロック調整用のキャラクタのみからなる信号ブロックペイロードの一部または全部が削除された予め定められた数の前記信号ブロックペイロードからなるグループから生成されており、前記信号ブロック列処理方法は、
連続する２つの信号ブロックペイロードのそれぞれの制御ブロックペイロードに格納されたブロックタイプ値の組み合わせまたは信号ブロックペイロードの制御ブロックペイロードに格納された制御コードのキャラクタの組み合わせが所定の条件を満たすか否かを判定し、前記ブロックタイプ値の組み合わせが前記所定の条件を満たす場合に、当該連続する２つの信号ブロックペイロードの間にクロック調整用キャラクタのみからなる信号ブロックペイロードを挿入し、前記制御コードのキャラクタの組み合わせが前記所定の条件を満たす場合に、当該信号ブロックペイロードにクロック調整用キャラクタを挿入し、前記信号ブロックの列を出力するステップ
をさらに備えることを特徴とする請求項２０に記載の信号ブロック列処理方法。
前記スーパーブロックのスーパーブロックペイロード内に前記制御ブロックペイロードが含まれている場合に、前記制御ブロックペイロードの各々に与えられた前記グループ内における前記制御ブロックペイロードの位置を識別するための位置識別情報のすべてを抽出し、抽出した位置識別情報が重複するか否かを判定し、前記抽出された位置識別情報が重複する場合に、前記スーパーブロックペイロード内の信号ブロックペイロードのすべてをエラーが発生したことを示すエラー制御ブロックペイロードに変換する第１のエラー判定ステップと、
前記抽出された位置識別情報が重複しない場合に、前記制御ブロックペイロードのブロックタイプ値のすべてを抽出し、抽出したブロックタイプ値により制御ブロックペイロード内のブロックタイプについての所定の条件が示されるか否かを判定し、前記ブロックタイプについての所定の条件が示される場合に、前記スーパーブロックペイロード内の信号ブロックペイロードのすべてをエラーが発生したことを示すエラー制御ブロックペイロードに変換する第２のエラー判定ステップと
をさらに備え、
前記グループ内で前記信号ブロックペイロードを再配置前の位置に戻すステップは、前記第２のエラー判定ステップにおいて前記ブロックタイプについての所定の条件が示されない場合に、前記制御ブロックペイロードに与えられた前記グループ内における前記制御ブロックペイロードの位置を識別するための位置識別情報と前記グループ内における前記制御ブロックペイロードおよび前記データブロックペイロードの再配置の位置を規定する既知の信号ブロックペイロード再配置規則とに従って、前記グループ内で前記信号ブロックペイロードを再配置前の位置に戻す
ことを特徴とする請求項１８または２０に記載の信号ブロック列処理方法。
前記スーパーブロックヘッダは、少なくとも２ビットのハミング距離が最大化するように符号化された冗長度を有するビット列によって規定され、前記スーパーブロックペイロード内に制御ブロックペイロードが含まれるか否かを示し、
前記信号ブロック列処理方法は、受信した前記スーパーブロックヘッダが規定されたビット列であるか否かを判定し、規定されたビット列でない場合に、前記スーパーブロックペイロード内の信号ブロックペイロードのすべてをエラーが発生したことを示すエラー制御ブロックペイロードに変換する第３のエラー判定ステップをさらに備えることを特徴とする請求項１８または２０に記載の信号ブロック列処理方法。
前記位置識別情報は、前記制御ブロックペイロード内の既知の領域に格納されていることを特徴とする請求項１８または２０に記載の信号ブロック列処理方法。
前記信号ブロックペイロード再配置規則が、前記グループ内において前記制御ブロックペイロードが連続して再配置されるように前記再配置の位置を規定し、
前記グループ内で前記データブロックペイロードを再配置前の位置に戻すステップは、前記グループ内において連続して再配置された前記データブロックペイロードの位置を再配置前の位置に戻すことを特徴とする請求項１８または２０に記載の信号ブロック列処理方法。
前記信号ブロックペイロード再配置規則は、送信側が、前記グループ内における前記信号ブロックペイロードの再配置前の前記データブロックペイロードについての並び順で、前記グループ内で前記データブロックペイロードを再配置することを規定し、
前記グループ内で前記信号ブロックペイロードを再配置前の位置に戻すステップは、前記グループ内で前記データブロックペイロードの位置を維持することを特徴とする請求項１８または２０のいずれかに記載の信号ブロック列処理方法。
前記スーパーブロックのスーパーブロックペイロード内に前記制御ブロックペイロードが含まれていない場合に、前記グループ内における前記データブロックペイロードの再配置の位置を規定する既知のデータブロックペイロード再配置規則に従って、前記グループ内で前記データブロックペイロードを再配置前の位置に戻すステップをさらに備え、
前記データブロックペイロード再配置規則は、送信側が、前記グループ内における前記データブロックペイロードの再配置前の前記データブロックペイロードについての並び順で、前記グループ内で前記データブロックペイロードを再配置することを規定し、
前記グループ内で前記データブロックペイロードを再配置前の位置に戻すステップは、前記グループ内で前記データブロックペイロードの位置を維持することを特徴とする請求項１８または２０に記載の信号ブロック列処理方法。
前記信号ブロックの列は、並列に複数列入力されることを特徴とする請求項１８または２０に記載の信号ブロック列処理方法。
前記信号ブロックの列は、スキュー調整用マーカーを含むことを特徴とする請求項１８または２０に記載の信号ブロック列処理方法。
前記メタスーパーブロックヘッダは、タイプ値間のハミング距離が２以上となるように符号化されたタイプ値を格納することを特徴とする請求項２０に記載の信号ブロック列処理方法。
前記スーパーブロックを出力するステップは、前記メタスーパーブロックヘッダに格納された前記グループ構成情報を用いて、メタスーパーブロックの同期を検出して、前記第２の予め定められた数のスーパーブロックペイロードを抽出することを特徴とする請求項２０に記載の信号ブロック列処理方法。
前記メタスーパーブロックヘッダのタイプ値は、正負ビットの出現数が同等となるように選択されていることを特徴とする請求項２０に記載の信号ブロック列処理方法。
前記メタスーパーブロックヘッダのタイプ値は、前記スキュー調整用マーカーの発現に応じて生成されていることを特徴とする請求項２０に記載の信号ブロック列処理方法。
信号ブロックペイロードおよび当該信号ブロックペイロードが制御コードを格納した制御ブロックペイロードであるかデータを格納したデータブロックペイロードであるかを識別する情報を含む信号ブロックヘッダからなる信号ブロックの列を処理してスーパーブロックを出力する信号ブロック列処理装置であって、
受信した信号ブロックを記憶する信号ブロック記憶手段と、
前記信号ブロック記憶手段に記憶された予め定められた数の信号ブロックの各々から信号ブロックヘッダを削除、または前記信号ブロックヘッダおよびクロック調整用のキャラクタのみからなる信号ブロックペイロードの一部または全部を削除し、前記予め定められた数の信号ブロックペイロードを１つのグループにグループ化し、前記グループ内に前記制御ブロックペイロードが含まれるか否かを判定し、前記グループ内に前記制御ブロックペイロードが含まれる場合に、前記グループにグループ化される前の信号ブロックの列における前記制御ブロックペイロードの位置を識別するための位置識別情報を当該制御ブロックペイロードに与え、前記グループ内における前記制御ブロックペイロードおよび前記データブロックペイロードの再配置の位置を規定する受信側に既知の信号ブロックペイロード再配置規則に従って、前記グループ内で前記信号ブロックペイロードを再配置する再配置手段と、
前記信号ブロックペイロードが再配置された前記グループを格納するスーパーブロックペイロード、および当該スーパーブロックペイロードに前記制御ブロックペイロードが含まれるか否かを示す情報を格納するスーパーブロックヘッダからなるスーパーブロックを出力するスーパーブロック出力手段と
を備えたことを特徴とする信号ブロック列処理装置。
信号ブロックペイロードおよび当該信号ブロックペイロードが制御コードを格納した制御ブロックペイロードであるかデータを格納したデータブロックペイロードであるかを識別する情報を含む信号ブロックヘッダからなる信号ブロックの列を処理してメタスーパーブロックを出力する信号ブロック列処理装置であって、
受信した信号ブロックを記憶する信号ブロック記憶手段と、
前記信号ブロック記憶手段に記憶された信号ブロックペイロードと信号ブロックヘッダとからなる信号ブロックの列から信号ブロックヘッダを、削除、または前記信号ブロックの列から信号ブロックヘッダおよびクロック調整用のキャラクタのみからなる信号ブロックペイロードの一部または全部を削除し、予め定められた数の信号ブロックペイロードを１つのグループにグループ化し、前記グループ内に前記制御ブロックペイロードが含まれるか否かを判定し、前記グループ内に前記制御ブロックペイロードが含まれる場合に、前記グループにグループ化される前の信号ブロックの列における前記制御ブロックペイロードの位置を識別するための位置識別情報を当該制御ブロックペイロードに与え、前記グループ内における前記制御ブロックペイロードおよび前記データブロックペイロードの再配置の位置を規定する受信側に既知の信号ブロックペイロード再配置規則に従って、前記グループ内で前記信号ブロックペイロードを再配置する再配置手段と、
前記信号ブロックペイロードが再配置された前記グループをスーパーブロックペイロードとし、第２の予め定められた数の前記スーパーブロックペイロードを第２のグループにグループ化し、前記第２のグループ内の前記スーパーブロックペイロードについてのグループ構成情報を含むメタスーパーブロックヘッダを生成し、前記第２のグループに前記メタスーパーブロックヘッダを付与したメタスーパーブロックを出力する手段と
を備えたことを特徴とする信号ブロック列処理装置。
信号ブロックペイロードおよび当該信号ブロックペイロードが制御コードを格納した制御ブロックペイロードであるかデータを格納したデータブロックペイロードであるかを識別する情報を含む信号ブロックヘッダからなる信号ブロックの列の内の予め定められた数の前記信号ブロックペイロードからなるグループから生成されたスーパーブロックを受信して、当該スーパーブロックを処理して前記信号ブロックの列を出力する信号ブロック列処理装置であって、
受信したスーパーブロックを記憶するスーパーブロック記憶手段と、
受信したスーパーブロックのスーパーブロックヘッダに格納された前記スーパーブロックのスーパーブロックペイロード内に前記制御ブロックペイロードが含まれるか否かを示す情報により前記スーパーブロックのスーパーブロックペイロード内に前記制御ブロックペイロードが含まれるか否かを判定し、前記スーパーブロックのスーパーブロックペイロード内に前記制御ブロックペイロードが含まれている場合に、前記制御ブロックペイロードに与えられた前記グループにグループ化される前の信号ブロックの列における前記制御ブロックペイロードの位置を識別するための位置識別情報と前記グループ内における前記制御ブロックペイロードおよび前記データブロックペイロードの再配置の位置を規定する既知の信号ブロックペイロード再配置規則とに従って、前記グループ内で前記信号ブロックペイロードを再配置前の位置に戻す配置復元手段と、
前記信号ブロックペイロードの各々に、当該信号ブロックペイロードが制御コードを格納した制御ブロックペイロードであるかデータを格納したデータブロックペイロードであるかを識別する情報を含む信号ブロックヘッダを付加して、前記信号ブロックの列を出力する信号ブロック列出力手段と
を備えたことを特徴とする信号ブロック列処理装置。
信号ブロックペイロードおよび当該信号ブロックペイロードが制御コードを格納した制御ブロックペイロードであるかデータを格納したデータブロックペイロードであるかを識別する情報を含む信号ブロックヘッダからなる信号ブロックの列の内から信号ブロックヘッダが削除された予め定められた数の前記信号ブロックペイロードからなるグループから生成されたスーパーブロックのペイロードであって第２の予め定められた数のスーパーブロックペイロードをグループ化した第２のグループを格納したメタスーパーブロックを受信して、当該メタスーパーブロックを処理して前記信号ブロックの列を出力する信号ブロック列処理装置であって、前記メタスーパーブロックは前記第２のグループ内の前記スーパーブロックペイロードについてのグループ構成情報を含むメタスーパーブロックヘッダを有し、前記信号ブロック列処理装置は、
受信したメタスーパーブロックを記憶するメタスーパーブロック記憶手段と、
受信した前記メタスーパーブロックヘッダのグループ構成情報を参照して、前記第２のグループから前記第２の予め定められた数のスーパーブロックペイロードを抽出し、前記スーパーブロックペイロード内に前記制御ブロックペイロードが含まれるか否かを示す情報を格納したスーパーブロックヘッダを付与してスーパーブロックを出力する手段と、
出力された前記スーパーブロックのスーパーブロックヘッダに格納された前記スーパーブロックのスーパーブロックペイロード内に前記制御ブロックペイロードが含まれるか否かを示す情報により前記スーパーブロックのスーパーブロックペイロード内に前記制御ブロックペイロードが含まれるか否かを判定し、前記スーパーブロックのスーパーブロックペイロード内に前記制御ブロックペイロードが含まれている場合に、前記制御ブロックペイロードに与えられた前記グループにグループ化される前の信号ブロックの列における前記制御ブロックペイロードの位置を識別するための位置識別情報と前記グループ内における前記制御ブロックペイロードおよび前記データブロックペイロードの再配置の位置を規定する既知の信号ブロックペイロード再配置規則とに従って、前記グループ内で前記信号ブロックペイロードを再配置前の位置に戻す配置復元手段と、
前記信号ブロックペイロードの各々に、当該信号ブロックペイロードが制御コードを格納した制御ブロックペイロードであるかデータを格納したデータブロックペイロードであるかを識別する情報を含む信号ブロックヘッダを付加して、信号ブロックの列を出力する信号ブロック列出力手段と
を備えたことを特徴とする信号ブロック列処理装置。