JP4745559B2 - オペアンプ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、出力回路にバイポーラトランジスタを使用したオペアンプに関するものである。
【０００２】
近年、種々の電子機器に使用される半導体装置は、電源電圧の低電圧化及び低消費電力化がますます要請されている。このような半導体装置に搭載されるオペアンプは、電源電圧の低電圧化及び低消費電力化にともない、出力電力も低下する傾向にある。そこで、消費電力を低減しながら、出力電力を向上させ得るオペアンプを開発することが必要となっている。
【０００３】
【従来の技術】
図１０は、オペアンプの従来例を示す。入力信号ＩＮ１，ＩＮ２はＰＮＰトランジスタＴr1，Ｔr2のベースに入力され、各トランジスタＴr1，Ｔr2のコレクタは、カレントミラー回路を構成するＮＰＮトランジスタＴr3，Ｔr4のコレクタに接続される。
【０００４】
入力信号ＩＮ１に対し入力信号ＩＮ２の電圧レベルが上昇すると、トランジスタＴr2のコレクタ電流が減少するため、ＮＰＮトランジスタＴr5のベース電流が減少して、同トランジスタＴr5のコレクタ電流が減少する。
【０００５】
また、入力信号ＩＮ１に対し入力信号ＩＮ２の電圧レベルが低下すると、トランジスタＴr2のコレクタ電流が増大するため、トランジスタＴr5のベース電流が増大して、同トランジスタＴr5のコレクタ電流が増大する。
【０００６】
トランジスタＴr5のコレクタ電流が減少すると、ＮＰＮトランジスタで構成されるソース側の出力トランジスタＴr6のベース電流が増大して、同出力トランジスタＴr6のコレクタ電流が増大し、ＰＮＰトランジスタＴr7のベース電流が減少して、同トランジスタＴr7のコレクタ電流が減少する。
【０００７】
また、トランジスタＴr5のコレクタ電流が増大すると、出力トランジスタＴr6のベース電流が減少して、同出力トランジスタＴr6のコレクタ電流が減少し、ＰＮＰトランジスタＴr7のベース電流が増大して、同トランジスタＴr7のコレクタ電流が増大する。
【０００８】
トランジスタＴr7のコレクタ電流が増大すると、ＮＰＮトランジスタで構成されるシンク側の出力トランジスタＴr8のベース電流が増大して、同出力トランジスタＴr8のコレクタ電流が増大する。
【０００９】
また、トランジスタＴr7のコレクタ電流が減少すると、出力トランジスタＴr8のベース電流が減少して、同出力トランジスタＴr8のコレクタ電流が減少する。
出力トランジスタＴr6，Ｔr8は、ともにＮＰＮトランジスタで構成されるため、このオペアンプは出力部が準コンプリメンタリ回路で構成される。
【００１０】
トランジスタＴr7のコレクタ電流は、ＮＰＮトランジスタＴr9のコレクタ電流として供給される。トランジスタＴr9のベース電流は、トランジスタＴr10〜Ｔr12及び抵抗Ｒから構成されるアイドリング電流設定部の動作により制御される。
【００１１】
そして、アイドリング電流設定部は出力電圧Ｖｏを検出して、出力電圧Ｖｏが上昇すると、トランジスタＴr9のベース電流を増大させて、トランジスタＴr9のコレクタ電流を増大させ、出力電圧Ｖｏが低下すると、トランジスタＴr9のベース電流を減少させて、トランジスタＴr9のコレクタ電流を減少させる。
【００１２】
また、トランジスタＴr9のベース電位は、出力電圧ＶｏからトランジスタＴr6，Ｔr7，Ｔr9のベース・エミッタ間電圧降下ＶBE6，ＶBE7，ＶBE9分上昇した電圧であるとともに、出力電圧ＶｏからトランジスタＴr10〜Ｔr12のベース・エミッタ間電圧降下ＶBE10，ＶBE11，ＶBE12分上昇した電圧である。
【００１３】
従って、トランジスタＴr10のＶBE10とトランジスタＴr6のＶBE6とがほぼ一致する。
上記のように構成されたオペアンプでは、入力信号ＩＮ１，ＩＮ２に基づいて、トランジスタＴr5のコレクタ電流が増大すると、出力トランジスタＴr6のコレクタ電流が減少するとともに、出力トランジスタＴr8のコレクタ電流が増大して、出力電圧Ｖｏが低下する。
【００１４】
また、入力信号ＩＮ１，ＩＮ２に基づいて、トランジスタＴr5のコレクタ電流が減少すると、出力トランジスタＴr6のコレクタ電流が増大するとともに、出力トランジスタＴr8のコレクタ電流が減少して、出力電圧Ｖｏが上昇する。
【００１５】
このとき、出力トランジスタＴr6に流れるアイドリング電流は、トランジスタＴr10のＶBE10で設定され、トランジスタＴr8のアイドリング電流はトランジスタＴr10のコレクタ電流で設定される。
【００１６】
そして、電流源１ａ，１ｂの許容供給電流Ｉ１，Ｉ２が等しいとき、電源Ｖccから出力トランジスタＴr6，Ｔr8を経てグランドＧＮＤに流れるアイドリング電流Ｉｄは、次式で表される。なお、Ｑ６，Ｑ７，Ｑ９，Ｑ１０，Ｑ１１，Ｑ１２は、トランジスタＴr6，Ｔr7，Ｔr9，Ｔr10，Ｔr11，Ｔr12のサイズを示す。
【００１７】
【数１】
【００１８】
【発明が解決しようとする課題】
上記のようなオペアンプでは、出力部が準コンプリメンタリ回路で構成されて、シンク側出力トランジスタＴr8がＮＰＮトランジスタで構成されているので、最低出力電圧ＶｏLをほぼグランドＧＮＤレベルまで下降させることができる。
【００１９】
しかし、アイドリング電流設定部を正常に動作させるためには、出力電圧Ｖｏと電源Ｖccとの間に、少なくともＶBE10〜ＶBE12を加算した電圧より大きな電位差が必要となる。
【００２０】
従って、最高出力電圧ＶｏHを電源Ｖccレベルまで十分に上昇させることはできないという問題点がある。
また、消費電力を低減するためには、アイドリング電流Ｉｄを削減する必要がある。アイドリング電流Ｉｄを削減するためには、電流源１ｂの供給電流Ｉ２を削減すればよいが、供給電流Ｉ２を削減すると、出力トランジスタＴr8の最大出力電流が減少して、負荷駆動能力が低下する。
【００２１】
従って、負荷駆動能力を確保しながら、アイドリング電流Ｉｄを削減することができない。
また、ソース側出力トランジスタＴr6の出力電流を増大させて負荷駆動能力を向上させるために、ソース側出力トランジスタＴr6をダーリントン接続とすると、出力トランジスタＴr6とトランジスタＴr10のベース・エミッタ間電圧降下ＶBE6，ＶBE10を揃えるために、トランジスタＴr6，Ｔr7のベース間にダイオード接続したトランジスタを挿入する必要がある。
【００２２】
すると、ＶBE6の値に電流源１ａの供給電流Ｉ１が影響を及ぼすことになり、トランジスタのばらつきによりアイドリング電流Ｉｄの変動が大きくなるという問題点がある。
【００２３】
また、ソース側出力トランジスタをＮＰＮトランジスタで構成し、シンク側出力トランジスタをＰＮＰトランジスタで構成した純コンプリメンタリ回路の出力部を備えたオペアンプでは、最高出力電圧ＶｏHと電源Ｖccとの間に、ＮＰＮトランジスタのベース・エミッタ間電圧降下ＶBEが存在し、最低出力電圧ＶｏLとグランドＧＮＤとの間に、ＰＮＰトランジスタのベース・エミッタ間電圧降下ＶBEが存在する。
【００２４】
従って、出力電圧Ｖｏの振幅を十分に確保することができないという問題点がある。
この発明の目的は、アイドリング電流を削減して消費電力の低減を図りながら、出力電圧の振幅を拡大し、かつ出力電流を増大させて負荷駆動能力を向上させ得るオペアンプを提供することにある。
【００２５】
【課題を解決するための手段】
図１は、本発明の原理説明図である。ソース側出力トランジスタＴ１とシンク側出力トランジスタＴ２とが高電位電源Ｖccと低電位側電源ＧＮＤとの間に直列に接続され、前記出力トランジスタＴ１，Ｔ２の接続点から出力信号Ｖｏが出力される。前記シンク側出力トランジスタＴ２のベース電位に基づいて、前記ソース側出力トランジスタＴ１のコレクタ電流を制御することにより、前記出力トランジスタのアイドリング電流Ｉｄを制御するアイドリング電流制御部４が備えられる。
【００２６】
また、図２に示すように、前記アイドリング電流制御部は、カレントミラー回路を構成する一対のＮＰＮトランジスタのうち、第一のトランジスタのエミッタに基準電圧を供給し、第二のトランジスタのエミッタを前記シンク側出力トランジスタのベースに接続し、前記シンク側出力トランジスタのベース電位と、あらかじめ設定された基準電圧との比較に基づいて、第二のトランジスタのコレクタ電流を制御して、前記ソース側出力トランジスタのベース電流を制御する。
また、図５に示すように、前記第二のトランジスタのコレクタに接続する電流源は、入力信号に基づいて動作するＮＰＮトランジスタのコレクタ電流に基づいて動作するカレントミラー回路で構成される。
【００２７】
【発明の実施の形態】
（第一の実施の形態）
図２は、この発明を具体化したオペアンプの第一の実施の形態を示す。入力信号ＩＮ１，ＩＮ２は入力回路２に入力される。入力回路２は、前記従来例のトランジスタＴr1〜Ｔr4で構成されるカレントミラー回路と同様な構成である。
【００２８】
前記入力回路２の出力信号は、ＮＰＮトランジスタＴr13のベースに入力され、同トランジスタＴr13のコレクタは電源Ｖccに接続され、エミッタは電流源３ａを介してグランドＧＮＤに接続される。
【００２９】
カレントミラー回路を構成するＮＰＮトランジスタＴr14，Ｔr15は、ベースが互いに接続されるとともに、同トランジスタＴr14のコレクタに接続される。
前記トランジスタＴr14のコレクタは、電流源３ｂを介して電源Ｖccに接続され、トランジスタＴr15のコレクタは、電流源３ｃを介して電源Ｖccに接続される。前記トランジスタＴr14のエミッタは、ダイオード接続されたＮＰＮトランジスタＴr16を介してグランドＧＮＤに接続される。
【００３０】
前記トランジスタＴr15のコレクタは、ＰＮＰトランジスタで構成されるソース側の出力トランジスタＴr17のベースに接続され、同トランジスタＴr17のエミッタは電源Ｖccに接続される。
【００３１】
前記出力トランジスタＴr17のコレクタは、ＮＰＮトランジスタで構成されるシンク側の出力トランジスタＴr18のコレクタに接続され、同トランジスタＴr18のエミッタはグランドＧＮＤに接続される。
【００３２】
そして、両出力トランジスタＴr17，Ｔr18のコレクタから出力電圧Ｖｏが出力される。
前記トランジスタＴr18のベースは、前記トランジスタＴr15のエミッタ及び前記トランジスタＴr13のエミッタに接続される。
【００３３】
上記のように構成されたオペアンプでは、トランジスタＴr14のエミッタ電位ＶBは、電流源３ｂから供給される定電流Ｉ３が流れるトランジスタＴr16のベース・エミッタ間電圧降下ＶBE16により定電圧となる。
【００３４】
この状態で、入力信号ＩＮ１，ＩＮ２により、トランジスタＴr13のコレクタ電流が増大すると、トランジスタＴr18のコレクタ電流が増大する。また、トランジスタＴr13のコレクタ電流の増大に基づいて、トランジスタＴr15のエミッタ電位が上昇すると、トランジスタＴr15のコレクタ電流が減少し、トランジスタＴr17のベース電流が減少して、同トランジスタＴr17のコレクタ電流が減少する。この結果、出力電圧Ｖｏが低下する。
【００３５】
また、入力信号ＩＮ１，ＩＮ２により、トランジスタＴr13のコレクタ電流が減少すると、トランジスタＴr18のコレクタ電流が減少する。また、トランジスタＴr13のコレクタ電流の減少に基づいて、トランジスタＴr15のエミッタ電位が低下すると、トランジスタＴr15のコレクタ電流が増大し、トランジスタＴr17のベース電流が増大して、同トランジスタＴr17のコレクタ電流が増大する。この結果、出力電圧Ｖｏが上昇する。
【００３６】
上記のような動作により、定電圧ＶBとトランジスタＴr15のエミッタ電位との比較動作により、出力トランジスタＴr18のコレクタ電流が増大するとき、出力トランジスタＴr17のコレクタ電流が抑制され、出力トランジスタＴr18のコレクタ電流が減少するとき、出力トランジスタＴr17のコレクタ電流が増大する。
【００３７】
従って、電源Ｖccから出力トランジスタＴr17，Ｔr18を介してグランドＧＮＤに流れるアイドリング電流Ｉｄは、定電圧ＶBすなわち定電流Ｉ３を基準として安定化される。
【００３８】
アイドリング電流Ｉｄと、定電流Ｉ３との関係は、次式で表される。なお、Ｉ４は電流源３ｃから供給される電流、Ｑ１８、Ｑ１６、Ｑ１５、Ｑ１４は、トランジスタＴr18，Ｔr16，Ｔr14，Ｔr15のサイズを示す。
【００３９】
【数２】
上式に示すように、電流源３ａに流れる定電流Ｉ５は、アイドリング電流Ｉｄに影響することはないが、出力トランジスタＴr17の最大ベース電流となる。従って、出力トランジスタＴr17の最大出力電流を十分確保できるように、定電流Ｉ５を設定すればよい。
【００４０】
上記のように構成されたオペアンプでは、次に示す作用効果を得ることができる。
（１）アイドリング電流Ｉｄの設定と、出力トランジスタの最大出力電流との設定を独立して行うことができる。従って、アイドリング電流Ｉｄを抑制して消費電力を低減しながら、最大出力電流を十分に確保することができる。
（２）ソース側出力トランジスタＴr17をＰＮＰトランジスタで構成し、シンク側出力トランジスタＴr18をＮＰＮトランジスタで構成した純コンプリメンタリ回路で出力部が構成されるので、出力電圧Ｖｏの最高値を電源Ｖccレベルまで引き上げ、最低値をグランドＧＮＤレベルまで引き下げることができる。
（３）アイドリング電流Ｉｄを設定するために、出力電圧Ｖｏと電源Ｖccとの間に所定の電位差を必要としない。従って、出力電圧Ｖｏの最高値を電源Ｖccレベルまで引き上げることができる。
（４）出力トランジスタＴr17を、図３（ａ）に示すＰＮＰトランジスタＴr19及びＮＰＮトランジスタＴr20をダーリントン接続した回路、あるいは図３（ｂ）に示すＰＮＰトランジスタＴr21，Ｔr22をダーリントン接続した回路に置換することができる。このような回路に置換しても、アイドリング電流Ｉｄが変化することはない。
（第二の実施の形態）
図４は、第二の実施の形態を示す。この実施の形態は、前記第一の実施の形態の電流源３ｃを、ＰＮＰトランジスタＴr23，Ｔr24及びＮＰＮトランジスタＴr25に置換した構成であり、その他の構成は第一の実施の形態と同様である。
【００４１】
前記トランジスタＴr25は、ベースが前記トランジスタＴr13のエミッタに接続され、エミッタはグランドＧＮＤに接続される。
前記トランジスタＴr23，Ｔr24はカレントミラー回路を構成し、両トランジスタＴr23，Ｔr24のベースが同トランジスタＴr24のコレクタに接続される。そして、トランジスタＴr23のコレクタが前記トランジスタＴr15のコレクタ及び出力トランジスタＴr17のベースに接続され、トランジスタＴr24のコレクタが前記トランジスタＴr25のコレクタに接続される。
【００４２】
このような構成により、トランジスタＴr15のエミッタ電位が上昇して、同トランジスタＴr15のコレクタ電流が減少するとき、トランジスタＴr25のコレクタ電流が増大して、トランジスタＴr23，Ｔr24のコレクタ電流が増大し、出力トランジスタＴr17のベース電位が上昇する。
【００４３】
また、トランジスタＴr15のエミッタ電位が低下して、同トランジスタＴr15のコレクタ電流が増大するとき、トランジスタＴr25のコレクタ電流が減少して、トランジスタＴr23，Ｔr24のコレクタ電流が減少し、出力トランジスタＴr17のベース電位が低下する。
【００４４】
従って、この実施の形態では、前記第一の実施の形態と同様な作用効果を得ることができるとともに、第一の実施の形態に比べて、出力トランジスタＴr17の動作速度を高速化することができる。
【００４５】
なお、この実施の形態においても、出力トランジスタＴr17を図３に示すダーリントン接続した回路に置換することは容易である。
（第三の実施の形態）
図５は、第三の実施の形態を示す。この実施の形態は、前記第一の実施の形態の電流源３ｃを、ＰＮＰトランジスタＴr26，Ｔr27に置換した構成であり、その他の構成は、第一の実施の形態と同様である。
【００４６】
すなわち、トランジスタＴr26，Ｔr27はカレントミラー回路を構成し、両トランジスタＴr26，Ｔr27のベースが同トランジスタＴr26のコレクタに接続され、同トランジスタＴr26のコレクタがトランジスタＴr13のコレクタに接続される。
【００４７】
前記トランジスタＴr27のコレクタは、出力トランジスタＴr17のベース及びトランジスタＴr15のコレクタに接続される。
このような構成により、トランジスタＴr13のコレクタ電流が増大して、トランジスタＴr15のエミッタ電位が上昇し、同トランジスタＴr15のコレクタ電流が減少するとき、トランジスタＴr26，Ｔr27のコレクタ電流が増大し、出力トランジスタＴr17のベース電位が上昇する。
【００４８】
また、トランジスタＴr13のコレクタ電流が減少して、トランジスタＴr15のエミッタ電位が低下し、同トランジスタＴr15のコレクタ電流が増大するとき、トランジスタＴr26，Ｔr27のコレクタ電流が減少し、出力トランジスタＴr17のベース電位が低下する。
【００４９】
従って、この実施の形態では、前記第二の実施の形態と同様な作用効果を得ることができる。
（第四の実施の形態）
図６は、第四の実施の形態を示す。この実施の形態は、前記第二の実施の形態の出力トランジスタＴr17をＮＰＮトランジスタの出力トランジスタＴr28に置換し、それに付随してカレントミラー回路を構成するトランジスタＴr23，Ｔr24のベースを同トランジスタＴr23のコレクタに接続したものである。
【００５０】
このような構成により、トランジスタＴr15のエミッタ電位が上昇して、同トランジスタＴr15のコレクタ電流が減少するとき、トランジスタＴr25のコレクタ電流が増大するとともに、トランジスタＴr23，Ｔr24のコレクタ電流が減少し、出力トランジスタＴr28のベース電流が減少する。
【００５１】
また、トランジスタＴr15のエミッタ電位が低下し、同トランジスタＴr15のコレクタ電流が増大するとき、トランジスタＴr25のコレクタ電流が減少するとともに、トランジスタＴr23，Ｔr24のコレクタ電流が増大し、出力トランジスタＴr28のベース電流が増大する。
【００５２】
シンク側の出力トランジスタＴr18の動作は、前記各実施の形態と同様である。
上記のように構成されたオペアンプでは、次に示す作用効果を得ることができる。
（１）アイドリング電流Ｉｄの設定と、出力トランジスタの最大出力電流との設定を独立して行うことができる。従って、アイドリング電流Ｉｄを抑制して消費電力を低減しながら、最大出力電流を十分に確保することができる。
（２）アイドリング電流Ｉｄを設定するために、出力電圧Ｖｏと電源Ｖccとの間に所定の電位差を必要としない。従って、出力電圧Ｖｏの最高値を電源Ｖccレベルから出力トランジスタＴr28のベース・エミッタ間電圧降下ＶBE28分低下したレベルまで引き上げることができる。
（３）第二の実施の形態とほぼ同様な構成で、ソース側出力トランジスタＴr28をＮＰＮトランジスタで構成し、シンク側出力トランジスタＴr18をＮＰＮトランジスタで構成した準コンプリメンタリ回路で出力部を構成することができる。
（４）出力トランジスタＴr28を、図７（ａ）に示すＮＰＮトランジスタＴr29，Ｔr30をダーリントン接続した回路、あるいは図７（ｂ）に示すＰＮＰトランジスタＴr31及びＮＰＮトランジスタＴr32をダーリントン接続した回路に置換することができる。このような回路に置換しても、アイドリング電流Ｉｄが変化することはない。
（第五の実施の形態）
図８は、第五の実施の形態を示す。この実施の形態は、第四の実施の形態のトランジスタＴr25を電流源３ｄに置換したものである。このような構成により、第四の実施の形態と同様な作用効果を得ることができる。
【００５３】
なお、第四の実施の形態に比べて、出力トランジスタＴr28の動作速度は若干低下する。
（第六の実施の形態）
図９は、第六の実施の形態を示す。この実施の形態は、前記第三の実施の形態の出力トランジスタＴr17をＮＰＮトランジスタの出力トランジスタＴr28に置換したものである。
【００５４】
このような構成により、第二の実施の形態に対する第四の実施の形態と同様な作用効果を得ることができる。
なお、シンク側の出力トランジスタＴr18のベース電流を十分に確保するために、トランジスタTr33を追加している。
【００５５】
上記実施の形態は、次に示すように変更することもできる。
・定電流源３ａは、抵抗あるいは抵抗と定電流源とからなる回路に置換してもよい。
・出力トランジスタは、ＦＥＴで構成してもよい。
【００５６】
【発明の効果】
以上詳述したように、この発明はアイドリング電流を削減して消費電力の低減を図りながら、出力電圧の振幅を拡大し、かつ出力電流を増大させて負荷駆動能力を向上させ得るオペアンプを提供することができる。
【図面の簡単な説明】
【図１】 本発明の原理説明図である。
【図２】 第一の実施の形態を示す回路図である。
【図３】 出力部の別例を示す回路図である。
【図４】 第二の実施の形態を示す回路図である。
【図５】 第三の実施の形態を示す回路図である。
【図６】 第四の実施の形態を示す回路図である。
【図７】 出力部の別例を示す回路図である。
【図８】 第五の実施の形態を示す回路図である。
【図９】 第六の実施の形態を示す回路図である。
【図１０】 従来例を示す回路図である。
【符号の説明】
４ アイドリング電流制御部
Ｔ１ ソース側出力トランジスタ
Ｔ２ シンク側出力トランジスタ
Ｖcc 高電位側電源
ＧＮＤ 低電位側電源
Ｖｏ 出力信号
Ｉｄ アイドリング電流
【発明の属する技術分野】
この発明は、出力回路にバイポーラトランジスタを使用したオペアンプに関するものである。
【０００２】
近年、種々の電子機器に使用される半導体装置は、電源電圧の低電圧化及び低消費電力化がますます要請されている。このような半導体装置に搭載されるオペアンプは、電源電圧の低電圧化及び低消費電力化にともない、出力電力も低下する傾向にある。そこで、消費電力を低減しながら、出力電力を向上させ得るオペアンプを開発することが必要となっている。
【０００３】
【従来の技術】
図１０は、オペアンプの従来例を示す。入力信号ＩＮ１，ＩＮ２はＰＮＰトランジスタＴr1，Ｔr2のベースに入力され、各トランジスタＴr1，Ｔr2のコレクタは、カレントミラー回路を構成するＮＰＮトランジスタＴr3，Ｔr4のコレクタに接続される。
【０００４】
入力信号ＩＮ１に対し入力信号ＩＮ２の電圧レベルが上昇すると、トランジスタＴr2のコレクタ電流が減少するため、ＮＰＮトランジスタＴr5のベース電流が減少して、同トランジスタＴr5のコレクタ電流が減少する。
【０００５】
また、入力信号ＩＮ１に対し入力信号ＩＮ２の電圧レベルが低下すると、トランジスタＴr2のコレクタ電流が増大するため、トランジスタＴr5のベース電流が増大して、同トランジスタＴr5のコレクタ電流が増大する。
【０００６】
トランジスタＴr5のコレクタ電流が減少すると、ＮＰＮトランジスタで構成されるソース側の出力トランジスタＴr6のベース電流が増大して、同出力トランジスタＴr6のコレクタ電流が増大し、ＰＮＰトランジスタＴr7のベース電流が減少して、同トランジスタＴr7のコレクタ電流が減少する。
【０００７】
また、トランジスタＴr5のコレクタ電流が増大すると、出力トランジスタＴr6のベース電流が減少して、同出力トランジスタＴr6のコレクタ電流が減少し、ＰＮＰトランジスタＴr7のベース電流が増大して、同トランジスタＴr7のコレクタ電流が増大する。
【０００８】
トランジスタＴr7のコレクタ電流が増大すると、ＮＰＮトランジスタで構成されるシンク側の出力トランジスタＴr8のベース電流が増大して、同出力トランジスタＴr8のコレクタ電流が増大する。
【０００９】
また、トランジスタＴr7のコレクタ電流が減少すると、出力トランジスタＴr8のベース電流が減少して、同出力トランジスタＴr8のコレクタ電流が減少する。
出力トランジスタＴr6，Ｔr8は、ともにＮＰＮトランジスタで構成されるため、このオペアンプは出力部が準コンプリメンタリ回路で構成される。
【００１０】
トランジスタＴr7のコレクタ電流は、ＮＰＮトランジスタＴr9のコレクタ電流として供給される。トランジスタＴr9のベース電流は、トランジスタＴr10〜Ｔr12及び抵抗Ｒから構成されるアイドリング電流設定部の動作により制御される。
【００１１】
そして、アイドリング電流設定部は出力電圧Ｖｏを検出して、出力電圧Ｖｏが上昇すると、トランジスタＴr9のベース電流を増大させて、トランジスタＴr9のコレクタ電流を増大させ、出力電圧Ｖｏが低下すると、トランジスタＴr9のベース電流を減少させて、トランジスタＴr9のコレクタ電流を減少させる。
【００１２】
また、トランジスタＴr9のベース電位は、出力電圧ＶｏからトランジスタＴr6，Ｔr7，Ｔr9のベース・エミッタ間電圧降下ＶBE6，ＶBE7，ＶBE9分上昇した電圧であるとともに、出力電圧ＶｏからトランジスタＴr10〜Ｔr12のベース・エミッタ間電圧降下ＶBE10，ＶBE11，ＶBE12分上昇した電圧である。
【００１３】
従って、トランジスタＴr10のＶBE10とトランジスタＴr6のＶBE6とがほぼ一致する。
上記のように構成されたオペアンプでは、入力信号ＩＮ１，ＩＮ２に基づいて、トランジスタＴr5のコレクタ電流が増大すると、出力トランジスタＴr6のコレクタ電流が減少するとともに、出力トランジスタＴr8のコレクタ電流が増大して、出力電圧Ｖｏが低下する。
【００１４】
また、入力信号ＩＮ１，ＩＮ２に基づいて、トランジスタＴr5のコレクタ電流が減少すると、出力トランジスタＴr6のコレクタ電流が増大するとともに、出力トランジスタＴr8のコレクタ電流が減少して、出力電圧Ｖｏが上昇する。
【００１５】
このとき、出力トランジスタＴr6に流れるアイドリング電流は、トランジスタＴr10のＶBE10で設定され、トランジスタＴr8のアイドリング電流はトランジスタＴr10のコレクタ電流で設定される。
【００１６】
そして、電流源１ａ，１ｂの許容供給電流Ｉ１，Ｉ２が等しいとき、電源Ｖccから出力トランジスタＴr6，Ｔr8を経てグランドＧＮＤに流れるアイドリング電流Ｉｄは、次式で表される。なお、Ｑ６，Ｑ７，Ｑ９，Ｑ１０，Ｑ１１，Ｑ１２は、トランジスタＴr6，Ｔr7，Ｔr9，Ｔr10，Ｔr11，Ｔr12のサイズを示す。
【００１７】
【数１】
【発明が解決しようとする課題】
上記のようなオペアンプでは、出力部が準コンプリメンタリ回路で構成されて、シンク側出力トランジスタＴr8がＮＰＮトランジスタで構成されているので、最低出力電圧ＶｏLをほぼグランドＧＮＤレベルまで下降させることができる。
【００１９】
しかし、アイドリング電流設定部を正常に動作させるためには、出力電圧Ｖｏと電源Ｖccとの間に、少なくともＶBE10〜ＶBE12を加算した電圧より大きな電位差が必要となる。
【００２０】
従って、最高出力電圧ＶｏHを電源Ｖccレベルまで十分に上昇させることはできないという問題点がある。
また、消費電力を低減するためには、アイドリング電流Ｉｄを削減する必要がある。アイドリング電流Ｉｄを削減するためには、電流源１ｂの供給電流Ｉ２を削減すればよいが、供給電流Ｉ２を削減すると、出力トランジスタＴr8の最大出力電流が減少して、負荷駆動能力が低下する。
【００２１】
従って、負荷駆動能力を確保しながら、アイドリング電流Ｉｄを削減することができない。
また、ソース側出力トランジスタＴr6の出力電流を増大させて負荷駆動能力を向上させるために、ソース側出力トランジスタＴr6をダーリントン接続とすると、出力トランジスタＴr6とトランジスタＴr10のベース・エミッタ間電圧降下ＶBE6，ＶBE10を揃えるために、トランジスタＴr6，Ｔr7のベース間にダイオード接続したトランジスタを挿入する必要がある。
【００２２】
すると、ＶBE6の値に電流源１ａの供給電流Ｉ１が影響を及ぼすことになり、トランジスタのばらつきによりアイドリング電流Ｉｄの変動が大きくなるという問題点がある。
【００２３】
また、ソース側出力トランジスタをＮＰＮトランジスタで構成し、シンク側出力トランジスタをＰＮＰトランジスタで構成した純コンプリメンタリ回路の出力部を備えたオペアンプでは、最高出力電圧ＶｏHと電源Ｖccとの間に、ＮＰＮトランジスタのベース・エミッタ間電圧降下ＶBEが存在し、最低出力電圧ＶｏLとグランドＧＮＤとの間に、ＰＮＰトランジスタのベース・エミッタ間電圧降下ＶBEが存在する。
【００２４】
従って、出力電圧Ｖｏの振幅を十分に確保することができないという問題点がある。
この発明の目的は、アイドリング電流を削減して消費電力の低減を図りながら、出力電圧の振幅を拡大し、かつ出力電流を増大させて負荷駆動能力を向上させ得るオペアンプを提供することにある。
【００２５】
【課題を解決するための手段】
図１は、本発明の原理説明図である。ソース側出力トランジスタＴ１とシンク側出力トランジスタＴ２とが高電位電源Ｖccと低電位側電源ＧＮＤとの間に直列に接続され、前記出力トランジスタＴ１，Ｔ２の接続点から出力信号Ｖｏが出力される。前記シンク側出力トランジスタＴ２のベース電位に基づいて、前記ソース側出力トランジスタＴ１のコレクタ電流を制御することにより、前記出力トランジスタのアイドリング電流Ｉｄを制御するアイドリング電流制御部４が備えられる。
【００２６】
また、図２に示すように、前記アイドリング電流制御部は、カレントミラー回路を構成する一対のＮＰＮトランジスタのうち、第一のトランジスタのエミッタに基準電圧を供給し、第二のトランジスタのエミッタを前記シンク側出力トランジスタのベースに接続し、前記シンク側出力トランジスタのベース電位と、あらかじめ設定された基準電圧との比較に基づいて、第二のトランジスタのコレクタ電流を制御して、前記ソース側出力トランジスタのベース電流を制御する。
また、図５に示すように、前記第二のトランジスタのコレクタに接続する電流源は、入力信号に基づいて動作するＮＰＮトランジスタのコレクタ電流に基づいて動作するカレントミラー回路で構成される。
【００２７】
【発明の実施の形態】
（第一の実施の形態）
図２は、この発明を具体化したオペアンプの第一の実施の形態を示す。入力信号ＩＮ１，ＩＮ２は入力回路２に入力される。入力回路２は、前記従来例のトランジスタＴr1〜Ｔr4で構成されるカレントミラー回路と同様な構成である。
【００２８】
前記入力回路２の出力信号は、ＮＰＮトランジスタＴr13のベースに入力され、同トランジスタＴr13のコレクタは電源Ｖccに接続され、エミッタは電流源３ａを介してグランドＧＮＤに接続される。
【００２９】
カレントミラー回路を構成するＮＰＮトランジスタＴr14，Ｔr15は、ベースが互いに接続されるとともに、同トランジスタＴr14のコレクタに接続される。
前記トランジスタＴr14のコレクタは、電流源３ｂを介して電源Ｖccに接続され、トランジスタＴr15のコレクタは、電流源３ｃを介して電源Ｖccに接続される。前記トランジスタＴr14のエミッタは、ダイオード接続されたＮＰＮトランジスタＴr16を介してグランドＧＮＤに接続される。
【００３０】
前記トランジスタＴr15のコレクタは、ＰＮＰトランジスタで構成されるソース側の出力トランジスタＴr17のベースに接続され、同トランジスタＴr17のエミッタは電源Ｖccに接続される。
【００３１】
前記出力トランジスタＴr17のコレクタは、ＮＰＮトランジスタで構成されるシンク側の出力トランジスタＴr18のコレクタに接続され、同トランジスタＴr18のエミッタはグランドＧＮＤに接続される。
【００３２】
そして、両出力トランジスタＴr17，Ｔr18のコレクタから出力電圧Ｖｏが出力される。
前記トランジスタＴr18のベースは、前記トランジスタＴr15のエミッタ及び前記トランジスタＴr13のエミッタに接続される。
【００３３】
上記のように構成されたオペアンプでは、トランジスタＴr14のエミッタ電位ＶBは、電流源３ｂから供給される定電流Ｉ３が流れるトランジスタＴr16のベース・エミッタ間電圧降下ＶBE16により定電圧となる。
【００３４】
この状態で、入力信号ＩＮ１，ＩＮ２により、トランジスタＴr13のコレクタ電流が増大すると、トランジスタＴr18のコレクタ電流が増大する。また、トランジスタＴr13のコレクタ電流の増大に基づいて、トランジスタＴr15のエミッタ電位が上昇すると、トランジスタＴr15のコレクタ電流が減少し、トランジスタＴr17のベース電流が減少して、同トランジスタＴr17のコレクタ電流が減少する。この結果、出力電圧Ｖｏが低下する。
【００３５】
また、入力信号ＩＮ１，ＩＮ２により、トランジスタＴr13のコレクタ電流が減少すると、トランジスタＴr18のコレクタ電流が減少する。また、トランジスタＴr13のコレクタ電流の減少に基づいて、トランジスタＴr15のエミッタ電位が低下すると、トランジスタＴr15のコレクタ電流が増大し、トランジスタＴr17のベース電流が増大して、同トランジスタＴr17のコレクタ電流が増大する。この結果、出力電圧Ｖｏが上昇する。
【００３６】
上記のような動作により、定電圧ＶBとトランジスタＴr15のエミッタ電位との比較動作により、出力トランジスタＴr18のコレクタ電流が増大するとき、出力トランジスタＴr17のコレクタ電流が抑制され、出力トランジスタＴr18のコレクタ電流が減少するとき、出力トランジスタＴr17のコレクタ電流が増大する。
【００３７】
従って、電源Ｖccから出力トランジスタＴr17，Ｔr18を介してグランドＧＮＤに流れるアイドリング電流Ｉｄは、定電圧ＶBすなわち定電流Ｉ３を基準として安定化される。
【００３８】
アイドリング電流Ｉｄと、定電流Ｉ３との関係は、次式で表される。なお、Ｉ４は電流源３ｃから供給される電流、Ｑ１８、Ｑ１６、Ｑ１５、Ｑ１４は、トランジスタＴr18，Ｔr16，Ｔr14，Ｔr15のサイズを示す。
【００３９】
【数２】
【００４０】
上記のように構成されたオペアンプでは、次に示す作用効果を得ることができる。
（１）アイドリング電流Ｉｄの設定と、出力トランジスタの最大出力電流との設定を独立して行うことができる。従って、アイドリング電流Ｉｄを抑制して消費電力を低減しながら、最大出力電流を十分に確保することができる。
（２）ソース側出力トランジスタＴr17をＰＮＰトランジスタで構成し、シンク側出力トランジスタＴr18をＮＰＮトランジスタで構成した純コンプリメンタリ回路で出力部が構成されるので、出力電圧Ｖｏの最高値を電源Ｖccレベルまで引き上げ、最低値をグランドＧＮＤレベルまで引き下げることができる。
（３）アイドリング電流Ｉｄを設定するために、出力電圧Ｖｏと電源Ｖccとの間に所定の電位差を必要としない。従って、出力電圧Ｖｏの最高値を電源Ｖccレベルまで引き上げることができる。
（４）出力トランジスタＴr17を、図３（ａ）に示すＰＮＰトランジスタＴr19及びＮＰＮトランジスタＴr20をダーリントン接続した回路、あるいは図３（ｂ）に示すＰＮＰトランジスタＴr21，Ｔr22をダーリントン接続した回路に置換することができる。このような回路に置換しても、アイドリング電流Ｉｄが変化することはない。
（第二の実施の形態）
図４は、第二の実施の形態を示す。この実施の形態は、前記第一の実施の形態の電流源３ｃを、ＰＮＰトランジスタＴr23，Ｔr24及びＮＰＮトランジスタＴr25に置換した構成であり、その他の構成は第一の実施の形態と同様である。
【００４１】
前記トランジスタＴr25は、ベースが前記トランジスタＴr13のエミッタに接続され、エミッタはグランドＧＮＤに接続される。
前記トランジスタＴr23，Ｔr24はカレントミラー回路を構成し、両トランジスタＴr23，Ｔr24のベースが同トランジスタＴr24のコレクタに接続される。そして、トランジスタＴr23のコレクタが前記トランジスタＴr15のコレクタ及び出力トランジスタＴr17のベースに接続され、トランジスタＴr24のコレクタが前記トランジスタＴr25のコレクタに接続される。
【００４２】
このような構成により、トランジスタＴr15のエミッタ電位が上昇して、同トランジスタＴr15のコレクタ電流が減少するとき、トランジスタＴr25のコレクタ電流が増大して、トランジスタＴr23，Ｔr24のコレクタ電流が増大し、出力トランジスタＴr17のベース電位が上昇する。
【００４３】
また、トランジスタＴr15のエミッタ電位が低下して、同トランジスタＴr15のコレクタ電流が増大するとき、トランジスタＴr25のコレクタ電流が減少して、トランジスタＴr23，Ｔr24のコレクタ電流が減少し、出力トランジスタＴr17のベース電位が低下する。
【００４４】
従って、この実施の形態では、前記第一の実施の形態と同様な作用効果を得ることができるとともに、第一の実施の形態に比べて、出力トランジスタＴr17の動作速度を高速化することができる。
【００４５】
なお、この実施の形態においても、出力トランジスタＴr17を図３に示すダーリントン接続した回路に置換することは容易である。
（第三の実施の形態）
図５は、第三の実施の形態を示す。この実施の形態は、前記第一の実施の形態の電流源３ｃを、ＰＮＰトランジスタＴr26，Ｔr27に置換した構成であり、その他の構成は、第一の実施の形態と同様である。
【００４６】
すなわち、トランジスタＴr26，Ｔr27はカレントミラー回路を構成し、両トランジスタＴr26，Ｔr27のベースが同トランジスタＴr26のコレクタに接続され、同トランジスタＴr26のコレクタがトランジスタＴr13のコレクタに接続される。
【００４７】
前記トランジスタＴr27のコレクタは、出力トランジスタＴr17のベース及びトランジスタＴr15のコレクタに接続される。
このような構成により、トランジスタＴr13のコレクタ電流が増大して、トランジスタＴr15のエミッタ電位が上昇し、同トランジスタＴr15のコレクタ電流が減少するとき、トランジスタＴr26，Ｔr27のコレクタ電流が増大し、出力トランジスタＴr17のベース電位が上昇する。
【００４８】
また、トランジスタＴr13のコレクタ電流が減少して、トランジスタＴr15のエミッタ電位が低下し、同トランジスタＴr15のコレクタ電流が増大するとき、トランジスタＴr26，Ｔr27のコレクタ電流が減少し、出力トランジスタＴr17のベース電位が低下する。
【００４９】
従って、この実施の形態では、前記第二の実施の形態と同様な作用効果を得ることができる。
（第四の実施の形態）
図６は、第四の実施の形態を示す。この実施の形態は、前記第二の実施の形態の出力トランジスタＴr17をＮＰＮトランジスタの出力トランジスタＴr28に置換し、それに付随してカレントミラー回路を構成するトランジスタＴr23，Ｔr24のベースを同トランジスタＴr23のコレクタに接続したものである。
【００５０】
このような構成により、トランジスタＴr15のエミッタ電位が上昇して、同トランジスタＴr15のコレクタ電流が減少するとき、トランジスタＴr25のコレクタ電流が増大するとともに、トランジスタＴr23，Ｔr24のコレクタ電流が減少し、出力トランジスタＴr28のベース電流が減少する。
【００５１】
また、トランジスタＴr15のエミッタ電位が低下し、同トランジスタＴr15のコレクタ電流が増大するとき、トランジスタＴr25のコレクタ電流が減少するとともに、トランジスタＴr23，Ｔr24のコレクタ電流が増大し、出力トランジスタＴr28のベース電流が増大する。
【００５２】
シンク側の出力トランジスタＴr18の動作は、前記各実施の形態と同様である。
上記のように構成されたオペアンプでは、次に示す作用効果を得ることができる。
（１）アイドリング電流Ｉｄの設定と、出力トランジスタの最大出力電流との設定を独立して行うことができる。従って、アイドリング電流Ｉｄを抑制して消費電力を低減しながら、最大出力電流を十分に確保することができる。
（２）アイドリング電流Ｉｄを設定するために、出力電圧Ｖｏと電源Ｖccとの間に所定の電位差を必要としない。従って、出力電圧Ｖｏの最高値を電源Ｖccレベルから出力トランジスタＴr28のベース・エミッタ間電圧降下ＶBE28分低下したレベルまで引き上げることができる。
（３）第二の実施の形態とほぼ同様な構成で、ソース側出力トランジスタＴr28をＮＰＮトランジスタで構成し、シンク側出力トランジスタＴr18をＮＰＮトランジスタで構成した準コンプリメンタリ回路で出力部を構成することができる。
（４）出力トランジスタＴr28を、図７（ａ）に示すＮＰＮトランジスタＴr29，Ｔr30をダーリントン接続した回路、あるいは図７（ｂ）に示すＰＮＰトランジスタＴr31及びＮＰＮトランジスタＴr32をダーリントン接続した回路に置換することができる。このような回路に置換しても、アイドリング電流Ｉｄが変化することはない。
（第五の実施の形態）
図８は、第五の実施の形態を示す。この実施の形態は、第四の実施の形態のトランジスタＴr25を電流源３ｄに置換したものである。このような構成により、第四の実施の形態と同様な作用効果を得ることができる。
【００５３】
なお、第四の実施の形態に比べて、出力トランジスタＴr28の動作速度は若干低下する。
（第六の実施の形態）
図９は、第六の実施の形態を示す。この実施の形態は、前記第三の実施の形態の出力トランジスタＴr17をＮＰＮトランジスタの出力トランジスタＴr28に置換したものである。
【００５４】
このような構成により、第二の実施の形態に対する第四の実施の形態と同様な作用効果を得ることができる。
なお、シンク側の出力トランジスタＴr18のベース電流を十分に確保するために、トランジスタTr33を追加している。
【００５５】
上記実施の形態は、次に示すように変更することもできる。
・定電流源３ａは、抵抗あるいは抵抗と定電流源とからなる回路に置換してもよい。
・出力トランジスタは、ＦＥＴで構成してもよい。
【００５６】
【発明の効果】
以上詳述したように、この発明はアイドリング電流を削減して消費電力の低減を図りながら、出力電圧の振幅を拡大し、かつ出力電流を増大させて負荷駆動能力を向上させ得るオペアンプを提供することができる。
【図面の簡単な説明】
【図１】 本発明の原理説明図である。
【図２】 第一の実施の形態を示す回路図である。
【図３】 出力部の別例を示す回路図である。
【図４】 第二の実施の形態を示す回路図である。
【図５】 第三の実施の形態を示す回路図である。
【図６】 第四の実施の形態を示す回路図である。
【図７】 出力部の別例を示す回路図である。
【図８】 第五の実施の形態を示す回路図である。
【図９】 第六の実施の形態を示す回路図である。
【図１０】 従来例を示す回路図である。
【符号の説明】
４ アイドリング電流制御部
Ｔ１ ソース側出力トランジスタ
Ｔ２ シンク側出力トランジスタ
Ｖcc 高電位側電源
ＧＮＤ 低電位側電源
Ｖｏ 出力信号
Ｉｄ アイドリング電流
Claims (2)
- ソース側出力トランジスタとシンク側出力トランジスタとを高電位側電源と低電位側電源との間に直列に接続し、前記出力トランジスタの接続点から出力信号を出力するオペアンプであって、
前記ソース側出力トランジスタをＰＮＰトランジスタで構成するとともに、シンク側出力トランジスタをＮＰＮトランジスタで構成し、
前記シンク側出力トランジスタのベース電位と、あらかじめ設定された基準電圧との比較に基づいて、前記ソース側出力トランジスタのベース電流を制御することで前記ソース側出力トランジスタのコレクタ電流を制御することにより、前記出力トランジスタのアイドリング電流を制御するアイドリング電流制御部を備え、
前記アイドリング電流制御部は、カレントミラー回路を構成する第一及び第二のＮＰＮトランジスタのコレクタに電流源を接続し、前記第一のトランジスタのエミッタに基準電圧を供給し、第二のトランジスタのエミッタを前記シンク側出力トランジスタのベースに接続し、該第二のトランジスタのコレクタを前記ソース側出力トランジスタのベースに接続し、前記第二のトランジスタのコレクタに接続する電流源は、入力信号に基づいて動作するＮＰＮトランジスタのコレクタ電流に基づいて動作するカレントミラー回路で構成したことを特徴とするオペアンプ。 - 前記ソース側出力トランジスタは、ダーリントン接続としたしたことを特徴とする請求項１に記載のオペアンプ。
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