JP4744491B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP4744491B2
JP4744491B2 JP2007207664A JP2007207664A JP4744491B2 JP 4744491 B2 JP4744491 B2 JP 4744491B2 JP 2007207664 A JP2007207664 A JP 2007207664A JP 2007207664 A JP2007207664 A JP 2007207664A JP 4744491 B2 JP4744491 B2 JP 4744491B2
Authority
JP
Japan
Prior art keywords
semiconductor substrate
conductive region
conductive
region
exposed
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2007207664A
Other languages
English (en)
Other versions
JP2007329498A (ja
Inventor
昌明 冨田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shindengen Electric Manufacturing Co Ltd
Original Assignee
Shindengen Electric Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shindengen Electric Manufacturing Co Ltd filed Critical Shindengen Electric Manufacturing Co Ltd
Priority to JP2007207664A priority Critical patent/JP4744491B2/ja
Publication of JP2007329498A publication Critical patent/JP2007329498A/ja
Application granted granted Critical
Publication of JP4744491B2 publication Critical patent/JP4744491B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Description

本発明は、半導体装置に係り、特に双方向型バリスタ、一方向型バリスタ、サージ吸収素子、又は、ダイオード等として使用される面実装型半導体装置に関するものである。
従来技術に係るバリスタを示す断面図を図2と図3に示す。図2は、従来技術に係る双方向型バリスタを示す断面図であり、電極端子がシリコン基板に正しく設けられた半導体装置の断面図である。図3は、従来技術に係る双方向型バリスタを示す断面図であり、電極端子がシリコン基板に接触して設けられた半導体装置の断面図である。図中、100は半導体基板、1はN型導電領域、2はP型導電領域である第2導電型の第2導電領域、3はP型導電領域である第2導電型の第3導電領域、11、12、13、14は絶縁膜で、半導体基板がシリコンであれば、シリコン酸化膜であることが多い。21はハンダである第2導電材、22はハンダである第3導電材、31、32は電極端子、200は樹脂モールド部である。
図2に示すバリスタは、N型の導電型を有する半導体基板100の内部にP型導電領域である第2導電型の第2導電領域2、P型導電領域である第2導電型の第3導電領域3を設けて形成されている。シリコン酸化膜からなる絶縁膜11、12、13、14がP型導電領域である第2導電型の第2導電領域2、P型導電領域である第2導電型の第3導電領域3と基板との境界を覆うように設けられている。半導体基板100の表側に露出したP型導電領域である第2導電型の第2導電領域2、P型導電領域である第2導電型の第3導電領域3はハンダである第2導電材21、ハンダである第3導電材22を介して電極端子31、32と電気的に接続されている。
さらに、上記構造において、電極端子31、32の一部を除く全体を絶縁樹脂により封止して樹脂モールド部200として、双方向型の面実装型半導体装置、すなわち面実装型のバリスタを形成する。電極端子31、32は、樹脂封鎖の前には真っ直ぐであるが、樹脂封鎖の後で機械加工によって捻じ曲げられて実装面積が出来るだけ小さくなるようにする。
以上の構成において、半導体基板100内部にN型導電領域1とP型導電領域である第2導電型の第2導電領域2からなる一対のダイオードと、N型導電領域1とP型導電領域である第2導電型の第3導電領域3からなるもう一対のダイオードが逆極性で直列接続され、電気的に双方向型の素子が出来る。N型導電領域1は双方のダイオードの共通の導電領域となる。
このような従来型の面実装型半導体置においては、小型化、特に高さを低くすること、即ち薄型にすることが出来るという利点があるが、図3に示すように電極端子を半導体基板に載置する際に、いずれかの方向に位置ずれした状態で載置される場合がある。位置ずれした状態のままハンダである第2導電材21、ハンダである第3導電材22をリフロー炉で溶融させると、電極端子32が傾き半導体基板100と接触したまま、後工程へ移る。その後工程の最後では電極端子が捻じ曲げられて最終形状が決定してしまうが、樹脂モールド内部の様子に係わらず電極の加工は大きな力を加えて行なれるため、最終形状は正常品と殆ど変わらない。そのため正常品と異常品を区別するのは非常に困難である。
図3に示すように、電極端子32が半導体基板100と傾いて接触すると、電流の流れに偏りが生じるなとの不具合が生じる。場合によっては大きな内部応力が発生し不良の原因にもなることがある。
このような問題は、電極端子3132をハンダである第2導電材21、ハンダである第3導電材22に精確に載置すれば解消するが、高価な製造装置を必要とするので、半導体装置の製造コストを押し上げる原因となる。また、電気的な接続を行なうためのハンダ(導電材)、特にシリコン基板上の導電材が安定的に配置されないことが問題となっていた。
本発明は、上述の課題を解決するために、シリコン基板上の導電材を安定的に配置することができないことが問題となっており、その改善が望まれていた。従って、本発明の目的は、シリコン基板上に導電材を安定的に配置される半導体装置を提供することなる。
上記課題を解決するための手段として、本発明は、第1導電型の半導体基板の表面から裏面に亘って設けられた第1導電型と反対の第2導電型の第1導電領域と、前記半導体基板の表面において、前記第1導電領域を挟んだ一方の位置に設けられた第2導電型の第2導電領域と、前記半導体基板の裏面において、前記第1導電領域を挟んだ他方の位置に設けられた第2導電型の第3導電領域と、前記第3導電領域の露出面上で電極端子を接続するための第3導電材と、前記半導体基板の裏面において、前記第2導電領域に対向する一方の位置において露出する面上で電極端子を接続するための第2導電材と、前記半導体基板の表面において、前記第2導電領域の露出面上及び前記第1導電領域を挟んだ他方の位置において露出する面上に、前記第1導電領域と絶縁された状態で延在する第1導電材と、前記第2導電領域の露出面上及び前記第1導電領域を挟んだ他方の位置において露出している面上で突出する第2支持体と、前記絶縁状態を保つべく、前記第1導電領域の露出面を覆う絶縁性の第1支持体とを備えることを特徴とする。
更に、第1導電型の半導体基板と、該半導体基板の表面から裏面に亘って設けられた第1導電型と反対の第2導電型の第1導電領域と、前記半導体基板の表面において、前記第1導電領域を挟んだ一方の位置に設けられた第2導電型の第2導電領域と、前記半導体基板の表面において、前記第1導電領域を挟んだ他方の位置において露出した第1露出領域と、前記半導体基板の裏面において、前記第1導電領域を挟んだ他方の位置に設けられた第2導電型の第3導電領域と、前記半導体基板の裏面において、前記第1導電領域を挟んだ一方の位置において露出した第2露出領域と、から成る構成をそれぞれ有する第1半導体基板構成および第2半導体基板構成と、第1半導体基板構成上に第2半導体基板構成が搭載されるべく、前記第1半導体基板構成における前記第2導電領域の露出面上と前記第2半導体基板構成における前記第2露出面上との対向する間に設けられた第4導電材と、前記第1半導体基板構成における前記第1露出面上と前記第2半導体基板構成における前記第3導電領域の露出面上との対向する間に設けられた第5導電材と、前記第1半導体基板構成における前記第2露出面上に設けられた電極端子を接続するための第2導電材と、前記第1半導体基板構成における前記第3導電領域の露出面上に設けられた電極端子を接続するための第3導電材と、前記第2半導体基板構成における前記第2導電領域の露出面上及び前記第1露出領域の露出する面上に、前記第1導電領域と絶縁された状態で延在する第1導電材と、前記第1半導体基板構成における前記第2導電領域の露出面上及び前記第1露出領域の露出する面上で突出する第2支持体と、前記第2半導体基板構成における前記第3導電領域の露出面上及び前記第2露出領域の露出している面上で突出する第3支持体と、前記第2半導体基板構成における前記絶縁状態を保つべく、前記第1導電領域の露出面を覆う絶縁性の第1支持体とを備えることを特徴とする半導体装置。
更に、前記第2半導体基板構成における前記第2導電領域の露出面上及び前記第1露出領域の露出している面上で突出する第4支持体を備えることを特徴とする。
以上のように、本発明は、シリコン基板上に第1支持体を設けたことにより、該支持体によって導電材の動きが抑制されることから、シリコン基板上に導電材を安定的に配置することができる。
以下に参考例の半導体装置を図面に基づいて詳細に説明する。図1は、参考例の半導体装置を示す説明図である。図中、100は半導体基板、1はN型導電領域、2はP型導電領域である第2導電型の第2導電領域と3はP型導電領域である第2導電型の第3導電領域、11、12、13、14は絶縁膜で、本実施例ではシリコン酸化膜である。21はハンダである第2導電材、22はハンダである第3導電材、31、32は電極端子、200は樹脂モールド部である。なお、半導体基板100は、本実施例ではシリコンである。
図1に示すように、N型の半導体基板100の内部に、P型導電領域である第2導電型の第2導電領域2、P型導電領域である第2導電型の第3導電領域3を形成しており、これら2つの層を形成していない残余の部分を半導体基板100の元来の導電型と同じN型導電領域1としている。P型導電領域である第2導電型の第2導電領域2、P型導電領域である第2導電型の第3導電領域3は、半導体基板100にP型の不純物を添加して高温熱拡散によって形成されており、半導体基板100の一方の面から内奥に向けて拡がっている。
また、半導体基板100の一方の面に、支持体41、42、43、44、45、46を設けている。支持体41、43、44、46はN型導電領域と基板のN型導電領域の境界、即ちPN接合の露出面の近傍に設けられ、支持体42、45は、P型導電領域である第2導電型の第2導電領域2、P型導電領域である第2導電型の第3導電領域3の露出面の略中央に設けられている。支持体41、42、43、44、45、46は、ガラスによって形成されている。
支持体41、43、44、46は、絶縁膜11、12、13、14の上に形成されているが、ガラスそのものにも絶縁効果があるため、酸化膜11、12、13、14を形成しなくてもよいし、絶縁膜11、12、13、14の露出面全体を覆うように支持体41、43、44、46を配置してもよいし、その一部が絶縁膜11、12、13、14を覆うように支持体41、43、44、46を配置してもよい。また、絶縁層11、12、13、14は例えば窒化膜とシリコン酸化膜から構成されるような多層膜であってもよいし、同様に支持体41、42、43、44、45、46は複数のガラスを多層構造にして構成されるものであってもよい。
絶縁層11、12、13、14となる酸化膜や窒化膜は、通常最大でも数μmの厚みしか形成することは出来ず、殆どの場合1μm未満であるため、ガラスのような材料で支持体41、42、43、44、45、46を形成することが必要である。この参考例では厚みを15μmとしたが、もっと厚くすることも出来る。支持体41、42、43、44、45、46の厚みとしては10μm以上が望ましく、20μm以上とすることが望ましい。また、支持体に用いるガラス材料は、半導体基板に近い熱膨張係数を有しているものが望ましく、耐熱衝撃性、被覆封着温度、電気的特性、ガラス中の電荷、密着性の点で優れるものが望ましく、加えて、半導体表面に悪影響を与えるアルカリ成分等の不純物を含まないものが好ましい。また、引っ張り強度、量産性、クラックの発生しにくさの点で優れているものが望ましい。さらに、支持体は環境に優しい材料としてもよく、鉛フリーガラス等も望ましい。
なお、支持体41、42、43、44、45、46は、絶縁膜11、12、13、14よりも高く(厚く)、かつハンダである第2導電材21、ハンダである第3導電材22よりも(低く)薄く形成し、さらに好ましくはハンダである第2導電材21、ハンダである第3導電材22よりもわずかに低くなるようにする。これは、後述するように、電極端子31、32が傾いて半導体基板100に接触して設けられることを防止するために、電極端子31、32下方から支持可能な高さ(厚さ)、すなわち絶縁膜11、12、13、14よりも高く(厚く)することが好ましいからである。くわえて、ハンダである第2導電材21、ハンダである第3導電材22の上面から突き出した支持体42、45が、電極端子31、32にハンダである第2導電材21、ハンダである第3導電材22が付着することを阻害しないように、ハンダである第2導電材21、ハンダである第3導電材22を低く(薄く)することが好ましいことによる。
ハンダである第2導電材21、ハンダである第3導電材22は、P型導電領域である第2導電型の第2導電領域2、P型導電領域である第2導電型の第3導電領域3を形成した領域上に、支持体41、42、43、44、45、46を覆うようにほぼ平坦に形成されている。なお、ハンダである第2導電材21、ハンダである第3導電材22を半導体基板100の表面に印刷して設ける際には、上述の理由により、支持体41、42、43、44、45、46がその内部に隠れる程度の厚さとなるようにする。
なお、以上の参考例において、ハンダ以外の導電材、例えば、導電性接着剤等を用いて電極端子を接合してもよい。導電性接着剤等を用いた場合、導電剤において応力吸収が可能になることに加え、低温で接合することが可能になる。また、支持体を接着剤で半導体に接合してもよい。ここで用いる接着剤としては、等方導電性接着剤、異方導電性接着剤、耐熱性接着剤、リサイクル性接着剤等が望ましい。
以上の構成を有する半導体装置の動作は、支持体42、45が電流の流れを阻害することはないように小さく設けられるため、従来構造と比較して略同等の電気的特性を実現出来る。
また、電極端子31、32を半導体基板100に設ける手順は、概ね以下のようになる。すなわち、最初に半導体基板100の表面にあらかじめ支持体41、42、43、44、45、46およびハンダである第2導電材21、ハンダである第3導電材22を設けておく。次に、ハンダである第2導電材21、ハンダである第3導電材22上に電極端子31、32を載置する。そして、半導体基板100をリフロー炉に入れ、ハンダである第2導電材21、ハンダである第3導電材22を溶融して電極端子31、32に付着させる。その後、モールド樹脂で封止して、電極端子の捻じ曲げ加工を行って全体の大きさを小さくする。
ところで、ハンダである第2導電材21、ハンダである第3導電材22上に電極端子31、32を載置する際に、いずれかの方向に位置ずれした状態で載置される場合がある。しかし、半導体装置においては、支持体41、42、43、44、45、46をあらかじめ設けているので、支持体41、42、43、44、45、46がこれらの電極端子を下方から支持して、電極端子が大きく傾いて電極端子と半導体基板100が接触することを防止出来る。
以上のように、参考例の半導体装置は、支持体41、42、43、44、45、46を設けたことによって、電極端子31、32を半導体基板100に設ける際に、これらの電極端子が大きく傾いて半導体基板100に接触した状態のままで設けられることを防止出来る。また、支持体42、45は、半導体基板100の表面の小さな領域に設けたので、半導体装置の電気的特性に大きな影響を与えることがない。場合によっては、支持体42、45は形成しなくてもよい。また、板状の電極端子に代えて、例えばプリン基板上にそのまま半導体基板100を実装することも出来る。
本発明の第の実施の形態に係る半導体装置について説明する。図は、本発明の第の実施の形態に係る半導体装置を示す断面図である。1、5は半導体基板100の導電領域でN型導電領域、2はP型導電領域である第2導電型の第2導電領域、3はP型導電領域である第2導電型の第3導電領域、81はP型導電領域である第2導電型の第1導電領域、21はハンダである第2導電材、22はハンダである第3導電材、142はハンダである第1導電材、31、32は電極端子、200は樹脂モールド部、91、92、93、94、95、96は支持体、101、102、105、106は支持体である第2支持体、103は支持体である第1支持体である
本発明の第の実施の形態に係る半導体装置は、参考例の半導体装置と異なりPN接合が同一極性で直列接続されている。半導体基板100の露出面に支持体を形成する基本的なところはこれまでと変わるところはない。
上記の本発明の第の実施の形態に係る半導体装置によれば、支持体91、92、93、94、95、96を設けることで、電極端子31、32が半導体基板100に接触した状態のままで設けられることを防止することが出来る。
くわえて、本発明の第の実施の形態に係る半導体装置について説明する。図は、本発明の第の実施の形態に係る半導体装置を示す断面図である。1、5は半導体基板100の導電領域でN型導電領域、121、128は半導体基板300の導電領域でN型導電領域、2、122はP型導電領域である第2導電型の第2導電領域、3、123はP型導電領域である第2導電型の第3導電領域、81、82はP型導電領域である第2導電型の第1導電領域、21はハンダである第2導電材、22はハンダである第3導電材、131はハンダである第4導電材、132はハンダである第5導電材、142はハンダである第1導電材、31、32は電極端子、200は樹脂モールド部、91、92、93、94、95、96は支持体、101、102、104、105、106、107は支持体である第2支持体、111、112、113、114、115、116は支持体である第3支持体、151、152、154、155は支持体である第4支持体、153は支持体である第1支持体である
本発明の第の実施の形態に係る半導体装置は、第の実施の形態に係る半導体装置を複数積層しており、半導体基板100の露出面に支持体を形成する基本的なところはこれまでと変わるところはない。
上記の本発明の第の実施の形態に係る半導体装置によれば、支持体91、92、93、94、95、96を設けることで、電極端子31、32が半導体基板100に接触した状態のままで設けられることを防止することが出来る。
また、電極端子31、32に支持体を設けるようにすることも可能である。
参考例の半導体装置を示す説明図である。 従来技術に係る双方向型バリスタを示す断面図であり、電極端子がシリコン基板に正しく設けられた半導体装置の断面図である。 従来技術に係る双方向型バリスタを示す断面図であり、電極端子がシリコン基板に接触して設けられた半導体装置の断面図である。 本発明の第の実施の形態に係る半導体装置を示す断面図である。 本発明の第の実施の形態に係る半導体装置を示す断面図である。
1 N型導電領域
第2導電型の第2導電領域(P型導電領域
第2導電型の第3導電領域(P型導電領域
5 N型導電領域
11 絶縁膜
12 絶縁膜
13 絶縁膜
14 絶縁膜
21 第2導電材(ハンダ
22 第3導電材(ハンダ
31 電極端子
32 電極端子
41 支持体
42 支持体
43 支持体
44 支持体
45 支持体
46 支持体
81 第2導電型の第1導電領域(P型導電領域
82 第2導電型の第1導電領域(P型導電領域
91 支持体
92 支持体
93 支持体
94 支持体
95 支持体
96 支持体
100 半導体基板
101 第2支持体
102 第2支持体
103 第1支持体
104 第2支持体
105 第2支持体
106 第2支持体
107 第2支持体
111 第3支持体
112 第3支持体
113 第3支持体
114 第3支持体
115 第3支持体
116 第3支持体
121 N型導電領域
122 第2導電型の第2導電領域(P型導電領域
123 第2導電型の第3導電領域(P型導電領域
128 N型導電領域
131 第4導電材(ハンダ
132 第5導電材(ハンダ
142 第1導電材(ハンダ
151 第4支持体
152 第4支持体
153 第1支持体
154 第4支持体
155 第4支持体
200 樹脂モールド部
300 半導体基板

Claims (3)

  1. 第1導電型の半導体基板の表面から裏面に亘って設けられた第1導電型と反対の第2導電型の第1導電領域と、
    前記半導体基板の表面において、前記第1導電領域を挟んだ一方の位置に設けられた第2導電型の第2導電領域と、
    前記半導体基板の裏面において、前記第1導電領域を挟んだ他方の位置に設けられた第2導電型の第3導電領域と、
    前記第3導電領域の露出面上で電極端子を接続するための第3導電材と、
    前記半導体基板の裏面において、前記第2導電領域に対向する一方の位置において露出する面上で電極端子を接続するための第2導電材と、
    前記半導体基板の表面において、前記第2導電領域の露出面上及び前記第1導電領域を挟んだ他方の位置において露出する面上に、前記第1導電領域と絶縁された状態で延在する第1導電材と、
    前記第2導電領域の露出面上及び前記第1導電領域を挟んだ他方の位置において露出している面上で突出する第2支持体と、
    前記絶縁状態を保つべく、前記第1導電領域の露出面を覆う絶縁性の第1支持体とを備えることを特徴とする半導体装置。
  2. 第1導電型の半導体基板と、
    該半導体基板の表面から裏面に亘って設けられた第1導電型と反対の第2導電型の第1導電領域と、
    前記半導体基板の表面において、前記第1導電領域を挟んだ一方の位置に設けられた第2導電型の第2導電領域と、
    前記半導体基板の表面において、前記第1導電領域を挟んだ他方の位置において露出した第1露出領域と、
    前記半導体基板の裏面において、前記第1導電領域を挟んだ他方の位置に設けられた第2導電型の第3導電領域と、
    前記半導体基板の裏面において、前記第1導電領域を挟んだ一方の位置において露出した第2露出領域と、から成る構成をそれぞれ有する第1半導体基板構成および第2半導体基板構成と、
    第1半導体基板構成上に第2半導体基板構成が搭載されるべく、前記第1半導体基板構成における前記第2導電領域の露出面上と前記第2半導体基板構成における前記第2露出面上との対向する間に設けられた第4導電材と、
    前記第1半導体基板構成における前記第1露出面上と前記第2半導体基板構成における前記第3導電領域の露出面上との対向する間に設けられた第5導電材と、
    前記第1半導体基板構成における前記第2露出面上に設けられた電極端子を接続するための第2導電材と、
    前記第1半導体基板構成における前記第3導電領域の露出面上に設けられた電極端子を接続するための第3導電材と、
    前記第2半導体基板構成における前記第2導電領域の露出面上及び前記第1露出領域の露出する面上に、前記第1導電領域と絶縁された状態で延在する第1導電材と、
    前記第1半導体基板構成における前記第2導電領域の露出面上及び前記第1露出領域の露出する面上で突出する第2支持体と、
    前記第2半導体基板構成における前記第3導電領域の露出面上及び前記第2露出領域の露出している面上で突出する第3支持体と、
    前記第2半導体基板構成における前記絶縁状態を保つべく、前記第1導電領域の露出面を覆う絶縁性の第1支持体とを備えることを特徴とする半導体装置。
  3. 前記第2半導体基板構成における前記第2導電領域の露出面上及び前記第1露出領域の露出している面上で突出する第4支持体を備えることを特徴とする請求項2に記載の半導体装置。
JP2007207664A 2007-08-09 2007-08-09 半導体装置 Expired - Lifetime JP4744491B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007207664A JP4744491B2 (ja) 2007-08-09 2007-08-09 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007207664A JP4744491B2 (ja) 2007-08-09 2007-08-09 半導体装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2002336958A Division JP4010930B2 (ja) 2002-11-20 2002-11-20 半導体装置

Publications (2)

Publication Number Publication Date
JP2007329498A JP2007329498A (ja) 2007-12-20
JP4744491B2 true JP4744491B2 (ja) 2011-08-10

Family

ID=38929713

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007207664A Expired - Lifetime JP4744491B2 (ja) 2007-08-09 2007-08-09 半導体装置

Country Status (1)

Country Link
JP (1) JP4744491B2 (ja)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4935803A (en) * 1988-09-09 1990-06-19 Motorola, Inc. Self-centering electrode for power devices
JPH05304190A (ja) * 1992-04-28 1993-11-16 Rohm Co Ltd 半導体装置
JPH06302607A (ja) * 1993-04-13 1994-10-28 Hitachi Ltd バンプ電極の形成方法およびそれを用いた半導体製造装置
JP3238825B2 (ja) * 1994-03-16 2001-12-17 オリジン電気株式会社 面実装型半導体装置

Also Published As

Publication number Publication date
JP2007329498A (ja) 2007-12-20

Similar Documents

Publication Publication Date Title
US11908957B2 (en) Solar cell module
US8003446B2 (en) Flexible diode package and method of manufacturing
JP5268786B2 (ja) 半導体モジュール
JPWO2015045602A1 (ja) 熱電モジュール
JP6444537B2 (ja) 半導体装置及びその製造方法
US20130104961A1 (en) Solar cell module and solar cell
US20130269744A1 (en) Thermoelectric conversion module
US9697933B2 (en) PTC device
US20130125951A1 (en) Solar cell module and method of manufacturing solar cell module
JP5018013B2 (ja) 樹脂封止半導体装置
KR20090125274A (ko) 연성평면리드를 구비한 집적회로
JP2002009217A (ja) 樹脂封止型半導体装置
JP4744491B2 (ja) 半導体装置
JP2021015960A (ja) バッテリ保護回路パッケージ及びその製造方法
TWI416549B (zh) Ptc裝置及具有該裝置之電氣設備
JP2018046164A (ja) 半導体装置および半導体装置の製造方法
JP4010930B2 (ja) 半導体装置
JP6066743B2 (ja) 熱電変換モジュール
US10236430B2 (en) Thermoelectric module
JP2014175520A (ja) 太陽電池モジュ−ル及びその製造方法
US9153516B2 (en) Voidlessly encapsulated semiconductor die package
JP6445109B2 (ja) 光電素子パッケージ構造及び光電チップをパッケージ化する方法
US20200279988A1 (en) Thermoelectric module
JP4589743B2 (ja) 半導体装置
CN210575321U (zh) 片式热敏电阻及电子装置

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100622

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100806

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20110105

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110328

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20110411

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110510

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110510

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140520

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 4744491

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term