JP4744491B2 - 半導体装置 - Google Patents
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- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
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Description
更に、前記第2半導体基板構成における前記第2導電領域の露出面上及び前記第1露出領域の露出している面上で突出する第4支持体を備えることを特徴とする。
2 第2導電型の第2導電領域(P型導電領域)
3 第2導電型の第3導電領域(P型導電領域)
5 N型導電領域
11 絶縁膜
12 絶縁膜
13 絶縁膜
14 絶縁膜
21 第2導電材(ハンダ)
22 第3導電材(ハンダ)
31 電極端子
32 電極端子
41 支持体
42 支持体
43 支持体
44 支持体
45 支持体
46 支持体
81 第2導電型の第1導電領域(P型導電領域)
82 第2導電型の第1導電領域(P型導電領域)
91 支持体
92 支持体
93 支持体
94 支持体
95 支持体
96 支持体
100 半導体基板
101 第2支持体
102 第2支持体
103 第1支持体
104 第2支持体
105 第2支持体
106 第2支持体
107 第2支持体
111 第3支持体
112 第3支持体
113 第3支持体
114 第3支持体
115 第3支持体
116 第3支持体
121 N型導電領域
122 第2導電型の第2導電領域(P型導電領域)
123 第2導電型の第3導電領域(P型導電領域)
128 N型導電領域
131 第4導電材(ハンダ)
132 第5導電材(ハンダ)
142 第1導電材(ハンダ)
151 第4支持体
152 第4支持体
153 第1支持体
154 第4支持体
155 第4支持体
200 樹脂モールド部
300 半導体基板
Claims (3)
- 第1導電型の半導体基板の表面から裏面に亘って設けられた第1導電型と反対の第2導電型の第1導電領域と、
前記半導体基板の表面において、前記第1導電領域を挟んだ一方の位置に設けられた第2導電型の第2導電領域と、
前記半導体基板の裏面において、前記第1導電領域を挟んだ他方の位置に設けられた第2導電型の第3導電領域と、
前記第3導電領域の露出面上で電極端子を接続するための第3導電材と、
前記半導体基板の裏面において、前記第2導電領域に対向する一方の位置において露出する面上で電極端子を接続するための第2導電材と、
前記半導体基板の表面において、前記第2導電領域の露出面上及び前記第1導電領域を挟んだ他方の位置において露出する面上に、前記第1導電領域と絶縁された状態で延在する第1導電材と、
前記第2導電領域の露出面上及び前記第1導電領域を挟んだ他方の位置において露出している面上で突出する第2支持体と、
前記絶縁状態を保つべく、前記第1導電領域の露出面を覆う絶縁性の第1支持体とを備えることを特徴とする半導体装置。 - 第1導電型の半導体基板と、
該半導体基板の表面から裏面に亘って設けられた第1導電型と反対の第2導電型の第1導電領域と、
前記半導体基板の表面において、前記第1導電領域を挟んだ一方の位置に設けられた第2導電型の第2導電領域と、
前記半導体基板の表面において、前記第1導電領域を挟んだ他方の位置において露出した第1露出領域と、
前記半導体基板の裏面において、前記第1導電領域を挟んだ他方の位置に設けられた第2導電型の第3導電領域と、
前記半導体基板の裏面において、前記第1導電領域を挟んだ一方の位置において露出した第2露出領域と、から成る構成をそれぞれ有する第1半導体基板構成および第2半導体基板構成と、
第1半導体基板構成上に第2半導体基板構成が搭載されるべく、前記第1半導体基板構成における前記第2導電領域の露出面上と前記第2半導体基板構成における前記第2露出面上との対向する間に設けられた第4導電材と、
前記第1半導体基板構成における前記第1露出面上と前記第2半導体基板構成における前記第3導電領域の露出面上との対向する間に設けられた第5導電材と、
前記第1半導体基板構成における前記第2露出面上に設けられた電極端子を接続するための第2導電材と、
前記第1半導体基板構成における前記第3導電領域の露出面上に設けられた電極端子を接続するための第3導電材と、
前記第2半導体基板構成における前記第2導電領域の露出面上及び前記第1露出領域の露出する面上に、前記第1導電領域と絶縁された状態で延在する第1導電材と、
前記第1半導体基板構成における前記第2導電領域の露出面上及び前記第1露出領域の露出する面上で突出する第2支持体と、
前記第2半導体基板構成における前記第3導電領域の露出面上及び前記第2露出領域の露出している面上で突出する第3支持体と、
前記第2半導体基板構成における前記絶縁状態を保つべく、前記第1導電領域の露出面を覆う絶縁性の第1支持体とを備えることを特徴とする半導体装置。 - 前記第2半導体基板構成における前記第2導電領域の露出面上及び前記第1露出領域の露出している面上で突出する第4支持体を備えることを特徴とする請求項2に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2007207664A JP4744491B2 (ja) | 2007-08-09 | 2007-08-09 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2007207664A JP4744491B2 (ja) | 2007-08-09 | 2007-08-09 | 半導体装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2002336958A Division JP4010930B2 (ja) | 2002-11-20 | 2002-11-20 | 半導体装置 |
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Publication Number | Publication Date |
---|---|
JP2007329498A JP2007329498A (ja) | 2007-12-20 |
JP4744491B2 true JP4744491B2 (ja) | 2011-08-10 |
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ID=38929713
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2007207664A Expired - Lifetime JP4744491B2 (ja) | 2007-08-09 | 2007-08-09 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4744491B2 (ja) |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4935803A (en) * | 1988-09-09 | 1990-06-19 | Motorola, Inc. | Self-centering electrode for power devices |
JPH05304190A (ja) * | 1992-04-28 | 1993-11-16 | Rohm Co Ltd | 半導体装置 |
JPH06302607A (ja) * | 1993-04-13 | 1994-10-28 | Hitachi Ltd | バンプ電極の形成方法およびそれを用いた半導体製造装置 |
JP3238825B2 (ja) * | 1994-03-16 | 2001-12-17 | オリジン電気株式会社 | 面実装型半導体装置 |
-
2007
- 2007-08-09 JP JP2007207664A patent/JP4744491B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2007329498A (ja) | 2007-12-20 |
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