JP4729247B2 - 空隙を充填して多孔性薄膜の特性を改善するためのシステム及び方法 - Google Patents

空隙を充填して多孔性薄膜の特性を改善するためのシステム及び方法 Download PDF

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Description

【0001】
【発明の属する技術分野】
本発明は、小孔の多い(porous)薄膜の多孔性(porocity)の削減に関する。
【0002】
【従来の技術】
薄膜を備える基板は、多くの応用場面において普通に用いられる。薄膜は、集積回路等でルーチン的に用いられる基板の上に蒸着される(deposited)。同様に、薄膜を備える基板は、多くのマイクロ電子機械素子(micro-electro-mechanical devices)で用いられる。薄膜を備える基板は、半導体産業(そこでは、基板上に形成される薄膜に形成されるパターン及び/又は位置についての非常な正確性が必要である)においても用いられる。基板上に形成された薄膜の特定のパターン化(patterning)及び/又は配置(positioning)は一般的に、ホトレジスト・マスクで覆われた領域にのみ薄膜材料が残るように、ホトレジスト・マスクを用いて、基板から薄膜材料を制御可能にエッチングで除去することによって達成される。
【0003】
図1は、初期の薄膜の基板上への蒸着方法に対応するステップを示す。基板は、ガラス,金属等のような、いかなる既知の、あるいは後に開発される適切な材料でもあり得る。一般的に基板材料は、薄膜素子とともに用いられるような応用に適する。薄膜は、薄膜を形成するために用いられる材料を基板上にスパッタリングし、ホトレジスト材料の層をスパッタされた薄膜の上に適用し(applying)、ホトレジスト材料層を所望のパターンにマスクして現像し、次に、不所望のホトレジスト材料と薄膜層の部分をエッチングで除去することで、薄膜に所望のパターンを達成する、ことによって形成される。しばしば、結果としての薄膜層は、多孔性である傾向を持つ。即ち、薄膜は孔,穴,亀裂,及び/又は他の表面浸入欠陥(surface penetrating defects)を持つ。
【0004】
スパッタされた薄膜での多孔性は、普通に発生する。スパッタされた薄膜でのそのような多孔性は、その後のホトリソグラフィーの困難さをもたらすホトレジスト貫入(intrusion)のような問題の原因となる。スパッタされた薄膜での多孔性はまた、薄膜の側壁への側方腐食液浸入(lateral etchant intrusions)をも引き起こす(これによってその後、薄膜で要求される正確性に関しての薄膜エッチングの困難さが引き起こされる)。同様に、スパッタされた薄膜での多孔性によって、機械的薄膜強度の減少が引き起こされる。薄膜の弱体化された性質のために、ワイヤボンディングが困難となり、あるいは信頼性が無くなる。更に、スパッタされた薄膜での多孔性は、横方向の膜結合力(lateral film cohesion)の欠乏を引き起こす。これによって薄膜の物理的特性に不利な影響を及ぼすこととなる。例えば、薄膜の横断電気−機械結合係数(transverse electro-mechanical coupling co-efficient)は、多孔性薄膜で発生する横方向フィルム結合力の欠如によって不利な影響を受け得る。
【0005】
薄膜が基板上に蒸着された後に、ホトリソグラフィー/ホトレジスト材料層が、薄膜層の上に適用される(applied)。ホトリソグラフィー/ホトレジスト材料層は、ホトリソグラフィー/ホトレジスト材料層の、薄膜上へのスピンキャスティング(spin-casting)によって普通に形成される。薄膜は、表面浸入欠陥(surface-defects)を持つので、ホトリソグラフィー/ホトレジスト材料は、多孔性薄膜内に浸入する。ホトリソグラフィー/ホトレジスト材料は次に、マスクを通じて露呈され、ホトリソグラフィー/ホトレジスト材料層の、露呈された/露呈されない(exposed/unexposed)部分の所望のパターンを、基板上に形成する。
【0006】
それ故、ホトリソグラフィー/ホトレジスト材料層の、露呈された、あるいは露呈されない部分は洗い流されるか、さもなければ除去され、薄膜の上に所望ホトリソグラフィー/ホトレジスト材料層のパターンを残す。腐食液(これに対して、ホトリソグラフィー/ホトレジスト材料層でなく、薄膜が敏感(sensitive)なもの)が、次に加えられ、ホトリソグラフィー/ホトレジスト材料層によって保護されていない薄膜の部分を除去する。残りのパターン化されたホトリソグラフィー/ホトレジスト材料層が、下にある薄膜を傷付けずに次に除去され、パターン化された薄膜層を残す。
【0007】
上述の工程が通常である一方、それはまた、ホトレジスト材料(最初に薄膜に適用され、多孔性薄膜の空隙あるいは孔に浸透する)がしばしば、薄膜のエッチングに先立ってエッチングされることが意図される領域において旨く完全に除去されないという意味で、本質的に台無しにされる(flawed)。この場合には、ホトリソグラフィー/ホトレジスト材料層によって保護されない薄膜の部分は、腐食液によって完全にはエッチングで除去されない(いくらかのホトレジストが意図されない領域に残るので)。或いは、空隙あるいは他の表面侵入欠陥(surface penetrating defects)によって、腐食液がパターン化されたホトリソグラフィー/ホトレジスト材料層の層の下に浸透し得る。この場合には、パターン化されたホトリソグラフィー/ホトレジスト材料層の層によって保護されるべき薄膜の部分は、それにも関らずエッチングで除去される。これによって、基板上の薄膜パターンが、パターン化されたホトリソグラフィー/ホトレジスト材料層によって理想的に提供されるもの、程には正確では無くなる。更に、薄膜の、横方向に貫入された,あるいは意図されない領域に拡散した腐食液は、薄膜と基板を弱体化してしまったかもしれず、望まれる程は正確(accurate and precise)ではない薄膜パターンをもたらし得る。
【0008】
【発明の概要】
本発明は、薄膜材料の多孔性を削減するシステム及び方法を提供する。
【0009】
本発明は単独で(separately)、ホトレジスト・パターン化された薄膜の品質を改善するためのシステム及び方法を提供する。
【0010】
本発明は単独で、ホトリソグラフィー/ホトレジスト材料層の薄膜への浸入を削減するシステム及び方法を提供する。
【0011】
本発明は単独で、薄膜腐食液が、パターン化されたホトレジスト層の下の薄膜内に浸入する力を削減するシステム及び方法を提供する。
【0012】
本発明は単独で、薄膜をゾル・ゲル(sol-gel)プレパラート(preparation)で被覆し、浸透して、オリジナルの非処理(untreated)薄膜のみの層と実質的に同じ物理的特性を持つ、組み合わせ(combinant)ゾル・ゲル/薄膜層を生成するシステム及び方法を提供する。
【0013】
種々の模範的実施例において、本発明のシステム及び方法は、薄膜内の空隙や他の表面浸入欠陥(surface penetrating surface)の中に、ホトリソグラフィー/ホトレジスト材料が浸入することを削減させる、処理された(treated)薄膜をもたらす。種々の模範的実施例において、本発明のシステム及び方法は、付加的にあるいは代替的に、腐食液の、薄膜内への流動あるいは浸入に対するより優れた耐性を持つ、処理された薄膜を提供する(これが提供されなければ、腐食液の、薄膜内への流動あるいは浸入は、基板上の所望の薄膜パターンを粉砕(disrupt)あるいは破壊(destroy)する)。
【0014】
本発明のシステム及び方法の種々の模範的実施例において、処理された薄膜が、多孔性薄膜が基板の上(on or over)に形成された後に、しかしホトリソグラフィー/ホトレジスト材料が薄膜に適用される前に、ゾル・ゲル層を多孔性薄膜の上に適用する(applying)ことによって形成される。本発明のシステム及び方法に従って、ゾル・ゲルを多孔性薄膜に適用することによって、多孔性の薄膜は凝固され得、(全てでなくても)多くの種々の表面浸入欠陥が除去される。即ち、当初の多孔性薄膜とゾル・ゲル組み合わせは、均一に強力な処理された薄膜層を形成する。一般的に、ゾル・ゲル材料、あるいはゾル・ゲル材料のプリカーソル(pre-cursor)が、液体状態で薄膜に適用され、次に、ゾル・ゲル材料の薄膜上へのベーキング(baking)あるいはキュアリング(curing)等によって、アプリケーション後処理(post application processing)によって覆われる。一般的に、ゾル・ゲル材料、及び処理済みの薄膜層もまた、オリジナルの非処理の多孔性薄膜と同じエッチング率(etch rate)と、同じ熱膨張係数を持つことになる。
【0015】
その結果、マスクパターンに従って、ホトリソグラフィー/ホトレジスト材料が適用され、パターン化された後に、腐食液は、処理済みの薄膜(この上にホトロソグラフィー/ホトレジスト材料がパターン化されている)の保護領域に対して、処理済みの薄膜の不保護領域をより正確に除去することになる。ホトレジスト材料及び/又は腐食液の、薄膜内への移動(migration)あるいは浸入(intrusion)が削減される。最後に、空隙(voids),孔(pores)及び/又は他の表面浸入欠陥(surface penetrating defects)が亀裂の影響を受けにくいため、あるいは、薄膜から相対物(counterpart)素子へのエネルギー放射の力の下での欠陥(failing),あるいは、引き続く処理ステップにおける加熱の下での欠陥の影響を受けにくく、薄膜とゾル・ゲルは類似の熱膨張係数を持つので、基板と薄膜の強度と耐久性は増加する。
【0016】
本発明のこれら及び他の特徴及び利点は、本発明によるシステム及び方法の種々の模範的実施例の、以下の詳細な記述で説明され、あるいはそれから明らかである。
【0017】
【発明の実施の形態】
本発明のシステム及び方法の種々の模範的実施例が、添付の図面を参照して詳細に説明される。
【0018】
本発明は、小孔の多い(porous)薄膜の多孔性(porocity)の削減、及びホトレジスト・パターン化された薄膜の正確性と品質の改善、に向けられる。ホトレジスト材料層を適用する前にゾル・ゲル層を薄膜層に付加することによって薄膜を生成するための従来の方法を変更することは、薄膜層内の亀裂あるいは他の表面欠陥の数を削減する。ゾル・ゲル層を薄膜層にを適用した後の、ゾル・ゲル層のベーキング(baking)あるいはキュアリング(curing)は、ゾル・ゲル及び薄膜層が実質的に結合されて、類似の特性の1つの統合された(unified)層を形成することをもたらす。その結果、結合されたゾル・ゲル/薄膜層は、例えば、同じ材料(ゾル・ゲル層無しに薄膜が理想的に持ったであろう)の連続的非多孔性薄膜(continuous non-porous thin film)のそれと実質的に同じ熱膨張係数、あるいはエッチング率を持つ。一般的に、ゾル・ゲル材料、あるいはゾル・ゲル材料のプリカーソルは、液体の状態で薄膜に適用され、次に、ベーキングあるいはキュアリングのような事後アプリケーション処理(post application process)によって変換され、均一なゾル・ゲル/薄膜層を形成する。
【0019】
勿論、ゾル・ゲル層の多孔性薄膜への適用(application)は、ホトリソグラフィー/ホトレジスト材料エッチング応用以外の応用(これはここで、ゾル・ゲル層と薄膜層の付加及び結合による、薄膜層の多孔性欠陥の影響の削減の(多くの)恩恵及び利点の内のいくつかのみ、の模範的説明として説明される)で使用され得ることを理解して欲しい。
【0020】
削減された多孔性欠陥を有する結合されたゾル・ゲル/薄膜層の他の模範的な恩恵及び利点には、ゾル・ゲル/薄膜層の、増大した機械的一体性(increased mechanical integrity)が含まれる。その結果、より均一な強度あるいは安定性がゾル・ゲル/薄膜層に存在し、これによって、例えばワイヤボンディングに、より信頼性をもたらす。例えば、ゾル・ゲル/薄膜層は、非ゾル・ゲル処理の薄膜に比して、より大きな機械的強度を提供する。
【0021】
更に、ゾル・ゲル/薄膜層の均一性と横方向の結合力は、実質的に同じ音速(velocity of sound)(これは、ゾル・ゲル/薄膜層を通った音声波の放射の信頼性を改善する)を有する媒体をもたらす。同様に、ゾル・ゲル/薄膜層の横方向の結合力のために、ゾル・ゲル/薄膜層の電気−機械特性は、非ゾル・ゲル処理の薄膜に比べて犠牲にされにくい。ホトレジスト浸入及び/又は横方向腐食液浸入もまた、ゾル・ゲル層の、薄膜上への適用を起因として削減される。
【0022】
更に、ゾル・ゲル/薄膜組み合わせ(combinant)層は、実質的に、非処理薄膜層と同じ熱膨張係数を示すことになる一方、同時に多孔性欠陥(上述のようにこれは、処理を行わなければ、スパッタされた薄膜においてしばしば発生する)を削減する。例えばゾル・ゲルによる薄膜のプラナリゼーション(planarization)のような他の恩恵と利点もまた、本発明のゾル・ゲル/薄膜層を起因としてもたらされ得る。
【0023】
図1は、基板上に薄膜を生成するための従来の方法を概説するフローチャートを示す。図1に示されるように、ステップS100の工程の開始後に、作動(operation)はステップS200に続く。ここで、基板が提供される。次にステップS300で、基板の上に(on or over)薄膜が蒸着される。次にステップS400で、ホトレジスト材料層が、薄膜の上に適用される。作動はステップS500に続く。
【0024】
ステップS500において、ホトレジスト材料層は、マスクを通して露呈される。次にステップS600で、ホトレジスト材料層が現像される。ステップS500とS600でのホトレジスト材料層のマスキングと現像は、結果として、パターン化されたホトレジスト材料層をもたらす。次にステップS700で、腐食液が作用させられ(applied)、その上に残存するホトレジスト材料層が無いような薄膜は除去される。次にステップS800でストリッパー(stripper)が作用させられ、薄膜層部分の上のホトレジスト材料層の、残存するパターン化された部分が除去される。作動は次にステップS900に続く。ここで本方法は終了する。
【0025】
図2は、ステップS200,S300,及びS400に従って形成された薄膜層110とホトレジスト層120を有する基板100を示す。理想的には、図2に示すように、薄膜層110は空隙,亀裂,あるいは他の表面欠陥を持たない。しかし、薄膜層110のような薄膜層が、基板100のような基板の上に蒸着されたときには、空隙,亀裂,あるいは他の表面欠陥が、薄膜層110一般的に発生する。薄膜層110は、酸化物,及び金属塩の1つで有りうるが、薄膜層110を形成するために他の材料もまた使用され得ることに留意して欲しい。例えば、酸化物は亜鉛で有りうる。それによって薄膜層110が形成され得る他の材料の模範的なリストには、窒化物,硫化物,テルル化物,砒化物,燐化物,ホウ化物,臭化物,カーバイド,塩化物,シアン化物,二硫化物,フッ化物,水酸化物,ヨー化物,一酸化物,オキシ・フッ化物,オキシ・窒化物,五酸化物,過酸化物,チタナイド(titanides),アルミン酸塩,アンチモン化合物,珪酸塩,珪素化合物,スズ酸塩,チタン酸塩,及びタングステン酸塩が含まれる。勿論、いかなる他の既知の、あるいは将来開発される材料もまた、薄膜層110において使用され得ることに留意して欲しい。
【0026】
図3は、基板101上の薄膜層111を示す。ここで、薄膜層111は、種々の空隙112,及び亀裂あるいは他の表面欠陥113を示す。亀裂あるいは他の表面欠陥113の結果として、ホトレジスト材料層121は適用された(applied)ときに、それは亀裂あるいは他の表面欠陥113にしみ込む(seeps into)。
【0027】
図4は、図1のステップS500とS600に従ったホトレジスト材料層121のマスキングと現像の結果を示す。特に、図4に示されるように、ホトレジスト材料層121のマスキング及び現像後に、ホトレジスト材料層121の部分は、122の領域(ここでは継続して、薄膜層111を覆い、保護することが望まれる)を除いて、除去され、あるいは洗い流される。しかし、保護領域122(ここではホトレジスト材料が残存することが意図され、あるいは所望される)に残存するホトレジストに加えて、対応する薄膜層111の領域を保護するために、いくらかのホトレジスト材料は、他の、所望されて非保護である薄膜層111の領域(例えば、亀裂あるいは他の表面欠陥113の中等)、にも残存する。これは、ホトレジスト材料層121のマスキングと現像が一般的に、薄膜層111の表面上のホトレジスト材料層121の部分のみを除去するために発生する。その結果、薄膜111の亀裂及び他の表面欠陥113に位置する、ホトレジスト材料の残りの部分123は、図1のステップS600について上述したように、腐食液が作用された時に問題を呈示する。
【0028】
しかし、図5からすぐに分かるように、腐食液を、ホトレジスト材料層121の残存する部分123で充填された亀裂あるいは他の表面欠陥113を有する薄膜層111に作用させることによって、全ての薄膜層111が除去されることが所望されたのに、薄膜層111の全ては除去されないことをもたらす。ホトレジスト材料が薄膜層111内の空隙あるいは他の表面欠陥113を汚染する時に、ホトレジスト材料は、腐食工程と干渉するか、あるいは、それを汚染する。従って、エッチング後にも、不所望の薄膜部分130が基板100の上に残存する。更に、空隙112は、パターン化されたホトレジスト材料層121の保護部分122の下での、予測不可能なエッチングの発生を許容する。そのような予測不可能なエッチングは、例えば、エッチング後に残存することが意図された薄膜層111の部分の除去を引き起こし得る。これは、腐食液が、空隙112が位置するような位置の下に、あるいはその周りに浸透するに際して起こる。その結果、完全に存在することが意図された薄膜層111の部分が失われるような、薄膜111のエッチングされた部分131が発生し得る。
【0029】
図6は、本発明によって基板上の薄膜を形成するための方法の第1の模範的実施例を概説するフローチャートである。ここで考慮される薄膜は、図1から5を参照して上述した問題と不都合(特に、予測不可能なエッチングが、残存することが意図された薄膜層の部分の除去をもたらすこと,及び、除去されることが意図された薄膜層の部分が、薄膜のエッチング後にも残存すること)を呈する多孔性の薄膜である。本発明による、小孔の多い(porous)薄膜の多孔性(porocity)の削減は、生成されたパターン化された薄膜の品質と精度を改善する。
【0030】
図6に示されるように、ステップS1000で開始して、作動はステップS1100に継続する。ここで基板が提供される。基板は例えば、ガラス,金属,あるいは薄膜とともに使用される適用に適した、既知の,あるいは後に開発される他の材料、であり得る。次にステップS1200で、基板の上に(on or over)薄膜層が適用される(applied)。次にステップS1300で、ゾル・ゲル層が、薄膜層の上に適用される。一般的に、ゾル・ゲル層、あるいはゾル・ゲル材料のプリカーソル(precursor)が、液体の態様で適用され、薄膜層への事後適用処理(post application processing)によって(例えば、ベーキングあるいはキュアリングによって)変換される。ゾル・ゲル層の適用はこのように、図1から5に表される薄膜の形成とは異なり、薄膜層での多孔性欠陥の削減の達成を可能とする。作動はステップS1400に続く。
【0031】
ステップS1400において、ベーキングあるいは他の何らかの適切な既知のあるいは後に開発されるキュアリング技術(curing techniques)によって、ゾル・ゲル層はキュアされ(cured)、ゾル・ゲル層と、下の薄膜層とが実質的に溶け込まされ(merge)及び一体化(unify)される。次にステップS1500において、ホトレジスト材料層が、結合された(combined)ゾル・ゲル/薄膜層の頂部の上に適用される。次にステップS1600において、ホトレジスト材料層が、何らかの既知の、あるいは後に開発されるパターン化技術(マスクを通してホトレジスト材料を露呈するような)を用いてパターン化される。作動は、ステップS1700に続く。
【0032】
ステップS1700において、ホトレジスト材料層は現像されて、結合された(combined)ゾル・ゲル/薄膜層の上のホトレジスト材料層内に所望のパターンを形成する。次にステップS1800において、結合されたゾル・ゲル/薄膜層を保護するためにホトレジスト材料層が残存する領域を除いて、結合されたゾル・ゲル/薄膜層を除去するために腐食液が作用させられる。続いてステップS1900において、ストリッパー(stripper)が用いられて、改善された精度と最小の多孔性欠陥を持つ、パターン化された薄膜を形成するために、ホトレジスト材料層の保護部分が除去される。次にステップS2000において、本方法は終了する。
【0033】
図7は、基板1000の上の(on or over)薄膜層1100、及び、薄膜層1100の上に形成されたゾル・ゲル層1200,を有する基板1000を示す。理想的には、図7に示されるように、薄膜層1100は、空隙,亀裂,あるいは他の表面欠陥を持たない。従って、ゾル・ゲル層1200は、薄膜層1100の最上部表面の上で平坦に維持される。しかし、基板の上に蒸着されたかあるいは形成された薄膜層は一般的に、それらの小孔の多い性質に起因する、空隙と他の欠陥を持つ。
【0034】
図8は、より一般的な多孔性の薄膜層1101(その中にいくつかの空隙1102,及びいくつかの亀裂あるいは他の表面欠陥1103が存在する)を持つ基板1001を示す。図8はまた、そのような薄膜1101内に、多孔性薄膜層1101の上部表面の上に(on or over)適用されたゾル・ゲル層1201が、多孔性の薄膜層1101に存在する亀裂あるいは他の表面欠陥1103にしみ込み、それを充填することをも示す。
【0035】
図9は、ゾル・ゲル層1201と薄膜層1101がキュア(cured)されて溶け込まされ(merged)、結合された(combined)ゾル・ゲル/薄膜層1110を形成した後の基板1101を示す。結合されたゾル・ゲル/薄膜層1110は、元々多孔性薄膜層1101に付随していた特性に実質的に類似する特性を示す。ホトレジスト材料層1300が、結合されたゾル・ゲル/薄膜層1110の表面の上に(on or over)配置される。結合されたゾル・ゲル/薄膜層1110の結果として、結合されたゾル・ゲル/薄膜層1110がパターン化されることによって、マスキングとエッチングが、より信頼性のあるものになる。更に、結合されたゾル・ゲル/薄膜層の物理的特性が、実質的に、元々の薄膜だけの層(thin-film-only layer)と同じになる。従って、ゾル・ゲル/薄膜層は、薄膜だけの層のそれと実質的に同じ熱膨張係数を持つ。
【0036】
図10から分かるように、結合されたゾル・ゲル/薄膜層1100は、滑らかな、一般的に欠陥フリーの(あるいは少なくとも欠陥が削減された)上部表面を示す。よって、パターン化されたホトレジスト材料層1300の保護部分1322だけが残るように、除去されるべきホトレジスト材料層1300の部分は正確に除去され得る。このパターン化の精度は、結合されたゾル・ゲル/薄膜層1110の不所望の部分のエッチングによる除去における精度を改善する。
【0037】
図11は、エッチング後に残存する、パターン化された結合されたゾル・ゲル/薄膜層1110を示す。図11に示されるように、削減された数の、そして理想的にはゼロの、パターン化されたホトレジスト層1300の保護部分1322の下にあった結合されたゾル・ゲル/薄膜層1110の領域以外の、結合されたゾル・ゲル/薄膜層1110の残存部分が、基板1101の頂部の上に存在する。同様に、腐食液の、結合されたゾル・ゲル/薄膜層に存在する空隙の下への,あるいはその周りへの,浸透の結果として発生した、予測不可能な表面が、削減され、理想的に除去される。従って、結合されたゾル・ゲル/薄膜層1110の、より正確な薄膜パターン化とエッチングが達成される。同様に、ステップS1400でゾル・ゲルをキュアすることは、結合されたゾル・ゲル/薄膜層1110が、実質的に、元々提供された多孔性の薄膜層1101単独と同じとなることをもたらすので、薄膜素子の所望の特性が大体得られる。その結果、本発明のシステム及び方法によって、より信頼性があり、より正確な薄膜素子が、最小の出費で実現される。
【0038】
いくつかの実施例では、もし更なるゾル・ゲル/薄膜層1110の処理が不必要あるいは不所望ならば、ステップS1500からS1910は省略され得ること、あるいはホトレジスト・パターン化に加えて、あるいはそれの替わりに、他の処理が、ゾル・ゲル/薄膜層1110の上で実行されることを理解して欲しい。これは特に、ホトレジスト材料層とは異なる、あるいはそれを除外する、追加の層が結合されたゾル・ゲル/薄膜層1110の上に(on or over)適用される、場合に妥当しうる。そのような結合(combinant)ゾル・ゲル/薄膜層は、多数の多孔性欠陥が呈するであろうリスク無しに、ホトリソグラフィー/ホトレジスト材料以外の、その後の一つあるいはそれ以上の層がゾル・ゲル/薄膜層1110に適用され得るように、元々の非処理薄膜層に比して削減された数の多孔性欠陥を持つ。代替的に、増加された安定性,強度,及び構造的統合性が、非処理の薄膜に存在する多孔性欠陥(porosity defects)を削減するためにゾル・ゲル/薄膜層を有するいかなる素子においても、有利に達成され得る。
【0039】
更に、更に他の実施例において、エッチング以外の、あるいは、それと組み合わせた更なる処理が、ゾル・ゲル/薄膜層1110に起因する削減された多孔性欠陥という利点を伴って発生し得るように、ゾル・ゲル/薄膜層1110が形成された後に、ステップS1500からS1900が省略され得ることを理解して欲しい。削減された多孔性欠陥を持つ、結合されたゾル・ゲル薄膜層の、他の模範的恩恵及び/又は利点には、増加された、ゾル・ゲル/薄膜層の機械的統合性(mechanical integrity)が含まれる。結果として、より均一な強度あるいは安定性が、ゾル・ゲル/薄膜層に存在し、例えばワイヤ・ボンディングを、より信頼性のあるものとする。更に、ゾル・ゲル/薄膜層の均一性は、実質的に同じ音速を持つ媒体を創造し、これは、ゾル・ゲル/薄膜層での音声波の伝送信頼度を改善する。ゾル・ゲル層の薄膜層への適用に起因して、ホトレジスト浸入及び/又は横方向エッチング液浸入もまた削減された。他の恩恵及び利点もまた、本発明のゾル・ゲル薄膜層からもたらされる。
【0040】
本発明は、上述の特定の実施例との関連で説明されて来た一方、多くの代替物,組み合わせ,修正,及び変更が当業者にとって明らかであることが。明白である。従って、上述の本発明の模範的実施例は、説明目的であり、発明を限定するものではないことが意図される。本発明の精神と範囲から離れること無しに、種々の変更が為され得る。
【図面の簡単な説明】
【図1】基板上に薄膜を蒸着するための従来の方法を説明するフローチャート。
【図2】基板の上に(on or over)形成された理想的薄膜層、及び薄膜の上に(over)形成されたホトレジスト材料層,を有する基板を表す。
【図3】基板上の薄膜層,及び薄膜層の亀裂あるいは他の表面欠陥に拡散した(seeped into)ホトレジスト材料層を有する基板を表す。
【図4】マスクを通じてホトレジスト層を露呈した後の図3のホトレジスト材料層を表す。
【図5】パターン化されたホトレジスト層のエッチングと除去の後の図4の薄膜層を表す。
【図6】本発明のシステム及び方法によって基板の上に(on or over)薄膜層を形成するための方法の1つの模範的実施例を概説するフローチャート。
【図7】基板の上に(on or over)形成された薄膜,及び薄膜層の上に形成されたゾル・ゲルを有する基板を表す。
【図8】薄膜層内に拡散し、薄膜層の亀裂及び/又は表面欠陥を充填したゾル・ゲル層を表す。
【図9】ゾル・ゲルがキュアされた(cured)後の、結合されたゾル・ゲル/薄膜層の頂部上に適用されたホトレジスト材料層を表す。
【図10】マスクを通じてホトレジスト層を露呈して現像した後の、図9のホトレジスト材料層を表す。
【図11】パターン化されたホトレジスト層のエッチングと除去後の、本発明のシステム及び方法による図10の結合されたゾル・ゲル/薄膜層。
【符号の説明】
100 基板
101 基板
110 薄膜層
111 薄膜層
112 空隙
113 他の表面欠陥
120 ホトレジスト層
121 ホトレジスト材料層
122 保護領域
123 ホトレジスト材料の残りの部分
130 不所望の薄膜部分
131 エッチングされた部分
1000 基板
1001 基板
1100 薄膜層
1101 薄膜層
1102 空隙
1103 他の表面欠陥
1110 結合された(combined)ゾル・ゲル/薄膜層
1200 ゾル・ゲル層
1201 ゾル・ゲル層
1300 ホトレジスト材料層
1322 保護部分

Claims (4)

  1. ガラス基板を提供し、
    上記ガラス基板の上に薄膜層を適用し、
    上記薄膜層の上にゾル・ゲル層を適用し、当該ゾル・ゲル層が、上記薄膜層に浸透して、上記薄膜層に存在する、少なくともいくつかの空隙,亀裂,あるいは他の表面浸入欠陥を充填するものであり、そして、
    上記ゾル・ゲル層をキュアして、上記ゾル・ゲル層と上記薄膜層とを結合して、多孔性及び表面浸入欠陥の低減したゾル・ゲル/薄膜層にし、
    上記ゾル・ゲル層をキュアすることにより、上記ゾル・ゲル層を適用する前の上記薄膜層における対応する特性と実質的に同じであるエッチング率を示すゾル・ゲル/薄膜層が形成され、
    ホトレジスト材料の層を、上記ゾル・ゲル/薄膜層に適用し、
    上記ホトレジスト材料の層を、マスクを通して露光し、
    上記ホトレジスト材料の層を現像して、上記ゾル・ゲル/薄膜層の保護されていた部分のパターンを得、
    腐食液を適用して、上記ゾル・ゲル/薄膜層の保護されていなかった部分を除去し、
    上記ゾル・ゲル/薄膜層の保護されていた部分の上に残存している上記ホトレジスト材料の層を除去する、
    ステップを含む、薄膜を有する基板において表面浸入欠陥の影響を削減する方法。
  2. 上記ゾル・ゲル層をキュアすることにより、上記ゾル・ゲル層を適用する前の上記薄膜層における対応する特性と実質的に同じである少なくとも一つの追加の特性を示す上記ゾル・ゲル/薄膜層が形成され、
    該追加の特性が熱膨張係数を含む、
    請求項1に記載の方法。
  3. 上記ゾル・ゲル/薄膜層が増大した機械的強度を更に示す、請求項2に記載の方法。
  4. 上記ゾル・ゲル/薄膜層が、音響波を伝播するための実質的に均質な媒体を提供する、請求項2に記載の方法。
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* Cited by examiner, † Cited by third party
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Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4997636A (ja) * 1973-01-18 1974-09-14
US5202274A (en) * 1991-06-14 1993-04-13 Samsung Electronics Co., Ltd. Method of fabricating thin film transistor
US5413865A (en) * 1992-01-31 1995-05-09 Central Glass Company, Limited Water-repellent metal oxide film and method of forming same on glass substrate
US5733660A (en) * 1994-05-20 1998-03-31 Central Glass Company, Limited Glass pane with reflectance reducing coating
US5534356A (en) * 1995-04-26 1996-07-09 Olin Corporation Anodized aluminum substrate having increased breakdown voltage
US5807611A (en) * 1996-10-04 1998-09-15 Dow Corning Corporation Electronic coatings
US5925228A (en) * 1997-01-09 1999-07-20 Sandia Corporation Electrophoretically active sol-gel processes to backfill, seal, and/or densify porous, flawed, and/or cracked coatings on electrically conductive material

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