JP4725552B2 - 半導体装置のリーク電流検査装置および検査方法 - Google Patents
半導体装置のリーク電流検査装置および検査方法 Download PDFInfo
- Publication number
- JP4725552B2 JP4725552B2 JP2007125089A JP2007125089A JP4725552B2 JP 4725552 B2 JP4725552 B2 JP 4725552B2 JP 2007125089 A JP2007125089 A JP 2007125089A JP 2007125089 A JP2007125089 A JP 2007125089A JP 4725552 B2 JP4725552 B2 JP 4725552B2
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- input terminal
- leakage current
- semiconductor element
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
本発明は、半導体装置に設けられたトランジスタのリーク電流の有無を検査する技術に関する。より詳細には、半導体装置に複数のトランジスタが設けられている場合に、リーク電流の発生の有無およびリーク電流の発生箇所を特定する技術に関する。
従来、インバータ等の半導体装置に設けられるトランジスタやサイリスタ等の半導体素子のリーク電流の有無を検査する方法としては、当該半導体装置に設けられる前の個々の半導体素子の端子間に直接的に（他の装置や回路等を挟まずに）所定の電圧を印加して当該端子間を流れる電流値を検出する方法が知られている。例えば、特許文献１に記載の如くである。
ここで、「リーク電流」は、広義には電子回路上において本来流れない経路を流れる電流を指す。例えば、バイポーラトランジスタにおいて発生する主たるリーク電流は「オフになっているときにコレクタとエミッタとの間で流れる電流」である。
なお、バイポーラトランジスタにおいて発生するリーク電流は、厳密には「ベースとコレクタとの間で流れる電流」、あるいは「ベースとエミッタとの間で流れる電流」もあり得る。
なお、バイポーラトランジスタにおいて発生するリーク電流は、厳密には「ベースとコレクタとの間で流れる電流」、あるいは「ベースとエミッタとの間で流れる電流」もあり得る。
ハイブリッド車の走行に用いられる三相モータを回転駆動する車載用のインバータの製造工程では、（１）基板に半導体素子をはんだ付けし、（２）基板に放熱板をはんだ付けし、（３）半導体素子と基板（プリント）との間をワイヤボンディングで電気的に接続する、という（１）〜（３）の工程で一相分のユニットを製造する。
そして、（４）各ユニットについて当該ユニットに設けられた半導体素子の端子間のリーク電流の有無を検査し、（５）必要数（ここでは３つ）のユニットをインバータアッシに組み付け、（６）インバータアッシとこれに組み付けられたユニットとの間に熱硬化性樹脂からなる接着剤を注入して熱処理を施すことにより接着剤を硬化させて接着し、（７）インバータアッシに組み付けられた複数のユニット間をワイヤボンディングで電気的に接続し、（８）インバータアッシに熱硬化性樹脂からなるゲルを注入して熱処理を施すことによりゲルを硬化させる、という一連の工程を経て車載用のインバータが製造される。
そして、（４）各ユニットについて当該ユニットに設けられた半導体素子の端子間のリーク電流の有無を検査し、（５）必要数（ここでは３つ）のユニットをインバータアッシに組み付け、（６）インバータアッシとこれに組み付けられたユニットとの間に熱硬化性樹脂からなる接着剤を注入して熱処理を施すことにより接着剤を硬化させて接着し、（７）インバータアッシに組み付けられた複数のユニット間をワイヤボンディングで電気的に接続し、（８）インバータアッシに熱硬化性樹脂からなるゲルを注入して熱処理を施すことによりゲルを硬化させる、という一連の工程を経て車載用のインバータが製造される。
上記工程を経て製造される車載用のインバータに設けられる半導体素子は、（３）および（７）のワイヤボンディングにおいては機械的な負荷（衝撃）を受け、（１）および（２）のはんだ付けや（６）および（８）の熱処理においては高温に曝されて熱的な負荷を受ける。また、（６）および（８）の熱処理においては半導体素子を構成する半導体との間の熱膨張係数の相違に基づく歪み（熱歪み）による負荷も受ける。
また、上記工程を経て製造される車載用のインバータに設けられる半導体素子は、（１）〜（８）の取り扱い時に静電気による負荷を受ける場合もある。
また、上記工程を経て製造される車載用のインバータに設けられる半導体素子は、（１）〜（８）の取り扱い時に静電気による負荷を受ける場合もある。
このような機械的な負荷、熱的な負荷、熱歪みによる負荷、あるいは静電気による負荷を受けると、車載用のインバータに設けられる半導体素子に絶縁不良が発生し、ひいてはリーク電流が発生するという事態が起こり得る。
上記車載用のインバータの製造工程では（４）のリーク電流検査工程の前工程である（１）〜（３）の工程で発生するリーク電流については、（４）の検査により比較的容易に発見することが可能である。
上記車載用のインバータの製造工程では（４）のリーク電流検査工程の前工程である（１）〜（３）の工程で発生するリーク電流については、（４）の検査により比較的容易に発見することが可能である。
しかし、上記車載用のインバータの製造工程における（８）の工程の後では、車載用のインバータに設けられた個々の半導体素子についてリーク電流の発生の有無の判定およびリーク電流の発生箇所の特定を行うことが困難である。
これは、半導体素子が熱硬化性樹脂により被覆された状態となっているため、個々の半導体素子の端子間に直接的に（他の素子や電子回路を挟むことなく）測定用の電圧を印加することが困難であることによる。
これは、半導体素子が熱硬化性樹脂により被覆された状態となっているため、個々の半導体素子の端子間に直接的に（他の素子や電子回路を挟むことなく）測定用の電圧を印加することが困難であることによる。
以下、図４および図５に示すインバータ１００１を用いて、インバータ等の半導体装置に設けられた個々の半導体素子についてリーク電流の発生の有無の判定およびリーク電流の発生箇所の特定を行うことが困難な理由を説明する。
図４に示す如く、インバータ１００１は第一入力端子１０４１、第二入力端子１０４２、第一アーム１０１０、第二アーム１０２０、第三アーム１０３０、Ｕ相出力端子１０５１、Ｖ相出力端子１０５２、Ｗ相出力端子１０５３を具備する。
第一アーム１０１０、第二アーム１０２０および第三アーム１０３０は、それぞれ第一入力端子１０４１と第二入力端子１０４２との間に並列的に接続される。
第一アーム１０１０には上部トランジスタ１０１１および下部トランジスタ１０１２が直列的に接続された状態で設けられ、第二アーム１０２０には上部トランジスタ１０２１および下部トランジスタ１０２２が直列的に接続された状態で設けられ、第三アーム１０３０には上部トランジスタ１０３１および下部トランジスタ１０３２が直列的に接続された状態で設けられる。
また、上部トランジスタ１０１１、下部トランジスタ１０１２、上部トランジスタ１０２１、下部トランジスタ１０２２、上部トランジスタ１０３１、下部トランジスタ１０３２にはそれぞれフライホイールダイオード１０１３、フライホイールダイオード１０１４、フライホイールダイオード１０２３、フライホイールダイオード１０２４、フライホイールダイオード１０３３、フライホイールダイオード１０３４が並列的に接続される。
Ｕ相出力端子１０５１は上部トランジスタ１０１１と下部トランジスタ１０１２との接続点１０１５に接続され、Ｖ相出力端子１０５２は上部トランジスタ１０２１と下部トランジスタ１０２２との接続点１０２５に接続され、Ｗ相出力端子１０５３は上部トランジスタ１０３１と下部トランジスタ１０３２との接続点１０３５に接続される。
インバータ１００１を構成する部材のうち、外部との接続を行うための端子（第一入力端子１０４１、第二入力端子１０４２、Ｕ相出力端子１０５１、Ｖ相出力端子１０５２、Ｗ相出力端子１０５３）は外部に露出しているが、その他の部材は熱硬化性樹脂により被覆される。
第一アーム１０１０、第二アーム１０２０および第三アーム１０３０は、それぞれ第一入力端子１０４１と第二入力端子１０４２との間に並列的に接続される。
第一アーム１０１０には上部トランジスタ１０１１および下部トランジスタ１０１２が直列的に接続された状態で設けられ、第二アーム１０２０には上部トランジスタ１０２１および下部トランジスタ１０２２が直列的に接続された状態で設けられ、第三アーム１０３０には上部トランジスタ１０３１および下部トランジスタ１０３２が直列的に接続された状態で設けられる。
また、上部トランジスタ１０１１、下部トランジスタ１０１２、上部トランジスタ１０２１、下部トランジスタ１０２２、上部トランジスタ１０３１、下部トランジスタ１０３２にはそれぞれフライホイールダイオード１０１３、フライホイールダイオード１０１４、フライホイールダイオード１０２３、フライホイールダイオード１０２４、フライホイールダイオード１０３３、フライホイールダイオード１０３４が並列的に接続される。
Ｕ相出力端子１０５１は上部トランジスタ１０１１と下部トランジスタ１０１２との接続点１０１５に接続され、Ｖ相出力端子１０５２は上部トランジスタ１０２１と下部トランジスタ１０２２との接続点１０２５に接続され、Ｗ相出力端子１０５３は上部トランジスタ１０３１と下部トランジスタ１０３２との接続点１０３５に接続される。
インバータ１００１を構成する部材のうち、外部との接続を行うための端子（第一入力端子１０４１、第二入力端子１０４２、Ｕ相出力端子１０５１、Ｖ相出力端子１０５２、Ｗ相出力端子１０５３）は外部に露出しているが、その他の部材は熱硬化性樹脂により被覆される。
図４に示す如く、第一出力端子１０４１とＵ相出力端子１０５１との間に直流電源１０７０により所定の測定電圧を印加した場合、インバータ１００１の内部における電流の経路は、（ａ）第一出力端子１０４１から上部トランジスタ１０１１、接続点１０１５を経てＵ相出力端子１０５１に至る経路だけでなく、（ｂ）第一出力端子１０４１から第二アーム１０２０、フライホイールダイオード１０１４、接続点１０１５を経てＵ相出力端子１０５１に至る経路、および（ｃ）第一出力端子１０４１から第三アーム１０３０、フライホイールダイオード１０１４、接続点１０１５を経てＵ相出力端子１０５１に至る経路も存在する。
従って、直流電源１０７０に対して直列的に接続された電流計１０８０により検出される電流値は、（ａ）を通過する電流すなわち上部トランジスタ１０１１のリーク電流Ｉｌｅａｋと、（ｂ）を通過する電流すなわち回り込み電流Ｉｒ１と、（ｃ）を通過する電流すなわち回り込み電流Ｉｒ２と、の和（＝Ｉｌｅａｋ＋Ｉｒ１＋Ｉｒ２）となり、上部トランジスタ１０１１のリーク電流Ｉｌｅａｋのみを精度良く検出することができない。
従って、直流電源１０７０に対して直列的に接続された電流計１０８０により検出される電流値は、（ａ）を通過する電流すなわち上部トランジスタ１０１１のリーク電流Ｉｌｅａｋと、（ｂ）を通過する電流すなわち回り込み電流Ｉｒ１と、（ｃ）を通過する電流すなわち回り込み電流Ｉｒ２と、の和（＝Ｉｌｅａｋ＋Ｉｒ１＋Ｉｒ２）となり、上部トランジスタ１０１１のリーク電流Ｉｌｅａｋのみを精度良く検出することができない。
同様に、図５に示す如く、Ｕ相出力端子１０５１と第二入力端子１０４２との間に直流電源１０７０により所定の測定電圧を印加した場合、インバータ１００１の内部における電流の経路は、（α）Ｕ相出力端子１０５１から接続点１０１５、下部トランジスタ１０１２を経て第二入力端子１０４２に至る経路だけでなく、（β）Ｕ相出力端子１０５１から接続点１０１５、フライホイールダイオード１０１３、第二アーム１０２０を経て第二入力端子１０４２に至る経路、および（γ）Ｕ相出力端子１０５１から接続点１０１５、フライホイールダイオード１０１３、第三アーム１０３０を経て第二入力端子１０４２に至る経路も存在する。
従って、直流電源１０７０に対して直列的に接続された電流計１０８０により検出される電流値は、（α）を通過する電流すなわち下部トランジスタ１０１２のリーク電流Ｉｌｅａｋと、（β）を通過する電流すなわち回り込み電流Ｉｒ１と、（γ）を通過する電流すなわち回り込み電流Ｉｒ２と、の和（＝Ｉｌｅａｋ＋Ｉｒ１＋Ｉｒ２）となり、下部トランジスタ１０１２のリーク電流Ｉｌｅａｋのみを精度良く検出することができない。
特開２００２−３７１９４５号公報
従って、直流電源１０７０に対して直列的に接続された電流計１０８０により検出される電流値は、（α）を通過する電流すなわち下部トランジスタ１０１２のリーク電流Ｉｌｅａｋと、（β）を通過する電流すなわち回り込み電流Ｉｒ１と、（γ）を通過する電流すなわち回り込み電流Ｉｒ２と、の和（＝Ｉｌｅａｋ＋Ｉｒ１＋Ｉｒ２）となり、下部トランジスタ１０１２のリーク電流Ｉｌｅａｋのみを精度良く検出することができない。
本発明は以上の如き状況に鑑み、半導体装置に設けられた複数の半導体素子のそれぞれについてリーク電流の発生の有無を判定することが可能であるとともにリーク電流の発生箇所を特定することが可能な半導体装置のリーク電流検査装置および検査方法を提供するものである。
本発明の解決しようとする課題は以上の如くであり、次にこの課題を解決するための手段を説明する。
即ち、請求項１においては、
第一入力端子と第二入力端子との間に並列的に接続される複数のアームを具備し、前記複数のアームはそれぞれ上部半導体素子および下部半導体素子を備え、前記上部半導体素子および下部半導体素子はそれぞれ高電圧側端子、低電圧側端子、およびこれらの端子間を導通するオン信号または遮断するオフ信号が入力されるスイッチング端子の三つの端子を有し、前記上部半導体素子の高電圧側端子と前記第一入力端子とを接続し、前記上部半導体素子の低電圧側端子と前記下部半導体素子の高電圧側端子とを接続し、前記下部半導体素子の低電圧側端子と前記第二入力端子とを接続し、前記上部半導体素子の低電圧側端子と前記下部半導体素子の高電圧側端子との接続点をそれぞれ出力端子とする半導体装置のリーク電流検査装置であって、
前記第一入力端子と前記第二入力端子との間に前記第一入力端子の電位が前記第二入力端子の電位よりも高くなるように所定のバイアス電圧を印加するバイアス電圧印加部と、
前記複数のアームのいずれか一つに対応する出力端子と前記第一入力端子との間に前記第一入力端子の電位が当該出力端子の電位よりも高くなるように所定の測定電圧を印加する上部測定電圧印加部と、
前記上部測定電圧印加部により測定電圧が印加されている出力端子の電流値を検出する上部リーク電流検出部と、
前記複数のアームのいずれか一つに対応する出力端子と前記第二入力端子との間に当該出力端子の電位が前記第二入力端子の電位よりも高くなるように所定の測定電圧を印加する下部測定電圧印加部と、
前記下部測定電圧印加部により測定電圧が印加されている出力端子の電流値を検出する下部リーク電流検出部と、
を具備するものである。
第一入力端子と第二入力端子との間に並列的に接続される複数のアームを具備し、前記複数のアームはそれぞれ上部半導体素子および下部半導体素子を備え、前記上部半導体素子および下部半導体素子はそれぞれ高電圧側端子、低電圧側端子、およびこれらの端子間を導通するオン信号または遮断するオフ信号が入力されるスイッチング端子の三つの端子を有し、前記上部半導体素子の高電圧側端子と前記第一入力端子とを接続し、前記上部半導体素子の低電圧側端子と前記下部半導体素子の高電圧側端子とを接続し、前記下部半導体素子の低電圧側端子と前記第二入力端子とを接続し、前記上部半導体素子の低電圧側端子と前記下部半導体素子の高電圧側端子との接続点をそれぞれ出力端子とする半導体装置のリーク電流検査装置であって、
前記第一入力端子と前記第二入力端子との間に前記第一入力端子の電位が前記第二入力端子の電位よりも高くなるように所定のバイアス電圧を印加するバイアス電圧印加部と、
前記複数のアームのいずれか一つに対応する出力端子と前記第一入力端子との間に前記第一入力端子の電位が当該出力端子の電位よりも高くなるように所定の測定電圧を印加する上部測定電圧印加部と、
前記上部測定電圧印加部により測定電圧が印加されている出力端子の電流値を検出する上部リーク電流検出部と、
前記複数のアームのいずれか一つに対応する出力端子と前記第二入力端子との間に当該出力端子の電位が前記第二入力端子の電位よりも高くなるように所定の測定電圧を印加する下部測定電圧印加部と、
前記下部測定電圧印加部により測定電圧が印加されている出力端子の電流値を検出する下部リーク電流検出部と、
を具備するものである。
請求項２においては、
前記所定のバイアス電圧は、前記所定の測定電圧よりも大きいものである。
前記所定のバイアス電圧は、前記所定の測定電圧よりも大きいものである。
請求項３においては、
前記半導体装置の複数のアームにそれぞれ備えられる上部半導体素子および下部半導体素子の全てのスイッチング端子にオフ信号を入力するオフ信号入力部を具備するものである。
前記半導体装置の複数のアームにそれぞれ備えられる上部半導体素子および下部半導体素子の全てのスイッチング端子にオフ信号を入力するオフ信号入力部を具備するものである。
請求項４においては、
前記上部リーク電流検出部により検出された電流値が所定の閾値よりも大きい場合には当該電流値に対応する上部半導体素子にリーク電流が発生していると判定し、前記下部リーク電流検出部により検出された電流値が所定の閾値よりも大きい場合には当該電流値に対応する下部半導体素子にリーク電流が発生していると判定するリーク判定部を具備するものである。
前記上部リーク電流検出部により検出された電流値が所定の閾値よりも大きい場合には当該電流値に対応する上部半導体素子にリーク電流が発生していると判定し、前記下部リーク電流検出部により検出された電流値が所定の閾値よりも大きい場合には当該電流値に対応する下部半導体素子にリーク電流が発生していると判定するリーク判定部を具備するものである。
請求項５においては、
第一入力端子と第二入力端子との間に並列的に接続される複数のアームを具備し、前記複数のアームはそれぞれ上部半導体素子および下部半導体素子を備え、前記上部半導体素子および下部半導体素子はそれぞれ高電圧側端子、低電圧側端子、およびこれらの端子間を導通するオン信号または遮断するオフ信号が入力されるスイッチング端子の三つの端子を有し、前記上部半導体素子の高電圧側端子と前記第一入力端子とを接続し、前記上部半導体素子の低電圧側端子と前記下部半導体素子の高電圧側端子とを接続し、前記下部半導体素子の低電圧側端子と前記第二入力端子とを接続し、前記上部半導体素子の低電圧側端子と前記下部半導体素子の高電圧側端子との接続点をそれぞれ出力端子とする半導体装置のリーク電流検査方法であって、
前記第一入力端子と前記第二入力端子との間に前記第一入力端子の電位が前記第二入力端子の電位よりも高くなるように所定のバイアス電圧を印加した状態で、前記複数のアームのいずれか一つに対応する出力端子と前記第一入力端子との間に前記第一入力端子の電位が当該出力端子の電位よりも高くなるように所定の測定電圧を印加し、当該出力端子の電流値を検出する上部リーク電流検出工程と、
前記第一入力端子と前記第二入力端子との間に前記第一入力端子の電位が前記第二入力端子の電位よりも高くなるように所定のバイアス電圧を印加した状態で、前記複数のアームのいずれか一つに対応する出力端子と前記第二入力端子との間に当該出力端子の電位が前記第二入力端子の電位よりも高くなるように所定の測定電圧を印加し、当該出力端子の電流値を検出する下部リーク電流検出工程と、
を具備するものである。
第一入力端子と第二入力端子との間に並列的に接続される複数のアームを具備し、前記複数のアームはそれぞれ上部半導体素子および下部半導体素子を備え、前記上部半導体素子および下部半導体素子はそれぞれ高電圧側端子、低電圧側端子、およびこれらの端子間を導通するオン信号または遮断するオフ信号が入力されるスイッチング端子の三つの端子を有し、前記上部半導体素子の高電圧側端子と前記第一入力端子とを接続し、前記上部半導体素子の低電圧側端子と前記下部半導体素子の高電圧側端子とを接続し、前記下部半導体素子の低電圧側端子と前記第二入力端子とを接続し、前記上部半導体素子の低電圧側端子と前記下部半導体素子の高電圧側端子との接続点をそれぞれ出力端子とする半導体装置のリーク電流検査方法であって、
前記第一入力端子と前記第二入力端子との間に前記第一入力端子の電位が前記第二入力端子の電位よりも高くなるように所定のバイアス電圧を印加した状態で、前記複数のアームのいずれか一つに対応する出力端子と前記第一入力端子との間に前記第一入力端子の電位が当該出力端子の電位よりも高くなるように所定の測定電圧を印加し、当該出力端子の電流値を検出する上部リーク電流検出工程と、
前記第一入力端子と前記第二入力端子との間に前記第一入力端子の電位が前記第二入力端子の電位よりも高くなるように所定のバイアス電圧を印加した状態で、前記複数のアームのいずれか一つに対応する出力端子と前記第二入力端子との間に当該出力端子の電位が前記第二入力端子の電位よりも高くなるように所定の測定電圧を印加し、当該出力端子の電流値を検出する下部リーク電流検出工程と、
を具備するものである。
請求項６においては、
前記所定のバイアス電圧は、前記所定の測定電圧よりも大きいものである。
前記所定のバイアス電圧は、前記所定の測定電圧よりも大きいものである。
請求項７においては、
前記上部リーク電流検出工程および前記下部リーク電流検出工程において、前記半導体装置の複数のアームにそれぞれ備えられる上部半導体素子および下部半導体素子の全てのスイッチング端子にオフ信号を入力するものである。
前記上部リーク電流検出工程および前記下部リーク電流検出工程において、前記半導体装置の複数のアームにそれぞれ備えられる上部半導体素子および下部半導体素子の全てのスイッチング端子にオフ信号を入力するものである。
請求項８においては、
前記上部リーク電流検出工程および前記下部リーク電流検出工程を、前記複数のアームの全てについて行うものである。
前記上部リーク電流検出工程および前記下部リーク電流検出工程を、前記複数のアームの全てについて行うものである。
請求項９においては、
前記上部リーク電流検出工程において検出された電流値が所定の閾値よりも大きい場合には当該電流値に対応する上部半導体素子にリーク電流が発生していると判定し、前記下部リーク電流検出工程において検出された電流値が所定の閾値よりも大きい場合には当該電流値に対応する下部半導体素子にリーク電流が発生していると判定するリーク判定工程を具備するものである。
前記上部リーク電流検出工程において検出された電流値が所定の閾値よりも大きい場合には当該電流値に対応する上部半導体素子にリーク電流が発生していると判定し、前記下部リーク電流検出工程において検出された電流値が所定の閾値よりも大きい場合には当該電流値に対応する下部半導体素子にリーク電流が発生していると判定するリーク判定工程を具備するものである。
本発明は、半導体装置に設けられた複数の半導体素子のそれぞれについてリーク電流の発生の有無を判定することが可能であるとともにリーク電流の発生箇所を特定することが可能である、という効果を奏する。
以下では、図１および図２を用いて本発明に係る半導体装置のリーク電流検査装置の実施の一形態である検査装置１００について説明する。
図１および図２に示す如く、検査装置１００はインバータ１に設けられた複数の半導体素子（上部トランジスタ１１、下部トランジスタ１２、上部トランジスタ２１、下部トランジスタ２２、上部トランジスタ３１および下部トランジスタ３２）のそれぞれについて、リーク電流の発生の有無を判定するとともにリーク電流の発生箇所を特定する装置である。
以下では、まず検査装置１００によるリーク電流検査の対象であるインバータ１の詳細について説明する。
インバータ１は本発明に係る半導体装置の実施の一形態であり、ハイブリッド車（Ｈｙｂｒｉｄ Ｖｅｈｉｃｌｅ；ＨＶ）の駆動用モータを駆動するための装置（いわゆる車載用インバータ）である。なお、本発明に係る半導体装置はモータ駆動用の装置に限定されるものではない。
ここで、「半導体装置」は半導体素子を具備する装置を広く指す。
「半導体素子」は半導体からなる素子である。半導体素子には半導体の電気伝導の特性を能動的に利用する能動素子（二端子型の能動素子であるダイオード、三端子型の能動素子であるトランジスタやサイリスタ等）および半導体の電気伝導の特性を受動的に利用する受動素子（抵抗やコンデンサ等）がある。
本発明に係る「半導体装置」が具備する半導体素子は、主として三端子型の能動素子であるトランジスタ（Ｔｒａｎｓｉｓｔｏｒ）やサイリスタ（Ｔｈｙｒｉｓｔｏｒ）等、一般にスイッチング素子として用いられるものである。
トランジスタの具体例としては、バイポーラトランジスタ（Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）、絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ；ＩＧＢＴ）、電解効果トランジスタ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；ＦＥＴ）、金属−酸化物−半導体電解効果トランジスタ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；ＭＯＳＦＥＴ）が挙げられる。
サイリスタ（Ｔｈｙｒｉｓｔｏｒ）の具体例としては、ＧＴＯサイリスタ（Ｇａｔｅ Ｔｕｒｎ Ｏｆｆ Ｔｈｙｒｉｓｔｏｒ）が挙げられる。
「半導体素子」は半導体からなる素子である。半導体素子には半導体の電気伝導の特性を能動的に利用する能動素子（二端子型の能動素子であるダイオード、三端子型の能動素子であるトランジスタやサイリスタ等）および半導体の電気伝導の特性を受動的に利用する受動素子（抵抗やコンデンサ等）がある。
本発明に係る「半導体装置」が具備する半導体素子は、主として三端子型の能動素子であるトランジスタ（Ｔｒａｎｓｉｓｔｏｒ）やサイリスタ（Ｔｈｙｒｉｓｔｏｒ）等、一般にスイッチング素子として用いられるものである。
トランジスタの具体例としては、バイポーラトランジスタ（Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）、絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ；ＩＧＢＴ）、電解効果トランジスタ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；ＦＥＴ）、金属−酸化物−半導体電解効果トランジスタ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；ＭＯＳＦＥＴ）が挙げられる。
サイリスタ（Ｔｈｙｒｉｓｔｏｒ）の具体例としては、ＧＴＯサイリスタ（Ｇａｔｅ Ｔｕｒｎ Ｏｆｆ Ｔｈｙｒｉｓｔｏｒ）が挙げられる。
インバータ１は第一入力端子４１、第二入力端子４２、第一アーム１０、第二アーム２０、第三アーム３０、Ｕ相出力端子５１、Ｖ相出力端子５２、Ｗ相出力端子５３、ゲート入力端子６１・６２・６３・６４・６５・６６等を具備する。
第一入力端子４１は本発明に係る第一入力端子の実施の一形態であり、インバータ１の駆動時において図示せぬ直流電源（より厳密には、直流電源の高電圧側端子）に接続される端子である。第一入力端子４１はインバータ１の外部に露出した状態で設けられる。
第二入力端子４２はインバータ１の駆動時においてグラウンドまたは上記図示せぬ直流電源の低電圧側端子に接続される端子である。第二入力端子４２はインバータ１の外部に露出した状態で設けられる。
第一アーム１０、第二アーム２０および第三アーム３０は本発明に係る複数のアームの実施の一形態であり、それぞれ第一入力端子４１と第二入力端子４２との間に並列的に接続される。
第一アーム１０は上部トランジスタ１１および下部トランジスタ１２を備える。
上部トランジスタ１１は本発明に係る上部半導体素子の実施の一形態である。
ここで、「上部半導体素子」はアームが備える二つの半導体素子のうち、アームの上部（駆動時における高電圧側）に配置される半導体素子を指す。
本実施例の上部トランジスタ１１はＩＧＢＴであり、コレクタ端子（Ｃ）、エミッタ端子（Ｅ）、ゲート端子（Ｇ）の三つの端子を有する。
上部トランジスタ１１のコレクタ端子（Ｃ）は本発明に係る「上部半導体素子の高電圧側端子」に相当するものである。
上部トランジスタ１１のエミッタ端子（Ｅ）は本発明に係る「上部半導体素子の低電圧側端子」に相当するものである。
上部トランジスタ１１のゲート端子（Ｇ）は本発明に係る「上部半導体素子のスイッチング端子」に相当するものである。
ここで、「上部半導体素子」はアームが備える二つの半導体素子のうち、アームの上部（駆動時における高電圧側）に配置される半導体素子を指す。
本実施例の上部トランジスタ１１はＩＧＢＴであり、コレクタ端子（Ｃ）、エミッタ端子（Ｅ）、ゲート端子（Ｇ）の三つの端子を有する。
上部トランジスタ１１のコレクタ端子（Ｃ）は本発明に係る「上部半導体素子の高電圧側端子」に相当するものである。
上部トランジスタ１１のエミッタ端子（Ｅ）は本発明に係る「上部半導体素子の低電圧側端子」に相当するものである。
上部トランジスタ１１のゲート端子（Ｇ）は本発明に係る「上部半導体素子のスイッチング端子」に相当するものである。
フライホイールダイオード１３は上部トランジスタ１１に並列的に接続されるダイオードである。フライホイールダイオード１３のアノード端子は上部トランジスタ１１のエミッタ端子（Ｅ）に接続され、フライホイールダイオード１３のカソード端子は上部トランジスタ１１のコレクタ端子（Ｃ）に接続される。
なお、本実施例のフライホイールダイオード１３は上部トランジスタ１１の寄生ダイオードであるが、当該寄生ダイオードの電流容量が不足している場合は別途ダイオードを設けてこれをフライホイールダイオードとしても良い。
なお、本実施例のフライホイールダイオード１３は上部トランジスタ１１の寄生ダイオードであるが、当該寄生ダイオードの電流容量が不足している場合は別途ダイオードを設けてこれをフライホイールダイオードとしても良い。
下部トランジスタ１２は本発明に係る下部半導体素子の実施の一形態である。
ここで、「下部半導体素子」はアームが備える二つの半導体素子のうち、アームの下部（駆動時における低電圧側）に配置される半導体素子を指す。
本実施例の下部トランジスタ１２はＩＧＢＴであり、コレクタ端子（Ｃ）、エミッタ端子（Ｅ）、ゲート端子（Ｇ）の三つの端子を有する。
下部トランジスタ１２のコレクタ端子（Ｃ）は本発明に係る「下部半導体素子の高電圧側端子」に相当するものである。
下部トランジスタ１２のエミッタ端子（Ｅ）は本発明に係る「下部半導体素子の低電圧側端子」に相当するものである。
下部トランジスタ１２のゲート端子（Ｇ）は本発明に係る「下部半導体素子のスイッチング端子」に相当するものである。
ここで、「下部半導体素子」はアームが備える二つの半導体素子のうち、アームの下部（駆動時における低電圧側）に配置される半導体素子を指す。
本実施例の下部トランジスタ１２はＩＧＢＴであり、コレクタ端子（Ｃ）、エミッタ端子（Ｅ）、ゲート端子（Ｇ）の三つの端子を有する。
下部トランジスタ１２のコレクタ端子（Ｃ）は本発明に係る「下部半導体素子の高電圧側端子」に相当するものである。
下部トランジスタ１２のエミッタ端子（Ｅ）は本発明に係る「下部半導体素子の低電圧側端子」に相当するものである。
下部トランジスタ１２のゲート端子（Ｇ）は本発明に係る「下部半導体素子のスイッチング端子」に相当するものである。
フライホイールダイオード１４は下部トランジスタ１２に並列的に接続されるダイオードである。フライホイールダイオード１４のアノード端子は下部トランジスタ１２のエミッタ端子（Ｅ）に接続され、フライホイールダイオード１４のカソード端子は下部トランジスタ１２のコレクタ端子（Ｃ）に接続される。
なお、本実施例のフライホイールダイオード１４は下部トランジスタ１２の寄生ダイオードであるが、当該寄生ダイオードの電流容量が不足している場合は別途ダイオードを設けてこれをフライホイールダイオードとしても良い。
なお、本実施例のフライホイールダイオード１４は下部トランジスタ１２の寄生ダイオードであるが、当該寄生ダイオードの電流容量が不足している場合は別途ダイオードを設けてこれをフライホイールダイオードとしても良い。
上部トランジスタ１１のコレクタ端子（Ｃ）は第一入力端子４１に接続される。上部トランジスタ１１のエミッタ端子（Ｅ）は下部トランジスタ１２のコレクタ端子（Ｃ）に接続される。下部トランジスタ１２のエミッタ端子（Ｅ）は第二入力端子４２に接続される。
このように、第一アーム１０は、上部トランジスタ１１および下部トランジスタ１２が直列的に接続されたものである。
このように、第一アーム１０は、上部トランジスタ１１および下部トランジスタ１２が直列的に接続されたものである。
第二アーム２０は上部トランジスタ２１および下部トランジスタ２２を備える。
上部トランジスタ２１は本発明に係る上部半導体素子の実施の一形態である。
本実施例の上部トランジスタ２１はＩＧＢＴであり、コレクタ端子（Ｃ）、エミッタ端子（Ｅ）、ゲート端子（Ｇ）の三つの端子を有する。
本実施例の上部トランジスタ２１はＩＧＢＴであり、コレクタ端子（Ｃ）、エミッタ端子（Ｅ）、ゲート端子（Ｇ）の三つの端子を有する。
フライホイールダイオード２３は上部トランジスタ２１に並列的に接続されるダイオードである。フライホイールダイオード２３のアノード端子は上部トランジスタ２１のエミッタ端子（Ｅ）に接続され、フライホイールダイオード２３のカソード端子は上部トランジスタ２１のコレクタ端子（Ｃ）に接続される。
下部トランジスタ２２は本発明に係る下部半導体素子の実施の一形態である。
本実施例の下部トランジスタ２２はＩＧＢＴであり、コレクタ端子（Ｃ）、エミッタ端子（Ｅ）、ゲート端子（Ｇ）の三つの端子を有する。
本実施例の下部トランジスタ２２はＩＧＢＴであり、コレクタ端子（Ｃ）、エミッタ端子（Ｅ）、ゲート端子（Ｇ）の三つの端子を有する。
フライホイールダイオード２４は下部トランジスタ２２に並列的に接続されるダイオードである。フライホイールダイオード２４のアノード端子は下部トランジスタ２２のエミッタ端子（Ｅ）に接続され、フライホイールダイオード２４のカソード端子は下部トランジスタ２２のコレクタ端子（Ｃ）に接続される。
上部トランジスタ２１のコレクタ端子（Ｃ）は第一入力端子４１に接続される。上部トランジスタ２１のエミッタ端子（Ｅ）は下部トランジスタ２２のコレクタ端子（Ｃ）に接続される。下部トランジスタ２２のエミッタ端子（Ｅ）は第二入力端子４２に接続される。
このように、第二アーム２０は、上部トランジスタ２１および下部トランジスタ２２が直列的に接続されたものである。
このように、第二アーム２０は、上部トランジスタ２１および下部トランジスタ２２が直列的に接続されたものである。
第三アーム３０は上部トランジスタ３１および下部トランジスタ３２を備える。
上部トランジスタ３１は本発明に係る上部半導体素子の実施の一形態である。
本実施例の上部トランジスタ３１はＩＧＢＴであり、コレクタ端子（Ｃ）、エミッタ端子（Ｅ）、ゲート端子（Ｇ）の三つの端子を有する。
本実施例の上部トランジスタ３１はＩＧＢＴであり、コレクタ端子（Ｃ）、エミッタ端子（Ｅ）、ゲート端子（Ｇ）の三つの端子を有する。
フライホイールダイオード３３は上部トランジスタ３１に並列的に接続されるダイオードである。フライホイールダイオード３３のアノード端子は上部トランジスタ３１のエミッタ端子（Ｅ）に接続され、フライホイールダイオード３３のカソード端子は上部トランジスタ３１のコレクタ端子（Ｃ）に接続される。
下部トランジスタ３２は本発明に係る下部半導体素子の実施の一形態である。
本実施例の下部トランジスタ３２はＩＧＢＴであり、コレクタ端子（Ｃ）、エミッタ端子（Ｅ）、ゲート端子（Ｇ）の三つの端子を有する。
本実施例の下部トランジスタ３２はＩＧＢＴであり、コレクタ端子（Ｃ）、エミッタ端子（Ｅ）、ゲート端子（Ｇ）の三つの端子を有する。
フライホイールダイオード３４は下部トランジスタ３２に並列的に接続されるダイオードである。フライホイールダイオード３４のアノード端子は下部トランジスタ３２のエミッタ端子（Ｅ）に接続され、フライホイールダイオード３４のカソード端子は下部トランジスタ３２のコレクタ端子（Ｃ）に接続される。
上部トランジスタ３１のコレクタ端子（Ｃ）は第一入力端子４１に接続される。上部トランジスタ３１のエミッタ端子（Ｅ）は下部トランジスタ３２のコレクタ端子（Ｃ）に接続される。下部トランジスタ３２のエミッタ端子（Ｅ）は第二入力端子４２に接続される。
このように、第三アーム３０は、上部トランジスタ３１および下部トランジスタ３２が直列的に接続されたものである。
このように、第三アーム３０は、上部トランジスタ３１および下部トランジスタ３２が直列的に接続されたものである。
なお、本発明に係る上部半導体素子（または下部半導体素子）がＮＰＮ型バイポーラトランジスタの場合、ＮＰＮ型バイポーラトランジスタはコレクタ端子（Ｃ）、エミッタ端子（Ｅ）、およびベース端子（Ｂ）の三つの端子を有し、コレクタ端子（Ｃ）が高電圧側端子に相当し、エミッタ端子（Ｅ）が低電圧側端子に相当し、ベース端子（Ｂ）がスイッチング端子に相当する。
上部半導体素子（または下部半導体素子）がＰＮＰ型バイポーラトランジスタの場合、ＰＮＰ型バイポーラトランジスタはコレクタ端子（Ｃ）、エミッタ端子（Ｅ）、およびベース端子（Ｂ）の三つの端子を有し、エミッタ端子（Ｅ）が高電圧側端子に相当し、コレクタ端子（Ｃ）が低電圧側端子に相当し、ベース端子（Ｂ）がスイッチング端子に相当する。
上部半導体素子（または下部半導体素子）がＮチャネルＦＥＴまたはＮチャネルＭＯＳＦＥＴの場合、ＮチャネルＦＥＴまたはＮチャネルＭＯＳＦＥＴはドレイン端子（Ｄ）、ソース端子（Ｓ）、およびゲート端子（Ｇ）の三つの端子を有し、ドレイン端子（Ｄ）が高電圧側端子に相当し、ソース端子（Ｓ）が低電圧側端子に相当し、ゲート端子（Ｇ）がスイッチング端子に相当する。
上部半導体素子（または下部半導体素子）がＰチャネルＦＥＴまたはＰチャネルＭＯＳＦＥＴの場合、ＰチャネルＦＥＴまたはＰチャネルＭＯＳＦＥＴはドレイン端子（Ｄ）、ソース端子（Ｓ）、およびゲート端子（Ｇ）の三つの端子を有し、ソース端子（Ｓ）が高電圧側端子に相当し、ドレイン端子（Ｄ）が低電圧側端子に相当し、ゲート端子（Ｇ）がスイッチング端子に相当する。
上部半導体素子（または下部半導体素子）がＧＴＯサイリスタの場合、ＧＴＯサイリスタはアノード端子（Ａｎｏｄｅ）、カソード端子（Ｃａｔｈｏｄｅ）、およびゲート端子（Ｇ）の三つの端子を有し、アノード端子（Ａｎｏｄｅ）が高電圧側端子に相当し、カソード端子（Ｃａｔｈｏｄｅ）が低電圧側端子に相当し、ゲート端子（Ｇ）がスイッチング端子に相当する。
上部半導体素子（または下部半導体素子）がＰＮＰ型バイポーラトランジスタの場合、ＰＮＰ型バイポーラトランジスタはコレクタ端子（Ｃ）、エミッタ端子（Ｅ）、およびベース端子（Ｂ）の三つの端子を有し、エミッタ端子（Ｅ）が高電圧側端子に相当し、コレクタ端子（Ｃ）が低電圧側端子に相当し、ベース端子（Ｂ）がスイッチング端子に相当する。
上部半導体素子（または下部半導体素子）がＮチャネルＦＥＴまたはＮチャネルＭＯＳＦＥＴの場合、ＮチャネルＦＥＴまたはＮチャネルＭＯＳＦＥＴはドレイン端子（Ｄ）、ソース端子（Ｓ）、およびゲート端子（Ｇ）の三つの端子を有し、ドレイン端子（Ｄ）が高電圧側端子に相当し、ソース端子（Ｓ）が低電圧側端子に相当し、ゲート端子（Ｇ）がスイッチング端子に相当する。
上部半導体素子（または下部半導体素子）がＰチャネルＦＥＴまたはＰチャネルＭＯＳＦＥＴの場合、ＰチャネルＦＥＴまたはＰチャネルＭＯＳＦＥＴはドレイン端子（Ｄ）、ソース端子（Ｓ）、およびゲート端子（Ｇ）の三つの端子を有し、ソース端子（Ｓ）が高電圧側端子に相当し、ドレイン端子（Ｄ）が低電圧側端子に相当し、ゲート端子（Ｇ）がスイッチング端子に相当する。
上部半導体素子（または下部半導体素子）がＧＴＯサイリスタの場合、ＧＴＯサイリスタはアノード端子（Ａｎｏｄｅ）、カソード端子（Ｃａｔｈｏｄｅ）、およびゲート端子（Ｇ）の三つの端子を有し、アノード端子（Ａｎｏｄｅ）が高電圧側端子に相当し、カソード端子（Ｃａｔｈｏｄｅ）が低電圧側端子に相当し、ゲート端子（Ｇ）がスイッチング端子に相当する。
Ｕ相出力端子５１は本発明に係る出力端子の実施の一形態であり、第一アーム１０における上部トランジスタ１１のエミッタ端子と下部トランジスタ１２のコレクタ端子との接合点１５に接続される。Ｕ相出力端子５１はインバータ１の外部に露出した状態で設けられる。
なお、本発明における「上部半導体素子の高電圧側端子と下部半導体素子の低電圧側端子との接続点を出力端子とする」ことは、本実施例の如く「上部半導体素子の低電圧側端子と下部半導体素子の高電圧側端子との接合点と別の位置に別途出力端子を設け、当該接合点と当該出力端子とを接続する」ことを含む。
なお、本発明における「上部半導体素子の高電圧側端子と下部半導体素子の低電圧側端子との接続点を出力端子とする」ことは、本実施例の如く「上部半導体素子の低電圧側端子と下部半導体素子の高電圧側端子との接合点と別の位置に別途出力端子を設け、当該接合点と当該出力端子とを接続する」ことを含む。
Ｖ相出力端子５２は本発明に係る出力端子の実施の一形態であり、第二アーム２０における上部トランジスタ２１のエミッタ端子と下部トランジスタ２２のコレクタ端子との接合点２５に接続される。Ｖ相出力端子５２はインバータ１の外部に露出した状態で設けられる。
Ｗ相出力端子５３は本発明に係る出力端子の実施の一形態であり、第三アーム３０における上部トランジスタ３１のエミッタ端子と下部トランジスタ３２のコレクタ端子との接合点３５に接続される。Ｗ相出力端子５３はインバータ１の外部に露出した状態で設けられる。
ゲート入力端子６１は上部トランジスタ１１のゲート端子に接続される。ゲート入力端子６２は下部トランジスタ１２のゲート端子に接続される。ゲート入力端子６３は上部トランジスタ２１のゲート端子に接続される。ゲート入力端子６４は下部トランジスタ２２のゲート端子に接続される。ゲート入力端子６５は上部トランジスタ３１のゲート端子に接続される。ゲート入力端子６６は下部トランジスタ３２のゲート端子に接続される。
ゲート入力端子６１・６２・６３・６４・６５・６６はインバータ１の外部に露出した状態で設けられる。
ゲート入力端子６１・６２・６３・６４・６５・６６はインバータ１の外部に露出した状態で設けられる。
本実施例のインバータ１はＵ相・Ｖ相・Ｗ相の三つの相を有するブラシレスモータの駆動に用いられるものであるため三つのアーム（第一アーム１０、第二アーム２０および第三アーム３０）を具備するが、本発明は「回り込み電流」が発生し得る半導体装置、すなわち二つ以上のアームを具備する半導体装置を広く検査対象とすることが可能である。
以下では検査装置１００の詳細について説明する。
検査装置１００はバイアス電圧印加装置１１０、測定電圧印加装置１２０、電流計１３０、ゲートオフ信号入力装置１４０、リーク判定装置１５０等を具備する。
検査装置１００はバイアス電圧印加装置１１０、測定電圧印加装置１２０、電流計１３０、ゲートオフ信号入力装置１４０、リーク判定装置１５０等を具備する。
バイアス電圧印加装置１１０は本発明に係るバイアス電圧印加部の実施の一形態であり、第一入力端子４１と第二入力端子４２との間に所定のバイアス電圧Ｖ０を印加するものである。
バイアス電圧印加装置１１０は高電圧側端子１１０ａと低電圧側端子１１０ｂの二つの端子を有し、これら二つの端子間に所定のバイアス電圧Ｖ０（Ｖ０＞０）を印加する。
バイアス電圧印加装置１１０の高電圧側端子１１０ａは第一入力端子４１に接続され、低電圧側端子１１０ｂは第二入力端子４２に接続される。
従って、バイアス電圧印加装置１１０により第一入力端子４１と第二入力端子４２との間に印加されるバイアス電圧Ｖ０は、第一入力端子４１の電位が第二入力端子４２の電位よりも高くなるように設定される。
バイアス電圧印加装置１１０は専用品でも良いが、市販の直流電源装置等で達成することも可能である。
バイアス電圧印加装置１１０は高電圧側端子１１０ａと低電圧側端子１１０ｂの二つの端子を有し、これら二つの端子間に所定のバイアス電圧Ｖ０（Ｖ０＞０）を印加する。
バイアス電圧印加装置１１０の高電圧側端子１１０ａは第一入力端子４１に接続され、低電圧側端子１１０ｂは第二入力端子４２に接続される。
従って、バイアス電圧印加装置１１０により第一入力端子４１と第二入力端子４２との間に印加されるバイアス電圧Ｖ０は、第一入力端子４１の電位が第二入力端子４２の電位よりも高くなるように設定される。
バイアス電圧印加装置１１０は専用品でも良いが、市販の直流電源装置等で達成することも可能である。
測定電圧印加装置１２０は本発明に係る上部測定電圧印加部の実施の一形態と、本発明に係る下部測定電圧印加部の実施の一形態と、を兼ねるものである。
測定電圧印加装置１２０は高電圧側端子１２０ａと低電圧側端子１２０ｂの二つの端子を有し、これら二つの端子間に所定の測定電圧Ｖ１（Ｖ１＞０）を印加する。このとき、高電圧側端子１２０ａの電位は低電圧側端子１２０ｂの電位よりも高くなるように設定される。
測定電圧印加装置１２０は専用品でも良いが、市販の直流電源装置等で達成することも可能である。
測定電圧印加装置１２０は高電圧側端子１２０ａと低電圧側端子１２０ｂの二つの端子を有し、これら二つの端子間に所定の測定電圧Ｖ１（Ｖ１＞０）を印加する。このとき、高電圧側端子１２０ａの電位は低電圧側端子１２０ｂの電位よりも高くなるように設定される。
測定電圧印加装置１２０は専用品でも良いが、市販の直流電源装置等で達成することも可能である。
図１に示す如く、測定電圧印加装置１２０の高電圧側端子１２０ａを第一入力端子４１に接続し、低電圧側端子１２０ｂをＵ相出力端子５１に接続したとき、測定電圧印加装置１２０はＵ相出力端子５１に接続された上部トランジスタ１１のコレクタ端子（Ｃ）−エミッタ端子（Ｅ）間に所定の測定電圧Ｖ１を印加することとなる。
同様に、測定電圧印加装置１２０の高電圧側端子１２０ａを第一入力端子４１に接続し、低電圧側端子１２０ｂをＶ相出力端子５２に接続したとき、測定電圧印加装置１２０はＶ相出力端子５２に接続された上部トランジスタ２１のコレクタ端子（Ｃ）−エミッタ端子（Ｅ）間に所定の測定電圧Ｖ１を印加することとなる。
同様に、測定電圧印加装置１２０の高電圧側端子１２０ａを第一入力端子４１に接続し、低電圧側端子１２０ｂをＷ相出力端子５３に接続したとき、測定電圧印加装置１２０はＷ相出力端子５３に接続された上部トランジスタ３１のコレクタ端子（Ｃ）−エミッタ端子（Ｅ）間に所定の測定電圧Ｖ１を印加することとなる。
このように、測定電圧印加装置１２０の高電圧側端子１２０ａを第一入力端子４１に接続し、低電圧側端子１２０ｂをＵ相出力端子５１、Ｖ相出力端子５２またはＷ相出力端子５３のいずれか一つに接続したときには、測定電圧印加装置１２０は本発明に係る上部測定電圧印加部としての機能を果たす。
図２に示す如く、測定電圧印加装置１２０の高電圧側端子１２０ａをＵ相出力端子５１に接続し、低電圧側端子１２０ｂを第二入力端子４２に接続したとき、測定電圧印加装置１２０はＵ相出力端子５１に接続された下部トランジスタ１２のコレクタ端子（Ｃ）−エミッタ端子（Ｅ）間に所定の測定電圧Ｖ１を印加することとなる。
同様に、測定電圧印加装置１２０の高電圧側端子１２０ａをＶ相出力端子５２に接続し、低電圧側端子１２０ｂを第二入力端子４２に接続したとき、測定電圧印加装置１２０はＶ相出力端子５２に接続された下部トランジスタ２２のコレクタ端子（Ｃ）−エミッタ端子（Ｅ）間に所定の測定電圧Ｖ１を印加することとなる。
同様に、測定電圧印加装置１２０の高電圧側端子１２０ａをＷ相出力端子５３に接続し、低電圧側端子１２０ｂを第二入力端子４２に接続したとき、測定電圧印加装置１２０はＷ相出力端子５３に接続された下部トランジスタ３２のコレクタ端子（Ｃ）−エミッタ端子（Ｅ）間に所定の測定電圧Ｖ１を印加することとなる。
このように、測定電圧印加装置１２０の高電圧側端子１２０ａをＵ相出力端子５１、Ｖ相出力端子５２またはＷ相出力端子５３のいずれか一つに接続し、低電圧側端子１２０ｂを第二入力端子４２に接続したときには、測定電圧印加装置１２０は本発明に係る下部測定電圧印加部としての機能を果たす。
バイアス電圧印加装置１１０により印加されるバイアス電圧Ｖ０は、測定電圧印加装置１２０により印加される測定電圧Ｖ１よりも大きい（Ｖ０＞Ｖ１）。
このようにバイアス電圧Ｖ０および測定電圧Ｖ１の値を設定することにより、インバータ１の内部の回路における「回り込み電流」を防止することが可能である。
このようにバイアス電圧Ｖ０および測定電圧Ｖ１の値を設定することにより、インバータ１の内部の回路における「回り込み電流」を防止することが可能である。
すなわち、図１に示す如く、バイアス電圧印加装置１１０により第一入力端子４１と第二入力端子４２との間にバイアス電圧Ｖ０を印加した状態で測定電圧印加装置１２０により第一入力端子４１とＵ相出力端子５１との間に測定電圧Ｖ１を印加すると、接続点１５の電位は下部トランジスタ１２のエミッタ端子の電位よりも（Ｖ０−Ｖ１）だけ高くなる。
その結果、インバータ１の内部を流れる電流の大部分は、第一入力端子４１から上部トランジスタ１１のコレクタ端子（Ｃ）−エミッタ端子（Ｅ）間、および接続点１５を経てＵ相出力端子５１に流れる。また、第一入力端子４１から第二アーム２０およびフライホイールダイオード１４を経て接続点１５に流れる回り込み電流、および第一入力端子４１から第三アーム３０およびフライホイールダイオード１４を経て接続点１５に流れる回り込み電流が抑制される。
バイアス電圧印加装置１１０により第一入力端子４１と第二入力端子４２との間にバイアス電圧Ｖ０を印加した状態で測定電圧印加装置１２０により第一入力端子４１とＶ相出力端子５２との間に測定電圧Ｖ１を印加した場合、およびバイアス電圧印加装置１１０により第一入力端子４１と第二入力端子４２との間にバイアス電圧Ｖ０を印加した状態で測定電圧印加装置１２０により第一入力端子４１とＷ相出力端子５３との間に測定電圧Ｖ１を印加した場合も、同様にインバータ１の内部の回路における回り込み電流が抑制される。
その結果、インバータ１の内部を流れる電流の大部分は、第一入力端子４１から上部トランジスタ１１のコレクタ端子（Ｃ）−エミッタ端子（Ｅ）間、および接続点１５を経てＵ相出力端子５１に流れる。また、第一入力端子４１から第二アーム２０およびフライホイールダイオード１４を経て接続点１５に流れる回り込み電流、および第一入力端子４１から第三アーム３０およびフライホイールダイオード１４を経て接続点１５に流れる回り込み電流が抑制される。
バイアス電圧印加装置１１０により第一入力端子４１と第二入力端子４２との間にバイアス電圧Ｖ０を印加した状態で測定電圧印加装置１２０により第一入力端子４１とＶ相出力端子５２との間に測定電圧Ｖ１を印加した場合、およびバイアス電圧印加装置１１０により第一入力端子４１と第二入力端子４２との間にバイアス電圧Ｖ０を印加した状態で測定電圧印加装置１２０により第一入力端子４１とＷ相出力端子５３との間に測定電圧Ｖ１を印加した場合も、同様にインバータ１の内部の回路における回り込み電流が抑制される。
また、図２に示す如く、バイアス電圧印加装置１１０により第一入力端子４１と第二入力端子４２との間にバイアス電圧Ｖ０を印加した状態で、測定電圧印加装置１２０によりＵ相出力端子５１と第二入力端子４２との間に測定電圧Ｖ１を印加すると、上部トランジスタ１１のコレクタ端子の電位は接続点１５の電位よりも（Ｖ０−Ｖ１）だけ高くなる。
その結果、インバータ１の内部を流れる電流の大部分は、Ｕ相出力端子５１から接続点１５、下部トランジスタ１２のコレクタ端子（Ｃ）−エミッタ端子（Ｅ）間を経て第二入力端子４２に流れる。また、接続点１５からフライホイールダイオード１３および第二アーム２０を経て第二入力端子４２に流れる回り込み電流、および接続点１５からフライホイールダイオード１３および第三アーム３０を経て第二入力端子４２に流れる回り込み電流が抑制される。
バイアス電圧印加装置１１０により第一入力端子４１と第二入力端子４２との間にバイアス電圧Ｖ０を印加した状態で測定電圧印加装置１２０によりＶ相出力端子５２と第二入力端子４２との間に測定電圧Ｖ１を印加した場合、およびバイアス電圧印加装置１１０により第一入力端子４１と第二入力端子４２との間にバイアス電圧Ｖ０を印加した状態で測定電圧印加装置１２０によりＷ相出力端子５３と第二入力端子４２との間に測定電圧Ｖ１を印加した場合も、同様にインバータ１の内部の回路における回り込み電流が抑制される。
その結果、インバータ１の内部を流れる電流の大部分は、Ｕ相出力端子５１から接続点１５、下部トランジスタ１２のコレクタ端子（Ｃ）−エミッタ端子（Ｅ）間を経て第二入力端子４２に流れる。また、接続点１５からフライホイールダイオード１３および第二アーム２０を経て第二入力端子４２に流れる回り込み電流、および接続点１５からフライホイールダイオード１３および第三アーム３０を経て第二入力端子４２に流れる回り込み電流が抑制される。
バイアス電圧印加装置１１０により第一入力端子４１と第二入力端子４２との間にバイアス電圧Ｖ０を印加した状態で測定電圧印加装置１２０によりＶ相出力端子５２と第二入力端子４２との間に測定電圧Ｖ１を印加した場合、およびバイアス電圧印加装置１１０により第一入力端子４１と第二入力端子４２との間にバイアス電圧Ｖ０を印加した状態で測定電圧印加装置１２０によりＷ相出力端子５３と第二入力端子４２との間に測定電圧Ｖ１を印加した場合も、同様にインバータ１の内部の回路における回り込み電流が抑制される。
本実施例の測定電圧印加装置１２０は上部測定電圧印加部としての機能と下部測定電圧印加部としての機能とを兼ねる（一体とする）構成としたが、本発明はこれに限定されず、上部測定電圧印加部および下部測定電圧印加部をそれぞれ別体とする構成としても良い。
電流計１３０は本発明に係る上部リーク電流検出部の実施の一形態と、本発明に係る下部リーク電流検出部の実施の一形態と、を兼ねるものである。
電流計１３０は高電圧側端子１３０ａと低電圧側端子１３０ｂの二つの端子を有し、これら二つの端子間を流れる電流の電流値を検出する。
電流計１３０は専用品でも良いが、市販の電流計等で達成することが可能である。
電流計１３０は高電圧側端子１３０ａと低電圧側端子１３０ｂの二つの端子を有し、これら二つの端子間を流れる電流の電流値を検出する。
電流計１３０は専用品でも良いが、市販の電流計等で達成することが可能である。
図１に示す如く、測定電圧印加装置１２０の高電圧側端子１２０ａを第一入力端子４１に接続し、低電圧側端子１２０ｂをＵ相出力端子５１に接続するとともに、電流計１３０をＵ相出力端子５１と測定電圧印加装置１２０との間に直列的に接続する（電流計１３０の高電圧側端子１３０ａをＵ相出力端子５１に接続し、低電圧側端子１３０ｂを測定電圧印加装置１２０の低電圧側端子１２０ｂに接続する）と、電流計１３０はＵ相出力端子５１の電流値（Ｕ相出力端子５１を流れる電流の電流値）を検出することとなる。
また、このときインバータ１の内部の回路における「回り込み電流」が抑制されていることから、電流計１３０が検出するＵ相出力端子５１を流れる電流の電流値は、実質的には上部トランジスタ１１のコレクタ端子（Ｃ）−エミッタ端子（Ｅ）間を流れる電流、すなわち上部トランジスタ１１のリーク電流Ｉｌｅａｋと同じである。
また、このときインバータ１の内部の回路における「回り込み電流」が抑制されていることから、電流計１３０が検出するＵ相出力端子５１を流れる電流の電流値は、実質的には上部トランジスタ１１のコレクタ端子（Ｃ）−エミッタ端子（Ｅ）間を流れる電流、すなわち上部トランジスタ１１のリーク電流Ｉｌｅａｋと同じである。
同様に、測定電圧印加装置１２０の高電圧側端子１２０ａを第一入力端子４１に接続し、低電圧側端子１２０ｂをＶ相出力端子５２に接続するとともに、電流計１３０をＶ相出力端子５２と測定電圧印加装置１２０との間に直列的に接続する（電流計１３０の高電圧側端子１３０ａをＶ相出力端子５２に接続し、低電圧側端子１３０ｂを測定電圧印加装置１２０の低電圧側端子１２０ｂに接続する）と、電流計１３０はＶ相出力端子５２の電流値（Ｖ相出力端子５２を流れる電流の電流値）を検出することとなる。
また、このときインバータ１の内部の回路における「回り込み電流」が抑制されていることから、電流計１３０が検出するＶ相出力端子５２を流れる電流の電流値は、実質的には上部トランジスタ２１のコレクタ端子（Ｃ）−エミッタ端子（Ｅ）間を流れる電流、すなわち上部トランジスタ２１のリーク電流Ｉｌｅａｋと同じである。
また、このときインバータ１の内部の回路における「回り込み電流」が抑制されていることから、電流計１３０が検出するＶ相出力端子５２を流れる電流の電流値は、実質的には上部トランジスタ２１のコレクタ端子（Ｃ）−エミッタ端子（Ｅ）間を流れる電流、すなわち上部トランジスタ２１のリーク電流Ｉｌｅａｋと同じである。
同様に、測定電圧印加装置１２０の高電圧側端子１２０ａを第一入力端子４１に接続し、低電圧側端子１２０ｂをＷ相出力端子５３に接続するとともに、電流計１３０をＷ相出力端子５３と測定電圧印加装置１２０との間に直列的に接続する（電流計１３０の高電圧側端子１３０ａをＷ相出力端子５３に接続し、低電圧側端子１３０ｂを測定電圧印加装置１２０の低電圧側端子１２０ｂに接続する）と、電流計１３０はＷ相出力端子５３の電流値（Ｗ相出力端子５３を流れる電流の電流値）を検出することとなる。
また、このときインバータ１の内部の回路における「回り込み電流」が抑制されていることから、電流計１３０が検出するＷ相出力端子５３を流れる電流の電流値は、実質的には上部トランジスタ３１のコレクタ端子（Ｃ）−エミッタ端子（Ｅ）間を流れる電流、すなわち上部トランジスタ３１のリーク電流Ｉｌｅａｋと同じである。
また、このときインバータ１の内部の回路における「回り込み電流」が抑制されていることから、電流計１３０が検出するＷ相出力端子５３を流れる電流の電流値は、実質的には上部トランジスタ３１のコレクタ端子（Ｃ）−エミッタ端子（Ｅ）間を流れる電流、すなわち上部トランジスタ３１のリーク電流Ｉｌｅａｋと同じである。
このように、測定電圧印加装置１２０の高電圧側端子１２０ａを第一入力端子４１に接続し、低電圧側端子１２０ｂをＵ相出力端子５１、Ｖ相出力端子５２、Ｗ相出力端子５３の三つの出力端子のいずれかに接続するとともに、電流計１３０を当該出力端子と測定電圧印加装置１２０との間に設ける（電流計１３０の高電圧側端子１３０ａを当該出力端子に接続し、低電圧側端子１３０ｂを測定電圧印加装置１２０の低電圧側端子１２０ｂに接続する）ときには、電流計１３０は本発明に係る上部リーク電流検出部としての機能を果たす。
図２に示す如く、測定電圧印加装置１２０の高電圧側端子１２０ａをＵ相出力端子５１に接続し、低電圧側端子１２０ｂを第二入力端子４２に接続するとともに、電流計１３０をＵ相出力端子５１と測定電圧印加装置１２０との間に直列的に接続する（電流計１３０の高電圧側端子１３０ａを測定電圧印加装置１２０の高電圧側端子１２０ａに接続し、低電圧側端子１３０ｂをＵ相出力端子５１に接続する）と、電流計１３０はＵ相出力端子５１の電流値（Ｕ相出力端子５１を流れる電流の電流値）を検出することとなる。
また、このときインバータ１の内部の回路における「回り込み電流」が抑制されていることから、電流計１３０が検出するＵ相出力端子５１を流れる電流の電流値は、実質的には下部トランジスタ１２のコレクタ端子（Ｃ）−エミッタ端子（Ｅ）間を流れる電流、すなわち下部トランジスタ１２のリーク電流Ｉｌｅａｋと同じである。
また、このときインバータ１の内部の回路における「回り込み電流」が抑制されていることから、電流計１３０が検出するＵ相出力端子５１を流れる電流の電流値は、実質的には下部トランジスタ１２のコレクタ端子（Ｃ）−エミッタ端子（Ｅ）間を流れる電流、すなわち下部トランジスタ１２のリーク電流Ｉｌｅａｋと同じである。
同様に、測定電圧印加装置１２０の高電圧側端子１２０ａをＶ相出力端子５２に接続し、低電圧側端子１２０ｂを第二入力端子４２に接続するとともに、電流計１３０をＶ相出力端子５２と測定電圧印加装置１２０との間に直列的に接続する（電流計１３０の高電圧側端子１３０ａを測定電圧印加装置１２０の高電圧側端子１２０ａに接続し、低電圧側端子１３０ｂをＶ相出力端子５２に接続する）と、電流計１３０はＶ相出力端子５２の電流値（Ｖ相出力端子５２を流れる電流の電流値）を検出することとなる。
また、このときインバータ１の内部の回路における「回り込み電流」が抑制されていることから、電流計１３０が検出するＶ相出力端子５２を流れる電流の電流値は、実質的には下部トランジスタ２２のコレクタ端子（Ｃ）−エミッタ端子（Ｅ）間を流れる電流、すなわち下部トランジスタ２２のリーク電流Ｉｌｅａｋと同じである。
また、このときインバータ１の内部の回路における「回り込み電流」が抑制されていることから、電流計１３０が検出するＶ相出力端子５２を流れる電流の電流値は、実質的には下部トランジスタ２２のコレクタ端子（Ｃ）−エミッタ端子（Ｅ）間を流れる電流、すなわち下部トランジスタ２２のリーク電流Ｉｌｅａｋと同じである。
同様に、測定電圧印加装置１２０の高電圧側端子１２０ａをＷ相出力端子５３に接続し、低電圧側端子１２０ｂを第二入力端子４２に接続するとともに、電流計１３０をＷ相出力端子５３と測定電圧印加装置１２０との間に直列的に接続する（電流計１３０の高電圧側端子１３０ａを測定電圧印加装置１２０の高電圧側端子１２０ａに接続し、低電圧側端子１３０ｂをＷ相出力端子５３に接続する）と、電流計１３０はＷ相出力端子５３の電流値（Ｗ相出力端子５３を流れる電流の電流値）を検出することとなる。
また、このときインバータ１の内部の回路における「回り込み電流」が抑制されていることから、電流計１３０が検出するＷ相出力端子５３を流れる電流の電流値は、実質的には下部トランジスタ３２のコレクタ端子（Ｃ）−エミッタ端子（Ｅ）間を流れる電流、すなわち下部トランジスタ３２のリーク電流Ｉｌｅａｋと同じである。
また、このときインバータ１の内部の回路における「回り込み電流」が抑制されていることから、電流計１３０が検出するＷ相出力端子５３を流れる電流の電流値は、実質的には下部トランジスタ３２のコレクタ端子（Ｃ）−エミッタ端子（Ｅ）間を流れる電流、すなわち下部トランジスタ３２のリーク電流Ｉｌｅａｋと同じである。
このように、測定電圧印加装置１２０の高電圧側端子１２０ａをＵ相出力端子５１、Ｖ相出力端子５２、Ｗ相出力端子５３の三つの出力端子のいずれかに接続し、低電圧側端子１２０ｂを第二入力端子４２に接続するとともに、電流計１３０を当該出力端子と測定電圧印加装置１２０との間に設ける（電流計１３０の高電圧側端子１３０ａを測定電圧印加装置１２０の高電圧側端子１２０ａに接続し、低電圧側端子１３０ｂを当該出力端子に接続する）ときには、電流計１３０は本発明に係る下部リーク電流検出部としての機能を果たす。
本実施例の電流計１３０は上部リーク電流検出部としての機能と下部リーク電流検出部としての機能とを兼ねる（一体とする）構成としたが、本発明はこれに限定されず、上部リーク電流検出部および下部リーク電流検出部をそれぞれ別体とする構成としても良い。
ゲートオフ信号入力装置１４０は本発明に係るオフ信号入力部の実施の一形態であり、インバータ１の第一アーム１０・第二アーム２０・第三アーム３０に備えられる全ての半導体素子のスイッチング端子、すなわち上部トランジスタ１１のゲート端子、下部トランジスタ１２のゲート端子、上部トランジスタ２１のゲート端子、下部トランジスタ２２のゲート端子、上部トランジスタ３１のゲート端子、および下部トランジスタ３２のゲート端子にオフ信号を入力するものである。ゲートオフ信号入力装置１４０はゲート入力端子６１・６２・６３・６４・６５・６６にそれぞれ接続され、ゲート入力端子６１・６２・６３・６４・６５・６６のそれぞれにオフ信号を入力することが可能である。
ここで、「オン信号」は、半導体素子の有するスイッチング端子に入力される信号のうち、半導体素子の高圧側端子と低圧側端子との間を導通状態とするための信号である。
また、「オフ信号」は、半導体素子の有するスイッチング端子に入力される信号のうち、半導体素子の高圧側端子と低圧側端子との間を遮断状態（絶縁状態）とするための信号である。
ここで、「オン信号」は、半導体素子の有するスイッチング端子に入力される信号のうち、半導体素子の高圧側端子と低圧側端子との間を導通状態とするための信号である。
また、「オフ信号」は、半導体素子の有するスイッチング端子に入力される信号のうち、半導体素子の高圧側端子と低圧側端子との間を遮断状態（絶縁状態）とするための信号である。
ゲートオフ信号入力装置１４０はゲート入力端子６１・６２・６３・６４・６５・６６のそれぞれにオフ信号を入力することにより、上部トランジスタ１１、下部トランジスタ１２、上部トランジスタ２１、下部トランジスタ２２、上部トランジスタ３１、および下部トランジスタ３２の全てについてコレクタ端子（Ｃ）−エミッタ端子（Ｅ）間を遮断した状態とする。
ゲートオフ信号入力装置１４０は専用品でも良いが、市販の直流電源装置等で達成することも可能である。
ゲートオフ信号入力装置１４０は専用品でも良いが、市販の直流電源装置等で達成することも可能である。
なお、本実施例のインバータ１に具備される上部トランジスタ１１、下部トランジスタ１２、上部トランジスタ２１、下部トランジスタ２２、上部トランジスタ３１、下部トランジスタ３２はいずれもＩＧＢＴであり、ＩＧＢＴは一般にゲート端子に所定の電圧を印加したときにコレクタ端子−エミッタ端子間が導通し、ゲート端子に電圧を印加しないときにはコレクタ端子−エミッタ端子間が遮断される構造であるため、上部トランジスタ１１、下部トランジスタ１２、上部トランジスタ２１、下部トランジスタ２２、上部トランジスタ３１、下部トランジスタ３２のそれぞれのゲート端子に積極的に電圧を印加しなくても（またはゲート入力端子６１・６２・６３・６４・６５・６６をそれぞれグラウンドに接続することにより）オフ信号を入力していることとなる。
従って、本実施例のインバータ１を検査対象とする場合には、ゲートオフ信号入力装置１４０を省略することが可能である。
従って、本実施例のインバータ１を検査対象とする場合には、ゲートオフ信号入力装置１４０を省略することが可能である。
しかし、検査対象たる半導体装置に具備される複数の半導体素子がＰＮＰ型のバイポーラトランジスタ、ＰチャネルＦＥＴ、またはＰチャネルＭＯＳＦＥＴである場合には、リーク電流の発生を精度良く検出する観点から、これらの半導体素子のスイッチング端子に所定の電圧（＞０）を印加する（オフ信号を入力する）ことにより、半導体素子の高圧側端子と低圧側端子との間を遮断する必要がある。
また、検査対象たる半導体装置に具備される複数の半導体素子がＧＴＯサイリスタである場合には、リーク電流の発生を精度良く検出する観点から、これらの半導体素子のスイッチング端子に逆起電圧を印加する（オフ信号を入力する）ことにより、半導体素子の高圧側端子と低圧側端子との間を遮断する必要がある。
また、検査対象たる半導体装置に具備される複数の半導体素子がＧＴＯサイリスタである場合には、リーク電流の発生を精度良く検出する観点から、これらの半導体素子のスイッチング端子に逆起電圧を印加する（オフ信号を入力する）ことにより、半導体素子の高圧側端子と低圧側端子との間を遮断する必要がある。
リーク判定装置１５０は主として制御部１５１、入力部１５２、表示部１５３を具備する。
制御部１５１は、種々のプログラム等（例えば、後述するリーク判定プログラム等）を格納し、これらのプログラム等を展開し、これらのプログラム等に従って所定の演算を行い、演算結果等を記憶することができる。
制御部１５１は、実体的には、ＣＰＵ、ＲＯＭ、ＲＡＭ、ＨＤＤ等がバスで接続される構成であっても良く、あるいはワンチップのＬＳＩ等からなる構成であっても良い。
本実施例の制御部１５１は専用品であるが、市販のパーソナルコンピュータやワークステーション等に上記プログラム等を格納したもので達成することも可能である。
制御部１５１は、実体的には、ＣＰＵ、ＲＯＭ、ＲＡＭ、ＨＤＤ等がバスで接続される構成であっても良く、あるいはワンチップのＬＳＩ等からなる構成であっても良い。
本実施例の制御部１５１は専用品であるが、市販のパーソナルコンピュータやワークステーション等に上記プログラム等を格納したもので達成することも可能である。
制御部１５１は電流計１３０に接続され、電流計１３０により検出される電流値に係る情報を受信（取得）することが可能である。
なお、本実施例における制御部１５１は電流計１３０に接続される構成であるが、本発明はこれに限定されず、判定部を上部リーク電流検出部バイアス電圧印加部、上部測定電圧印加部、下部測定電圧印加部、オフ信号入力部に接続するとともに所定の制御プログラムを格納し、当該制御プログラムに従ってこれらの動作を制御する（バイアス電圧の印加およびその停止、測定電圧の印加およびその停止、オフ信号の入力およびその停止を指示する）構成としても良い。
なお、本実施例における制御部１５１は電流計１３０に接続される構成であるが、本発明はこれに限定されず、判定部を上部リーク電流検出部バイアス電圧印加部、上部測定電圧印加部、下部測定電圧印加部、オフ信号入力部に接続するとともに所定の制御プログラムを格納し、当該制御プログラムに従ってこれらの動作を制御する（バイアス電圧の印加およびその停止、測定電圧の印加およびその停止、オフ信号の入力およびその停止を指示する）構成としても良い。
制御部１５１は、機能的には記憶部１５１ａ、リーク判定部１５１ｂ等を具備する。
記憶部１５１ａは検査装置１００による検査結果、およびリーク判定部１５１ｂによるリーク電流の発生の有無の判定に用いられる「所定の閾値」に係る情報等を記憶するものである。
記憶部１５１ａは、実体的にはＨＤＤ（ハードディスクドライブ）やＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭ等の記憶媒体からなる。
記憶部１５１ａは、実体的にはＨＤＤ（ハードディスクドライブ）やＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭ等の記憶媒体からなる。
リーク判定部１５１ｂは本発明に係るリーク判定部の実施の一形態であり、電流計１３０により検出された電流値および記憶部１５１ａに記憶された「所定の閾値」に基づいて、当該電流値に対応する半導体素子（上部トランジスタ１１、下部トランジスタ１２、上部トランジスタ２１、下部トランジスタ２２、上部トランジスタ３１、下部トランジスタ３２のいずれか）についてのリーク電流の発生の有無を判定するものである。
実体的には、制御部１５１が、制御部１５１に格納されたリーク判定プログラムに従って所定の演算等を行うことにより、リーク判定部１５１ｂとしての機能を果たす。
実体的には、制御部１５１が、制御部１５１に格納されたリーク判定プログラムに従って所定の演算等を行うことにより、リーク判定部１５１ｂとしての機能を果たす。
図１に示す如く、測定電圧印加装置１２０の高電圧側端子１２０ａを第一入力端子４１に接続し、低電圧側端子１２０ｂをＵ相出力端子５１に接続するとともに、電流計１３０をＵ相出力端子５１と測定電圧印加装置１２０との間に直列的に接続したときには、測定電圧印加装置１２０は上部測定電圧印加部として機能し、電流計１３０は上部トランジスタ１１についての上部リーク電流検出部として機能する。従って、このときリーク判定部１５１ｂは上部トランジスタ１１についてのリーク判定部として機能する。
リーク判定部１５１ｂは電流計１３０により検出された電流値が記憶部１５１ａに記憶された「所定の閾値」よりも大きい場合には、当該電流値に対応する上部トランジスタ１１にリーク電流が発生していると判定する。
リーク判定部１５１ｂによる上部トランジスタ１１についてのリーク電流の発生の有無の判定結果は記憶部１５１ａに記憶される。
リーク判定部１５１ｂは電流計１３０により検出された電流値が記憶部１５１ａに記憶された「所定の閾値」よりも大きい場合には、当該電流値に対応する上部トランジスタ１１にリーク電流が発生していると判定する。
リーク判定部１５１ｂによる上部トランジスタ１１についてのリーク電流の発生の有無の判定結果は記憶部１５１ａに記憶される。
同様に、測定電圧印加装置１２０の高電圧側端子１２０ａを第一入力端子４１に接続し、低電圧側端子１２０ｂをＶ相出力端子５２に接続するとともに、電流計１３０をＶ相出力端子５２と測定電圧印加装置１２０との間に直列的に接続したときには、測定電圧印加装置１２０は上部測定電圧印加部として機能し、電流計１３０は上部トランジスタ２１についての上部リーク電流検出部として機能する。従って、このときリーク判定部１５１ｂは上部トランジスタ２１についてのリーク判定部として機能する。
リーク判定部１５１ｂは電流計１３０により検出された電流値が記憶部１５１ａに記憶された「所定の閾値」よりも大きい場合には、当該電流値に対応する上部トランジスタ２１にリーク電流が発生していると判定する。
リーク判定部１５１ｂによる上部トランジスタ２１についてのリーク電流の発生の有無の判定結果は記憶部１５１ａに記憶される。
リーク判定部１５１ｂは電流計１３０により検出された電流値が記憶部１５１ａに記憶された「所定の閾値」よりも大きい場合には、当該電流値に対応する上部トランジスタ２１にリーク電流が発生していると判定する。
リーク判定部１５１ｂによる上部トランジスタ２１についてのリーク電流の発生の有無の判定結果は記憶部１５１ａに記憶される。
同様に、測定電圧印加装置１２０の高電圧側端子１２０ａを第一入力端子４１に接続し、低電圧側端子１２０ｂをＷ相出力端子５３に接続するとともに、電流計１３０をＷ相出力端子５３と測定電圧印加装置１２０との間に直列的に接続したときには、測定電圧印加装置１２０は上部測定電圧印加部として機能し、電流計１３０は上部トランジスタ３１についての上部リーク電流検出部として機能する。従って、このときリーク判定部１５１ｂは上部トランジスタ３１についてのリーク判定部として機能する。
リーク判定部１５１ｂは電流計１３０により検出された電流値が記憶部１５１ａに記憶された「所定の閾値」よりも大きい場合には、当該電流値に対応する上部トランジスタ３１にリーク電流が発生していると判定する。
リーク判定部１５１ｂによる上部トランジスタ３１についてのリーク電流の発生の有無の判定結果は記憶部１５１ａに記憶される。
リーク判定部１５１ｂは電流計１３０により検出された電流値が記憶部１５１ａに記憶された「所定の閾値」よりも大きい場合には、当該電流値に対応する上部トランジスタ３１にリーク電流が発生していると判定する。
リーク判定部１５１ｂによる上部トランジスタ３１についてのリーク電流の発生の有無の判定結果は記憶部１５１ａに記憶される。
図２に示す如く、測定電圧印加装置１２０の高電圧側端子１２０ａをＵ相出力端子５１に接続し、低電圧側端子１２０ｂを第二入力端子４２に接続するとともに、電流計１３０をＵ相出力端子５１と測定電圧印加装置１２０との間に直列的に接続したときには、測定電圧印加装置１２０は下部測定電圧印加部として機能し、電流計１３０は下部トランジスタ１２についての下部リーク電流検出部として機能する。従って、このときリーク判定部１５１ｂは下部トランジスタ１２についてのリーク判定部として機能する。
リーク判定部１５１ｂは電流計１３０により検出された電流値が記憶部１５１ａに記憶された「所定の閾値」よりも大きい場合には、当該電流値に対応する下部トランジスタ１２にリーク電流が発生していると判定する。
リーク判定部１５１ｂによる下部トランジスタ１２についてのリーク電流の発生の有無の判定結果は記憶部１５１ａに記憶される。
リーク判定部１５１ｂは電流計１３０により検出された電流値が記憶部１５１ａに記憶された「所定の閾値」よりも大きい場合には、当該電流値に対応する下部トランジスタ１２にリーク電流が発生していると判定する。
リーク判定部１５１ｂによる下部トランジスタ１２についてのリーク電流の発生の有無の判定結果は記憶部１５１ａに記憶される。
同様に、測定電圧印加装置１２０の高電圧側端子１２０ａをＶ相出力端子５２に接続し、低電圧側端子１２０ｂを第二入力端子４２に接続するとともに、電流計１３０をＶ相出力端子５２と測定電圧印加装置１２０との間に直列的に接続したときには、測定電圧印加装置１２０は下部測定電圧印加部として機能し、電流計１３０は下部トランジスタ２２についての下部リーク電流検出部として機能する。従って、このときリーク判定部１５１ｂは下部トランジスタ２２についてのリーク判定部として機能する。
リーク判定部１５１ｂは電流計１３０により検出された電流値が記憶部１５１ａに記憶された「所定の閾値」よりも大きい場合には、当該電流値に対応する下部トランジスタ２２にリーク電流が発生していると判定する。
リーク判定部１５１ｂによる下部トランジスタ２２についてのリーク電流の発生の有無の判定結果は記憶部１５１ａに記憶される。
リーク判定部１５１ｂは電流計１３０により検出された電流値が記憶部１５１ａに記憶された「所定の閾値」よりも大きい場合には、当該電流値に対応する下部トランジスタ２２にリーク電流が発生していると判定する。
リーク判定部１５１ｂによる下部トランジスタ２２についてのリーク電流の発生の有無の判定結果は記憶部１５１ａに記憶される。
同様に、測定電圧印加装置１２０の高電圧側端子１２０ａをＷ相出力端子５３に接続し、低電圧側端子１２０ｂを第二入力端子４２に接続するとともに、電流計１３０をＷ相出力端子５３と測定電圧印加装置１２０との間に直列的に接続したときには、測定電圧印加装置１２０は下部測定電圧印加部として機能し、電流計１３０は下部トランジスタ３２についての下部リーク電流検出部として機能する。従って、このときリーク判定部１５１ｂは下部トランジスタ３２についてのリーク判定部として機能する。
リーク判定部１５１ｂは電流計１３０により検出された電流値が記憶部１５１ａに記憶された「所定の閾値」よりも大きい場合には、当該電流値に対応する下部トランジスタ３２にリーク電流が発生していると判定する。
リーク判定部１５１ｂによる下部トランジスタ３２についてのリーク電流の発生の有無の判定結果は記憶部１５１ａに記憶される。
リーク判定部１５１ｂは電流計１３０により検出された電流値が記憶部１５１ａに記憶された「所定の閾値」よりも大きい場合には、当該電流値に対応する下部トランジスタ３２にリーク電流が発生していると判定する。
リーク判定部１５１ｂによる下部トランジスタ３２についてのリーク電流の発生の有無の判定結果は記憶部１５１ａに記憶される。
なお、記憶部１５１ａに記憶される「所定の閾値」は、理論計算により、または実験等により設定される値である。
また、本実施例では閾値の値が一つであるが、本発明に係る閾値はこれに限定されず、本発明に係る検査対象たる半導体装置に設けられた半導体素子毎に異なる閾値を設定しても良い。
また、本実施例では閾値の値が一つであるが、本発明に係る閾値はこれに限定されず、本発明に係る検査対象たる半導体装置に設けられた半導体素子毎に異なる閾値を設定しても良い。
入力部１５２は制御部１５１に接続され、制御部１５１に種々の情報・指示等を入力するものである。
入力部１５２により制御部１５１に入力される情報・指示は、例えば検査の日時や検査対象たるインバータ１のロット番号、測定電圧印加装置１２０の高電圧側端子１２０ａおよび低電圧側端子１２０ｂがそれぞれインバータ１の外部端子（第一入力端子４１、第二入力端子４２、Ｕ相出力端子５１、Ｖ相出力端子５２、Ｗ相出力端子５３）のいずれに接続されているかを示す情報、等が挙げられる。
本実施例の入力部１５２は専用品であるが、市販のキーボード、マウス、ポインティングデバイス、ボタン、スイッチ等を用いても同様の効果を達成することが可能である。
入力部１５２により制御部１５１に入力される情報・指示は、例えば検査の日時や検査対象たるインバータ１のロット番号、測定電圧印加装置１２０の高電圧側端子１２０ａおよび低電圧側端子１２０ｂがそれぞれインバータ１の外部端子（第一入力端子４１、第二入力端子４２、Ｕ相出力端子５１、Ｖ相出力端子５２、Ｗ相出力端子５３）のいずれに接続されているかを示す情報、等が挙げられる。
本実施例の入力部１５２は専用品であるが、市販のキーボード、マウス、ポインティングデバイス、ボタン、スイッチ等を用いても同様の効果を達成することが可能である。
表示部１５３は入力部１５２から制御部１５１への入力内容、あるいは検査装置１００による検査結果（例えば、インバータ１が具備する個々の半導体素子についてのリーク電流の有無の判定結果、これらの判定結果に基づくインバータ１が良品であるか否かの検査結果等）を表示するものである。
本実施例の表示部１５３は専用品であるが、市販のモニターや液晶ディスプレイ等を用いても同様の効果を達成することが可能である。
本実施例の表示部１５３は専用品であるが、市販のモニターや液晶ディスプレイ等を用いても同様の効果を達成することが可能である。
また、市販のタッチパネル等を用いて入力部１５２としての機能と表示部１５３としての機能を一体化したものを達成することが可能である。
なお、電流計１３０自身に電流値の表示機能を持たせる、または、電流計１３０を直接モニター等の表示手段に接続して当該表示手段に電流値を表示する構成とし、当該表示された電流値に基づいて作業者が各半導体素子のリーク電流の発生の有無を判定する場合には、リーク判定装置１５０を省略することも可能である。
以上の如く、検査装置１００は、
第一入力端子４１と第二入力端子４２との間に並列的に接続される第一アーム１０・第二アーム２０・第三アーム３０を具備し、第一アーム１０は上部トランジスタ１１および下部トランジスタ１２を備え、第二アーム２０は上部トランジスタ２１および下部トランジスタ２２を備え、第三アーム３０は上部トランジスタ３１および下部トランジスタ３２を備え、上部トランジスタ１１・下部トランジスタ１２・上部トランジスタ２１・下部トランジスタ２２・上部トランジスタ３１・下部トランジスタ３２はそれぞれコレクタ端子、エミッタ端子、およびこれらの端子間を導通するオン信号または遮断するオフ信号が入力されるゲート端子の三つの端子を有し、上部トランジスタ１１のコレクタ端子と第一入力端子４１とを接続し、上部トランジスタ１１のエミッタ端子と下部トランジスタ１２のコレクタ端子とを接続し、下部トランジスタ１２のエミッタ端子と第二入力端子４２とを接続し、上部トランジスタ１１のエミッタ端子と下部トランジスタ１２のコレクタ端子との接続点１５をＵ相出力端子５１とし、上部トランジスタ２１のコレクタ端子と第一入力端子４１とを接続し、上部トランジスタ２１のエミッタ端子と下部トランジスタ２２のコレクタ端子とを接続し、下部トランジスタ２２のエミッタ端子と第二入力端子４２とを接続し、上部トランジスタ２１のエミッタ端子と下部トランジスタ２２のコレクタ端子との接続点２５をＶ相出力端子５２とし、上部トランジスタ３１のコレクタ端子と第一入力端子４１とを接続し、上部トランジスタ３１のエミッタ端子と下部トランジスタ３２のコレクタ端子とを接続し、下部トランジスタ３２のエミッタ端子と第二入力端子４２とを接続し、上部トランジスタ３１のエミッタ端子と下部トランジスタ３２のコレクタ端子との接続点３５をＷ相出力端子５３とするインバータ１のリーク電流検査装置であって、
第一入力端子４１と第二入力端子４２との間に第一入力端子４１の電位が第二入力端子４２の電位よりも高くなるように所定のバイアス電圧Ｖ０を印加するバイアス電圧印加装置１１０と、
第一アーム１０・第二アーム２０・第三アーム３０のいずれか一つに対応する出力端子（Ｕ相出力端子５１・Ｖ相出力端子５２・Ｗ相出力端子５３のいずれか一つ）と第一入力端子４１との間に第一入力端子４１の電位が当該出力端子の電位よりも高くなるように所定の測定電圧Ｖ１を印加する上部測定電圧印加部としての機能、および第一アーム１０・第二アーム２０・第三アーム３０のいずれか一つに対応する出力端子（Ｕ相出力端子５１・Ｖ相出力端子５２・Ｗ相出力端子５３のいずれか一つ）と第二入力端子４２との間に当該出力端子の電位が第二入力端子４２の電位よりも高くなるように所定の測定電圧Ｖ１を印加する下部測定電圧印加部としての機能を兼ねる測定電圧印加装置１２０と、
測定電圧印加装置１２０により測定電圧が印加されている出力端子（Ｕ相出力端子５１・Ｖ相出力端子５２・Ｗ相出力端子５３のいずれか一つ）の電流値を検出する上部リーク電流検出部としての機能および下部リーク電流検出部としての機能を兼ねる電流計１３０と、
を具備するものである。
このように構成することは、以下の利点を有する。
すなわち、検査装置１００は第一入力端子４１と第二入力端子４２との間に所定のバイアス電圧Ｖ０を印加することにより、所定の測定電圧Ｖ１を印加したときのインバータ１の内部の回路における回り込み電流を抑制することが可能である。
従って、所定の測定電圧Ｖ１を印加したときにインバータ１の外部に設けられたＵ相出力端子５１・Ｖ相出力端子５２・Ｗ相出力端子５３のいずれか一つを流れる電流の電流値は、対応する上部半導体素子または下部半導体素子（上部トランジスタ１１・下部トランジスタ１２・上部トランジスタ２１・下部トランジスタ２２・上部トランジスタ３１・下部トランジスタ３２のいずれか一つ）のリーク電流値と略同じ値となる。
その結果、インバータ１に設けられた個々の半導体素子（上部トランジスタ１１・下部トランジスタ１２・上部トランジスタ２１・下部トランジスタ２２・上部トランジスタ３１・下部トランジスタ３２）の高圧側端子と低圧側端子の間に直接的に（他の半導体素子等を挟まずに）測定電圧を印加することが困難な場合、例えばインバータ１に設けられた複数の半導体素子が熱硬化性樹脂により被覆された場合であっても、当該個々の半導体素子についてそれぞれリーク電流の発生の有無を精度良く判定することが可能であるとともに、リーク電流の発生箇所（どの半導体素子においてリーク電流が発生しているか）の特定を行うことが可能である。
第一入力端子４１と第二入力端子４２との間に並列的に接続される第一アーム１０・第二アーム２０・第三アーム３０を具備し、第一アーム１０は上部トランジスタ１１および下部トランジスタ１２を備え、第二アーム２０は上部トランジスタ２１および下部トランジスタ２２を備え、第三アーム３０は上部トランジスタ３１および下部トランジスタ３２を備え、上部トランジスタ１１・下部トランジスタ１２・上部トランジスタ２１・下部トランジスタ２２・上部トランジスタ３１・下部トランジスタ３２はそれぞれコレクタ端子、エミッタ端子、およびこれらの端子間を導通するオン信号または遮断するオフ信号が入力されるゲート端子の三つの端子を有し、上部トランジスタ１１のコレクタ端子と第一入力端子４１とを接続し、上部トランジスタ１１のエミッタ端子と下部トランジスタ１２のコレクタ端子とを接続し、下部トランジスタ１２のエミッタ端子と第二入力端子４２とを接続し、上部トランジスタ１１のエミッタ端子と下部トランジスタ１２のコレクタ端子との接続点１５をＵ相出力端子５１とし、上部トランジスタ２１のコレクタ端子と第一入力端子４１とを接続し、上部トランジスタ２１のエミッタ端子と下部トランジスタ２２のコレクタ端子とを接続し、下部トランジスタ２２のエミッタ端子と第二入力端子４２とを接続し、上部トランジスタ２１のエミッタ端子と下部トランジスタ２２のコレクタ端子との接続点２５をＶ相出力端子５２とし、上部トランジスタ３１のコレクタ端子と第一入力端子４１とを接続し、上部トランジスタ３１のエミッタ端子と下部トランジスタ３２のコレクタ端子とを接続し、下部トランジスタ３２のエミッタ端子と第二入力端子４２とを接続し、上部トランジスタ３１のエミッタ端子と下部トランジスタ３２のコレクタ端子との接続点３５をＷ相出力端子５３とするインバータ１のリーク電流検査装置であって、
第一入力端子４１と第二入力端子４２との間に第一入力端子４１の電位が第二入力端子４２の電位よりも高くなるように所定のバイアス電圧Ｖ０を印加するバイアス電圧印加装置１１０と、
第一アーム１０・第二アーム２０・第三アーム３０のいずれか一つに対応する出力端子（Ｕ相出力端子５１・Ｖ相出力端子５２・Ｗ相出力端子５３のいずれか一つ）と第一入力端子４１との間に第一入力端子４１の電位が当該出力端子の電位よりも高くなるように所定の測定電圧Ｖ１を印加する上部測定電圧印加部としての機能、および第一アーム１０・第二アーム２０・第三アーム３０のいずれか一つに対応する出力端子（Ｕ相出力端子５１・Ｖ相出力端子５２・Ｗ相出力端子５３のいずれか一つ）と第二入力端子４２との間に当該出力端子の電位が第二入力端子４２の電位よりも高くなるように所定の測定電圧Ｖ１を印加する下部測定電圧印加部としての機能を兼ねる測定電圧印加装置１２０と、
測定電圧印加装置１２０により測定電圧が印加されている出力端子（Ｕ相出力端子５１・Ｖ相出力端子５２・Ｗ相出力端子５３のいずれか一つ）の電流値を検出する上部リーク電流検出部としての機能および下部リーク電流検出部としての機能を兼ねる電流計１３０と、
を具備するものである。
このように構成することは、以下の利点を有する。
すなわち、検査装置１００は第一入力端子４１と第二入力端子４２との間に所定のバイアス電圧Ｖ０を印加することにより、所定の測定電圧Ｖ１を印加したときのインバータ１の内部の回路における回り込み電流を抑制することが可能である。
従って、所定の測定電圧Ｖ１を印加したときにインバータ１の外部に設けられたＵ相出力端子５１・Ｖ相出力端子５２・Ｗ相出力端子５３のいずれか一つを流れる電流の電流値は、対応する上部半導体素子または下部半導体素子（上部トランジスタ１１・下部トランジスタ１２・上部トランジスタ２１・下部トランジスタ２２・上部トランジスタ３１・下部トランジスタ３２のいずれか一つ）のリーク電流値と略同じ値となる。
その結果、インバータ１に設けられた個々の半導体素子（上部トランジスタ１１・下部トランジスタ１２・上部トランジスタ２１・下部トランジスタ２２・上部トランジスタ３１・下部トランジスタ３２）の高圧側端子と低圧側端子の間に直接的に（他の半導体素子等を挟まずに）測定電圧を印加することが困難な場合、例えばインバータ１に設けられた複数の半導体素子が熱硬化性樹脂により被覆された場合であっても、当該個々の半導体素子についてそれぞれリーク電流の発生の有無を精度良く判定することが可能であるとともに、リーク電流の発生箇所（どの半導体素子においてリーク電流が発生しているか）の特定を行うことが可能である。
また、検査装置１００の所定のバイアス電圧Ｖ０は、所定の測定電圧Ｖ１よりも大きい（Ｖ１＞Ｖ０＞０）ものである。
このように構成することにより、所定の測定電圧Ｖ１を印加したときのインバータ１の内部の回路における回り込み電流を確実に抑制することが可能である。
なお、バイアス電圧印加装置１１０により印加される所定のバイアス電圧Ｖ０が最大値Ｖ０ｍａｘから最小値Ｖ０ｍｉｎまでのバラツキを有し、測定電圧印加装置１２０により印加される所定の測定電圧Ｖ１が最大値Ｖ１ｍａｘから最小値Ｖ１ｍｉｎまでのバラツキを有する場合には、バイアス電圧Ｖ０の最小値が測定電圧Ｖ１の最大値よりも大きくなるように所定のバイアス電圧Ｖ０および所定の測定電圧Ｖ１を設定する（Ｖ０ｍｉｎ＞Ｖ１ｍａｘ＞０）ことが望ましい。
このように構成することにより、所定の測定電圧Ｖ１を印加したときのインバータ１の内部の回路における回り込み電流を確実に抑制することが可能である。
なお、バイアス電圧印加装置１１０により印加される所定のバイアス電圧Ｖ０が最大値Ｖ０ｍａｘから最小値Ｖ０ｍｉｎまでのバラツキを有し、測定電圧印加装置１２０により印加される所定の測定電圧Ｖ１が最大値Ｖ１ｍａｘから最小値Ｖ１ｍｉｎまでのバラツキを有する場合には、バイアス電圧Ｖ０の最小値が測定電圧Ｖ１の最大値よりも大きくなるように所定のバイアス電圧Ｖ０および所定の測定電圧Ｖ１を設定する（Ｖ０ｍｉｎ＞Ｖ１ｍａｘ＞０）ことが望ましい。
また、検査装置１００は、
インバータ１の第一アーム１０・第二アーム２０・第三アーム３０にそれぞれ備えられる上部半導体素子および下部半導体素子（上部トランジスタ１１・下部トランジスタ１２・上部トランジスタ２１・下部トランジスタ２２・上部トランジスタ３１・下部トランジスタ３２）の全てのゲート端子にオフ信号を入力するゲートオフ信号入力装置１４０を具備するものである。
このように構成することにより、インバータ１に設けられる全ての半導体素子を（絶縁不良等の問題が特になければ）確実に高圧側端子と低圧側端子との間が遮断された状態とすることが可能であり、検査装置１００による検査（個々の半導体素子についてのリーク電流の発生の有無の判定およびリーク電流の発生箇所の特定）の精度および信頼性を向上することが可能である。
インバータ１の第一アーム１０・第二アーム２０・第三アーム３０にそれぞれ備えられる上部半導体素子および下部半導体素子（上部トランジスタ１１・下部トランジスタ１２・上部トランジスタ２１・下部トランジスタ２２・上部トランジスタ３１・下部トランジスタ３２）の全てのゲート端子にオフ信号を入力するゲートオフ信号入力装置１４０を具備するものである。
このように構成することにより、インバータ１に設けられる全ての半導体素子を（絶縁不良等の問題が特になければ）確実に高圧側端子と低圧側端子との間が遮断された状態とすることが可能であり、検査装置１００による検査（個々の半導体素子についてのリーク電流の発生の有無の判定およびリーク電流の発生箇所の特定）の精度および信頼性を向上することが可能である。
また、検査装置１００は、
測定電圧印加装置１２０により検出された電流値が所定の閾値よりも大きい場合には当該電流値に対応する半導体素子（上部トランジスタ１１・下部トランジスタ１２・上部トランジスタ２１・下部トランジスタ２２・上部トランジスタ３１・下部トランジスタ３２のいずれか）にリーク電流が発生していると判定するリーク判定部１５１ｂを具備するものである。
このように構成することにより、所定の判断基準（電流値が閾値よりも大きいか否か）に基づいて精度良く検査（個々の半導体素子についてのリーク電流の発生の有無の判定およびリーク電流の発生箇所の特定）を行うことが可能である。
測定電圧印加装置１２０により検出された電流値が所定の閾値よりも大きい場合には当該電流値に対応する半導体素子（上部トランジスタ１１・下部トランジスタ１２・上部トランジスタ２１・下部トランジスタ２２・上部トランジスタ３１・下部トランジスタ３２のいずれか）にリーク電流が発生していると判定するリーク判定部１５１ｂを具備するものである。
このように構成することにより、所定の判断基準（電流値が閾値よりも大きいか否か）に基づいて精度良く検査（個々の半導体素子についてのリーク電流の発生の有無の判定およびリーク電流の発生箇所の特定）を行うことが可能である。
以下では、図３を用いて本発明に係る半導体装置のリーク電流検査方法の実施の一形態について説明する。
本発明に係る半導体装置のリーク電流検査方法の実施の一形態は、検査装置１００を用いてインバータ１を検査する方法である。
本発明に係る半導体装置のリーク電流検査方法の実施の一形態は、検査装置１００を用いてインバータ１を検査する方法である。
図３に示す如く、本発明に係る半導体装置のリーク電流検査方法の実施の一形態は上部リーク電流検出工程Ｓ１１００、下部リーク電流検出工程Ｓ１２００、リーク判定工程Ｓ１３００を具備する。
上部リーク電流検出工程Ｓ１１００は、第一入力端子４１と第二入力端子４２との間に第一入力端子４１の電位が第二入力端子４２の電位よりも高くなるように所定のバイアス電圧Ｖ０を印加した状態で、第一アーム１０・第二アーム２０・第三アーム３０のいずれか一つに対応する出力端子（Ｕ相出力端子５１・Ｖ相出力端子５２・Ｗ相出力端子５３のいずれか一つ）と第一入力端子４１との間に第一入力端子４１の電位が当該出力端子の電位よりも高くなるように所定の測定電圧Ｖ１を印加し、当該出力端子の電流値を検出する工程である。
上部リーク電流検出工程Ｓ１１００は、Ｕ相上部リーク電流検出工程Ｓ１１１０、Ｖ相上部リーク電流検出工程Ｓ１１２０、Ｗ相上部リーク電流検出工程Ｓ１１３０を具備する。
Ｕ相上部リーク電流検出工程Ｓ１１１０は、第一入力端子４１と第二入力端子４２との間に第一入力端子４１の電位が第二入力端子４２の電位よりも高くなるように所定のバイアス電圧Ｖ０を印加した状態で、Ｕ相出力端子５１と第一入力端子４１との間に第一入力端子４１の電位がＵ相出力端子５１の電位よりも高くなるように所定の測定電圧Ｖ１を印加し、Ｕ相出力端子５１の電流値を検出する工程である。
Ｕ相上部リーク電流検出工程Ｓ１１１０において、まず、バイアス電圧印加装置１１０により第一入力端子４１と第二入力端子４２との間に所定のバイアス電圧Ｖ０が印加される。
次に、上記所定のバイアス電圧Ｖ０が印加された状態で、測定電圧印加装置１２０によりＵ相出力端子５１と第一入力端子４１との間に第一入力端子４１の電位がＵ相出力端子５１の電位よりも高くなるように所定の測定電圧Ｖ１が印加される。
続いて、上記所定のバイアス電圧Ｖ０および所定の測定電圧Ｖ１が印加された状態で、電流計１３０によりＵ相出力端子５１の電流値（実質的には上部トランジスタ１１のリーク電流値）が検出される。
Ｕ相上部リーク電流検出工程Ｓ１１１０が終了したら、Ｖ相上部リーク電流検出工程Ｓ１１２０に移行する。
Ｕ相上部リーク電流検出工程Ｓ１１１０において、まず、バイアス電圧印加装置１１０により第一入力端子４１と第二入力端子４２との間に所定のバイアス電圧Ｖ０が印加される。
次に、上記所定のバイアス電圧Ｖ０が印加された状態で、測定電圧印加装置１２０によりＵ相出力端子５１と第一入力端子４１との間に第一入力端子４１の電位がＵ相出力端子５１の電位よりも高くなるように所定の測定電圧Ｖ１が印加される。
続いて、上記所定のバイアス電圧Ｖ０および所定の測定電圧Ｖ１が印加された状態で、電流計１３０によりＵ相出力端子５１の電流値（実質的には上部トランジスタ１１のリーク電流値）が検出される。
Ｕ相上部リーク電流検出工程Ｓ１１１０が終了したら、Ｖ相上部リーク電流検出工程Ｓ１１２０に移行する。
Ｖ相上部リーク電流検出工程Ｓ１１２０は、第一入力端子４１と第二入力端子４２との間に第一入力端子４１の電位が第二入力端子４２の電位よりも高くなるように所定のバイアス電圧Ｖ０を印加した状態で、Ｖ相出力端子５２と第一入力端子４１との間に第一入力端子４１の電位がＶ相出力端子５２の電位よりも高くなるように所定の測定電圧Ｖ１を印加し、Ｖ相出力端子５２の電流値を検出する工程である。
Ｖ相上部リーク電流検出工程Ｓ１１２０において、まず、バイアス電圧印加装置１１０により第一入力端子４１と第二入力端子４２との間に所定のバイアス電圧Ｖ０が印加される。
次に、上記所定のバイアス電圧Ｖ０が印加された状態で、測定電圧印加装置１２０によりＶ相出力端子５２と第一入力端子４１との間に第一入力端子４１の電位がＶ相出力端子５２の電位よりも高くなるように所定の測定電圧Ｖ１が印加される。
続いて、上記所定のバイアス電圧Ｖ０および所定の測定電圧Ｖ１が印加された状態で、電流計１３０によりＶ相出力端子５２の電流値（実質的には上部トランジスタ２１のリーク電流値）が検出される。
Ｖ相上部リーク電流検出工程Ｓ１１２０が終了したら、Ｗ相上部リーク電流検出工程Ｓ１１３０に移行する。
Ｖ相上部リーク電流検出工程Ｓ１１２０において、まず、バイアス電圧印加装置１１０により第一入力端子４１と第二入力端子４２との間に所定のバイアス電圧Ｖ０が印加される。
次に、上記所定のバイアス電圧Ｖ０が印加された状態で、測定電圧印加装置１２０によりＶ相出力端子５２と第一入力端子４１との間に第一入力端子４１の電位がＶ相出力端子５２の電位よりも高くなるように所定の測定電圧Ｖ１が印加される。
続いて、上記所定のバイアス電圧Ｖ０および所定の測定電圧Ｖ１が印加された状態で、電流計１３０によりＶ相出力端子５２の電流値（実質的には上部トランジスタ２１のリーク電流値）が検出される。
Ｖ相上部リーク電流検出工程Ｓ１１２０が終了したら、Ｗ相上部リーク電流検出工程Ｓ１１３０に移行する。
Ｗ相上部リーク電流検出工程Ｓ１１３０は、第一入力端子４１と第二入力端子４２との間に第一入力端子４１の電位が第二入力端子４２の電位よりも高くなるように所定のバイアス電圧Ｖ０を印加した状態で、Ｗ相出力端子５３と第一入力端子４１との間に第一入力端子４１の電位がＷ相出力端子５３の電位よりも高くなるように所定の測定電圧Ｖ１を印加し、Ｗ相出力端子５３の電流値を検出する工程である。
Ｗ相上部リーク電流検出工程Ｓ１１３０において、まず、バイアス電圧印加装置１１０により第一入力端子４１と第二入力端子４２との間に所定のバイアス電圧Ｖ０が印加される。
次に、上記所定のバイアス電圧Ｖ０が印加された状態で、測定電圧印加装置１２０によりＷ相出力端子５３と第一入力端子４１との間に第一入力端子４１の電位がＷ相出力端子５３の電位よりも高くなるように所定の測定電圧Ｖ１が印加される。
続いて、上記所定のバイアス電圧Ｖ０および所定の測定電圧Ｖ１が印加された状態で、電流計１３０によりＷ相出力端子５３の電流値（実質的には上部トランジスタ３１のリーク電流値）が検出される。
Ｗ相上部リーク電流検出工程Ｓ１１３０が終了したら、上部リーク電流検出工程Ｓ１１００が終了し、下部リーク電流検出工程Ｓ１２００に移行する。
Ｗ相上部リーク電流検出工程Ｓ１１３０において、まず、バイアス電圧印加装置１１０により第一入力端子４１と第二入力端子４２との間に所定のバイアス電圧Ｖ０が印加される。
次に、上記所定のバイアス電圧Ｖ０が印加された状態で、測定電圧印加装置１２０によりＷ相出力端子５３と第一入力端子４１との間に第一入力端子４１の電位がＷ相出力端子５３の電位よりも高くなるように所定の測定電圧Ｖ１が印加される。
続いて、上記所定のバイアス電圧Ｖ０および所定の測定電圧Ｖ１が印加された状態で、電流計１３０によりＷ相出力端子５３の電流値（実質的には上部トランジスタ３１のリーク電流値）が検出される。
Ｗ相上部リーク電流検出工程Ｓ１１３０が終了したら、上部リーク電流検出工程Ｓ１１００が終了し、下部リーク電流検出工程Ｓ１２００に移行する。
下部リーク電流検出工程Ｓ１２００は、第一入力端子４１と第二入力端子４２との間に第一入力端子４１の電位が第二入力端子４２の電位よりも高くなるように所定のバイアス電圧Ｖ０を印加した状態で、第一アーム１０・第二アーム２０・第三アーム３０のいずれか一つに対応する出力端子（Ｕ相出力端子５１・Ｖ相出力端子５２・Ｗ相出力端子５３のいずれか一つ）と第二入力端子４２との間に当該出力端子の電位が第二入力端子４２の電位よりも高くなるように所定の測定電圧Ｖ１を印加し、当該出力端子の電流値を検出する工程である。
下部リーク電流検出工程Ｓ１２００は、Ｕ相下部リーク電流検出工程Ｓ１２１０、Ｖ相下部リーク電流検出工程Ｓ１２２０、Ｗ相下部リーク電流検出工程Ｓ１２３０を具備する。
Ｕ相下部リーク電流検出工程Ｓ１２１０は、第一入力端子４１と第二入力端子４２との間に第一入力端子４１の電位が第二入力端子４２の電位よりも高くなるように所定のバイアス電圧Ｖ０を印加した状態で、Ｕ相出力端子５１と第二入力端子４２との間にＵ相出力端子５１の電位が第二入力端子４２の電位よりも高くなるように所定の測定電圧Ｖ１を印加し、Ｕ相出力端子５１の電流値を検出する工程である。
Ｕ相下部リーク電流検出工程Ｓ１２１０において、まず、バイアス電圧印加装置１１０により第一入力端子４１と第二入力端子４２との間に所定のバイアス電圧Ｖ０が印加される。
次に、上記所定のバイアス電圧Ｖ０が印加された状態で、測定電圧印加装置１２０によりＵ相出力端子５１と第二入力端子４２との間にＵ相出力端子５１の電位が第二入力端子４２の電位よりも高くなるように所定の測定電圧Ｖ１が印加される。
続いて、上記所定のバイアス電圧Ｖ０および所定の測定電圧Ｖ１が印加された状態で、電流計１３０によりＵ相出力端子５１の電流値（実質的には下部トランジスタ１２のリーク電流値）が検出される。
Ｕ相下部リーク電流検出工程Ｓ１２１０が終了したら、Ｖ相下部リーク電流検出工程Ｓ１２２０に移行する。
Ｕ相下部リーク電流検出工程Ｓ１２１０において、まず、バイアス電圧印加装置１１０により第一入力端子４１と第二入力端子４２との間に所定のバイアス電圧Ｖ０が印加される。
次に、上記所定のバイアス電圧Ｖ０が印加された状態で、測定電圧印加装置１２０によりＵ相出力端子５１と第二入力端子４２との間にＵ相出力端子５１の電位が第二入力端子４２の電位よりも高くなるように所定の測定電圧Ｖ１が印加される。
続いて、上記所定のバイアス電圧Ｖ０および所定の測定電圧Ｖ１が印加された状態で、電流計１３０によりＵ相出力端子５１の電流値（実質的には下部トランジスタ１２のリーク電流値）が検出される。
Ｕ相下部リーク電流検出工程Ｓ１２１０が終了したら、Ｖ相下部リーク電流検出工程Ｓ１２２０に移行する。
Ｖ相下部リーク電流検出工程Ｓ１２２０は、第一入力端子４１と第二入力端子４２との間に第一入力端子４１の電位が第二入力端子４２の電位よりも高くなるように所定のバイアス電圧Ｖ０を印加した状態で、Ｖ相出力端子５２と第二入力端子４２との間にＶ相出力端子５２の電位が第二入力端子４２の電位よりも高くなるように所定の測定電圧Ｖ１を印加し、Ｖ相出力端子５２の電流値を検出する工程である。
Ｖ相下部リーク電流検出工程Ｓ１２２０において、まず、バイアス電圧印加装置１１０により第一入力端子４１と第二入力端子４２との間に所定のバイアス電圧Ｖ０が印加される。
次に、上記所定のバイアス電圧Ｖ０が印加された状態で、測定電圧印加装置１２０によりＶ相出力端子５２と第二入力端子４２との間にＶ相出力端子５２の電位が第二入力端子４２の電位よりも高くなるように所定の測定電圧Ｖ１が印加される。
続いて、上記所定のバイアス電圧Ｖ０および所定の測定電圧Ｖ１が印加された状態で、電流計１３０によりＶ相出力端子５２の電流値（実質的には下部トランジスタ２２のリーク電流値）が検出される。
Ｖ相下部リーク電流検出工程Ｓ１２２０が終了したら、Ｗ相下部リーク電流検出工程Ｓ１２３０に移行する。
Ｖ相下部リーク電流検出工程Ｓ１２２０において、まず、バイアス電圧印加装置１１０により第一入力端子４１と第二入力端子４２との間に所定のバイアス電圧Ｖ０が印加される。
次に、上記所定のバイアス電圧Ｖ０が印加された状態で、測定電圧印加装置１２０によりＶ相出力端子５２と第二入力端子４２との間にＶ相出力端子５２の電位が第二入力端子４２の電位よりも高くなるように所定の測定電圧Ｖ１が印加される。
続いて、上記所定のバイアス電圧Ｖ０および所定の測定電圧Ｖ１が印加された状態で、電流計１３０によりＶ相出力端子５２の電流値（実質的には下部トランジスタ２２のリーク電流値）が検出される。
Ｖ相下部リーク電流検出工程Ｓ１２２０が終了したら、Ｗ相下部リーク電流検出工程Ｓ１２３０に移行する。
Ｗ相下部リーク電流検出工程Ｓ１２３０は、第一入力端子４１と第二入力端子４２との間に第一入力端子４１の電位が第二入力端子４２の電位よりも高くなるように所定のバイアス電圧Ｖ０を印加した状態で、Ｗ相出力端子５３と第二入力端子４２との間にＷ相出力端子５３の電位が第二入力端子４２の電位よりも高くなるように所定の測定電圧Ｖ１を印加し、Ｗ相出力端子５３の電流値を検出する工程である。
Ｗ相下部リーク電流検出工程Ｓ１２３０において、まず、バイアス電圧印加装置１１０により第一入力端子４１と第二入力端子４２との間に所定のバイアス電圧Ｖ０が印加される。
次に、上記所定のバイアス電圧Ｖ０が印加された状態で、測定電圧印加装置１２０によりＷ相出力端子５３と第二入力端子４２との間にＷ相出力端子５３の電位が第二入力端子４２の電位よりも高くなるように所定の測定電圧Ｖ１が印加される。
続いて、上記所定のバイアス電圧Ｖ０および所定の測定電圧Ｖ１が印加された状態で、電流計１３０によりＷ相出力端子５３の電流値（実質的には下部トランジスタ３２のリーク電流値）が検出される。
Ｗ相下部リーク電流検出工程Ｓ１２３０が終了したら、下部リーク電流検出工程Ｓ１２００が終了し、リーク判定工程Ｓ１３００に移行する。
Ｗ相下部リーク電流検出工程Ｓ１２３０において、まず、バイアス電圧印加装置１１０により第一入力端子４１と第二入力端子４２との間に所定のバイアス電圧Ｖ０が印加される。
次に、上記所定のバイアス電圧Ｖ０が印加された状態で、測定電圧印加装置１２０によりＷ相出力端子５３と第二入力端子４２との間にＷ相出力端子５３の電位が第二入力端子４２の電位よりも高くなるように所定の測定電圧Ｖ１が印加される。
続いて、上記所定のバイアス電圧Ｖ０および所定の測定電圧Ｖ１が印加された状態で、電流計１３０によりＷ相出力端子５３の電流値（実質的には下部トランジスタ３２のリーク電流値）が検出される。
Ｗ相下部リーク電流検出工程Ｓ１２３０が終了したら、下部リーク電流検出工程Ｓ１２００が終了し、リーク判定工程Ｓ１３００に移行する。
リーク判定工程Ｓ１３００は、Ｕ相上部リーク電流検出工程Ｓ１１１０において検出された電流値が所定の閾値よりも大きい場合には当該電流値に対応する上部トランジスタ１１にリーク電流が発生していると判定し、Ｖ相上部リーク電流検出工程Ｓ１１２０において検出された電流値が所定の閾値よりも大きい場合には当該電流値に対応する上部トランジスタ２１にリーク電流が発生していると判定し、Ｗ相上部リーク電流検出工程Ｓ１１３０において検出された電流値が所定の閾値よりも大きい場合には当該電流値に対応する上部トランジスタ３１にリーク電流が発生していると判定し、Ｕ相下部リーク電流検出工程Ｓ１２１０において検出された電流値が所定の閾値よりも大きい場合には当該電流値に対応する下部トランジスタ１２にリーク電流が発生していると判定し、Ｖ相下部リーク電流検出工程Ｓ１２２０において検出された電流値が所定の閾値よりも大きい場合には当該電流値に対応する下部トランジスタ２２にリーク電流が発生していると判定し、Ｗ相下部リーク電流検出工程Ｓ１２３０において検出された電流値が所定の閾値よりも大きい場合には当該電流値に対応する下部トランジスタ３２にリーク電流が発生していると判定する工程である。
リーク判定工程Ｓ１３００において、リーク判定部１５１ｂは電流計１３０により検出された電流値が記憶部１５１ａに記憶された「所定の閾値」よりも大きい場合には、当該電流値に対応する半導体素子（上部トランジスタ１１・下部トランジスタ１２・上部トランジスタ２１・下部トランジスタ２２・上部トランジスタ３１・下部トランジスタ３２のいずれか）にリーク電流が発生していると判定する。
リーク判定工程Ｓ１３００において、リーク判定部１５１ｂは電流計１３０により検出された電流値が記憶部１５１ａに記憶された「所定の閾値」よりも大きい場合には、当該電流値に対応する半導体素子（上部トランジスタ１１・下部トランジスタ１２・上部トランジスタ２１・下部トランジスタ２２・上部トランジスタ３１・下部トランジスタ３２のいずれか）にリーク電流が発生していると判定する。
以上の如く、本発明に係る半導体装置のリーク電流検査方法の実施の一形態は、
第一入力端子４１と第二入力端子４２との間に並列的に接続される第一アーム１０・第二アーム２０・第三アーム３０を具備し、第一アーム１０は上部トランジスタ１１および下部トランジスタ１２を備え、第二アーム２０は上部トランジスタ２１および下部トランジスタ２２を備え、第三アーム３０は上部トランジスタ３１および下部トランジスタ３２を備え、上部トランジスタ１１・下部トランジスタ１２・上部トランジスタ２１・下部トランジスタ２２・上部トランジスタ３１・下部トランジスタ３２はそれぞれコレクタ端子、エミッタ端子、およびこれらの端子間を導通するオン信号または遮断するオフ信号が入力されるゲート端子の三つの端子を有し、上部トランジスタ１１のコレクタ端子と第一入力端子４１とを接続し、上部トランジスタ１１のエミッタ端子と下部トランジスタ１２のコレクタ端子とを接続し、下部トランジスタ１２のエミッタ端子と第二入力端子４２とを接続し、上部トランジスタ１１のエミッタ端子と下部トランジスタ１２のコレクタ端子との接続点１５をＵ相出力端子５１とし、上部トランジスタ２１のコレクタ端子と第一入力端子４１とを接続し、上部トランジスタ２１のエミッタ端子と下部トランジスタ２２のコレクタ端子とを接続し、下部トランジスタ２２のエミッタ端子と第二入力端子４２とを接続し、上部トランジスタ２１のエミッタ端子と下部トランジスタ２２のコレクタ端子との接続点２５をＶ相出力端子５２とし、上部トランジスタ３１のコレクタ端子と第一入力端子４１とを接続し、上部トランジスタ３１のエミッタ端子と下部トランジスタ３２のコレクタ端子とを接続し、下部トランジスタ３２のエミッタ端子と第二入力端子４２とを接続し、上部トランジスタ３１のエミッタ端子と下部トランジスタ３２のコレクタ端子との接続点３５をＷ相出力端子５３とするインバータ１のリーク電流検査方法であって、
第一入力端子４１と第二入力端子４２との間に第一入力端子４１の電位が第二入力端子４２の電位よりも高くなるように所定のバイアス電圧Ｖ０を印加した状態で、第一アーム１０・第二アーム２０・第三アーム３０のいずれか一つに対応する出力端子（Ｕ相出力端子５１・Ｖ相出力端子５２・Ｗ相出力端子５３のいずれか一つ）と第一入力端子４１との間に第一入力端子４１の電位が当該出力端子の電位よりも高くなるように所定の測定電圧Ｖ１を印加し、当該出力端子の電流値を検出する上部リーク電流検出工程Ｓ１１００と、
第一入力端子４１と第二入力端子４２との間に第一入力端子４１の電位が第二入力端子４２の電位よりも高くなるように所定のバイアス電圧Ｖ０を印加した状態で、第一アーム１０・第二アーム２０・第三アーム３０のいずれか一つに対応する出力端子（Ｕ相出力端子５１・Ｖ相出力端子５２・Ｗ相出力端子５３のいずれか一つ）と第二入力端子４２との間に当該出力端子の電位が第二入力端子４２の電位よりも高くなるように所定の測定電圧Ｖ１を印加し、当該出力端子の電流値を検出する下部リーク電流検出工程Ｓ１２００と、
を具備するものである。
このように構成することは、以下の利点を有する。
すなわち、本発明に係る半導体装置のリーク電流検査方法の実施の一形態は、第一入力端子４１と第二入力端子４２との間に所定のバイアス電圧Ｖ０を印加することにより、所定の測定電圧Ｖ１を印加したときのインバータ１の内部の回路における回り込み電流を抑制することが可能である。
従って、所定の測定電圧Ｖ１を印加したときにインバータ１の外部に設けられたＵ相出力端子５１・Ｖ相出力端子５２・Ｗ相出力端子５３のいずれか一つを流れる電流の電流値は、対応する上部半導体素子または下部半導体素子（上部トランジスタ１１・下部トランジスタ１２・上部トランジスタ２１・下部トランジスタ２２・上部トランジスタ３１・下部トランジスタ３２のいずれか一つ）のリーク電流値と略同じ値となる。
その結果、インバータ１に設けられた個々の半導体素子（上部トランジスタ１１・下部トランジスタ１２・上部トランジスタ２１・下部トランジスタ２２・上部トランジスタ３１・下部トランジスタ３２）の高圧側端子と低圧側端子の間に直接的に（他の半導体素子等を挟まずに）測定電圧を印加することが困難な場合、例えばインバータ１に設けられた複数の半導体素子が熱硬化性樹脂により被覆された場合であっても、当該個々の半導体素子についてそれぞれリーク電流の発生の有無を精度良く判定することが可能であるとともに、リーク電流の発生箇所（どの半導体素子においてリーク電流が発生しているか）の特定を行うことが可能である。
第一入力端子４１と第二入力端子４２との間に並列的に接続される第一アーム１０・第二アーム２０・第三アーム３０を具備し、第一アーム１０は上部トランジスタ１１および下部トランジスタ１２を備え、第二アーム２０は上部トランジスタ２１および下部トランジスタ２２を備え、第三アーム３０は上部トランジスタ３１および下部トランジスタ３２を備え、上部トランジスタ１１・下部トランジスタ１２・上部トランジスタ２１・下部トランジスタ２２・上部トランジスタ３１・下部トランジスタ３２はそれぞれコレクタ端子、エミッタ端子、およびこれらの端子間を導通するオン信号または遮断するオフ信号が入力されるゲート端子の三つの端子を有し、上部トランジスタ１１のコレクタ端子と第一入力端子４１とを接続し、上部トランジスタ１１のエミッタ端子と下部トランジスタ１２のコレクタ端子とを接続し、下部トランジスタ１２のエミッタ端子と第二入力端子４２とを接続し、上部トランジスタ１１のエミッタ端子と下部トランジスタ１２のコレクタ端子との接続点１５をＵ相出力端子５１とし、上部トランジスタ２１のコレクタ端子と第一入力端子４１とを接続し、上部トランジスタ２１のエミッタ端子と下部トランジスタ２２のコレクタ端子とを接続し、下部トランジスタ２２のエミッタ端子と第二入力端子４２とを接続し、上部トランジスタ２１のエミッタ端子と下部トランジスタ２２のコレクタ端子との接続点２５をＶ相出力端子５２とし、上部トランジスタ３１のコレクタ端子と第一入力端子４１とを接続し、上部トランジスタ３１のエミッタ端子と下部トランジスタ３２のコレクタ端子とを接続し、下部トランジスタ３２のエミッタ端子と第二入力端子４２とを接続し、上部トランジスタ３１のエミッタ端子と下部トランジスタ３２のコレクタ端子との接続点３５をＷ相出力端子５３とするインバータ１のリーク電流検査方法であって、
第一入力端子４１と第二入力端子４２との間に第一入力端子４１の電位が第二入力端子４２の電位よりも高くなるように所定のバイアス電圧Ｖ０を印加した状態で、第一アーム１０・第二アーム２０・第三アーム３０のいずれか一つに対応する出力端子（Ｕ相出力端子５１・Ｖ相出力端子５２・Ｗ相出力端子５３のいずれか一つ）と第一入力端子４１との間に第一入力端子４１の電位が当該出力端子の電位よりも高くなるように所定の測定電圧Ｖ１を印加し、当該出力端子の電流値を検出する上部リーク電流検出工程Ｓ１１００と、
第一入力端子４１と第二入力端子４２との間に第一入力端子４１の電位が第二入力端子４２の電位よりも高くなるように所定のバイアス電圧Ｖ０を印加した状態で、第一アーム１０・第二アーム２０・第三アーム３０のいずれか一つに対応する出力端子（Ｕ相出力端子５１・Ｖ相出力端子５２・Ｗ相出力端子５３のいずれか一つ）と第二入力端子４２との間に当該出力端子の電位が第二入力端子４２の電位よりも高くなるように所定の測定電圧Ｖ１を印加し、当該出力端子の電流値を検出する下部リーク電流検出工程Ｓ１２００と、
を具備するものである。
このように構成することは、以下の利点を有する。
すなわち、本発明に係る半導体装置のリーク電流検査方法の実施の一形態は、第一入力端子４１と第二入力端子４２との間に所定のバイアス電圧Ｖ０を印加することにより、所定の測定電圧Ｖ１を印加したときのインバータ１の内部の回路における回り込み電流を抑制することが可能である。
従って、所定の測定電圧Ｖ１を印加したときにインバータ１の外部に設けられたＵ相出力端子５１・Ｖ相出力端子５２・Ｗ相出力端子５３のいずれか一つを流れる電流の電流値は、対応する上部半導体素子または下部半導体素子（上部トランジスタ１１・下部トランジスタ１２・上部トランジスタ２１・下部トランジスタ２２・上部トランジスタ３１・下部トランジスタ３２のいずれか一つ）のリーク電流値と略同じ値となる。
その結果、インバータ１に設けられた個々の半導体素子（上部トランジスタ１１・下部トランジスタ１２・上部トランジスタ２１・下部トランジスタ２２・上部トランジスタ３１・下部トランジスタ３２）の高圧側端子と低圧側端子の間に直接的に（他の半導体素子等を挟まずに）測定電圧を印加することが困難な場合、例えばインバータ１に設けられた複数の半導体素子が熱硬化性樹脂により被覆された場合であっても、当該個々の半導体素子についてそれぞれリーク電流の発生の有無を精度良く判定することが可能であるとともに、リーク電流の発生箇所（どの半導体素子においてリーク電流が発生しているか）の特定を行うことが可能である。
また本発明に係る半導体装置のリーク電流検査方法の実施の一形態における所定のバイアス電圧Ｖ０は、所定の測定電圧Ｖ１よりも大きい（Ｖ１＞Ｖ０＞０）ものである。
このように構成することにより、所定の測定電圧Ｖ１を印加したときのインバータ１の内部の回路における回り込み電流を確実に抑制することが可能である。
なお、所定のバイアス電圧Ｖ０が最大値Ｖ０ｍａｘから最小値Ｖ０ｍｉｎまでのバラツキを有し、所定の測定電圧Ｖ１が最大値Ｖ１ｍａｘから最小値Ｖ１ｍｉｎまでのバラツキを有する場合には、バイアス電圧Ｖ０の最小値が測定電圧Ｖ１の最大値よりも大きくなるように所定のバイアス電圧Ｖ０および所定の測定電圧Ｖ１を設定する（Ｖ０ｍｉｎ＞Ｖ１ｍａｘ＞０）ことが望ましい。
このように構成することにより、所定の測定電圧Ｖ１を印加したときのインバータ１の内部の回路における回り込み電流を確実に抑制することが可能である。
なお、所定のバイアス電圧Ｖ０が最大値Ｖ０ｍａｘから最小値Ｖ０ｍｉｎまでのバラツキを有し、所定の測定電圧Ｖ１が最大値Ｖ１ｍａｘから最小値Ｖ１ｍｉｎまでのバラツキを有する場合には、バイアス電圧Ｖ０の最小値が測定電圧Ｖ１の最大値よりも大きくなるように所定のバイアス電圧Ｖ０および所定の測定電圧Ｖ１を設定する（Ｖ０ｍｉｎ＞Ｖ１ｍａｘ＞０）ことが望ましい。
また本発明に係る半導体装置のリーク電流検査方法の実施の一形態は、
上部リーク電流検出工程Ｓ１１００および下部リーク電流検出工程Ｓ１２００において、インバータ１の第一アーム１０・第二アーム２０・第三アーム３０にそれぞれ備えられる上部半導体素子および下部半導体素子（上部トランジスタ１１・下部トランジスタ１２・上部トランジスタ２１・下部トランジスタ２２・上部トランジスタ３１・下部トランジスタ３２）の全てのゲート端子にオフ信号を入力するものである。
このように構成することにより、インバータ１に設けられる全ての半導体素子を（絶縁不良等の問題が特になければ）確実に高圧側端子と低圧側端子との間が遮断された状態とすることが可能であり、検査装置１００による検査（個々の半導体素子についてのリーク電流の発生の有無の判定およびリーク電流の発生箇所の特定）の精度および信頼性を向上することが可能である。
上部リーク電流検出工程Ｓ１１００および下部リーク電流検出工程Ｓ１２００において、インバータ１の第一アーム１０・第二アーム２０・第三アーム３０にそれぞれ備えられる上部半導体素子および下部半導体素子（上部トランジスタ１１・下部トランジスタ１２・上部トランジスタ２１・下部トランジスタ２２・上部トランジスタ３１・下部トランジスタ３２）の全てのゲート端子にオフ信号を入力するものである。
このように構成することにより、インバータ１に設けられる全ての半導体素子を（絶縁不良等の問題が特になければ）確実に高圧側端子と低圧側端子との間が遮断された状態とすることが可能であり、検査装置１００による検査（個々の半導体素子についてのリーク電流の発生の有無の判定およびリーク電流の発生箇所の特定）の精度および信頼性を向上することが可能である。
また、本発明に係る半導体装置のリーク電流検査方法の実施の一形態は、
上部リーク電流検出工程Ｓ１１００および下部リーク電流検出工程Ｓ１２００を、第一アーム１０・第二アーム２０・第三アーム３０の全てについて行う（すなわち、上部リーク電流検出工程Ｓ１１００がＵ相上部リーク電流検出工程Ｓ１１１０、Ｖ相上部リーク電流検出工程Ｓ１１２０およびＷ相上部リーク電流検出工程Ｓ１１３０を具備し、下部リーク電流検出工程Ｓ１２００がＵ相下部リーク電流検出工程Ｓ１２１０、Ｖ相下部リーク電流検出工程Ｓ１２２０およびＷ相下部リーク電流検出工程Ｓ１２３０を具備する）ものである。
このように構成することにより、インバータ１に設けられる全ての半導体素子についてそれぞれリーク電流の有無を判定することが可能である。
なお、本実施例ではＵ相上部リーク電流検出工程Ｓ１１１０→Ｖ相上部リーク電流検出工程Ｓ１１２０→Ｗ相上部リーク電流検出工程Ｓ１１３０→Ｕ相下部リーク電流検出工程Ｓ１２１０→Ｖ相下部リーク電流検出工程Ｓ１２２０→Ｗ相下部リーク電流検出工程Ｓ１２３０の順に行う構成としたが、これら六つの工程を行う順序を適宜入れ替えても同様の効果を奏する。
上部リーク電流検出工程Ｓ１１００および下部リーク電流検出工程Ｓ１２００を、第一アーム１０・第二アーム２０・第三アーム３０の全てについて行う（すなわち、上部リーク電流検出工程Ｓ１１００がＵ相上部リーク電流検出工程Ｓ１１１０、Ｖ相上部リーク電流検出工程Ｓ１１２０およびＷ相上部リーク電流検出工程Ｓ１１３０を具備し、下部リーク電流検出工程Ｓ１２００がＵ相下部リーク電流検出工程Ｓ１２１０、Ｖ相下部リーク電流検出工程Ｓ１２２０およびＷ相下部リーク電流検出工程Ｓ１２３０を具備する）ものである。
このように構成することにより、インバータ１に設けられる全ての半導体素子についてそれぞれリーク電流の有無を判定することが可能である。
なお、本実施例ではＵ相上部リーク電流検出工程Ｓ１１１０→Ｖ相上部リーク電流検出工程Ｓ１１２０→Ｗ相上部リーク電流検出工程Ｓ１１３０→Ｕ相下部リーク電流検出工程Ｓ１２１０→Ｖ相下部リーク電流検出工程Ｓ１２２０→Ｗ相下部リーク電流検出工程Ｓ１２３０の順に行う構成としたが、これら六つの工程を行う順序を適宜入れ替えても同様の効果を奏する。
また、本発明に係る半導体装置のリーク電流検査方法の実施の一形態は、
Ｕ相上部リーク電流検出工程Ｓ１１１０において検出された電流値が所定の閾値よりも大きい場合には当該電流値に対応する上部トランジスタ１１にリーク電流が発生していると判定し、Ｖ相上部リーク電流検出工程Ｓ１１２０において検出された電流値が所定の閾値よりも大きい場合には当該電流値に対応する上部トランジスタ２１にリーク電流が発生していると判定し、Ｗ相上部リーク電流検出工程Ｓ１１３０において検出された電流値が所定の閾値よりも大きい場合には当該電流値に対応する上部トランジスタ３１にリーク電流が発生していると判定し、Ｕ相下部リーク電流検出工程Ｓ１２１０において検出された電流値が所定の閾値よりも大きい場合には当該電流値に対応する下部トランジスタ１２にリーク電流が発生していると判定し、Ｖ相下部リーク電流検出工程Ｓ１２２０において検出された電流値が所定の閾値よりも大きい場合には当該電流値に対応する下部トランジスタ２２にリーク電流が発生していると判定し、Ｗ相下部リーク電流検出工程Ｓ１２３０において検出された電流値が所定の閾値よりも大きい場合には当該電流値に対応する下部トランジスタ３２にリーク電流が発生していると判定するリーク判定工程Ｓ１３００を具備するものである。
このように構成することにより、所定の判断基準（電流値が閾値よりも大きいか否か）に基づいて精度良く検査（個々の半導体素子についてのリーク電流の発生の有無の判定およびリーク電流の発生箇所の特定）を行うことが可能である。
Ｕ相上部リーク電流検出工程Ｓ１１１０において検出された電流値が所定の閾値よりも大きい場合には当該電流値に対応する上部トランジスタ１１にリーク電流が発生していると判定し、Ｖ相上部リーク電流検出工程Ｓ１１２０において検出された電流値が所定の閾値よりも大きい場合には当該電流値に対応する上部トランジスタ２１にリーク電流が発生していると判定し、Ｗ相上部リーク電流検出工程Ｓ１１３０において検出された電流値が所定の閾値よりも大きい場合には当該電流値に対応する上部トランジスタ３１にリーク電流が発生していると判定し、Ｕ相下部リーク電流検出工程Ｓ１２１０において検出された電流値が所定の閾値よりも大きい場合には当該電流値に対応する下部トランジスタ１２にリーク電流が発生していると判定し、Ｖ相下部リーク電流検出工程Ｓ１２２０において検出された電流値が所定の閾値よりも大きい場合には当該電流値に対応する下部トランジスタ２２にリーク電流が発生していると判定し、Ｗ相下部リーク電流検出工程Ｓ１２３０において検出された電流値が所定の閾値よりも大きい場合には当該電流値に対応する下部トランジスタ３２にリーク電流が発生していると判定するリーク判定工程Ｓ１３００を具備するものである。
このように構成することにより、所定の判断基準（電流値が閾値よりも大きいか否か）に基づいて精度良く検査（個々の半導体素子についてのリーク電流の発生の有無の判定およびリーク電流の発生箇所の特定）を行うことが可能である。
１ インバータ（半導体装置）
１０ 第一アーム
２０ 第二アーム
３０ 第三アーム
１１・２１・３１ 上部トランジスタ（上部半導体素子）
１２・２２・３２ 下部トランジスタ（下部半導体素子）
１５・２５・３５ 接続点
４１ 第一入力端子
４２ 第二入力端子
５１ Ｕ相出力端子
５２ Ｖ相出力端子
５３ Ｗ相出力端子
１００ 検査装置（半導体装置のリーク電流検査装置）
１１０ バイアス電圧印加装置（バイアス電圧印加部）
１２０ 測定電圧印加装置（上部測定電圧印加部・下部測定電圧印加部）
１３０ 電流計（上部リーク電流検出部・下部リーク電流検出部）
１０ 第一アーム
２０ 第二アーム
３０ 第三アーム
１１・２１・３１ 上部トランジスタ（上部半導体素子）
１２・２２・３２ 下部トランジスタ（下部半導体素子）
１５・２５・３５ 接続点
４１ 第一入力端子
４２ 第二入力端子
５１ Ｕ相出力端子
５２ Ｖ相出力端子
５３ Ｗ相出力端子
１００ 検査装置（半導体装置のリーク電流検査装置）
１１０ バイアス電圧印加装置（バイアス電圧印加部）
１２０ 測定電圧印加装置（上部測定電圧印加部・下部測定電圧印加部）
１３０ 電流計（上部リーク電流検出部・下部リーク電流検出部）
Claims (9)
- 第一入力端子と第二入力端子との間に並列的に接続される複数のアームを具備し、前記複数のアームはそれぞれ上部半導体素子および下部半導体素子を備え、前記上部半導体素子および下部半導体素子はそれぞれ高電圧側端子、低電圧側端子、およびこれらの端子間を導通するオン信号または遮断するオフ信号が入力されるスイッチング端子の三つの端子を有し、前記上部半導体素子の高電圧側端子と前記第一入力端子とを接続し、前記上部半導体素子の低電圧側端子と前記下部半導体素子の高電圧側端子とを接続し、前記下部半導体素子の低電圧側端子と前記第二入力端子とを接続し、前記上部半導体素子の低電圧側端子と前記下部半導体素子の高電圧側端子との接続点をそれぞれ出力端子とする半導体装置のリーク電流検査装置であって、
前記第一入力端子と前記第二入力端子との間に前記第一入力端子の電位が前記第二入力端子の電位よりも高くなるように所定のバイアス電圧を印加するバイアス電圧印加部と、
前記複数のアームのいずれか一つに対応する出力端子と前記第一入力端子との間に前記第一入力端子の電位が当該出力端子の電位よりも高くなるように所定の測定電圧を印加する上部測定電圧印加部と、
前記上部測定電圧印加部により測定電圧が印加されている出力端子の電流値を検出する上部リーク電流検出部と、
前記複数のアームのいずれか一つに対応する出力端子と前記第二入力端子との間に当該出力端子の電位が前記第二入力端子の電位よりも高くなるように所定の測定電圧を印加する下部測定電圧印加部と、
前記下部測定電圧印加部により測定電圧が印加されている出力端子の電流値を検出する下部リーク電流検出部と、
を具備する半導体装置のリーク電流検査装置。 - 前記所定のバイアス電圧は、前記所定の測定電圧よりも大きい請求項１に記載の半導体装置のリーク電流検査装置。
- 前記半導体装置の複数のアームにそれぞれ備えられる上部半導体素子および下部半導体素子の全てのスイッチング端子にオフ信号を入力するオフ信号入力部を具備する請求項１または請求項２に記載の半導体装置のリーク電流検査装置。
- 前記上部リーク電流検出部により検出された電流値が所定の閾値よりも大きい場合には当該電流値に対応する上部半導体素子にリーク電流が発生していると判定し、前記下部リーク電流検出部により検出された電流値が所定の閾値よりも大きい場合には当該電流値に対応する下部半導体素子にリーク電流が発生していると判定するリーク判定部を具備する請求項１から請求項３までのいずれか一項に記載の半導体装置のリーク電流検査装置。
- 第一入力端子と第二入力端子との間に並列的に接続される複数のアームを具備し、前記複数のアームはそれぞれ上部半導体素子および下部半導体素子を備え、前記上部半導体素子および下部半導体素子はそれぞれ高電圧側端子、低電圧側端子、およびこれらの端子間を導通するオン信号または遮断するオフ信号が入力されるスイッチング端子の三つの端子を有し、前記上部半導体素子の高電圧側端子と前記第一入力端子とを接続し、前記上部半導体素子の低電圧側端子と前記下部半導体素子の高電圧側端子とを接続し、前記下部半導体素子の低電圧側端子と前記第二入力端子とを接続し、前記上部半導体素子の低電圧側端子と前記下部半導体素子の高電圧側端子との接続点をそれぞれ出力端子とする半導体装置のリーク電流検査方法であって、
前記第一入力端子と前記第二入力端子との間に前記第一入力端子の電位が前記第二入力端子の電位よりも高くなるように所定のバイアス電圧を印加した状態で、前記複数のアームのいずれか一つに対応する出力端子と前記第一入力端子との間に前記第一入力端子の電位が当該出力端子の電位よりも高くなるように所定の測定電圧を印加し、当該出力端子の電流値を検出する上部リーク電流検出工程と、
前記第一入力端子と前記第二入力端子との間に前記第一入力端子の電位が前記第二入力端子の電位よりも高くなるように所定のバイアス電圧を印加した状態で、前記複数のアームのいずれか一つに対応する出力端子と前記第二入力端子との間に当該出力端子の電位が前記第二入力端子の電位よりも高くなるように所定の測定電圧を印加し、当該出力端子の電流値を検出する下部リーク電流検出工程と、
を具備する半導体装置のリーク電流検査方法。 - 前記所定のバイアス電圧は、前記所定の測定電圧よりも大きい請求項５に記載の半導体装置のリーク電流検査方法。
- 前記上部リーク電流検出工程および前記下部リーク電流検出工程において、前記半導体装置の複数のアームにそれぞれ備えられる上部半導体素子および下部半導体素子の全てのスイッチング端子にオフ信号を入力する請求項５または請求項６に記載の半導体装置のリーク電流検査方法。
- 前記上部リーク電流検出工程および前記下部リーク電流検出工程を、前記複数のアームの全てについて行う請求項５から請求項７までのいずれか一項に記載の半導体装置のリーク電流検査方法。
- 前記上部リーク電流検出工程において検出された電流値が所定の閾値よりも大きい場合には当該電流値に対応する上部半導体素子にリーク電流が発生していると判定し、前記下部リーク電流検出工程において検出された電流値が所定の閾値よりも大きい場合には当該電流値に対応する下部半導体素子にリーク電流が発生していると判定するリーク判定工程を具備する請求項５から請求項８までのいずれか一項に記載の半導体装置のリーク電流検査方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007125089A JP4725552B2 (ja) | 2007-05-09 | 2007-05-09 | 半導体装置のリーク電流検査装置および検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007125089A JP4725552B2 (ja) | 2007-05-09 | 2007-05-09 | 半導体装置のリーク電流検査装置および検査方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2008281405A JP2008281405A (ja) | 2008-11-20 |
| JP4725552B2 true JP4725552B2 (ja) | 2011-07-13 |
Family
ID=40142345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007125089A Expired - Fee Related JP4725552B2 (ja) | 2007-05-09 | 2007-05-09 | 半導体装置のリーク電流検査装置および検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4725552B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5131332B2 (ja) * | 2010-09-08 | 2013-01-30 | 株式会社デンソー | 照明装置 |
| JP5692185B2 (ja) * | 2012-08-09 | 2015-04-01 | トヨタ自動車株式会社 | 半導体モジュール |
| KR102436931B1 (ko) * | 2021-10-20 | 2022-08-25 | 한국전기연구원 | 반도체 소자 신뢰성 시험장치 및 그의 구동방법 |
| WO2025057293A1 (ja) * | 2023-09-12 | 2025-03-20 | 三菱電機株式会社 | 電力変換装置及び劣化検知システム |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0541436A (ja) * | 1991-08-05 | 1993-02-19 | Nec Ic Microcomput Syst Ltd | 半導体リーク電流測定回路 |
| JP4591772B2 (ja) * | 2005-07-12 | 2010-12-01 | 株式会社デンソー | 電気回路の検査方法及び電気回路の製造方法 |
| JP4581930B2 (ja) * | 2005-09-09 | 2010-11-17 | 富士電機システムズ株式会社 | 電力用半導体素子の異常検出装置 |
-
2007
- 2007-05-09 JP JP2007125089A patent/JP4725552B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2008281405A (ja) | 2008-11-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10573604B2 (en) | Semiconductor device | |
| CN105158670B (zh) | 基于集电极漏电流的igbt健康状态监测方法 | |
| Omura et al. | Oscillation effects in IGBT's related to negative capacitance phenomena | |
| JP4725552B2 (ja) | 半導体装置のリーク電流検査装置および検査方法 | |
| JP2018093684A (ja) | 半導体装置および電力変換装置 | |
| US9557351B2 (en) | Sensorless current sensing methods for power electronic converters | |
| CN112787489B (zh) | 半导体装置的驱动装置及驱动方法和电力变换装置 | |
| CN105553465B (zh) | 电路装置以及电子设备 | |
| EP3076549A1 (en) | Gate drive circuit and intelligent power module | |
| CN106716154A (zh) | 半导体模块、电性连接器以及检查装置 | |
| Zhang et al. | In situ diagnosis of wire bonding faults for multichip IGBT modules based on the crosstalk effect | |
| JP2013247734A (ja) | インバータ装置およびインバータ装置の異常検出方法 | |
| JP2013258857A (ja) | 半導体モジュール及びその制御方法 | |
| Zhang et al. | Analysis and real-time calculation of postfault current of standard surface-mounted PMSM drives with dysfunctional power switches | |
| JP2012039683A (ja) | パワー半導体モジュールおよびその試験方法 | |
| CN111868537B (zh) | 半导体装置以及半导体装置的识别方法 | |
| JP5810973B2 (ja) | スイッチング素子の駆動回路 | |
| JP2017174885A (ja) | 半導体装置 | |
| US12244251B2 (en) | Motor drive device, motor driving method, and non-transitory computer readable medium | |
| US6861835B2 (en) | Method and system for non-invasive power transistor die voltage measurement | |
| Brown et al. | Turn-off time as a precursor for gate bipolar transistor latch-up faults in electric motor drives | |
| WO2022264314A1 (ja) | モータの絶縁抵抗値を計算するモータ駆動装置 | |
| CN119341328A (zh) | 半桥栅极驱动器和用于检测故障操作状况的方法 | |
| Piumatti et al. | Assessing test procedure effectiveness for power devices | |
| JP2016118399A (ja) | 試験装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090821 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110303 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110315 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110328 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 4725552 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140422 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |