JP4725552B2 - 半導体装置のリーク電流検査装置および検査方法 - Google Patents
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Description
なお、バイポーラトランジスタにおいて発生するリーク電流は、厳密には「ベースとコレクタとの間で流れる電流」、あるいは「ベースとエミッタとの間で流れる電流」もあり得る。
そして、(4)各ユニットについて当該ユニットに設けられた半導体素子の端子間のリーク電流の有無を検査し、(5)必要数(ここでは3つ)のユニットをインバータアッシに組み付け、(6)インバータアッシとこれに組み付けられたユニットとの間に熱硬化性樹脂からなる接着剤を注入して熱処理を施すことにより接着剤を硬化させて接着し、(7)インバータアッシに組み付けられた複数のユニット間をワイヤボンディングで電気的に接続し、(8)インバータアッシに熱硬化性樹脂からなるゲルを注入して熱処理を施すことによりゲルを硬化させる、という一連の工程を経て車載用のインバータが製造される。
また、上記工程を経て製造される車載用のインバータに設けられる半導体素子は、(1)〜(8)の取り扱い時に静電気による負荷を受ける場合もある。
上記車載用のインバータの製造工程では(4)のリーク電流検査工程の前工程である(1)〜(3)の工程で発生するリーク電流については、(4)の検査により比較的容易に発見することが可能である。
これは、半導体素子が熱硬化性樹脂により被覆された状態となっているため、個々の半導体素子の端子間に直接的に(他の素子や電子回路を挟むことなく)測定用の電圧を印加することが困難であることによる。
第一アーム1010、第二アーム1020および第三アーム1030は、それぞれ第一入力端子1041と第二入力端子1042との間に並列的に接続される。
第一アーム1010には上部トランジスタ1011および下部トランジスタ1012が直列的に接続された状態で設けられ、第二アーム1020には上部トランジスタ1021および下部トランジスタ1022が直列的に接続された状態で設けられ、第三アーム1030には上部トランジスタ1031および下部トランジスタ1032が直列的に接続された状態で設けられる。
また、上部トランジスタ1011、下部トランジスタ1012、上部トランジスタ1021、下部トランジスタ1022、上部トランジスタ1031、下部トランジスタ1032にはそれぞれフライホイールダイオード1013、フライホイールダイオード1014、フライホイールダイオード1023、フライホイールダイオード1024、フライホイールダイオード1033、フライホイールダイオード1034が並列的に接続される。
U相出力端子1051は上部トランジスタ1011と下部トランジスタ1012との接続点1015に接続され、V相出力端子1052は上部トランジスタ1021と下部トランジスタ1022との接続点1025に接続され、W相出力端子1053は上部トランジスタ1031と下部トランジスタ1032との接続点1035に接続される。
インバータ1001を構成する部材のうち、外部との接続を行うための端子(第一入力端子1041、第二入力端子1042、U相出力端子1051、V相出力端子1052、W相出力端子1053)は外部に露出しているが、その他の部材は熱硬化性樹脂により被覆される。
従って、直流電源1070に対して直列的に接続された電流計1080により検出される電流値は、(a)を通過する電流すなわち上部トランジスタ1011のリーク電流Ileakと、(b)を通過する電流すなわち回り込み電流Ir1と、(c)を通過する電流すなわち回り込み電流Ir2と、の和(=Ileak+Ir1+Ir2)となり、上部トランジスタ1011のリーク電流Ileakのみを精度良く検出することができない。
従って、直流電源1070に対して直列的に接続された電流計1080により検出される電流値は、(α)を通過する電流すなわち下部トランジスタ1012のリーク電流Ileakと、(β)を通過する電流すなわち回り込み電流Ir1と、(γ)を通過する電流すなわち回り込み電流Ir2と、の和(=Ileak+Ir1+Ir2)となり、下部トランジスタ1012のリーク電流Ileakのみを精度良く検出することができない。
第一入力端子と第二入力端子との間に並列的に接続される複数のアームを具備し、前記複数のアームはそれぞれ上部半導体素子および下部半導体素子を備え、前記上部半導体素子および下部半導体素子はそれぞれ高電圧側端子、低電圧側端子、およびこれらの端子間を導通するオン信号または遮断するオフ信号が入力されるスイッチング端子の三つの端子を有し、前記上部半導体素子の高電圧側端子と前記第一入力端子とを接続し、前記上部半導体素子の低電圧側端子と前記下部半導体素子の高電圧側端子とを接続し、前記下部半導体素子の低電圧側端子と前記第二入力端子とを接続し、前記上部半導体素子の低電圧側端子と前記下部半導体素子の高電圧側端子との接続点をそれぞれ出力端子とする半導体装置のリーク電流検査装置であって、
前記第一入力端子と前記第二入力端子との間に前記第一入力端子の電位が前記第二入力端子の電位よりも高くなるように所定のバイアス電圧を印加するバイアス電圧印加部と、
前記複数のアームのいずれか一つに対応する出力端子と前記第一入力端子との間に前記第一入力端子の電位が当該出力端子の電位よりも高くなるように所定の測定電圧を印加する上部測定電圧印加部と、
前記上部測定電圧印加部により測定電圧が印加されている出力端子の電流値を検出する上部リーク電流検出部と、
前記複数のアームのいずれか一つに対応する出力端子と前記第二入力端子との間に当該出力端子の電位が前記第二入力端子の電位よりも高くなるように所定の測定電圧を印加する下部測定電圧印加部と、
前記下部測定電圧印加部により測定電圧が印加されている出力端子の電流値を検出する下部リーク電流検出部と、
を具備するものである。
前記所定のバイアス電圧は、前記所定の測定電圧よりも大きいものである。
前記半導体装置の複数のアームにそれぞれ備えられる上部半導体素子および下部半導体素子の全てのスイッチング端子にオフ信号を入力するオフ信号入力部を具備するものである。
前記上部リーク電流検出部により検出された電流値が所定の閾値よりも大きい場合には当該電流値に対応する上部半導体素子にリーク電流が発生していると判定し、前記下部リーク電流検出部により検出された電流値が所定の閾値よりも大きい場合には当該電流値に対応する下部半導体素子にリーク電流が発生していると判定するリーク判定部を具備するものである。
第一入力端子と第二入力端子との間に並列的に接続される複数のアームを具備し、前記複数のアームはそれぞれ上部半導体素子および下部半導体素子を備え、前記上部半導体素子および下部半導体素子はそれぞれ高電圧側端子、低電圧側端子、およびこれらの端子間を導通するオン信号または遮断するオフ信号が入力されるスイッチング端子の三つの端子を有し、前記上部半導体素子の高電圧側端子と前記第一入力端子とを接続し、前記上部半導体素子の低電圧側端子と前記下部半導体素子の高電圧側端子とを接続し、前記下部半導体素子の低電圧側端子と前記第二入力端子とを接続し、前記上部半導体素子の低電圧側端子と前記下部半導体素子の高電圧側端子との接続点をそれぞれ出力端子とする半導体装置のリーク電流検査方法であって、
前記第一入力端子と前記第二入力端子との間に前記第一入力端子の電位が前記第二入力端子の電位よりも高くなるように所定のバイアス電圧を印加した状態で、前記複数のアームのいずれか一つに対応する出力端子と前記第一入力端子との間に前記第一入力端子の電位が当該出力端子の電位よりも高くなるように所定の測定電圧を印加し、当該出力端子の電流値を検出する上部リーク電流検出工程と、
前記第一入力端子と前記第二入力端子との間に前記第一入力端子の電位が前記第二入力端子の電位よりも高くなるように所定のバイアス電圧を印加した状態で、前記複数のアームのいずれか一つに対応する出力端子と前記第二入力端子との間に当該出力端子の電位が前記第二入力端子の電位よりも高くなるように所定の測定電圧を印加し、当該出力端子の電流値を検出する下部リーク電流検出工程と、
を具備するものである。
前記所定のバイアス電圧は、前記所定の測定電圧よりも大きいものである。
前記上部リーク電流検出工程および前記下部リーク電流検出工程において、前記半導体装置の複数のアームにそれぞれ備えられる上部半導体素子および下部半導体素子の全てのスイッチング端子にオフ信号を入力するものである。
前記上部リーク電流検出工程および前記下部リーク電流検出工程を、前記複数のアームの全てについて行うものである。
前記上部リーク電流検出工程において検出された電流値が所定の閾値よりも大きい場合には当該電流値に対応する上部半導体素子にリーク電流が発生していると判定し、前記下部リーク電流検出工程において検出された電流値が所定の閾値よりも大きい場合には当該電流値に対応する下部半導体素子にリーク電流が発生していると判定するリーク判定工程を具備するものである。
「半導体素子」は半導体からなる素子である。半導体素子には半導体の電気伝導の特性を能動的に利用する能動素子(二端子型の能動素子であるダイオード、三端子型の能動素子であるトランジスタやサイリスタ等)および半導体の電気伝導の特性を受動的に利用する受動素子(抵抗やコンデンサ等)がある。
本発明に係る「半導体装置」が具備する半導体素子は、主として三端子型の能動素子であるトランジスタ(Transistor)やサイリスタ(Thyristor)等、一般にスイッチング素子として用いられるものである。
トランジスタの具体例としては、バイポーラトランジスタ(Bipolar Transistor)、絶縁ゲートバイポーラトランジスタ(Insulated Gate Bipolar Transistor;IGBT)、電解効果トランジスタ(Field Effect Transistor;FET)、金属−酸化物−半導体電解効果トランジスタ(Metal−Oxide−Semiconductor Field Effect Transistor;MOSFET)が挙げられる。
サイリスタ(Thyristor)の具体例としては、GTOサイリスタ(Gate Turn Off Thyristor)が挙げられる。
ここで、「上部半導体素子」はアームが備える二つの半導体素子のうち、アームの上部(駆動時における高電圧側)に配置される半導体素子を指す。
本実施例の上部トランジスタ11はIGBTであり、コレクタ端子(C)、エミッタ端子(E)、ゲート端子(G)の三つの端子を有する。
上部トランジスタ11のコレクタ端子(C)は本発明に係る「上部半導体素子の高電圧側端子」に相当するものである。
上部トランジスタ11のエミッタ端子(E)は本発明に係る「上部半導体素子の低電圧側端子」に相当するものである。
上部トランジスタ11のゲート端子(G)は本発明に係る「上部半導体素子のスイッチング端子」に相当するものである。
なお、本実施例のフライホイールダイオード13は上部トランジスタ11の寄生ダイオードであるが、当該寄生ダイオードの電流容量が不足している場合は別途ダイオードを設けてこれをフライホイールダイオードとしても良い。
ここで、「下部半導体素子」はアームが備える二つの半導体素子のうち、アームの下部(駆動時における低電圧側)に配置される半導体素子を指す。
本実施例の下部トランジスタ12はIGBTであり、コレクタ端子(C)、エミッタ端子(E)、ゲート端子(G)の三つの端子を有する。
下部トランジスタ12のコレクタ端子(C)は本発明に係る「下部半導体素子の高電圧側端子」に相当するものである。
下部トランジスタ12のエミッタ端子(E)は本発明に係る「下部半導体素子の低電圧側端子」に相当するものである。
下部トランジスタ12のゲート端子(G)は本発明に係る「下部半導体素子のスイッチング端子」に相当するものである。
なお、本実施例のフライホイールダイオード14は下部トランジスタ12の寄生ダイオードであるが、当該寄生ダイオードの電流容量が不足している場合は別途ダイオードを設けてこれをフライホイールダイオードとしても良い。
このように、第一アーム10は、上部トランジスタ11および下部トランジスタ12が直列的に接続されたものである。
本実施例の上部トランジスタ21はIGBTであり、コレクタ端子(C)、エミッタ端子(E)、ゲート端子(G)の三つの端子を有する。
本実施例の下部トランジスタ22はIGBTであり、コレクタ端子(C)、エミッタ端子(E)、ゲート端子(G)の三つの端子を有する。
このように、第二アーム20は、上部トランジスタ21および下部トランジスタ22が直列的に接続されたものである。
本実施例の上部トランジスタ31はIGBTであり、コレクタ端子(C)、エミッタ端子(E)、ゲート端子(G)の三つの端子を有する。
本実施例の下部トランジスタ32はIGBTであり、コレクタ端子(C)、エミッタ端子(E)、ゲート端子(G)の三つの端子を有する。
このように、第三アーム30は、上部トランジスタ31および下部トランジスタ32が直列的に接続されたものである。
上部半導体素子(または下部半導体素子)がPNP型バイポーラトランジスタの場合、PNP型バイポーラトランジスタはコレクタ端子(C)、エミッタ端子(E)、およびベース端子(B)の三つの端子を有し、エミッタ端子(E)が高電圧側端子に相当し、コレクタ端子(C)が低電圧側端子に相当し、ベース端子(B)がスイッチング端子に相当する。
上部半導体素子(または下部半導体素子)がNチャネルFETまたはNチャネルMOSFETの場合、NチャネルFETまたはNチャネルMOSFETはドレイン端子(D)、ソース端子(S)、およびゲート端子(G)の三つの端子を有し、ドレイン端子(D)が高電圧側端子に相当し、ソース端子(S)が低電圧側端子に相当し、ゲート端子(G)がスイッチング端子に相当する。
上部半導体素子(または下部半導体素子)がPチャネルFETまたはPチャネルMOSFETの場合、PチャネルFETまたはPチャネルMOSFETはドレイン端子(D)、ソース端子(S)、およびゲート端子(G)の三つの端子を有し、ソース端子(S)が高電圧側端子に相当し、ドレイン端子(D)が低電圧側端子に相当し、ゲート端子(G)がスイッチング端子に相当する。
上部半導体素子(または下部半導体素子)がGTOサイリスタの場合、GTOサイリスタはアノード端子(Anode)、カソード端子(Cathode)、およびゲート端子(G)の三つの端子を有し、アノード端子(Anode)が高電圧側端子に相当し、カソード端子(Cathode)が低電圧側端子に相当し、ゲート端子(G)がスイッチング端子に相当する。
なお、本発明における「上部半導体素子の高電圧側端子と下部半導体素子の低電圧側端子との接続点を出力端子とする」ことは、本実施例の如く「上部半導体素子の低電圧側端子と下部半導体素子の高電圧側端子との接合点と別の位置に別途出力端子を設け、当該接合点と当該出力端子とを接続する」ことを含む。
ゲート入力端子61・62・63・64・65・66はインバータ1の外部に露出した状態で設けられる。
検査装置100はバイアス電圧印加装置110、測定電圧印加装置120、電流計130、ゲートオフ信号入力装置140、リーク判定装置150等を具備する。
バイアス電圧印加装置110は高電圧側端子110aと低電圧側端子110bの二つの端子を有し、これら二つの端子間に所定のバイアス電圧V0(V0>0)を印加する。
バイアス電圧印加装置110の高電圧側端子110aは第一入力端子41に接続され、低電圧側端子110bは第二入力端子42に接続される。
従って、バイアス電圧印加装置110により第一入力端子41と第二入力端子42との間に印加されるバイアス電圧V0は、第一入力端子41の電位が第二入力端子42の電位よりも高くなるように設定される。
バイアス電圧印加装置110は専用品でも良いが、市販の直流電源装置等で達成することも可能である。
測定電圧印加装置120は高電圧側端子120aと低電圧側端子120bの二つの端子を有し、これら二つの端子間に所定の測定電圧V1(V1>0)を印加する。このとき、高電圧側端子120aの電位は低電圧側端子120bの電位よりも高くなるように設定される。
測定電圧印加装置120は専用品でも良いが、市販の直流電源装置等で達成することも可能である。
このようにバイアス電圧V0および測定電圧V1の値を設定することにより、インバータ1の内部の回路における「回り込み電流」を防止することが可能である。
その結果、インバータ1の内部を流れる電流の大部分は、第一入力端子41から上部トランジスタ11のコレクタ端子(C)−エミッタ端子(E)間、および接続点15を経てU相出力端子51に流れる。また、第一入力端子41から第二アーム20およびフライホイールダイオード14を経て接続点15に流れる回り込み電流、および第一入力端子41から第三アーム30およびフライホイールダイオード14を経て接続点15に流れる回り込み電流が抑制される。
バイアス電圧印加装置110により第一入力端子41と第二入力端子42との間にバイアス電圧V0を印加した状態で測定電圧印加装置120により第一入力端子41とV相出力端子52との間に測定電圧V1を印加した場合、およびバイアス電圧印加装置110により第一入力端子41と第二入力端子42との間にバイアス電圧V0を印加した状態で測定電圧印加装置120により第一入力端子41とW相出力端子53との間に測定電圧V1を印加した場合も、同様にインバータ1の内部の回路における回り込み電流が抑制される。
その結果、インバータ1の内部を流れる電流の大部分は、U相出力端子51から接続点15、下部トランジスタ12のコレクタ端子(C)−エミッタ端子(E)間を経て第二入力端子42に流れる。また、接続点15からフライホイールダイオード13および第二アーム20を経て第二入力端子42に流れる回り込み電流、および接続点15からフライホイールダイオード13および第三アーム30を経て第二入力端子42に流れる回り込み電流が抑制される。
バイアス電圧印加装置110により第一入力端子41と第二入力端子42との間にバイアス電圧V0を印加した状態で測定電圧印加装置120によりV相出力端子52と第二入力端子42との間に測定電圧V1を印加した場合、およびバイアス電圧印加装置110により第一入力端子41と第二入力端子42との間にバイアス電圧V0を印加した状態で測定電圧印加装置120によりW相出力端子53と第二入力端子42との間に測定電圧V1を印加した場合も、同様にインバータ1の内部の回路における回り込み電流が抑制される。
電流計130は高電圧側端子130aと低電圧側端子130bの二つの端子を有し、これら二つの端子間を流れる電流の電流値を検出する。
電流計130は専用品でも良いが、市販の電流計等で達成することが可能である。
また、このときインバータ1の内部の回路における「回り込み電流」が抑制されていることから、電流計130が検出するU相出力端子51を流れる電流の電流値は、実質的には上部トランジスタ11のコレクタ端子(C)−エミッタ端子(E)間を流れる電流、すなわち上部トランジスタ11のリーク電流Ileakと同じである。
また、このときインバータ1の内部の回路における「回り込み電流」が抑制されていることから、電流計130が検出するV相出力端子52を流れる電流の電流値は、実質的には上部トランジスタ21のコレクタ端子(C)−エミッタ端子(E)間を流れる電流、すなわち上部トランジスタ21のリーク電流Ileakと同じである。
また、このときインバータ1の内部の回路における「回り込み電流」が抑制されていることから、電流計130が検出するW相出力端子53を流れる電流の電流値は、実質的には上部トランジスタ31のコレクタ端子(C)−エミッタ端子(E)間を流れる電流、すなわち上部トランジスタ31のリーク電流Ileakと同じである。
また、このときインバータ1の内部の回路における「回り込み電流」が抑制されていることから、電流計130が検出するU相出力端子51を流れる電流の電流値は、実質的には下部トランジスタ12のコレクタ端子(C)−エミッタ端子(E)間を流れる電流、すなわち下部トランジスタ12のリーク電流Ileakと同じである。
また、このときインバータ1の内部の回路における「回り込み電流」が抑制されていることから、電流計130が検出するV相出力端子52を流れる電流の電流値は、実質的には下部トランジスタ22のコレクタ端子(C)−エミッタ端子(E)間を流れる電流、すなわち下部トランジスタ22のリーク電流Ileakと同じである。
また、このときインバータ1の内部の回路における「回り込み電流」が抑制されていることから、電流計130が検出するW相出力端子53を流れる電流の電流値は、実質的には下部トランジスタ32のコレクタ端子(C)−エミッタ端子(E)間を流れる電流、すなわち下部トランジスタ32のリーク電流Ileakと同じである。
ここで、「オン信号」は、半導体素子の有するスイッチング端子に入力される信号のうち、半導体素子の高圧側端子と低圧側端子との間を導通状態とするための信号である。
また、「オフ信号」は、半導体素子の有するスイッチング端子に入力される信号のうち、半導体素子の高圧側端子と低圧側端子との間を遮断状態(絶縁状態)とするための信号である。
ゲートオフ信号入力装置140は専用品でも良いが、市販の直流電源装置等で達成することも可能である。
従って、本実施例のインバータ1を検査対象とする場合には、ゲートオフ信号入力装置140を省略することが可能である。
また、検査対象たる半導体装置に具備される複数の半導体素子がGTOサイリスタである場合には、リーク電流の発生を精度良く検出する観点から、これらの半導体素子のスイッチング端子に逆起電圧を印加する(オフ信号を入力する)ことにより、半導体素子の高圧側端子と低圧側端子との間を遮断する必要がある。
制御部151は、実体的には、CPU、ROM、RAM、HDD等がバスで接続される構成であっても良く、あるいはワンチップのLSI等からなる構成であっても良い。
本実施例の制御部151は専用品であるが、市販のパーソナルコンピュータやワークステーション等に上記プログラム等を格納したもので達成することも可能である。
なお、本実施例における制御部151は電流計130に接続される構成であるが、本発明はこれに限定されず、判定部を上部リーク電流検出部バイアス電圧印加部、上部測定電圧印加部、下部測定電圧印加部、オフ信号入力部に接続するとともに所定の制御プログラムを格納し、当該制御プログラムに従ってこれらの動作を制御する(バイアス電圧の印加およびその停止、測定電圧の印加およびその停止、オフ信号の入力およびその停止を指示する)構成としても良い。
記憶部151aは、実体的にはHDD(ハードディスクドライブ)やCD−ROM、DVD−ROM等の記憶媒体からなる。
実体的には、制御部151が、制御部151に格納されたリーク判定プログラムに従って所定の演算等を行うことにより、リーク判定部151bとしての機能を果たす。
リーク判定部151bは電流計130により検出された電流値が記憶部151aに記憶された「所定の閾値」よりも大きい場合には、当該電流値に対応する上部トランジスタ11にリーク電流が発生していると判定する。
リーク判定部151bによる上部トランジスタ11についてのリーク電流の発生の有無の判定結果は記憶部151aに記憶される。
リーク判定部151bは電流計130により検出された電流値が記憶部151aに記憶された「所定の閾値」よりも大きい場合には、当該電流値に対応する上部トランジスタ21にリーク電流が発生していると判定する。
リーク判定部151bによる上部トランジスタ21についてのリーク電流の発生の有無の判定結果は記憶部151aに記憶される。
リーク判定部151bは電流計130により検出された電流値が記憶部151aに記憶された「所定の閾値」よりも大きい場合には、当該電流値に対応する上部トランジスタ31にリーク電流が発生していると判定する。
リーク判定部151bによる上部トランジスタ31についてのリーク電流の発生の有無の判定結果は記憶部151aに記憶される。
リーク判定部151bは電流計130により検出された電流値が記憶部151aに記憶された「所定の閾値」よりも大きい場合には、当該電流値に対応する下部トランジスタ12にリーク電流が発生していると判定する。
リーク判定部151bによる下部トランジスタ12についてのリーク電流の発生の有無の判定結果は記憶部151aに記憶される。
リーク判定部151bは電流計130により検出された電流値が記憶部151aに記憶された「所定の閾値」よりも大きい場合には、当該電流値に対応する下部トランジスタ22にリーク電流が発生していると判定する。
リーク判定部151bによる下部トランジスタ22についてのリーク電流の発生の有無の判定結果は記憶部151aに記憶される。
リーク判定部151bは電流計130により検出された電流値が記憶部151aに記憶された「所定の閾値」よりも大きい場合には、当該電流値に対応する下部トランジスタ32にリーク電流が発生していると判定する。
リーク判定部151bによる下部トランジスタ32についてのリーク電流の発生の有無の判定結果は記憶部151aに記憶される。
また、本実施例では閾値の値が一つであるが、本発明に係る閾値はこれに限定されず、本発明に係る検査対象たる半導体装置に設けられた半導体素子毎に異なる閾値を設定しても良い。
入力部152により制御部151に入力される情報・指示は、例えば検査の日時や検査対象たるインバータ1のロット番号、測定電圧印加装置120の高電圧側端子120aおよび低電圧側端子120bがそれぞれインバータ1の外部端子(第一入力端子41、第二入力端子42、U相出力端子51、V相出力端子52、W相出力端子53)のいずれに接続されているかを示す情報、等が挙げられる。
本実施例の入力部152は専用品であるが、市販のキーボード、マウス、ポインティングデバイス、ボタン、スイッチ等を用いても同様の効果を達成することが可能である。
本実施例の表示部153は専用品であるが、市販のモニターや液晶ディスプレイ等を用いても同様の効果を達成することが可能である。
第一入力端子41と第二入力端子42との間に並列的に接続される第一アーム10・第二アーム20・第三アーム30を具備し、第一アーム10は上部トランジスタ11および下部トランジスタ12を備え、第二アーム20は上部トランジスタ21および下部トランジスタ22を備え、第三アーム30は上部トランジスタ31および下部トランジスタ32を備え、上部トランジスタ11・下部トランジスタ12・上部トランジスタ21・下部トランジスタ22・上部トランジスタ31・下部トランジスタ32はそれぞれコレクタ端子、エミッタ端子、およびこれらの端子間を導通するオン信号または遮断するオフ信号が入力されるゲート端子の三つの端子を有し、上部トランジスタ11のコレクタ端子と第一入力端子41とを接続し、上部トランジスタ11のエミッタ端子と下部トランジスタ12のコレクタ端子とを接続し、下部トランジスタ12のエミッタ端子と第二入力端子42とを接続し、上部トランジスタ11のエミッタ端子と下部トランジスタ12のコレクタ端子との接続点15をU相出力端子51とし、上部トランジスタ21のコレクタ端子と第一入力端子41とを接続し、上部トランジスタ21のエミッタ端子と下部トランジスタ22のコレクタ端子とを接続し、下部トランジスタ22のエミッタ端子と第二入力端子42とを接続し、上部トランジスタ21のエミッタ端子と下部トランジスタ22のコレクタ端子との接続点25をV相出力端子52とし、上部トランジスタ31のコレクタ端子と第一入力端子41とを接続し、上部トランジスタ31のエミッタ端子と下部トランジスタ32のコレクタ端子とを接続し、下部トランジスタ32のエミッタ端子と第二入力端子42とを接続し、上部トランジスタ31のエミッタ端子と下部トランジスタ32のコレクタ端子との接続点35をW相出力端子53とするインバータ1のリーク電流検査装置であって、
第一入力端子41と第二入力端子42との間に第一入力端子41の電位が第二入力端子42の電位よりも高くなるように所定のバイアス電圧V0を印加するバイアス電圧印加装置110と、
第一アーム10・第二アーム20・第三アーム30のいずれか一つに対応する出力端子(U相出力端子51・V相出力端子52・W相出力端子53のいずれか一つ)と第一入力端子41との間に第一入力端子41の電位が当該出力端子の電位よりも高くなるように所定の測定電圧V1を印加する上部測定電圧印加部としての機能、および第一アーム10・第二アーム20・第三アーム30のいずれか一つに対応する出力端子(U相出力端子51・V相出力端子52・W相出力端子53のいずれか一つ)と第二入力端子42との間に当該出力端子の電位が第二入力端子42の電位よりも高くなるように所定の測定電圧V1を印加する下部測定電圧印加部としての機能を兼ねる測定電圧印加装置120と、
測定電圧印加装置120により測定電圧が印加されている出力端子(U相出力端子51・V相出力端子52・W相出力端子53のいずれか一つ)の電流値を検出する上部リーク電流検出部としての機能および下部リーク電流検出部としての機能を兼ねる電流計130と、
を具備するものである。
このように構成することは、以下の利点を有する。
すなわち、検査装置100は第一入力端子41と第二入力端子42との間に所定のバイアス電圧V0を印加することにより、所定の測定電圧V1を印加したときのインバータ1の内部の回路における回り込み電流を抑制することが可能である。
従って、所定の測定電圧V1を印加したときにインバータ1の外部に設けられたU相出力端子51・V相出力端子52・W相出力端子53のいずれか一つを流れる電流の電流値は、対応する上部半導体素子または下部半導体素子(上部トランジスタ11・下部トランジスタ12・上部トランジスタ21・下部トランジスタ22・上部トランジスタ31・下部トランジスタ32のいずれか一つ)のリーク電流値と略同じ値となる。
その結果、インバータ1に設けられた個々の半導体素子(上部トランジスタ11・下部トランジスタ12・上部トランジスタ21・下部トランジスタ22・上部トランジスタ31・下部トランジスタ32)の高圧側端子と低圧側端子の間に直接的に(他の半導体素子等を挟まずに)測定電圧を印加することが困難な場合、例えばインバータ1に設けられた複数の半導体素子が熱硬化性樹脂により被覆された場合であっても、当該個々の半導体素子についてそれぞれリーク電流の発生の有無を精度良く判定することが可能であるとともに、リーク電流の発生箇所(どの半導体素子においてリーク電流が発生しているか)の特定を行うことが可能である。
このように構成することにより、所定の測定電圧V1を印加したときのインバータ1の内部の回路における回り込み電流を確実に抑制することが可能である。
なお、バイアス電圧印加装置110により印加される所定のバイアス電圧V0が最大値V0maxから最小値V0minまでのバラツキを有し、測定電圧印加装置120により印加される所定の測定電圧V1が最大値V1maxから最小値V1minまでのバラツキを有する場合には、バイアス電圧V0の最小値が測定電圧V1の最大値よりも大きくなるように所定のバイアス電圧V0および所定の測定電圧V1を設定する(V0min>V1max>0)ことが望ましい。
インバータ1の第一アーム10・第二アーム20・第三アーム30にそれぞれ備えられる上部半導体素子および下部半導体素子(上部トランジスタ11・下部トランジスタ12・上部トランジスタ21・下部トランジスタ22・上部トランジスタ31・下部トランジスタ32)の全てのゲート端子にオフ信号を入力するゲートオフ信号入力装置140を具備するものである。
このように構成することにより、インバータ1に設けられる全ての半導体素子を(絶縁不良等の問題が特になければ)確実に高圧側端子と低圧側端子との間が遮断された状態とすることが可能であり、検査装置100による検査(個々の半導体素子についてのリーク電流の発生の有無の判定およびリーク電流の発生箇所の特定)の精度および信頼性を向上することが可能である。
測定電圧印加装置120により検出された電流値が所定の閾値よりも大きい場合には当該電流値に対応する半導体素子(上部トランジスタ11・下部トランジスタ12・上部トランジスタ21・下部トランジスタ22・上部トランジスタ31・下部トランジスタ32のいずれか)にリーク電流が発生していると判定するリーク判定部151bを具備するものである。
このように構成することにより、所定の判断基準(電流値が閾値よりも大きいか否か)に基づいて精度良く検査(個々の半導体素子についてのリーク電流の発生の有無の判定およびリーク電流の発生箇所の特定)を行うことが可能である。
本発明に係る半導体装置のリーク電流検査方法の実施の一形態は、検査装置100を用いてインバータ1を検査する方法である。
U相上部リーク電流検出工程S1110において、まず、バイアス電圧印加装置110により第一入力端子41と第二入力端子42との間に所定のバイアス電圧V0が印加される。
次に、上記所定のバイアス電圧V0が印加された状態で、測定電圧印加装置120によりU相出力端子51と第一入力端子41との間に第一入力端子41の電位がU相出力端子51の電位よりも高くなるように所定の測定電圧V1が印加される。
続いて、上記所定のバイアス電圧V0および所定の測定電圧V1が印加された状態で、電流計130によりU相出力端子51の電流値(実質的には上部トランジスタ11のリーク電流値)が検出される。
U相上部リーク電流検出工程S1110が終了したら、V相上部リーク電流検出工程S1120に移行する。
V相上部リーク電流検出工程S1120において、まず、バイアス電圧印加装置110により第一入力端子41と第二入力端子42との間に所定のバイアス電圧V0が印加される。
次に、上記所定のバイアス電圧V0が印加された状態で、測定電圧印加装置120によりV相出力端子52と第一入力端子41との間に第一入力端子41の電位がV相出力端子52の電位よりも高くなるように所定の測定電圧V1が印加される。
続いて、上記所定のバイアス電圧V0および所定の測定電圧V1が印加された状態で、電流計130によりV相出力端子52の電流値(実質的には上部トランジスタ21のリーク電流値)が検出される。
V相上部リーク電流検出工程S1120が終了したら、W相上部リーク電流検出工程S1130に移行する。
W相上部リーク電流検出工程S1130において、まず、バイアス電圧印加装置110により第一入力端子41と第二入力端子42との間に所定のバイアス電圧V0が印加される。
次に、上記所定のバイアス電圧V0が印加された状態で、測定電圧印加装置120によりW相出力端子53と第一入力端子41との間に第一入力端子41の電位がW相出力端子53の電位よりも高くなるように所定の測定電圧V1が印加される。
続いて、上記所定のバイアス電圧V0および所定の測定電圧V1が印加された状態で、電流計130によりW相出力端子53の電流値(実質的には上部トランジスタ31のリーク電流値)が検出される。
W相上部リーク電流検出工程S1130が終了したら、上部リーク電流検出工程S1100が終了し、下部リーク電流検出工程S1200に移行する。
U相下部リーク電流検出工程S1210において、まず、バイアス電圧印加装置110により第一入力端子41と第二入力端子42との間に所定のバイアス電圧V0が印加される。
次に、上記所定のバイアス電圧V0が印加された状態で、測定電圧印加装置120によりU相出力端子51と第二入力端子42との間にU相出力端子51の電位が第二入力端子42の電位よりも高くなるように所定の測定電圧V1が印加される。
続いて、上記所定のバイアス電圧V0および所定の測定電圧V1が印加された状態で、電流計130によりU相出力端子51の電流値(実質的には下部トランジスタ12のリーク電流値)が検出される。
U相下部リーク電流検出工程S1210が終了したら、V相下部リーク電流検出工程S1220に移行する。
V相下部リーク電流検出工程S1220において、まず、バイアス電圧印加装置110により第一入力端子41と第二入力端子42との間に所定のバイアス電圧V0が印加される。
次に、上記所定のバイアス電圧V0が印加された状態で、測定電圧印加装置120によりV相出力端子52と第二入力端子42との間にV相出力端子52の電位が第二入力端子42の電位よりも高くなるように所定の測定電圧V1が印加される。
続いて、上記所定のバイアス電圧V0および所定の測定電圧V1が印加された状態で、電流計130によりV相出力端子52の電流値(実質的には下部トランジスタ22のリーク電流値)が検出される。
V相下部リーク電流検出工程S1220が終了したら、W相下部リーク電流検出工程S1230に移行する。
W相下部リーク電流検出工程S1230において、まず、バイアス電圧印加装置110により第一入力端子41と第二入力端子42との間に所定のバイアス電圧V0が印加される。
次に、上記所定のバイアス電圧V0が印加された状態で、測定電圧印加装置120によりW相出力端子53と第二入力端子42との間にW相出力端子53の電位が第二入力端子42の電位よりも高くなるように所定の測定電圧V1が印加される。
続いて、上記所定のバイアス電圧V0および所定の測定電圧V1が印加された状態で、電流計130によりW相出力端子53の電流値(実質的には下部トランジスタ32のリーク電流値)が検出される。
W相下部リーク電流検出工程S1230が終了したら、下部リーク電流検出工程S1200が終了し、リーク判定工程S1300に移行する。
リーク判定工程S1300において、リーク判定部151bは電流計130により検出された電流値が記憶部151aに記憶された「所定の閾値」よりも大きい場合には、当該電流値に対応する半導体素子(上部トランジスタ11・下部トランジスタ12・上部トランジスタ21・下部トランジスタ22・上部トランジスタ31・下部トランジスタ32のいずれか)にリーク電流が発生していると判定する。
第一入力端子41と第二入力端子42との間に並列的に接続される第一アーム10・第二アーム20・第三アーム30を具備し、第一アーム10は上部トランジスタ11および下部トランジスタ12を備え、第二アーム20は上部トランジスタ21および下部トランジスタ22を備え、第三アーム30は上部トランジスタ31および下部トランジスタ32を備え、上部トランジスタ11・下部トランジスタ12・上部トランジスタ21・下部トランジスタ22・上部トランジスタ31・下部トランジスタ32はそれぞれコレクタ端子、エミッタ端子、およびこれらの端子間を導通するオン信号または遮断するオフ信号が入力されるゲート端子の三つの端子を有し、上部トランジスタ11のコレクタ端子と第一入力端子41とを接続し、上部トランジスタ11のエミッタ端子と下部トランジスタ12のコレクタ端子とを接続し、下部トランジスタ12のエミッタ端子と第二入力端子42とを接続し、上部トランジスタ11のエミッタ端子と下部トランジスタ12のコレクタ端子との接続点15をU相出力端子51とし、上部トランジスタ21のコレクタ端子と第一入力端子41とを接続し、上部トランジスタ21のエミッタ端子と下部トランジスタ22のコレクタ端子とを接続し、下部トランジスタ22のエミッタ端子と第二入力端子42とを接続し、上部トランジスタ21のエミッタ端子と下部トランジスタ22のコレクタ端子との接続点25をV相出力端子52とし、上部トランジスタ31のコレクタ端子と第一入力端子41とを接続し、上部トランジスタ31のエミッタ端子と下部トランジスタ32のコレクタ端子とを接続し、下部トランジスタ32のエミッタ端子と第二入力端子42とを接続し、上部トランジスタ31のエミッタ端子と下部トランジスタ32のコレクタ端子との接続点35をW相出力端子53とするインバータ1のリーク電流検査方法であって、
第一入力端子41と第二入力端子42との間に第一入力端子41の電位が第二入力端子42の電位よりも高くなるように所定のバイアス電圧V0を印加した状態で、第一アーム10・第二アーム20・第三アーム30のいずれか一つに対応する出力端子(U相出力端子51・V相出力端子52・W相出力端子53のいずれか一つ)と第一入力端子41との間に第一入力端子41の電位が当該出力端子の電位よりも高くなるように所定の測定電圧V1を印加し、当該出力端子の電流値を検出する上部リーク電流検出工程S1100と、
第一入力端子41と第二入力端子42との間に第一入力端子41の電位が第二入力端子42の電位よりも高くなるように所定のバイアス電圧V0を印加した状態で、第一アーム10・第二アーム20・第三アーム30のいずれか一つに対応する出力端子(U相出力端子51・V相出力端子52・W相出力端子53のいずれか一つ)と第二入力端子42との間に当該出力端子の電位が第二入力端子42の電位よりも高くなるように所定の測定電圧V1を印加し、当該出力端子の電流値を検出する下部リーク電流検出工程S1200と、
を具備するものである。
このように構成することは、以下の利点を有する。
すなわち、本発明に係る半導体装置のリーク電流検査方法の実施の一形態は、第一入力端子41と第二入力端子42との間に所定のバイアス電圧V0を印加することにより、所定の測定電圧V1を印加したときのインバータ1の内部の回路における回り込み電流を抑制することが可能である。
従って、所定の測定電圧V1を印加したときにインバータ1の外部に設けられたU相出力端子51・V相出力端子52・W相出力端子53のいずれか一つを流れる電流の電流値は、対応する上部半導体素子または下部半導体素子(上部トランジスタ11・下部トランジスタ12・上部トランジスタ21・下部トランジスタ22・上部トランジスタ31・下部トランジスタ32のいずれか一つ)のリーク電流値と略同じ値となる。
その結果、インバータ1に設けられた個々の半導体素子(上部トランジスタ11・下部トランジスタ12・上部トランジスタ21・下部トランジスタ22・上部トランジスタ31・下部トランジスタ32)の高圧側端子と低圧側端子の間に直接的に(他の半導体素子等を挟まずに)測定電圧を印加することが困難な場合、例えばインバータ1に設けられた複数の半導体素子が熱硬化性樹脂により被覆された場合であっても、当該個々の半導体素子についてそれぞれリーク電流の発生の有無を精度良く判定することが可能であるとともに、リーク電流の発生箇所(どの半導体素子においてリーク電流が発生しているか)の特定を行うことが可能である。
このように構成することにより、所定の測定電圧V1を印加したときのインバータ1の内部の回路における回り込み電流を確実に抑制することが可能である。
なお、所定のバイアス電圧V0が最大値V0maxから最小値V0minまでのバラツキを有し、所定の測定電圧V1が最大値V1maxから最小値V1minまでのバラツキを有する場合には、バイアス電圧V0の最小値が測定電圧V1の最大値よりも大きくなるように所定のバイアス電圧V0および所定の測定電圧V1を設定する(V0min>V1max>0)ことが望ましい。
上部リーク電流検出工程S1100および下部リーク電流検出工程S1200において、インバータ1の第一アーム10・第二アーム20・第三アーム30にそれぞれ備えられる上部半導体素子および下部半導体素子(上部トランジスタ11・下部トランジスタ12・上部トランジスタ21・下部トランジスタ22・上部トランジスタ31・下部トランジスタ32)の全てのゲート端子にオフ信号を入力するものである。
このように構成することにより、インバータ1に設けられる全ての半導体素子を(絶縁不良等の問題が特になければ)確実に高圧側端子と低圧側端子との間が遮断された状態とすることが可能であり、検査装置100による検査(個々の半導体素子についてのリーク電流の発生の有無の判定およびリーク電流の発生箇所の特定)の精度および信頼性を向上することが可能である。
上部リーク電流検出工程S1100および下部リーク電流検出工程S1200を、第一アーム10・第二アーム20・第三アーム30の全てについて行う(すなわち、上部リーク電流検出工程S1100がU相上部リーク電流検出工程S1110、V相上部リーク電流検出工程S1120およびW相上部リーク電流検出工程S1130を具備し、下部リーク電流検出工程S1200がU相下部リーク電流検出工程S1210、V相下部リーク電流検出工程S1220およびW相下部リーク電流検出工程S1230を具備する)ものである。
このように構成することにより、インバータ1に設けられる全ての半導体素子についてそれぞれリーク電流の有無を判定することが可能である。
なお、本実施例ではU相上部リーク電流検出工程S1110→V相上部リーク電流検出工程S1120→W相上部リーク電流検出工程S1130→U相下部リーク電流検出工程S1210→V相下部リーク電流検出工程S1220→W相下部リーク電流検出工程S1230の順に行う構成としたが、これら六つの工程を行う順序を適宜入れ替えても同様の効果を奏する。
U相上部リーク電流検出工程S1110において検出された電流値が所定の閾値よりも大きい場合には当該電流値に対応する上部トランジスタ11にリーク電流が発生していると判定し、V相上部リーク電流検出工程S1120において検出された電流値が所定の閾値よりも大きい場合には当該電流値に対応する上部トランジスタ21にリーク電流が発生していると判定し、W相上部リーク電流検出工程S1130において検出された電流値が所定の閾値よりも大きい場合には当該電流値に対応する上部トランジスタ31にリーク電流が発生していると判定し、U相下部リーク電流検出工程S1210において検出された電流値が所定の閾値よりも大きい場合には当該電流値に対応する下部トランジスタ12にリーク電流が発生していると判定し、V相下部リーク電流検出工程S1220において検出された電流値が所定の閾値よりも大きい場合には当該電流値に対応する下部トランジスタ22にリーク電流が発生していると判定し、W相下部リーク電流検出工程S1230において検出された電流値が所定の閾値よりも大きい場合には当該電流値に対応する下部トランジスタ32にリーク電流が発生していると判定するリーク判定工程S1300を具備するものである。
このように構成することにより、所定の判断基準(電流値が閾値よりも大きいか否か)に基づいて精度良く検査(個々の半導体素子についてのリーク電流の発生の有無の判定およびリーク電流の発生箇所の特定)を行うことが可能である。
10 第一アーム
20 第二アーム
30 第三アーム
11・21・31 上部トランジスタ(上部半導体素子)
12・22・32 下部トランジスタ(下部半導体素子)
15・25・35 接続点
41 第一入力端子
42 第二入力端子
51 U相出力端子
52 V相出力端子
53 W相出力端子
100 検査装置(半導体装置のリーク電流検査装置)
110 バイアス電圧印加装置(バイアス電圧印加部)
120 測定電圧印加装置(上部測定電圧印加部・下部測定電圧印加部)
130 電流計(上部リーク電流検出部・下部リーク電流検出部)
Claims (9)
- 第一入力端子と第二入力端子との間に並列的に接続される複数のアームを具備し、前記複数のアームはそれぞれ上部半導体素子および下部半導体素子を備え、前記上部半導体素子および下部半導体素子はそれぞれ高電圧側端子、低電圧側端子、およびこれらの端子間を導通するオン信号または遮断するオフ信号が入力されるスイッチング端子の三つの端子を有し、前記上部半導体素子の高電圧側端子と前記第一入力端子とを接続し、前記上部半導体素子の低電圧側端子と前記下部半導体素子の高電圧側端子とを接続し、前記下部半導体素子の低電圧側端子と前記第二入力端子とを接続し、前記上部半導体素子の低電圧側端子と前記下部半導体素子の高電圧側端子との接続点をそれぞれ出力端子とする半導体装置のリーク電流検査装置であって、
前記第一入力端子と前記第二入力端子との間に前記第一入力端子の電位が前記第二入力端子の電位よりも高くなるように所定のバイアス電圧を印加するバイアス電圧印加部と、
前記複数のアームのいずれか一つに対応する出力端子と前記第一入力端子との間に前記第一入力端子の電位が当該出力端子の電位よりも高くなるように所定の測定電圧を印加する上部測定電圧印加部と、
前記上部測定電圧印加部により測定電圧が印加されている出力端子の電流値を検出する上部リーク電流検出部と、
前記複数のアームのいずれか一つに対応する出力端子と前記第二入力端子との間に当該出力端子の電位が前記第二入力端子の電位よりも高くなるように所定の測定電圧を印加する下部測定電圧印加部と、
前記下部測定電圧印加部により測定電圧が印加されている出力端子の電流値を検出する下部リーク電流検出部と、
を具備する半導体装置のリーク電流検査装置。 - 前記所定のバイアス電圧は、前記所定の測定電圧よりも大きい請求項1に記載の半導体装置のリーク電流検査装置。
- 前記半導体装置の複数のアームにそれぞれ備えられる上部半導体素子および下部半導体素子の全てのスイッチング端子にオフ信号を入力するオフ信号入力部を具備する請求項1または請求項2に記載の半導体装置のリーク電流検査装置。
- 前記上部リーク電流検出部により検出された電流値が所定の閾値よりも大きい場合には当該電流値に対応する上部半導体素子にリーク電流が発生していると判定し、前記下部リーク電流検出部により検出された電流値が所定の閾値よりも大きい場合には当該電流値に対応する下部半導体素子にリーク電流が発生していると判定するリーク判定部を具備する請求項1から請求項3までのいずれか一項に記載の半導体装置のリーク電流検査装置。
- 第一入力端子と第二入力端子との間に並列的に接続される複数のアームを具備し、前記複数のアームはそれぞれ上部半導体素子および下部半導体素子を備え、前記上部半導体素子および下部半導体素子はそれぞれ高電圧側端子、低電圧側端子、およびこれらの端子間を導通するオン信号または遮断するオフ信号が入力されるスイッチング端子の三つの端子を有し、前記上部半導体素子の高電圧側端子と前記第一入力端子とを接続し、前記上部半導体素子の低電圧側端子と前記下部半導体素子の高電圧側端子とを接続し、前記下部半導体素子の低電圧側端子と前記第二入力端子とを接続し、前記上部半導体素子の低電圧側端子と前記下部半導体素子の高電圧側端子との接続点をそれぞれ出力端子とする半導体装置のリーク電流検査方法であって、
前記第一入力端子と前記第二入力端子との間に前記第一入力端子の電位が前記第二入力端子の電位よりも高くなるように所定のバイアス電圧を印加した状態で、前記複数のアームのいずれか一つに対応する出力端子と前記第一入力端子との間に前記第一入力端子の電位が当該出力端子の電位よりも高くなるように所定の測定電圧を印加し、当該出力端子の電流値を検出する上部リーク電流検出工程と、
前記第一入力端子と前記第二入力端子との間に前記第一入力端子の電位が前記第二入力端子の電位よりも高くなるように所定のバイアス電圧を印加した状態で、前記複数のアームのいずれか一つに対応する出力端子と前記第二入力端子との間に当該出力端子の電位が前記第二入力端子の電位よりも高くなるように所定の測定電圧を印加し、当該出力端子の電流値を検出する下部リーク電流検出工程と、
を具備する半導体装置のリーク電流検査方法。 - 前記所定のバイアス電圧は、前記所定の測定電圧よりも大きい請求項5に記載の半導体装置のリーク電流検査方法。
- 前記上部リーク電流検出工程および前記下部リーク電流検出工程において、前記半導体装置の複数のアームにそれぞれ備えられる上部半導体素子および下部半導体素子の全てのスイッチング端子にオフ信号を入力する請求項5または請求項6に記載の半導体装置のリーク電流検査方法。
- 前記上部リーク電流検出工程および前記下部リーク電流検出工程を、前記複数のアームの全てについて行う請求項5から請求項7までのいずれか一項に記載の半導体装置のリーク電流検査方法。
- 前記上部リーク電流検出工程において検出された電流値が所定の閾値よりも大きい場合には当該電流値に対応する上部半導体素子にリーク電流が発生していると判定し、前記下部リーク電流検出工程において検出された電流値が所定の閾値よりも大きい場合には当該電流値に対応する下部半導体素子にリーク電流が発生していると判定するリーク判定工程を具備する請求項5から請求項8までのいずれか一項に記載の半導体装置のリーク電流検査方法。
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