JP4718228B2 - 力率改善回路 - Google Patents
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Description
請求項1に係る発明は、交流電圧を整流して供給する整流手段と、1次巻線および2次巻線を有し、前記1次巻線の一端が前記整流手段と接続されたトランスと、前記トランスの1次巻線の他端と接続されたスイッチング素子とに接続され、前記スイッチング素子によって、前記整流手段の出力電圧を前記交流電圧の周期に比して速い周期にて繰り返しオン・オフ制御を行う力率改善回路であって、入力電圧を検出する入力電圧検出手段と、前記スイッチング素子に流れる電流を検出するスイッチング素子電流検出手段と、前記2次巻線に接続され、前記スイッチング素子のオフ期間に前記1次巻線に流れる電流がゼロになったことを検出するゼロ電流検出手段と、前記入力電圧検出手段および前記スイッチング素子電流検出手段ならびに前記ゼロ電流検出手段の検出結果に基づいて、前記2次巻線の短絡を検出し、前記スイッチング素子をオフの状態に固定する2次巻線短絡保護手段とを備えたことを特徴とする。
この発明によれば、入力電圧検出手段およびスイッチング素子電流検出手段ならびにゼロ電流検出手段の検出結果に基づいて、2次巻線の短絡を検出し、スイッチング素子をオフの状態に固定する2次巻線短絡保護手段を設けることにより、2次巻線の短絡により破損を回避する。
この発明によれば、2次巻線から供給され、交流電圧の周期に比して、頻繁にオン・オフを繰り返すスイッチング素子のオン状態を示す2次巻線電圧検出信号を計数手段のリセット入力端に接続することにより、2次巻線が正常な場合には、突発的にスイッチング素子に所定以上の電流が流れても、計数手段に頻繁にリセットがかかることによりスイッチング素子の出力は停止しない。一方、2次巻線が短絡した場合、電磁的に結合している1次巻線にも大電流が流れ、これにより、スイッチング素子に所定以上の電流が流れる。また、このとき、2次巻線電圧検出信号の振幅が低下して、計数手段のリセット入力端に十分な入力電圧が入らなくなり、計数手段にリセットがかからなくなる。そのため、計数が進行して、所定値だけ計数されると、出力停止信号が出力されて、スイッチング素子の出力は停止する。
この発明によれば、2次巻線電圧検出信号に含まれるノイズの影響を軽減する。
尚、本実施形態におけるスイッチング電源1は、図5に示す、従来におけるスイッチング電源2に比して、力率改善回路12が、補助巻線Ncの短絡を検知して、補助巻線Ncの破損を防ぐ補助巻線短絡保護回路114(2次巻線短絡保護手段)を内部に追加した構成の力率改善回路11に置き換えられているところが異なる。
先ず、MOS−FETQ1が力率改善回路11によってオンしているとすると、入力端ACinputから入力された交流電流がダイオードブリッジDB1によって整流され、整流された直流電流が、抵抗R1、トランスT1の一次巻線Np、MOS−FETQ1および抵抗R7を通じて流れ、一次巻線Npに電磁エネルギが蓄積される。
先ず、ここで、MOS−FETQ1がオンしているとする。入力端Aにおいて、ダイオードブリッジDB1から出力された直流電圧を抵抗R2およびR3によって分圧した電圧である電圧MULTが入力され、入力端Dにおいて、出力端outputにおける直流電圧を抵抗R8およびR9によって分圧した電圧である電圧MOが入力され、該電圧をマルチプライヤ113によって乗算して、交流入力電流の基準信号を生成する。そして、該基準信号の電圧と抵抗R7の検出電圧とをコンパレータ112によって比較する。このとき、抵抗R7の検出電圧が基準電圧より大きいと、コンパレータ112はドライバ111を介して、MOS−FETQ1をオフにする。
先ず、力率改善回路11がMOS−FETQ1のオン・オフ制御を一定周期にて行う場合について説明する。力率改善回路11ではなく、コンデンサインプット型電源のとき、入力端ACinputにおいて、図2(a)に示すような電圧が印加されるとする。そのとき、入力端ACinputにおいて流れる電流は、図2(b)に示すように、急峻に変化するパルス状の電流となる。
過電流検出回路411において、入力端Ip11から入力された電圧CSは、コンパレータCp411において、電源電圧Vccを抵抗R401およびR402によって分圧された電圧(CS信号検出用しきい値)と比較される。電圧CSの方が高電圧になった場合、OSMV414の入力端Bの電位がローレベルからハイレベルになり、その時点から抵抗R411およびコンデンサC411によって決まる時定数の時間長を有するパルスがOSMV414の出力端Qから出力される。以上のように、過電流検出回路411およびOSMV414は、MOS−FETQ1に過電流が流れることによる電圧CSの上昇に伴い、通常ローレベルであり予め定められた時間幅だけハイレベルを呈するパルスを出力する。後述するように、これ以後のステージにて、このパルスを検出して回路動作を停止させることもできるので、過電流検出回路411およびOSMV414は過電流保護(以下、OCP(:Over Current Protection)という)回路を構成することになる。
前述したように、補助巻線Ncが短絡した場合、理想的には補助巻線Ncには電圧が現れないが、現実には、ノイズの影響等により、図4(b)に示すように、例えば、正常な時のz/c信号に比して、振幅が小さくなっているz/c信号が観測される。従来における力率改善回路12または本実施形態における力率改善回路11内のドライバ111においては、図4(b)に示すMOS−FETQ1オントリガ用しきい値が比較的低い電圧値であるため、ドライバ111は振幅が小さくなっているz/c信号も検知してしまい、オントリガが生成されてMOS−FETQ1がオン・オフを繰り返し、電源電圧を出力する動作が停止せず、補助巻線Ncに短絡電流が流れ続け、補助巻線Ncの破損を招いてしまう。
尚、RSフリップフロップ415がセットされているために、上述したパルスがローレベルになっても出力端Op15の出力信号はハイレベルを維持する。
Claims (3)
- 交流電圧を整流して供給する整流手段と、1次巻線および2次巻線を有し、前記1次巻線の一端が前記整流手段と接続されたトランスと、前記トランスの1次巻線の他端と接続されたスイッチング素子とに接続され、前記スイッチング素子によって、前記整流手段の出力電圧を前記交流電圧の周期に比して速い周期にて繰り返しオン・オフ制御を行う力率改善回路であって、
入力電圧を検出する入力電圧検出手段と、
前記スイッチング素子に流れる電流を検出するスイッチング素子電流検出手段と、
前記2次巻線に接続され、前記スイッチング素子のオフ期間に前記1次巻線に流れる電流がゼロになったことを検出するゼロ電流検出手段と、
前記入力電圧検出手段および前記スイッチング素子電流検出手段ならびに前記ゼロ電流検出手段の検出結果に基づいて、前記2次巻線の短絡を検出し、前記スイッチング素子をオフの状態に固定する2次巻線短絡保護手段と、
を備えたことを特徴とする力率改善回路。 - 前記2次巻線短絡保護手段が、
前記スイッチング素子に流れる電流が所定の電流値を超えた場合、前記スイッチング素子のスイッチング周波数毎に過電流検出信号を出力する過電流検出手段と、
前記2次巻線に接続され、前記2次巻線の電圧を検出し、2次巻線電圧検出信号を出力する2次巻線電圧検出手段と、
前記過電流検出手段の出力端が計数を行うセット入力端に接続され、前記2次巻線電圧検出手段の出力端が計数を停止するリセット入力端に接続され、前記過電流検出信号を所定数だけ計数した場合に、前記スイッチング電源の動作を停止させる出力停止信号を出力する計数手段と、
前記出力停止信号を入力すると前記スイッチング素子の制御電極への出力電圧を地絡する地絡手段と、
を備えることを特徴とする請求項1に記載の力率改善回路。 - 前記2次巻線電圧検出手段が、前記2次巻線電圧検出信号に所定の時間遅延を施すフィルタを備えることを特徴とする請求項2に記載の力率改善回路。
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