JP2002359977A - スイッチング電源装置 - Google Patents
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Abstract
(57)【要約】
【課題】 交流入力電圧の実効値が低い場合にもスイッ
チング素子をオン状態に維持してスイッチング電源装置
から大きな出力電力を得る。 【解決手段】 スイッチング素子(9)の制御端子に付与
するオン・オフ信号を出力するＲ-Ｓフリップフロップ
(17)と、交流電源(1)からの交流電圧の実効値が低いと
きにＲ-Ｓフリップフロップ(17)から出力されるオン・
オフ信号のオン期間を保持するオン・オフ期間制御回路
(22)とをスイッチング電源装置の制御回路(11)に設け
る。オン・オフ期間制御回路(22)により、交流電源(1)
からの交流電圧の実効値が低いときにもＲ-Ｓフリップ
フロップ(17)がセット状態に保持され、ＭＯＳ-ＦＥＴ
(9)のオン状態が維持されるので、正側出力端子(5)及び
負側出力端子(6)から大きな出力電力を取り出すことが
できる。
チング素子をオン状態に維持してスイッチング電源装置
から大きな出力電力を得る。 【解決手段】 スイッチング素子(9)の制御端子に付与
するオン・オフ信号を出力するＲ-Ｓフリップフロップ
(17)と、交流電源(1)からの交流電圧の実効値が低いと
きにＲ-Ｓフリップフロップ(17)から出力されるオン・
オフ信号のオン期間を保持するオン・オフ期間制御回路
(22)とをスイッチング電源装置の制御回路(11)に設け
る。オン・オフ期間制御回路(22)により、交流電源(1)
からの交流電圧の実効値が低いときにもＲ-Ｓフリップ
フロップ(17)がセット状態に保持され、ＭＯＳ-ＦＥＴ
(9)のオン状態が維持されるので、正側出力端子(5)及び
負側出力端子(6)から大きな出力電力を取り出すことが
できる。
Description
【０００１】
【発明の属する技術分野】本発明は、電源装置、特に交
流入力電圧の実効値が低い場合にも出力電力の制限を受
けないスイッチング電源装置に関するものである。
流入力電圧の実効値が低い場合にも出力電力の制限を受
けないスイッチング電源装置に関するものである。
【０００２】
【従来の技術】図３に示すように、従来の交流−直流変
換装置は、交流電源(1)からの交流電力を整流するブリ
ッジ型全波整流回路を構成する整流回路(2)を備えてい
る。整流回路(2)の正側端子（一方の出力端）にインダ
クタ(3)の一端が接続され、インダクタ(3)の他端は整流
素子としての整流用ダイオード(4)を介して正側出力端
子(5)に接続される。整流回路(2)の正側端子と負側端子
（他方の出力端）との間には直列に接続された入力側分
圧抵抗(7,8)が接続される。インダクタ(3)の他端と整流
回路(2)の負側端子との間には、スイッチング素子とし
てのＭＯＳ-ＦＥＴ(9)とスイッチング電流検出手段とし
ての電流検出用抵抗(10)との直列回路が接続される。
換装置は、交流電源(1)からの交流電力を整流するブリ
ッジ型全波整流回路を構成する整流回路(2)を備えてい
る。整流回路(2)の正側端子（一方の出力端）にインダ
クタ(3)の一端が接続され、インダクタ(3)の他端は整流
素子としての整流用ダイオード(4)を介して正側出力端
子(5)に接続される。整流回路(2)の正側端子と負側端子
（他方の出力端）との間には直列に接続された入力側分
圧抵抗(7,8)が接続される。インダクタ(3)の他端と整流
回路(2)の負側端子との間には、スイッチング素子とし
てのＭＯＳ-ＦＥＴ(9)とスイッチング電流検出手段とし
ての電流検出用抵抗(10)との直列回路が接続される。
【０００３】正側出力端子(5)と負側出力端子(6)との間
に出力電圧検出手段としての出力側分圧抵抗(12,13)が
直列に接続され、出力側分圧抵抗(12,13)と並列に平滑
用コンデンサ(20)が接続される。出力側分圧抵抗(12,1
3)の接続点は、誤差増幅器(14)の反転入力端子(-)に接
続され、誤差増幅器(14)の非反転入力端子(+)には基準
電源(21)の基準電圧が印加される。誤差増幅器(14)の出
力電圧(VC)は乗算器(15)に供給され、乗算器(15)は、一
方の入力側分圧抵抗(8)に印加される電圧(VM)と誤差増
幅器(14)の出力電圧(VC)とを乗算してコンパレータ(16)
の反転入力端子(-)に乗算電圧(VCS)を供給する。コンパ
レータ(16)の非反転入力端子(+)には電流検出用抵抗(1
0)に印加される電圧が印加され、電流検出用抵抗(10)に
印加される電圧が乗算器(15)の乗算電圧(VCS)より高い
とき、コンパレータ(16)は、高い電圧(Ｈ)レベルの出力
信号を発生し、駆動回路を構成するＲ-Ｓフリップフロ
ップ(17)をセット状態からリセット状態に切り換えて、
ＭＯＳ-ＦＥＴ(9)をオン状態からオフ状態に切り換え
る。
に出力電圧検出手段としての出力側分圧抵抗(12,13)が
直列に接続され、出力側分圧抵抗(12,13)と並列に平滑
用コンデンサ(20)が接続される。出力側分圧抵抗(12,1
3)の接続点は、誤差増幅器(14)の反転入力端子(-)に接
続され、誤差増幅器(14)の非反転入力端子(+)には基準
電源(21)の基準電圧が印加される。誤差増幅器(14)の出
力電圧(VC)は乗算器(15)に供給され、乗算器(15)は、一
方の入力側分圧抵抗(8)に印加される電圧(VM)と誤差増
幅器(14)の出力電圧(VC)とを乗算してコンパレータ(16)
の反転入力端子(-)に乗算電圧(VCS)を供給する。コンパ
レータ(16)の非反転入力端子(+)には電流検出用抵抗(1
0)に印加される電圧が印加され、電流検出用抵抗(10)に
印加される電圧が乗算器(15)の乗算電圧(VCS)より高い
とき、コンパレータ(16)は、高い電圧(Ｈ)レベルの出力
信号を発生し、駆動回路を構成するＲ-Ｓフリップフロ
ップ(17)をセット状態からリセット状態に切り換えて、
ＭＯＳ-ＦＥＴ(9)をオン状態からオフ状態に切り換え
る。
【０００４】また、整流回路(2)の正側端子に接続され
た電流検出器(18)はインダクタ(3)に流れる電流のゼロ
レベルを検出し、Ｒ-Ｓフリップフロップ(17)はインダ
クタ(3)に流れる電流がゼロレベルのときに電流検出器
(18)の出力によりリセット状態からセット状態となり、
ＭＯＳ-ＦＥＴ(9)のゲート端子（制御端子）にオン信号
を付与し、ＭＯＳ-ＦＥＴ(9)をオン状態にする。入力側
分圧抵抗(7,8)、電流検出用抵抗(10)、出力側分圧抵抗
(12,13)、誤差増幅器(14)、乗算器(15)、コンパレータ
(16)及び電流検出器(18)はオン・オフ期間制御回路(22)
を構成し、Ｒ-Ｓフリップフロップ(17)及びオン・オフ
期間制御回路(22)はＭＯＳ-ＦＥＴ(9)のゲート端子に付
与するオン・オフ信号を発生する制御回路(11)を構成す
る。
た電流検出器(18)はインダクタ(3)に流れる電流のゼロ
レベルを検出し、Ｒ-Ｓフリップフロップ(17)はインダ
クタ(3)に流れる電流がゼロレベルのときに電流検出器
(18)の出力によりリセット状態からセット状態となり、
ＭＯＳ-ＦＥＴ(9)のゲート端子（制御端子）にオン信号
を付与し、ＭＯＳ-ＦＥＴ(9)をオン状態にする。入力側
分圧抵抗(7,8)、電流検出用抵抗(10)、出力側分圧抵抗
(12,13)、誤差増幅器(14)、乗算器(15)、コンパレータ
(16)及び電流検出器(18)はオン・オフ期間制御回路(22)
を構成し、Ｒ-Ｓフリップフロップ(17)及びオン・オフ
期間制御回路(22)はＭＯＳ-ＦＥＴ(9)のゲート端子に付
与するオン・オフ信号を発生する制御回路(11)を構成す
る。
【０００５】動作の際に、ＭＯＳ-ＦＥＴ(9)がオン状態
のとき、交流電源(1)から整流回路(2)を介してインダク
タ(3)、ＭＯＳ-ＦＥＴ(9)及び電流検出用抵抗(10)を通
じて電流が流れ、インダクタ(3)にエネルギが蓄積され
る。ＭＯＳ-ＦＥＴ(9)がオン状態からオフ状態に切り換
えられると、インダクタ(3)に蓄積されたエネルギが放
出されて整流用ダイオード(4)及び平滑用コンデンサ(2
0)に電流が流れ、平滑用コンデンサ(20)が昇圧充電され
る。これにより、交流電源(1)から供給される交流入力
電圧より高い値の直流出力電圧が平滑用コンデンサ(20)
の両端から正側出力端子(5)及び負側出力端子(6)を通じ
て出力される。ＭＯＳ-ＦＥＴ(9)がオフ状態になり、イ
ンダクタ(3)に流れる電流（インダクタ電流）は、徐々
に減少してゼロまで戻る。このように、ＭＯＳ-ＦＥＴ
(9)の制御周期毎にインダクタ電流をゼロまで戻す制御
を「電流臨界導通モード」という。
のとき、交流電源(1)から整流回路(2)を介してインダク
タ(3)、ＭＯＳ-ＦＥＴ(9)及び電流検出用抵抗(10)を通
じて電流が流れ、インダクタ(3)にエネルギが蓄積され
る。ＭＯＳ-ＦＥＴ(9)がオン状態からオフ状態に切り換
えられると、インダクタ(3)に蓄積されたエネルギが放
出されて整流用ダイオード(4)及び平滑用コンデンサ(2
0)に電流が流れ、平滑用コンデンサ(20)が昇圧充電され
る。これにより、交流電源(1)から供給される交流入力
電圧より高い値の直流出力電圧が平滑用コンデンサ(20)
の両端から正側出力端子(5)及び負側出力端子(6)を通じ
て出力される。ＭＯＳ-ＦＥＴ(9)がオフ状態になり、イ
ンダクタ(3)に流れる電流（インダクタ電流）は、徐々
に減少してゼロまで戻る。このように、ＭＯＳ-ＦＥＴ
(9)の制御周期毎にインダクタ電流をゼロまで戻す制御
を「電流臨界導通モード」という。
【０００６】制御回路(11)の誤差増幅器(14)は、出力側
分圧抵抗(13)に印加される電圧値を基準電源(21)の基準
電圧と比較して、直流出力電圧を一定値に制御する信号
を生成する。次に、正側出力端子(5)及び負側出力端子
(6)間の出力電圧との誤差を表す誤差増幅器(14)の出力
電圧(VC)と入力側分圧抵抗(8)に印加される整流回路(2)
の出力電圧(VM)とを乗算器(15)により乗算して交流入力
電流の基準信号を生成する。更に、この基準信号の電圧
と電流検出用抵抗(10)の検出電圧とをコンパレータ(16)
により比較し、電流検出用抵抗(10)の検出電圧が基準信
号の電圧より大きいとき、コンパレータ(16)は出力を発
生して、Ｒ-Ｓフリップフロップ(17)をリセット状態に
切り換え、ＭＯＳ-ＦＥＴ(9)をオフ状態に切り換える。
また、電流検出器(18)がインダクタ(3)に流れる電流の
ゼロレベルを検出したとき、Ｒ-Ｓフリップフロップ(1
7)はセット状態に切り換えられ、ＭＯＳ-ＦＥＴ(9)がオ
ン状態となる。このため、図４に示すように、インダク
タ(3)を流れる電流、即ちＭＯＳ-ＦＥＴ(9)を流れる電
流(IQ)と整流用ダイオード(4)を流れる電流(ID)との三
角波形状の和電流は、交流電圧の瞬時電圧が高いほど大
きい値となる。これにより、Ｒ-Ｓフリップフロップ(1
7)の出力端子(Q)からＭＯＳ-ＦＥＴ(9)のゲート端子に
オン・オフ信号が付与され、ＭＯＳ-ＦＥＴ(9)がオン・
オフ制御される。したがって、図３に示す交流−直流変
換装置は、ＭＯＳ-ＦＥＴ(9)を流れる電流(I Q)のピーク
値を電流検出用抵抗(10)で検出し、その検出値を使用し
てＭＯＳ-ＦＥＴ(9)のオン・オフを制御するピーク電流
制御方式の力率改善コンバータを構成する。図３に示す
交流−直流変換装置では、誤差増幅器(14)の出力電圧(V
C)と整流回路(2)の出力電圧とを乗算して交流入力電流
の基準信号を生成するため、交流入力電流の瞬時的変化
が交流入力電圧の瞬時的変化に追従し、入力力率を略
１.０まで上昇させることができる。
分圧抵抗(13)に印加される電圧値を基準電源(21)の基準
電圧と比較して、直流出力電圧を一定値に制御する信号
を生成する。次に、正側出力端子(5)及び負側出力端子
(6)間の出力電圧との誤差を表す誤差増幅器(14)の出力
電圧(VC)と入力側分圧抵抗(8)に印加される整流回路(2)
の出力電圧(VM)とを乗算器(15)により乗算して交流入力
電流の基準信号を生成する。更に、この基準信号の電圧
と電流検出用抵抗(10)の検出電圧とをコンパレータ(16)
により比較し、電流検出用抵抗(10)の検出電圧が基準信
号の電圧より大きいとき、コンパレータ(16)は出力を発
生して、Ｒ-Ｓフリップフロップ(17)をリセット状態に
切り換え、ＭＯＳ-ＦＥＴ(9)をオフ状態に切り換える。
また、電流検出器(18)がインダクタ(3)に流れる電流の
ゼロレベルを検出したとき、Ｒ-Ｓフリップフロップ(1
7)はセット状態に切り換えられ、ＭＯＳ-ＦＥＴ(9)がオ
ン状態となる。このため、図４に示すように、インダク
タ(3)を流れる電流、即ちＭＯＳ-ＦＥＴ(9)を流れる電
流(IQ)と整流用ダイオード(4)を流れる電流(ID)との三
角波形状の和電流は、交流電圧の瞬時電圧が高いほど大
きい値となる。これにより、Ｒ-Ｓフリップフロップ(1
7)の出力端子(Q)からＭＯＳ-ＦＥＴ(9)のゲート端子に
オン・オフ信号が付与され、ＭＯＳ-ＦＥＴ(9)がオン・
オフ制御される。したがって、図３に示す交流−直流変
換装置は、ＭＯＳ-ＦＥＴ(9)を流れる電流(I Q)のピーク
値を電流検出用抵抗(10)で検出し、その検出値を使用し
てＭＯＳ-ＦＥＴ(9)のオン・オフを制御するピーク電流
制御方式の力率改善コンバータを構成する。図３に示す
交流−直流変換装置では、誤差増幅器(14)の出力電圧(V
C)と整流回路(2)の出力電圧とを乗算して交流入力電流
の基準信号を生成するため、交流入力電流の瞬時的変化
が交流入力電圧の瞬時的変化に追従し、入力力率を略
１.０まで上昇させることができる。
【０００７】
【発明が解決しようとする課題】しかしながら、図３に
示す従来の交流−直流変換装置では、出力電圧を一定に
制御する場合に交流電圧の実効値が低く且つ交流電圧の
瞬時値が高いときに、ＭＯＳ-ＦＥＴ(9)に流れる電流値
が大きくなる。しかも、図５に示すように、交流電圧の
全波整流波形に相似する電流に制御できるのは、交流電
圧に対してスイッチング電流の制御信号がリニアに増加
する範囲である。交流電源(1)からの交流電流を交流電
源(1)の交流電圧と同位相で且つ正弦波状に制御するに
は、乗算器(15)の入出力特性によって、一方の入力側分
圧抵抗(8)に印加される電圧(VM)と誤差増幅器(14)の出
力電圧(VC)との電圧範囲が限定される。このため、交流
電圧の入力電圧範囲が広い場合は制御信号の値が制限さ
れ、交流電圧の瞬時値が低いと、スイッチング電流、即
ち出力電力が制限される欠点がある。この欠点を解消す
るため、制御信号の値が小さくても電流検出用抵抗(10)
の抵抗値を小さくすれば、必要な出力電力を確保できる
が、電流検出用抵抗(10)はスイッチング電流の過電流も
検出するため、電流検出用抵抗(10)の抵抗値を小さくす
ると過電流値が大きくなり、ＭＯＳ-ＦＥＴ(9)の容量及
びインダクタ(3)の外形が大きくなる欠点があった。
示す従来の交流−直流変換装置では、出力電圧を一定に
制御する場合に交流電圧の実効値が低く且つ交流電圧の
瞬時値が高いときに、ＭＯＳ-ＦＥＴ(9)に流れる電流値
が大きくなる。しかも、図５に示すように、交流電圧の
全波整流波形に相似する電流に制御できるのは、交流電
圧に対してスイッチング電流の制御信号がリニアに増加
する範囲である。交流電源(1)からの交流電流を交流電
源(1)の交流電圧と同位相で且つ正弦波状に制御するに
は、乗算器(15)の入出力特性によって、一方の入力側分
圧抵抗(8)に印加される電圧(VM)と誤差増幅器(14)の出
力電圧(VC)との電圧範囲が限定される。このため、交流
電圧の入力電圧範囲が広い場合は制御信号の値が制限さ
れ、交流電圧の瞬時値が低いと、スイッチング電流、即
ち出力電力が制限される欠点がある。この欠点を解消す
るため、制御信号の値が小さくても電流検出用抵抗(10)
の抵抗値を小さくすれば、必要な出力電力を確保できる
が、電流検出用抵抗(10)はスイッチング電流の過電流も
検出するため、電流検出用抵抗(10)の抵抗値を小さくす
ると過電流値が大きくなり、ＭＯＳ-ＦＥＴ(9)の容量及
びインダクタ(3)の外形が大きくなる欠点があった。
【０００８】そこで、本発明は交流入力電圧の実効値が
低い場合にも出力電力が制限されないスイッチング電源
装置を提供することを目的とする。
低い場合にも出力電力が制限されないスイッチング電源
装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明によるスイッチン
グ電源装置は、交流電源(1)に接続される整流回路(2)
と、整流回路(2)の一方の出力端と一対の出力端子(5,6)
との間に直列に接続されたインダクタ(3)及び整流素子
(4)と、インダクタ(3)と整流素子(4)との接続点と整流
回路(2)の他方の出力端との間に直列に接続されたスイ
ッチング素子(9)と、スイッチング素子(9)の制御端子に
オン・オフ信号を付与する制御回路(11)とを備えてい
る。制御回路(11)は、スイッチング素子(9)の制御端子
に付与するオン・オフ信号を出力する駆動回路(17)と、
交流電源(1)からの交流電圧の実効値又は平均値若しく
は相当値が低いときに駆動回路(17)から出力されるオン
・オフ信号のオン期間を保持するオン・オフ期間制御回
路(22)とを備えている。「相当値」は、交流電源からの
交流電圧のピーク値であるか又は実効値に比例する値で
ある。交流電源(1)からの交流電圧の実効値が低いとき
でも、オン・オフ期間制御回路(22)により駆動回路(17)
から出力されるオン・オフ信号のオン期間が保持され、
スイッチング素子(9)のオン状態が保持されるので、ス
イッチング素子(9)により大きなスイッチング電流を流
すことができ、正側出力端子(5)及び負側出力端子(6)か
ら大きな出力電力を取り出すことができる。したがっ
て、交流入力電圧の実効値が低い場合でも出力電力が制
限されない。
グ電源装置は、交流電源(1)に接続される整流回路(2)
と、整流回路(2)の一方の出力端と一対の出力端子(5,6)
との間に直列に接続されたインダクタ(3)及び整流素子
(4)と、インダクタ(3)と整流素子(4)との接続点と整流
回路(2)の他方の出力端との間に直列に接続されたスイ
ッチング素子(9)と、スイッチング素子(9)の制御端子に
オン・オフ信号を付与する制御回路(11)とを備えてい
る。制御回路(11)は、スイッチング素子(9)の制御端子
に付与するオン・オフ信号を出力する駆動回路(17)と、
交流電源(1)からの交流電圧の実効値又は平均値若しく
は相当値が低いときに駆動回路(17)から出力されるオン
・オフ信号のオン期間を保持するオン・オフ期間制御回
路(22)とを備えている。「相当値」は、交流電源からの
交流電圧のピーク値であるか又は実効値に比例する値で
ある。交流電源(1)からの交流電圧の実効値が低いとき
でも、オン・オフ期間制御回路(22)により駆動回路(17)
から出力されるオン・オフ信号のオン期間が保持され、
スイッチング素子(9)のオン状態が保持されるので、ス
イッチング素子(9)により大きなスイッチング電流を流
すことができ、正側出力端子(5)及び負側出力端子(6)か
ら大きな出力電力を取り出すことができる。したがっ
て、交流入力電圧の実効値が低い場合でも出力電力が制
限されない。
【００１０】本発明の実施の形態でのオン・オフ期間制
御回路(22)は、スイッチング素子(9)に流れる電流を電
圧として検出するスイッチング電流検出手段(10)と、一
対の出力端子(5,6)間に接続された出力電圧検出手段(1
2,13)と、出力電圧検出手段(12,13)の検出電圧と基準電
源(21)の基準電圧との誤差電圧に比例する出力信号を発
生する誤差増幅器(14)と、整流回路(2)の出力電圧を検
出し且つこの検出電圧の実効値又は平均値若しくは相当
値が低いときに検出出力電圧(VM)を増加させる入力電圧
検出回路(28)と、入力電圧検出回路(28)の検出出力電圧
(VM)と誤差増幅器(14)の出力電圧(VC)との乗算電圧
(VCS)を発生する乗算器(15)と、乗算器(15)の乗算電圧
(VCS)とスイッチング電流検出手段(10)の検出電圧とを
比較してスイッチング電流検出手段(10)の検出電圧の方
が高くなったときに駆動回路(17)の出力をオンからオフ
に切り換える信号を発生するコンパレータ(16)と、イン
ダクタ(3)に流れる電流を検出し且つインダクタ(3)に流
れる電流のゼロレベルを検出したときに駆動回路(17)の
出力をオフからオンに切り換える信号を発生する電流検
出器(18)とを備えている。誤差増幅器(14)の出力電圧(V
C)と整流回路(2)の出力電圧とを乗算して交流入力電流
の基準信号を生成するため、交流入力電流の瞬時的変化
が交流入力電圧の瞬時的変化に追従し、入力力率を略
１.０まで上昇させることができる。また、スイッチン
グ電流検出手段(10)により過電流値を必要以上に増大さ
せずに、交流入力電圧の瞬時値をより高く検出すること
ができる。
御回路(22)は、スイッチング素子(9)に流れる電流を電
圧として検出するスイッチング電流検出手段(10)と、一
対の出力端子(5,6)間に接続された出力電圧検出手段(1
2,13)と、出力電圧検出手段(12,13)の検出電圧と基準電
源(21)の基準電圧との誤差電圧に比例する出力信号を発
生する誤差増幅器(14)と、整流回路(2)の出力電圧を検
出し且つこの検出電圧の実効値又は平均値若しくは相当
値が低いときに検出出力電圧(VM)を増加させる入力電圧
検出回路(28)と、入力電圧検出回路(28)の検出出力電圧
(VM)と誤差増幅器(14)の出力電圧(VC)との乗算電圧
(VCS)を発生する乗算器(15)と、乗算器(15)の乗算電圧
(VCS)とスイッチング電流検出手段(10)の検出電圧とを
比較してスイッチング電流検出手段(10)の検出電圧の方
が高くなったときに駆動回路(17)の出力をオンからオフ
に切り換える信号を発生するコンパレータ(16)と、イン
ダクタ(3)に流れる電流を検出し且つインダクタ(3)に流
れる電流のゼロレベルを検出したときに駆動回路(17)の
出力をオフからオンに切り換える信号を発生する電流検
出器(18)とを備えている。誤差増幅器(14)の出力電圧(V
C)と整流回路(2)の出力電圧とを乗算して交流入力電流
の基準信号を生成するため、交流入力電流の瞬時的変化
が交流入力電圧の瞬時的変化に追従し、入力力率を略
１.０まで上昇させることができる。また、スイッチン
グ電流検出手段(10)により過電流値を必要以上に増大さ
せずに、交流入力電圧の瞬時値をより高く検出すること
ができる。
【００１１】本発明の実施の形態での入力電圧検出回路
(28)は、整流回路(2)の出力電圧を検出する入力電圧検
出器(23)と、整流回路(2)の両出力端間に直列に接続さ
れた入力側分圧抵抗(7,8)とを備え、整流回路(2)の出力
電圧の実効値又は平均値若しくは相当値が低いときに入
力電圧検出器(23)の検出信号により入力側分圧抵抗(7,
8)の抵抗値を調整して、入力側分圧抵抗(7,8)間の電圧
(VM)を増加させるので、乗算器(15)の乗算値(VCS)が高
くなり、コンパレータ(16)の出力が発生しない。
(28)は、整流回路(2)の出力電圧を検出する入力電圧検
出器(23)と、整流回路(2)の両出力端間に直列に接続さ
れた入力側分圧抵抗(7,8)とを備え、整流回路(2)の出力
電圧の実効値又は平均値若しくは相当値が低いときに入
力電圧検出器(23)の検出信号により入力側分圧抵抗(7,
8)の抵抗値を調整して、入力側分圧抵抗(7,8)間の電圧
(VM)を増加させるので、乗算器(15)の乗算値(VCS)が高
くなり、コンパレータ(16)の出力が発生しない。
【００１２】本発明の他の実施の形態での入力電圧検出
回路(28)は、整流回路(2)の出力電圧を検出する入力電
圧検出器(23)と、整流回路(2)の両出力端間に直列に接
続された入力側分圧抵抗(7,8)と、入力側分圧抵抗(7,8)
の接続点と整流回路(2)の他方の出力端との間に直列に
接続された付加抵抗(24)及びスイッチ(25)とを備え、整
流回路(2)の出力電圧の実効値又は平均値若しくは相当
値が低いときに入力電圧検出器(23)の検出信号によりス
イッチ(25)をオフに切り換えて入力側分圧抵抗(7,8)を
通じて電流が流れ、整流回路(2)の出力電圧の実効値又
は平均値若しくは相当値が高いときに入力電圧検出器(2
3)の検出信号によりスイッチ(25)をオンに切り換えて入
力側分圧抵抗(7,8)及び付加抵抗(24)を通じて電流が流
れる。
回路(28)は、整流回路(2)の出力電圧を検出する入力電
圧検出器(23)と、整流回路(2)の両出力端間に直列に接
続された入力側分圧抵抗(7,8)と、入力側分圧抵抗(7,8)
の接続点と整流回路(2)の他方の出力端との間に直列に
接続された付加抵抗(24)及びスイッチ(25)とを備え、整
流回路(2)の出力電圧の実効値又は平均値若しくは相当
値が低いときに入力電圧検出器(23)の検出信号によりス
イッチ(25)をオフに切り換えて入力側分圧抵抗(7,8)を
通じて電流が流れ、整流回路(2)の出力電圧の実効値又
は平均値若しくは相当値が高いときに入力電圧検出器(2
3)の検出信号によりスイッチ(25)をオンに切り換えて入
力側分圧抵抗(7,8)及び付加抵抗(24)を通じて電流が流
れる。
【００１３】
【発明の実施の形態】以下、本発明によるスイッチング
電源装置の実施の形態を図１及び図２に基いて説明す
る。但し、図１及び図２では図３に示す箇所と同一の部
分には同一の符号を付し、その説明を省略する。本実施
の形態のスイッチング電源装置は、図１に示すように、
整流回路(2)の出力電圧の実効値を検出する入力電圧検
出器(23)と、抵抗値が固定された入力側分圧抵抗(7)
と、入力側分圧抵抗(7)と直列に接続され且つ入力電圧
検出器(23)の検出信号により抵抗値が可変する可変抵抗
素子により構成される入力側分圧抵抗(8)とで構成され
た入力電圧検出回路(28)を有する制御回路(11)を備えて
いる。入力電圧検出回路(28)は、整流回路(2)の出力電
圧の実効値が低いときに入力電圧検出器(23)から出力さ
れる検出信号により、入力側分圧抵抗(8)の抵抗値が増
大する。このとき、交流入力電圧の実効値が低くなるほ
ど入力側分圧抵抗(8)の抵抗値が大きくなるように制御
されるので、乗算器(15)の乗算電圧(VCS)がより大きく
なり、コンパレータ(16)の基準電圧のレベルが高くな
る。電流検出用抵抗(10)に印加される電圧がより高くな
ければコンパレータ(16)は高い電圧(Ｈ)レベルの出力信
号を発生しないから、Ｒ-Ｓフリップフロップ(17)は交
流入力電圧の実効値が低いときにもセット状態に維持さ
れる。したがって、交流入力電圧の実効値が低い場合で
もＭＯＳ-ＦＥＴ(9)のオン期間が延長されるので、より
大きなスイッチング電流をＭＯＳ-ＦＥＴ(9)に流すこと
ができ、より大きな出力電力を得ることができる。よっ
て、交流入力電圧の実効値が低い場合でも出力電力が制
限されることがない。
電源装置の実施の形態を図１及び図２に基いて説明す
る。但し、図１及び図２では図３に示す箇所と同一の部
分には同一の符号を付し、その説明を省略する。本実施
の形態のスイッチング電源装置は、図１に示すように、
整流回路(2)の出力電圧の実効値を検出する入力電圧検
出器(23)と、抵抗値が固定された入力側分圧抵抗(7)
と、入力側分圧抵抗(7)と直列に接続され且つ入力電圧
検出器(23)の検出信号により抵抗値が可変する可変抵抗
素子により構成される入力側分圧抵抗(8)とで構成され
た入力電圧検出回路(28)を有する制御回路(11)を備えて
いる。入力電圧検出回路(28)は、整流回路(2)の出力電
圧の実効値が低いときに入力電圧検出器(23)から出力さ
れる検出信号により、入力側分圧抵抗(8)の抵抗値が増
大する。このとき、交流入力電圧の実効値が低くなるほ
ど入力側分圧抵抗(8)の抵抗値が大きくなるように制御
されるので、乗算器(15)の乗算電圧(VCS)がより大きく
なり、コンパレータ(16)の基準電圧のレベルが高くな
る。電流検出用抵抗(10)に印加される電圧がより高くな
ければコンパレータ(16)は高い電圧(Ｈ)レベルの出力信
号を発生しないから、Ｒ-Ｓフリップフロップ(17)は交
流入力電圧の実効値が低いときにもセット状態に維持さ
れる。したがって、交流入力電圧の実効値が低い場合で
もＭＯＳ-ＦＥＴ(9)のオン期間が延長されるので、より
大きなスイッチング電流をＭＯＳ-ＦＥＴ(9)に流すこと
ができ、より大きな出力電力を得ることができる。よっ
て、交流入力電圧の実効値が低い場合でも出力電力が制
限されることがない。
【００１４】図１に示す実施の形態では、交流入力電圧
の実効値が低いときに、入力側分圧抵抗(8)の抵抗値を
増加させる例を示したが、逆に入力側分圧抵抗(7)の抵
抗値を減少させてもよい。また、入力側分圧抵抗(8)の
抵抗値を増加させると同時に入力側分圧抵抗(7)の抵抗
値を減少させてもよい。
の実効値が低いときに、入力側分圧抵抗(8)の抵抗値を
増加させる例を示したが、逆に入力側分圧抵抗(7)の抵
抗値を減少させてもよい。また、入力側分圧抵抗(8)の
抵抗値を増加させると同時に入力側分圧抵抗(7)の抵抗
値を減少させてもよい。
【００１５】図２に示す本発明の他の実施の形態での入
力電圧検出回路(28)は、入力側分圧抵抗(7,8)の接続点
と整流回路(2)の負側端子との間に付加抵抗(24)及びス
イッチとしてのトランジスタ(25)が直列に接続される。
整流回路(2)の出力電圧の実効値を検出する入力電圧検
出器(23)の出力信号はコンパレータ(26)の非反転入力端
子(+)に供給され、コンパレータ(26)の反転入力端子(-)
は基準電源(27)に接続される。コンパレータ(26)の出力
信号はトランジスタ(25)のベース端子に供給される。整
流回路(2)の出力電圧の実効値が高いことを入力電圧検
出器(23)により検出し、入力電圧検出器(23)の出力電圧
が基準電源(27)の基準電圧より高いときはコンパレータ
(26)の高い電圧(Ｈ)レベルの出力によりトランジスタ(2
5)がオン状態となり、入力側分圧抵抗(7,8)及び付加抵
抗(24)を通じて電流が流れるため、入力側分圧抵抗(8)
に印加される電圧(VM)が低くなる。整流回路(2)の出力
電圧の実効値が低いときは、コンパレータ(26)からの低
い電圧(Ｌ)レベルの出力信号によりトランジスタ(25)は
オフ状態に維持され、入力側分圧抵抗(8)に印加される
電圧(VM)が高くなるため、Ｒ-Ｓフリップフロップ(17)
は交流入力電圧の実効値が低いときでもセット状態に維
持される。前記何れの実施の形態でも、交流入力電圧の
実効値を検出する代わりに交流入力電圧の平均値又は相
当値を検出してもよい。また、スイッチング素子として
ＭＯＳ-ＦＥＴの代わりにバイポーラトランジスタ、Ｉ
ＧＢＴ（絶縁ゲート型バイポーラトランジスタ）、Ｊ-
ＦＥＴ（接合型電界効果トランジスタ）又はサイリスタ
等を使用してもよい。更に、電流検出器(18)を設ける代
わりにインダクタ(3)に別巻線を付加してこの別巻線に
よりインダクタ(3)に流れる電流を検出してもよい。
力電圧検出回路(28)は、入力側分圧抵抗(7,8)の接続点
と整流回路(2)の負側端子との間に付加抵抗(24)及びス
イッチとしてのトランジスタ(25)が直列に接続される。
整流回路(2)の出力電圧の実効値を検出する入力電圧検
出器(23)の出力信号はコンパレータ(26)の非反転入力端
子(+)に供給され、コンパレータ(26)の反転入力端子(-)
は基準電源(27)に接続される。コンパレータ(26)の出力
信号はトランジスタ(25)のベース端子に供給される。整
流回路(2)の出力電圧の実効値が高いことを入力電圧検
出器(23)により検出し、入力電圧検出器(23)の出力電圧
が基準電源(27)の基準電圧より高いときはコンパレータ
(26)の高い電圧(Ｈ)レベルの出力によりトランジスタ(2
5)がオン状態となり、入力側分圧抵抗(7,8)及び付加抵
抗(24)を通じて電流が流れるため、入力側分圧抵抗(8)
に印加される電圧(VM)が低くなる。整流回路(2)の出力
電圧の実効値が低いときは、コンパレータ(26)からの低
い電圧(Ｌ)レベルの出力信号によりトランジスタ(25)は
オフ状態に維持され、入力側分圧抵抗(8)に印加される
電圧(VM)が高くなるため、Ｒ-Ｓフリップフロップ(17)
は交流入力電圧の実効値が低いときでもセット状態に維
持される。前記何れの実施の形態でも、交流入力電圧の
実効値を検出する代わりに交流入力電圧の平均値又は相
当値を検出してもよい。また、スイッチング素子として
ＭＯＳ-ＦＥＴの代わりにバイポーラトランジスタ、Ｉ
ＧＢＴ（絶縁ゲート型バイポーラトランジスタ）、Ｊ-
ＦＥＴ（接合型電界効果トランジスタ）又はサイリスタ
等を使用してもよい。更に、電流検出器(18)を設ける代
わりにインダクタ(3)に別巻線を付加してこの別巻線に
よりインダクタ(3)に流れる電流を検出してもよい。
【００１６】
【発明の効果】前記のように、本発明によるスイッチン
グ電源装置では、交流電源からの交流入力電圧の実効値
が低いときでも過電流値を増大させずにより大きな出力
電力を得ることができるので、出力電力の制限を受けな
い。また、インダクタの小型化及びスイッチング素子の
低容量化を図り、スイッチング電源装置の低コスト化、
小型化を実現できる利点がある。
グ電源装置では、交流電源からの交流入力電圧の実効値
が低いときでも過電流値を増大させずにより大きな出力
電力を得ることができるので、出力電力の制限を受けな
い。また、インダクタの小型化及びスイッチング素子の
低容量化を図り、スイッチング電源装置の低コスト化、
小型化を実現できる利点がある。
【図１】 本発明によるスイッチング電源装置の回路図
【図２】 本発明によるスイッチング電源装置の他の実
施の形態を示す回路図
施の形態を示す回路図
【図３】 従来のスイッチング電源装置の回路図
【図４】 インダクタ電流とＭＯＳ-ＦＥＴのゲート電
圧との関係を示すグラフ
圧との関係を示すグラフ
【図５】 乗算器の出力特性を示すグラフ
(1)・・交流電源、 (2)・・整流回路、 (3)・・イン
ダクタ、 (4)・・整流用ダイオード（整流素子）、
(5)・・正側出力端子、 (6)・・負側出力端子、(7,8)
・・入力側分圧抵抗、 (9)・・ＭＯＳ-ＦＥＴ（スイッ
チング素子）、(10)・・電流検出用抵抗（スイッチング
電流検出手段）、 (11)・・制御回路、 (12,13)・・
出力側分圧抵抗（出力電圧検出手段）、 (14)・・誤差
増幅器、 (15)・・乗算器、 (16)・・コンパレータ、
(17)・・Ｒ-Ｓフリップフロップ（駆動回路）、 (1
8)・・電流検出器、 (20)・・平滑用コンデンサ、 (2
1)・・基準電源、 (22)・・オン・オフ期間制御回路、
(23)・・入力電圧検出器、 (24)・・付加抵抗、 (2
5)・・トランジスタ（スイッチ）、 (26)・・コンパレ
ータ、 (27)・・基準電源、 (28)・・入力電圧検出回
路
ダクタ、 (4)・・整流用ダイオード（整流素子）、
(5)・・正側出力端子、 (6)・・負側出力端子、(7,8)
・・入力側分圧抵抗、 (9)・・ＭＯＳ-ＦＥＴ（スイッ
チング素子）、(10)・・電流検出用抵抗（スイッチング
電流検出手段）、 (11)・・制御回路、 (12,13)・・
出力側分圧抵抗（出力電圧検出手段）、 (14)・・誤差
増幅器、 (15)・・乗算器、 (16)・・コンパレータ、
(17)・・Ｒ-Ｓフリップフロップ（駆動回路）、 (1
8)・・電流検出器、 (20)・・平滑用コンデンサ、 (2
1)・・基準電源、 (22)・・オン・オフ期間制御回路、
(23)・・入力電圧検出器、 (24)・・付加抵抗、 (2
5)・・トランジスタ（スイッチ）、 (26)・・コンパレ
ータ、 (27)・・基準電源、 (28)・・入力電圧検出回
路
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5H006 AA02 CA02 CA07 CA13 CB01 CC02 DA02 DA04 DB02 DC02 DC05 5H730 AA18 AS04 BB14 BB57 CC01 DD04 FD01 FD11 FD41 FD51 FF01 FG02 FG07
Claims (4)
- 【請求項１】 交流電源に接続される整流回路と、該整
流回路の一方の出力端と一対の出力端子との間に直列に
接続されたインダクタ及び整流素子と、前記インダクタ
と前記整流素子との接続点と前記整流回路の他方の出力
端との間に直列に接続されたスイッチング素子と、該ス
イッチング素子の制御端子にオン・オフ信号を付与する
制御回路とを備えたスイッチング電源装置において、 前記制御回路は、前記スイッチング素子の制御端子に付
与するオン・オフ信号を出力する駆動回路と、前記交流
電源からの交流電圧の実効値又は平均値若しくは相当値
が低いときに前記駆動回路から出力されるオン・オフ信
号のオン期間を保持するオン・オフ期間制御回路とを備
えたことを特徴とするスイッチング電源装置。 - 【請求項２】 前記オン・オフ期間制御回路は、前記ス
イッチング素子に流れる電流を電圧として検出するスイ
ッチング電流検出手段と、前記一対の出力端子間に接続
された出力電圧検出手段と、該出力電圧検出手段の検出
電圧と基準電源の基準電圧との誤差電圧に比例する出力
信号を発生する誤差増幅器と、前記整流回路の出力電圧
を検出し且つ該検出電圧の実効値又は平均値若しくは相
当値が低いときに検出出力電圧を増加させる入力電圧検
出回路と、該入力電圧検出回路の検出出力電圧と前記誤
差増幅器の出力電圧との乗算電圧を発生する乗算器と、
該乗算器の乗算電圧と前記スイッチング電流検出手段の
検出電圧とを比較して前記スイッチング電流検出手段の
検出電圧の方が高くなったときに前記駆動回路の出力を
オンからオフに切り換える信号を発生するコンパレータ
と、前記インダクタに流れる電流を検出し且つ前記イン
ダクタに流れる電流のゼロレベルを検出したときに前記
駆動回路の出力をオフからオンに切り換える信号を発生
する電流検出器とを備えた請求項１に記載のスイッチン
グ電源装置。 - 【請求項３】 前記入力電圧検出回路は、前記整流回路
の出力電圧を検出する入力電圧検出器と、前記整流回路
の両出力端間に直列に接続された入力側分圧抵抗とを備
え、前記整流回路の出力電圧の実効値又は平均値若しく
は相当値が低いときに入力電圧検出器の検出信号により
前記入力側分圧抵抗の抵抗値を調整して、前記入力側分
圧抵抗間の電圧を増加させる請求項２に記載のスイッチ
ング電源装置。 - 【請求項４】 前記入力電圧検出回路は、前記整流回路
の出力電圧を検出する入力電圧検出器と、前記整流回路
の両出力端間に直列に接続された入力側分圧抵抗と、該
入力側分圧抵抗の接続点と前記整流回路の他方の出力端
との間に直列に接続された付加抵抗及びスイッチとを備
え、前記整流回路の出力電圧の実効値又は平均値若しく
は相当値が低いときに前記入力電圧検出器の検出信号に
より前記スイッチをオフに切り換えて前記入力側分圧抵
抗を通じて電流が流れ、前記整流回路の出力電圧の実効
値又は平均値若しくは相当値が高いときに前記入力電圧
検出器の検出信号により前記スイッチをオンに切り換え
て前記入力側分圧抵抗及び前記付加抵抗を通じて電流が
流れる請求項２に記載のスイッチング電源装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001163972A JP4725696B2 (ja) | 2001-05-31 | 2001-05-31 | スイッチング電源装置 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001163972A JP4725696B2 (ja) | 2001-05-31 | 2001-05-31 | スイッチング電源装置 |
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| Publication Number | Publication Date |
|---|---|
| JP2002359977A true JP2002359977A (ja) | 2002-12-13 |
| JP4725696B2 JP4725696B2 (ja) | 2011-07-13 |
Family
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| JPH09238470A (ja) * | 1996-02-29 | 1997-09-09 | Toshiba Lighting & Technol Corp | 電源装置、放電灯点灯装置及び照明装置 |
-
2001
- 2001-05-31 JP JP2001163972A patent/JP4725696B2/ja not_active Expired - Fee Related
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| CN113054628A (zh) * | 2021-03-23 | 2021-06-29 | 厦门立林科技有限公司 | 一种mos管过流保护系统 |
| CN113054628B (zh) * | 2021-03-23 | 2023-06-02 | 厦门立林科技有限公司 | 一种mos管过流保护系统 |
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