JP4668764B2 - Manufacturing method of semiconductor device - Google Patents
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Description
この発明は、半導体装置の製造方法に関するものである。 The present invention relates to a method for manufacturing a semiconductor device.
図3及び図4を参照して、従来の半導体装置の製造方法について説明する。図3は、従来の半導体装置の製造方法を説明するための工程図である。 A conventional method for manufacturing a semiconductor device will be described with reference to FIGS. FIG. 3 is a process diagram for explaining a conventional method of manufacturing a semiconductor device.
MOSトランジスタが形成された下地110上に、絶縁膜であるシリコン酸化膜140をCVD法で形成する。MOSトランジスタは、シリコン基板112に不純物拡散領域として、離間して形成されたソース領域122及びドレイン領域124と、シリコン基板112の上側表面113上にゲート酸化膜126を介して形成されたゲート電極128を備えて構成される。このとき、ゲート電極128等による下地110の凹凸に応じて、シリコン酸化膜140の上側表面141に凹凸が生じる(図3(A))。
A
次に、リソグラフィ工程及びエッチング工程によって、シリコン酸化膜140にコンタクトホールを設ける。ここで、シリコン酸化膜140の上側表面141に凹凸があると、シリコン酸化膜140の上側表面141上に塗布されたレジスト層150の厚さに差が生じる(図3(B))。
Next, a contact hole is provided in the
レジスト層150が厚い部分(図3(B)中、符号Iで示す部分)のレジスト層に開口部を設けるための露光を行うと、レジスト層150が薄い部分(図3(B)中、符号IIで示す部分)の露光が過剰になる。この結果、符号IIで示す部分に形成される開口部の周囲の部分までも露光され、レジスト層150に形成される開口部が異常に大きくなってしまうなどの不具合が生じる。
When exposure is performed to provide an opening in the resist layer in a portion where the
この問題を解決するために、シリコン酸化膜140の上側表面141上に反射防止膜を塗布する方法が検討されている(例えば、特許文献1参照)。
In order to solve this problem, a method of applying an antireflection film on the
図4を参照して、特許文献1に開示されている方法について説明する。特許文献1に開示されている方法によれば、シリコン酸化膜140の上側表面141上に反射防止膜145を塗布する。ここで、反射防止膜145は、露光波長の光を吸収する染料を含有し、所定の粘性を有する液状の有機樹脂材料を用いて形成される。反射防止膜145は、粘性を有する液状の材料であるので、シリコン酸化膜140の上側表面141上に凹凸があっても、反射防止膜145の上側表面146は平坦になる。その後、反射防止膜145の上側表面146上にレジスト層151を塗布する。
The method disclosed in Patent Document 1 will be described with reference to FIG. According to the method disclosed in Patent Document 1, an
次に、露光及び現像を行うことにより、レジスト層151を加工して、エッチングマスクを形成する。その後、当該エッチングマスクを用いた、Ar/CHF3/CF4プラズマによるエッチングにより、反射防止膜145及びシリコン酸化膜140にコンタクトホールを形成する。なお、プラズマエッチングの際のRF出力は800Wとする。また、Arガス、CHF3ガス及びCF4ガスの流量は、それぞれ、200sccm、20sccm及び18sccmとする。ここで、sccm(standard cubic cm per minute)は、0℃、1気圧(=1013hPa)に換算した場合のガス流量を表す単位である。上述の条件でエッチングを行うと、反射防止膜145とシリコン酸化膜140のエッチングレートは等しくなり、シリコン酸化膜のシリコンに対する選択比が20から30程度になる。
図5を参照して、特許文献1に開示されている半導体装置の製造方法を、MOSトランジスタとバイポーラトランジスタが同一のシリコン基板に形成されている下地に適用する場合について説明する。図5は、MOSトランジスタとバイポーラトランジスタが同一のシリコン基板112に形成されている下地111上に、シリコン酸化膜140を形成し、シリコン酸化膜140の上側表面141上に反射防止膜145を塗布した状態を示す模式図である。
With reference to FIG. 5, the case where the manufacturing method of the semiconductor device disclosed in Patent Document 1 is applied to a base on which a MOS transistor and a bipolar transistor are formed on the same silicon substrate will be described. In FIG. 5, a
図5に示されるように、反射防止膜145の上側表面の位置が、MOSトランジスタ領域120の上側表面146aとバイポーラトランジスタ領域130の上側表面146bとで異なる。これは、反射防止膜145が有する粘性のためである。このため、MOSトランジスタ領域120のソース領域122及びドレイン領域124に対応する部分(図5中、符号IIIで示す部分)に設けられるコンタクトホールに比べて、バイポーラトランジスタ領域130のエミッタ領域136、ベース領域134、コレクタ領域132に対応する部分(図5中、符号IVで示す部分)に設けられるコンタクトホールのエッチングの深さは浅くなる。
As shown in FIG. 5, the position of the upper surface of the
この結果、コンタクトホールのエッチングの際に、バイポーラトランジスタ領域130では、シリコン基板の削り量が多くなる。図5に示す構成の場合、ベース領域134及びコレクタ領域132は、深さ方向に余裕があるが、エミッタ領域136は素子の縮小化のために薄く作られることが多い。エミッタ領域136が薄く形成されている場合、コンタクトホールのエッチングにより、エミッタ領域136のシリコン基板112が削られ、コンタクトホールがエミッタ領域136を貫通して、ベース領域134に達する恐れがある。
As a result, when the contact hole is etched, the amount of shaving of the silicon substrate increases in the
一方、コンタクトホールがエミッタ領域136を貫通するのを防ぐようにエッチング時間を設定すると、MOSトランジスタ領域120では、ソース領域122及びドレイン領域124に対するコンタクトホールを形成するためのエッチングが不十分となる恐れがある。このように、エッチングが不十分の場合、MOSトランジスタ領域120のコンタクトホールがソース領域122及びドレイン領域124に達しないなど、ソース領域122及びドレイン領域124のコンタクトが不良となってしまう。
On the other hand, if the etching time is set so as to prevent the contact hole from penetrating the
この発明は、上述の問題点に鑑みてなされたものであり、この発明の目的は、MOSトランジスタとバイポーラトランジスタが同一のシリコン基板に形成されている場合に、両トランジスタに対するコンタクトを良好にとれるコンタクトホールを形成することができる半導体装置の製造方法を提供することにある。 The present invention has been made in view of the above-described problems, and an object of the present invention is to provide a good contact for both transistors when the MOS transistor and the bipolar transistor are formed on the same silicon substrate. An object of the present invention is to provide a method of manufacturing a semiconductor device capable of forming a hole.
上述した目的を達成するために、この出願に係る発明者は、鋭意研究を行ったところ、コンタクトホールを形成するためのエッチングにおいて、バイポーラトランジスタ領域、特にエミッタ領域のシリコン基板の削り量を少なくすることによって、コンタクトホールがエミッタ領域を貫通してベース領域に達するのを防ぐとともに、MOSトランジスタ領域のソース領域及びドレイン領域のコンタクトを良好にすることができることを見出した。 In order to achieve the above-described object, the inventors of the present application have made extensive studies. As a result, in the etching for forming a contact hole, the amount of silicon substrate in the bipolar transistor region, particularly the emitter region, is reduced. Thus, it has been found that the contact hole can be prevented from passing through the emitter region and reach the base region, and the contact between the source region and the drain region of the MOS transistor region can be improved.
そこで、この発明の半導体装置の製造方法は、以下の工程を備えている。 Therefore, the method for manufacturing a semiconductor device of the present invention includes the following steps.
先ず、同一のシリコン基板に、MOSトランジスタ及びバイポーラトランジスタが形成されている下地を用意する。次に、下地上に、CVD法によりシリコン酸化膜を形成する。次に、シリコン酸化膜上に反射防止膜を形成する。次に、反射防止膜上に、エッチングマスクを形成する。 First, a base on which a MOS transistor and a bipolar transistor are formed is prepared on the same silicon substrate. Next, a silicon oxide film is formed on the base by a CVD method. Next, an antireflection film is formed on the silicon oxide film. Next, an etching mask is formed on the antireflection film.
次に、反射防止膜及びシリコン酸化膜の積層膜に対して、エッチングマスクを用いたプラズマエッチングを行うことにより、MOSトランジスタの形成領域と、MOSトランジスタの形成領域の厚さよりも薄く形成されている、バイポーラトランジスタの形成領域とに、積層膜を貫通するコンタクトホールをそれぞれ設ける。 Next, plasma etching using an etching mask is performed on the laminated film of the antireflection film and the silicon oxide film, so that the MOS transistor formation region and the MOS transistor formation region are formed thinner than each other. A contact hole penetrating the laminated film is provided in the bipolar transistor formation region.
プラズマエッチングとして、反射防止膜を主としてエッチングする、C4F8、Ar及びO2の第1混合ガスによる第1プラズマエッチングと、反射防止膜及びシリコン酸化膜を主としてエッチングする、CHF3、Ar及びO2の第2混合ガスによる第2プラズマエッチングと、シリコン酸化膜を主としてエッチングする、CO及びO2の第3混合ガスによる第3プラズマエッチングとをこの順に行う。 As plasma etching, the antireflection film is mainly etched, the first plasma etching with a first mixed gas of C 4 F 8 , Ar and O 2 , and the antireflection film and the silicon oxide film are mainly etched, CHF 3 , Ar and a second plasma etching of the second mixed gas O 2, mainly etching the silicon oxide film, performing a third plasma etching with a third mixed gas of CO and O 2 in this order.
この発明の半導体装置の製造方法によれば、反射防止膜及びシリコン酸化膜にコンタクトホールを設けるためのプラズマエッチングを、反射防止膜を主としてエッチングする第1プラズマエッチングと、反射防止膜及びシリコン酸化膜を主としてエッチングする第2プラズマエッチングと、シリコン酸化膜を主としてエッチングする第3プラズマエッチングの3段階で行っている。 According to the method for manufacturing a semiconductor device of the present invention, the plasma etching for providing contact holes in the antireflection film and the silicon oxide film, the first plasma etching mainly etching the antireflection film, the antireflection film and the silicon oxide film Is performed in three stages: a second plasma etching that mainly etches silicon and a third plasma etching that mainly etches the silicon oxide film.
このように3段階のプラズマエッチングを行うことにより、第3プラズマエッチングでは、シリコン酸化膜のシリコン基板に対するエッチング選択比を40から50程度に大きくすることができるので、エミッタ領域部分のシリコン基板の削り量が少なくなる。この結果、コンタクトホールを形成するためのエッチングにより、コンタクトホールがエミッタ領域を貫通してベース領域に達するのを防ぐとともに、MOSトランジスタ領域のソース領域及びドレイン領域のコンタクトを良好に形成できる。 By performing the three-stage plasma etching in this way, in the third plasma etching, the etching selectivity of the silicon oxide film to the silicon substrate can be increased to about 40 to 50, so that the silicon substrate in the emitter region is shaved. The amount is reduced. As a result, the etching for forming the contact hole can prevent the contact hole from penetrating the emitter region and reach the base region, and can satisfactorily form the contact of the source region and the drain region of the MOS transistor region.
以下、図を参照して、この発明の実施の形態について説明するが、各構成要素の形状、大きさ及び配置関係についてはこの発明が理解できる程度に概略的に示したものに過ぎない。また、以下、この発明の好適な構成例につき説明するが、各構成要素の材質及び数値的条件などは、単なる好適例にすぎない。従って、この発明は以下の実施の形態に限定されない。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. However, the shapes, sizes, and arrangement relationships of the constituent elements are merely schematically shown to the extent that the present invention can be understood. In the following, a preferred configuration example of the present invention will be described. However, the material and numerical conditions of each component are merely preferred examples. Therefore, the present invention is not limited to the following embodiment.
図1及び図2を参照して、この発明の半導体装置の製造方法について説明する。図1及び図2は、この発明の半導体装置の製造方法を説明するための工程図である。 With reference to FIGS. 1 and 2, a method of manufacturing a semiconductor device according to the present invention will be described. 1 and 2 are process diagrams for explaining a method of manufacturing a semiconductor device according to the present invention.
先ず、MOSトランジスタとバイポーラトランジスタを有する下地10を用意する。MOSトランジスタは、MOSトランジスタの形成領域(以下、MOSトランジスタ領域又は第1の領域と称する)20のシリコン基板12に、不純物拡散領域として互いに離間して設けられたソース領域22及びドレイン領域24と、ソース領域22及びドレイン領域24の間のシリコン基板12の上側表面13上にゲート酸化膜26を介して形成されたゲート電極28とを備えて構成されている。ここで、ゲート電極28は、例えば、ポリシリコンで形成される。
First, a
バイポーラトランジスタは、バイポーラトランジスタの形成領域(以下、バイポーラトランジスタ領域又は第2の領域と称する。)30のシリコン基板12に、コレクタ領域32、ベース領域34及びエミッタ領域36が、それぞれ不純物拡散領域として設けられて形成されている(図1(A))。
In the bipolar transistor, a
なお、シリコン基板12にMOSトランジスタ及びバイポーラトランジスタを形成する工程は、任意好適な従来周知の方法で行うことができるので、ここでは、説明を省略する。また、MOSトランジスタ及びバイポーラトランジスタは、素子分離領域(図示を省略する。)により、他のMOSトランジスタ及びバイポーラトランジスタなどと分離されている。
Note that the step of forming the MOS transistor and the bipolar transistor on the
次に、下地10上に、絶縁膜であるシリコン酸化膜40を、従来周知の、例えばCVD法で形成する。このとき、ゲート電極28等による下地10の凹凸に応じて、シリコン酸化膜40の上側表面41に凹凸が生じる(図1(B))。
Next, a
次に、シリコン酸化膜40の上側表面41上に反射防止膜45を塗布する。ここで、反射防止膜45は、露光波長の光を吸収する染料を含有し、従来周知の所定の粘性を有する液状の有機樹脂材料を用いて形成される。反射防止膜45は、粘性を有する液状の材料であるので、シリコン酸化膜40の上側表面41上に凹凸があっても、反射防止膜45の上側表面46a及び46bは局所的に平坦になる。なお、周知の通り、反射防止膜45が有する粘性により、MOSトランジスタ領域20における反射防止膜45の上側表面46aの高さ方向の位置と、バイポーラトランジスタ領域30における反射防止膜45の上側表面46bの高さ方向の位置とが異なる(図1(C))。
Next, an
次に、反射防止膜45の上側表面46a及び46b上にレジスト層を塗布する。その後、露光及び現像を行うことにより、レジスト層を加工して、エッチングマスク51を形成する(図1(D))。
Next, a resist layer is applied on the
次に、エッチングマスク51を用いた、反射防止膜45及びシリコン酸化膜40の積層膜47に対して、プラズマエッチングを行う。このプラズマエッチングにより、積層膜47の、MOSトランジスタ領域20と、MOSトランジスタ領域20の厚さよりも薄く形成されているバイポーラトランジスタ領域30とに、積層膜47を貫通するコンタクトホールをそれぞれ設ける。ここで、バイポーラトランジスタ領域30の積層膜47の部分は、MOSトランジスタ領域20の積層膜47の部分よりも薄く形成されている。このプラズマエッチングは、MOSトランジスタのソース領域22、ドレイン領域24及びゲート電極28の各々に対する個別のコンタクトホールと、バイポーラトランジスタのコレクタ領域32、ベース領域34及びエミッタ領域36の各々に対する個別のコンタクトホールとをそれぞれ同時に形成する工程である。このプラズマエッチングは、以下の3段階の処理で行われる。
Next, plasma etching is performed on the
第1段階の第1のエッチング工程として、C4F8、Ar及びO2の各ガスを含む第1混合ガスによる第1プラズマエッチングを行う。ここでは、有機樹脂材料で形成した反射防止膜45の、シリコン酸化膜40に対するエッチング選択比が高い第1の条件、すなわち、反射防止膜45のエッチングレートがシリコン酸化膜40のエッチングレートよりも大きい条件でエッチングする。この反射防止膜45のシリコン酸化膜40に対するエッチング選択比が高い条件として、例えば、C4F8、Ar及びO2の各ガスを、それぞれ、20sccm、160sccm及び20sccmのガス流量でエッチング処理室内に導入し、1200WのRF出力でエッチングを行う。この条件では、5〜10程度のエッチング選択比が実現できる。この結果、第1プラズマエッチングでは反射防止膜が主としてエッチングされ、反射防止膜45に開口部として複数の第1開口部61が形成される(図2(A))。
As the first etching process in the first stage, first plasma etching is performed using a first mixed gas containing C 4 F 8 , Ar, and O 2 gases. Here, the first condition where the
複数の第1開口部61のうち、いずれかの第1開口部61の底に、シリコン酸化膜40が露出した時点で、第1段階から第2段階へ移行する。このとき、第2の領域では、反射防止膜45はシリコン酸化膜40が露出するまでエッチングされるが、第1の領域では、反射防止膜45が第2の領域よりも厚く形成されているので、反射防止膜45が途中までエッチングされることになる。なお、この第1段階から第2段階へ切替えるタイミングは、反射防止膜45の厚さと、上述のガス流量及びRF出力で定まるエッチングレートとから、エッチング処理時間によって決めることができる。
When the
第2段階の第2のエッチング工程では、CHF3、Ar及びO2の各ガスを含む第2混合ガスによる第2プラズマエッチングを行う。ここでは、好適な第2の条件として、CHF3ガス、Arガス及びO2ガスを、それぞれ、20sccm、100sccm及び20sccmのガス流量でエッチング処理室内に導入し、500WのRF出力でエッチングを行う。この結果、シリコン酸化膜40が露出している第1開口部の底の、シリコン酸化膜40の部分、及び、残りの第1開口部61の底に依然として露出している反射防止膜45の部分をさらにエッチングして、第2開口部62を形成する。なお、上述した条件で第2プラズマエッチングを行うと、反射防止膜45とシリコン酸化膜40のエッチングレートは等しくなる(図2(B))。
In the second etching process in the second stage, second plasma etching is performed using a second mixed gas containing CHF 3 , Ar, and O 2 gases. Here, as a suitable second condition, CHF 3 gas, Ar gas, and O 2 gas are introduced into the etching chamber at a gas flow rate of 20 sccm, 100 sccm, and 20 sccm, respectively, and etching is performed with an RF output of 500 W. As a result, the portion of the
ここで、複数の第2開口部62のうち、いずれかの第2開口部62の底に、シリコン基板12又はゲート電極28が露出した時点で、第2段階から第3段階へ移行する。このとき、第2の領域では、シリコン酸化膜40は、シリコン基板12が露出するまでエッチングされ、第1の領域では、積層膜47が第2の領域よりも厚く形成されているので、シリコン酸化膜40が途中までエッチングされることになる。なお、この第2段階から第3段階へ切替えるタイミングは、シリコン酸化膜40の厚さと、上述のガス流量及びRF出力で定まるエッチングレートとから、エッチング処理時間によって決められる。ここで、ソース領域22及びドレイン領域24に対応する部分のエッチングは、ゲート電極28、又は、バイポーラトランジスタ領域30のコレクタ領域32、ベース領域34、及び、エミッタ領域36に対応する部分のエッチングより深く行われる。従って、ゲート電極28又はバイポーラトランジスタ30のシリコン基板12が、ソース領域22及びドレイン領域24のシリコン基板12より先に、第2開口部の底に露出する。
Here, when the
第3段階の第3のエッチング工程では、CO及びO2の各ガスを含む第3混合ガスによる第3プラズマエッチングを行う。ここでは、好適な第3の条件として、COガス及びO2ガスをそれぞれ150sccm及び20sccmのガス流量でエッチング処理室内に導入し、500WのRF出力でエッチングを行う。第3プラズマエッチングでは、シリコン酸化膜40のシリコンに対する選択比が40から50程度になる。この結果、シリコン酸化膜40に比べて、シリコン基板12及びゲート電極28の削り量が少なくなる。
In the third etching process in the third stage, third plasma etching is performed using a third mixed gas containing CO and O 2 gases. Here, as a preferred third condition, CO gas and O 2 gas are introduced into the etching chamber at a gas flow rate of 150 sccm and 20 sccm, respectively, and etching is performed with an RF output of 500 W. In the third plasma etching, the selection ratio of the
第3プラズマエッチングにより、第2開口部62の底に依然として露出しているシリコン酸化膜40の部分をさらにエッチングして、第3開口部63を形成する。また、第2開口部62の底に、シリコン基板12又はゲート電極28が露出している場合は、シリコン酸化膜40のシリコンに対する選択比が40から50程度であるので、シリコン基板12又はゲート電極28のエッチングは進行せず、第3開口部63は形成されない。
By third plasma etching, the portion of the
第3プラズマエッチングにより、全ての第3開口部内にシリコン基板12又はゲート電極28を露出した時点で、第3プラズマエッチングを終了する。
When the
ここで、反射防止膜45及びシリコン酸化膜40の積層膜47を貫通するように設けられ、その底にシリコン基板12又はゲート電極28を露出した開口部を、コンタクトホール60a及び60bと称する。ここでは、第1開口部61、第2開口部62及び第3開口部63が連通してなるコンタクトホールを符号60aで示している。また、第2プラズマエッチングにより、シリコン基板12又はゲート電極28が露出して形成された、第1開口部61及び第2開口部62が連通してなるコンタクトホールを符号60bで示している(図2(C))。
Here, openings provided so as to penetrate the
上述したように、この発明の半導体装置の製造方法によれば、反射防止膜及びシリコン酸化膜にコンタクトホールを設けるためのプラズマエッチングを、反射防止膜を主としてエッチングする第1プラズマエッチングと、反射防止膜及びシリコン酸化膜を主としてエッチングする第2プラズマエッチングと、シリコン酸化膜を主としてエッチングする第3プラズマエッチングの3段階で行っている。 As described above, according to the method for manufacturing a semiconductor device of the present invention, plasma etching for providing a contact hole in the antireflection film and the silicon oxide film, first plasma etching mainly etching the antireflection film, and antireflection The second plasma etching for mainly etching the film and the silicon oxide film and the third plasma etching for mainly etching the silicon oxide film are performed in three stages.
このように3段階のプラズマエッチングを行うことにより、第3プラズマエッチングでは、シリコン酸化膜のシリコン基板に対するエッチング選択比を40から50程度に大きくすることができるので、エミッタ領域部分のシリコン基板の削り量が少なくなる。この結果、コンタクトホールを形成するためのエッチングにより、コンタクトホールがエミッタ領域を貫通してベース領域に達するのを防ぐとともに、MOSトランジスタ領域のソース領域及びドレイン領域のコンタクトを良好に形成できる。 By performing the three-stage plasma etching in this way, in the third plasma etching, the etching selectivity of the silicon oxide film to the silicon substrate can be increased to about 40 to 50, so that the silicon substrate in the emitter region is shaved. The amount is reduced. As a result, the etching for forming the contact hole can prevent the contact hole from passing through the emitter region and reach the base region, and can satisfactorily form the contact of the source region and the drain region of the MOS transistor region.
10、110 下地
12、112 シリコン基板
13、41、46a、46b、113、141、146 上側表面
20、120 MOSトランジスタ領域
22、122 ソース領域
24、124 ドレイン領域
26、126 ゲート酸化膜
28、128 ゲート電極
30、130 バイポーラトランジスタ領域
32、132 コレクタ領域
34、134 ベース領域
36、136 エミッタ領域
40、140 シリコン酸化膜
45、145 反射防止膜
47 積層膜
51 エッチングマスク
60a、60b コンタクトホール
61 第1開口部
62 第2開口部
63 第3開口部
150、151 レジスト層
10, 110
Claims (7)
該下地上に、CVD法によりシリコン酸化膜を形成する工程と、
該シリコン酸化膜上に反射防止膜を形成する工程と、
該反射防止膜上に、エッチングマスクを形成する工程と、
前記反射防止膜及び前記シリコン酸化膜の積層膜に対して、該エッチングマスクを用いたプラズマエッチングを行うことにより、前記MOSトランジスタの形成領域と、該MOSトランジスタの形成領域の厚さよりも薄く形成されている、前記バイポーラトランジスタの形成領域とに、前記積層膜を貫通するコンタクトホールをそれぞれ設ける工程と
を含み、
前記プラズマエッチングとして、
前記反射防止膜を主としてエッチングする、C4F8、Ar及びO2の第1混合ガスによる第1プラズマエッチングと、前記反射防止膜及び前記シリコン酸化膜を主としてエッチングする、CHF3、Ar及びO2の第2混合ガスによる第2プラズマエッチングと、前記シリコン酸化膜を主としてエッチングする、CO及びO2の第3混合ガスによる第3プラズマエッチングとをこの順に行う
ことを特徴とする半導体装置の製造方法。 Preparing a base on which a MOS transistor and a bipolar transistor are formed on the same silicon substrate;
Forming a silicon oxide film on the underlayer by a CVD method;
Forming an antireflection film on the silicon oxide film;
Forming an etching mask on the antireflection film;
Plasma etching using the etching mask is performed on the antireflection film and the silicon oxide film to form a thinner region than the MOS transistor formation region and the MOS transistor formation region. A step of providing a contact hole penetrating the stacked film in a formation region of the bipolar transistor,
As the plasma etching,
The first plasma etching with a first mixed gas of C 4 F 8 , Ar, and O 2 that mainly etches the antireflection film, and the CHF 3 , Ar, and O that mainly etch the antireflection film and the silicon oxide film. a second plasma etching by 2 of the second mixed gas, producing a semiconductor device wherein the silicon oxide film primarily etched, and a third plasma etching with a third mixed gas of CO and O 2, characterized in that it is carried out in the this order Method.
前記プラズマエッチングを行う工程は、
前記第1混合ガスによる前記第1プラズマエッチングにより、前記反射防止膜に複数の第1開口部を形成し、
該第1開口部のいずれかの第1開口部の底に、前記シリコン酸化膜が露出した時点で、エッチングガスを前記第2混合ガスに切り換え、
該第2混合ガスによる前記第2プラズマエッチングにより、前記シリコン酸化膜が露出している第1開口部の底の当該シリコン酸化膜部分及び残りの第1開口部の底に依然として露出している反射防止膜をさらにエッチングして第2開口部をそれぞれ形成し、
前記第2開口部のうちいずれかの第2開口部の底に、前記バイポーラトランジスタの形成領域のシリコン基板又は前記ゲート電極が露出した時点で、エッチングガスを前記第3混合ガスに切り換え、
該第3混合ガスによる第3プラズマエッチングにより、前記シリコン酸化膜が依然として露出している第2開口部の底の当該シリコン酸化膜部分をさらにエッチングして第3開口部をそれぞれ形成することにより、主として前記第1開口部及び第2開口部が連通してなる前記ゲート電極、コレクタ領域、ベース領域及びエミッタ領域用の個別のコンタクトホールと、主として、前記第1開口部、第2開口部及び第3開口部が連通してなる、前記ドレイン領域及びソース領域用の個別のコンタクトホールとをそれぞれ形成する
ことを特徴とする請求項1に記載の半導体装置の製造方法。 The plasma etching is a step of simultaneously forming individual contact holes for the drain region, source region, and gate electrode of the MOS transistor and individual contact holes for the collector region, base region, and emitter region of the bipolar transistor, respectively. And
The step of performing the plasma etching includes:
A plurality of first openings are formed in the antireflection film by the first plasma etching with the first mixed gas,
When the silicon oxide film is exposed at the bottom of any of the first openings, the etching gas is switched to the second mixed gas,
Due to the second plasma etching by the second mixed gas, the silicon oxide film portion at the bottom of the first opening where the silicon oxide film is exposed and the reflection still exposed at the bottom of the remaining first opening. Etching the prevention film further to form second openings,
When the silicon substrate or the gate electrode in the formation region of the bipolar transistor is exposed at the bottom of any one of the second openings, the etching gas is switched to the third mixed gas,
By further etching the silicon oxide film portion at the bottom of the second opening where the silicon oxide film is still exposed by the third plasma etching using the third mixed gas, thereby forming the third opening, Individual contact holes for the gate electrode, collector region, base region, and emitter region mainly formed by communication between the first opening and the second opening, and mainly the first opening, the second opening, and the second opening 2. The method of manufacturing a semiconductor device according to claim 1, wherein the drain region and the individual contact hole for the source region each having three openings communicated with each other are formed.
前記第2混合ガスを構成するCHF3、Ar及びO2の各ガスのガス流量を、それぞれ、20sccm、100sccm及び20sccmとし、
前記第3混合ガスを構成するCO及びO2の各ガスのガス流量を、それぞれ、150sccm及び20sccmとする
ことを特徴とする請求項1又は2に記載の半導体装置の製造方法。 The gas flow rates of C 4 F 8 , Ar, and O 2 constituting the first mixed gas are 20 sccm (standard cubic cm per minute), 160 sccm, and 20 sccm, respectively.
The gas flow rates of CHF 3 , Ar and O 2 constituting the second mixed gas are 20 sccm, 100 sccm and 20 sccm, respectively.
3. The method of manufacturing a semiconductor device according to claim 1, wherein a gas flow rate of each of CO and O 2 constituting the third mixed gas is 150 sccm and 20 sccm, respectively.
前記絶縁膜上に反射防止膜を形成する工程と、
前記第1の領域上において前記反射防止膜の途中まで前記反射防止膜をエッチングし、前記第2の領域上において前記絶縁膜が露出するまで前記反射防止膜をエッチングする、第1の条件で行われる第1のエッチング工程と、
前記第1の領域上において前記第1のエッチング工程で残存する前記反射防止膜及び前記絶縁膜を前記絶縁膜の途中までエッチングし、前記第2の領域上において前記絶縁膜をエッチングして前記半導体基板を露出させる、前記第1の条件とは異なる第2の条件で行われる第2のエッチング工程と、
前記第1の領域上において前記第2のエッチング工程で残存する前記絶縁膜をエッチングして前記半導体基板を露出させる、前記第1の条件及び前記第2の条件とは異なる第3の条件で行われる第3のエッチング工程とを有する
ことを特徴とする半導体装置の製造方法。 Forming an insulating film on a semiconductor substrate including a first region in which a MOS transistor is formed and a second region in which a bipolar transistor is formed;
Forming an antireflection film on the insulating film;
The antireflection film is etched halfway through the antireflection film on the first region, and the antireflection film is etched until the insulating film is exposed on the second region. A first etching step,
The antireflection film and the insulating film remaining in the first etching step on the first region are etched halfway through the insulating film, and the insulating film is etched on the second region to form the semiconductor A second etching step performed under a second condition different from the first condition to expose the substrate;
Etching the insulating film remaining in the second etching step on the first region to expose the semiconductor substrate under conditions that are different from the first condition and the third condition. And a third etching step. A method for manufacturing a semiconductor device, comprising:
前記第3のエッチング工程は、前記絶縁膜の前記半導体基板に対する選択比が40以上50以下の条件で行う
ことを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 4,
The method of manufacturing a semiconductor device, wherein the third etching step is performed under a condition where a selection ratio of the insulating film to the semiconductor substrate is 40 or more and 50 or less.
前記第1の領域は前記MOSトランジスタのソース領域あるいはドレイン領域である
ことを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to any one of claims 4 and 5,
The method of manufacturing a semiconductor device, wherein the first region is a source region or a drain region of the MOS transistor.
前記第1の条件は前記反射防止膜を主としてエッチングする条件であり、前記第2の条件は前記反射防止膜及び前記絶縁膜を主としてエッチングする条件であり、前記第3の条件は前記絶縁膜を主としてエッチングする条件である
ことを特徴とする半導体装置の製造方法。
In the manufacturing method of the semiconductor device according to any one of claims 4 to 6,
The first condition is a condition for mainly etching the antireflection film, the second condition is a condition for mainly etching the antireflection film and the insulating film, and the third condition is a condition for etching the insulating film. A method for manufacturing a semiconductor device, characterized in that etching conditions are mainly used.
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