KR100390948B1 - Method of forming a contact hole in a semiconductor device - Google Patents
Method of forming a contact hole in a semiconductor device Download PDFInfo
- Publication number
- KR100390948B1 KR100390948B1 KR10-2001-0037788A KR20010037788A KR100390948B1 KR 100390948 B1 KR100390948 B1 KR 100390948B1 KR 20010037788 A KR20010037788 A KR 20010037788A KR 100390948 B1 KR100390948 B1 KR 100390948B1
- Authority
- KR
- South Korea
- Prior art keywords
- region
- etching
- forming
- contact hole
- plug
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 91
- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 69
- 238000005530 etching Methods 0.000 claims abstract description 53
- 230000002093 peripheral effect Effects 0.000 claims abstract description 34
- 238000000206 photolithography Methods 0.000 claims abstract description 9
- 239000010410 layer Substances 0.000 claims description 43
- 229910021332 silicide Inorganic materials 0.000 claims description 23
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 23
- 239000011229 interlayer Substances 0.000 claims description 19
- 239000011248 coating agent Substances 0.000 claims description 10
- 238000000576 coating method Methods 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims description 6
- 239000004020 conductor Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/485—Bit line contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/32051—Deposition of metallic or metal-silicide layers
- H01L21/32053—Deposition of metallic or metal-silicide layers of metal-silicide layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 반도체 소자의 콘택홀 형성 방법에 관한 것으로, 셀 영역과 주변 회로 영역에 서로 다른 깊이의 콘택홀을 형성하는 과정에서, 셀 영역에 포토레지스트 패턴을 더블 코팅하여 셀 영역과 주변 회로 영역의 단차에 따른 식각 차이를 발생시키고, 포토 리소그라피 공정을 실시한 후 식각 공정을 실시하는 과정에서 노출되는 하부 요소에 따라 식각 선택비를 조절하여 영역별로 식각 정도를 다르게 조절하므로써 영역별로 서로 다른 깊이의 콘택홀을 한번의 포토리소그라피/식각 공정으로 동시에 형성하여 공정의 단계를 줄이고, 공정 마진을 확보하여 공정의 신뢰성을 향상킬 수 있는 반도체 소자의 콘택홀 형성 방법을 제공하는데 그 목적이 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a contact hole in a semiconductor device. In the process of forming contact holes having different depths in a cell region and a peripheral circuit region, a photoresist pattern is coated on the cell region to double-coat the Contact holes of different depths by area by generating etching difference according to the step, by adjusting the etching selectivity according to the lower element exposed during the photolithography process and then performing the etching process. The purpose of the present invention is to provide a method for forming a contact hole in a semiconductor device capable of simultaneously forming a single photolithography / etching process to reduce process steps and securing process margins to improve process reliability.
Description
본 발명은 반도체 소자의 콘택홀 형성 방법에 관한 것으로, 특히 콘택홀 형성을 위한 식각 공정의 마진을 증가시키고, 셀 영역과 주변 회로 영역간의 단차에 상관없이 하나의 마스크만으로도 셀 영역과 주변 회로 영역에 목표 깊이의 콘택홀을 동시에 형성할 수 있는 반도체 소자의 콘택홀 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a contact hole in a semiconductor device, and in particular, to increase the margin of an etching process for forming a contact hole, and to cover the cell region and the peripheral circuit region with only one mask regardless of the step difference between the cell region and the peripheral circuit region. The present invention relates to a method for forming a contact hole in a semiconductor device capable of simultaneously forming a contact hole having a target depth.
소자의 집적도가 높아짐에 따라 회로의 선폭은 점점 더 줄어든다. 이로 인하여, 활성(Active)영역에 형성되는 비트 라인 콘택(Bit Line Contact)을 형성하는 공정 마진(Margin)을 확보하는데 어려움이 있다. 따라서, 비트 라인 콘택을 형성하는 공정 마진을 확보하기 위하여 플러그(Plug)를 먼저 형성하고, 그 위에 콘택(Contact)을 형성한다.As device integration increases, the line width of the circuits decreases more and more. As a result, it is difficult to secure a process margin for forming a bit line contact formed in an active region. Therefore, in order to secure a process margin for forming a bit line contact, a plug is first formed, and then a contact is formed thereon.
하지만, 선폭이 더 줄어듦에 따라, 플러그를 형성하는 공정에서는 홀(Hole) 형태의 패턴(Pattern)이 적합하지 않아져 라인(Line) 형태로 패턴이 변경되면서, 셀 영역에 비해 불규칙적인 주변 회로 영역에는 상기의 공정을 적용할 수 없다.However, as the line width is further reduced, a hole-shaped pattern is not suitable in the plug forming process, and thus the pattern is changed into a line shape, resulting in an irregular peripheral circuit area compared to the cell area. The above process cannot be applied to.
종래에는 셀 영역과 주변 회로 영역에 각각 따로 비트 라인 콘택을 형성하기 위하여, 1차 비트 라인 콘택 마스크를 형성한 후 식각 공정으로 셀 영역이나 주변 회로 영역에 비트 라인 콘택을 형성한 다음 마스크를 제거하고, 2차 비트 라인 콘택 마스크를 형성한 후 식각 공정으로 나머지 영역에 비트 라인 콘택을 형성한 다음 마스크를 제거하여 셀 영역과 주변 회로 영역에 비트 라인 콘택을 형성한다.Conventionally, in order to form bit line contacts separately in the cell region and the peripheral circuit region, after forming the first bit line contact mask, an etching process forms a bit line contact in the cell region or the peripheral circuit region, and then removes the mask. After forming the secondary bit line contact mask, the bit line contact is formed in the remaining region by an etching process, and then the mask is removed to form the bit line contact in the cell region and the peripheral circuit region.
비트 라인 콘택 형성 공정 시 ISO 패턴이 Z-셀(Z-Cell)에서 I-셀(I-Cell)로 변경됨에 따라, 비트 라인 콘택 형성 시 셀 영역과 주변 회로 영역에 콘택을 한번에 형성하지 못하고 플러그 형성시 발생되는 셀 영역과 주변 회로 영역간의 단차로 인하여 불가피하게 상기와 같이 2회에 걸쳐 노광 및 식각공정을 하여 비트 라인 콘택을 형성한다.As the ISO pattern is changed from Z-Cell to I-Cell during the bit line contact formation process, a plug cannot be formed at once in the cell region and the peripheral circuit region when forming the bit line contact. Due to the difference between the cell region and the peripheral circuit region generated during formation, the bit line contact is formed by performing the exposure and etching process twice as described above.
상기와 같이, 2회에 걸친 노광 공정과 식각공정을 통하여 형성하게 됨에 따라, 공정 단계가 증가하고, 2차례에 걸친 마스크 형성 공정 시 불충분한 공정 마진에 의해 공정의 신뢰성 및 공정 진행 시간이 저하된다.As described above, as it is formed through two exposure processes and etching processes, the process step is increased, and the process reliability and the process running time are reduced by insufficient process margin in two mask forming processes. .
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 셀 영역에 포토레지스트 패턴을 더블 코팅하여 셀 영역과 주변 회로 영역의 단차에 따른 식각 차이를 발생시키고, 포토 리소그라피 공정을 실시한 후 식각 공정을 실시하는 과정에서 노출되는 하부 요소에 따라 식각 선택비를 조절하여 영역별로 식각 정도를 다르게 조절하므로써 영역별로 서로 다른 깊이의 콘택홀을 한번의 포토리소그라피/식각 공정으로 동시에 형성하여 공정의 단계를 줄이고, 공정 마진을 확보하여 공정의 신뢰성을 향상킬 수 있는 반도체 소자의 콘택홀 형성 방법을 제공하는데 그 목적이 있다.Therefore, in order to solve the above problems, a process of performing an etching process after double coating a photoresist pattern on a cell region to generate an etching difference according to a step difference between the cell region and a peripheral circuit region, and performing a photolithography process By adjusting the etch selectivity according to the lower elements exposed in the process, by controlling the etching degree differently for each area, the contact holes of different depths are formed in one photolithography / etch process at the same time to reduce the process step and reduce the process margin. It is an object of the present invention to provide a method for forming a contact hole in a semiconductor device which can secure the process reliability.
도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 콘택홀 형성 방법을 설명하기 위하여 순차적으로 도시한 소자의 단면도.1A to 1G are cross-sectional views sequentially illustrating devices for sequentially forming a contact hole in a semiconductor device according to the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
11 : 반도체 기판 12a : 게이트 산화막11 semiconductor substrate 12a gate oxide film
12b : 폴리실리콘층 12c : 텅스텐 실리사이드층12b: polysilicon layer 12c: tungsten silicide layer
12d : 하드 마스크 12e : 절연막 스페이서12d: hard mask 12e: insulating film spacer
12f : 접합 영역 12 : 트랜지스터12f: junction region 12: transistor
13 : 플러그 14 : 층간 절연막13 plug 14 interlayer insulating film
14a : 제 1 콘택홀 14b : 제 2 콘택홀14a: first contact hole 14b: second contact hole
14c : 제 3 콘택홀 15 : 제 1 포토레지스트 패턴14c: third contact hole 15: first photoresist pattern
16 : 제 1 마스크 17 : 제 2 포토레지스트 패턴16: first mask 17: second photoresist pattern
18 : 제 2 마스크 A : 제 1 영역18: second mask A: first region
B : 제 2 영역 C : 제 3 영역B: second area C: third area
본 발명에 따른 반도체 소자의 콘택홀 형성 방법은 셀 영역 및 주변 회로 영역으로 나뉘어진 반도체 기판의 셀 영역에 포토레지스트막을 더블 코팅하여 주변 회로 영역과의 단차에 따른 식각 차이를 발생시키고, 포토 리소그라피 공정을 실시한 후 식각 공정을 실시하는 과정에서 소정의 영역별로 노출되는 하부 요소에 따라 식각 선택비의 조절을 통해 식각 정도를 다르게 조절하여 서로 다른 깊이의 콘택홀을 한번의 포토리소그라피/식각 공정으로 동시에 형성하는 것을 특징으로 한다.In the method for forming a contact hole in a semiconductor device according to the present invention, a photoresist film is double coated on a cell region of a semiconductor substrate divided into a cell region and a peripheral circuit region to generate an etching difference according to a step with the peripheral circuit region, and a photolithography process After the etching process, the etching degree is controlled differently by adjusting the etching selectivity according to the lower elements exposed for each predetermined area to form contact holes having different depths in one photolithography / etch process. Characterized in that.
본 발명에 따른 반도체 소자의 콘택홀 형성 방법의 다른 실시예는 셀 영역과 주변 회로 영역으로 나뉘어지고, 소정의 공정을 통해 실리사이드층을 포함하는 게이트 전극과 접합 영역을 포함하여 이루어진 트랜지스터와 소정 영역의 게이트 전극 사이에 플러그가 형성된 반도체 기판 상에 층간 절연막을 형성하는 단계, 셀 영역의 층간 절연막 상에 제 1 포토레지스트 패턴을 형성하는 단계, 제 1 포토레지스트 패턴을 포함한 전체 상부에 소정의 패턴으로 제 2 포토레지스트 패턴을 형성하는 단계, 및 식각 공정을 실시하면서 소정의 영역별로 노출되는 플러그, 실리사이드층에 대한 식각 선택비를 조절하여 플러그, 접합 영역 및 실리사이드층을 각각 노출시키는 서로 다른 깊이의 콘택홀을 형성하는 단계로 이루어지는 것을 특징으로 한다.Another embodiment of the method for forming a contact hole in a semiconductor device according to the present invention is divided into a cell region and a peripheral circuit region, and includes a gate electrode and a junction region including a silicide layer through a predetermined process, Forming an interlayer insulating film on the semiconductor substrate having a plug formed between the gate electrodes, forming a first photoresist pattern on the interlayer insulating film of the cell region, and forming a predetermined pattern on the entire surface including the first photoresist pattern. 2 forming a photoresist pattern, and performing an etching process, by adjusting an etching selectivity of the plug and silicide layer exposed for each predetermined region to expose the plug, the junction region, and the silicide layer, respectively; Characterized in that it comprises a step of forming.
상기에서, 제 1 포토레지스트 패턴은 네거티브 포토레지스트를 코팅하여 형성하며, 네거티브 포토레지스트는 i-Line용 또는 DUV용 네거티브 포토레지스트를 사용한다. 또한, 제 2 포토레지스트 패턴은 포지티브 포토레지스트를 코팅하여 형성한다.In the above, the first photoresist pattern is formed by coating a negative photoresist, and the negative photoresist uses a negative photoresist for i-Line or DUV. In addition, the second photoresist pattern is formed by coating the positive photoresist.
셀 영역의 플러그 상부에 형성되는 콘택홀은 제 1 포토레지스트 패턴에 의해 발생된 주변 회로 영역과의 단차에 의해 주변 회로 영역에 형성된 콘택홀보다 낮은 깊이로 식각되면서 형성된다.The contact hole formed in the upper portion of the plug of the cell region is formed by etching to a lower depth than the contact hole formed in the peripheral circuit region by a step with the peripheral circuit region generated by the first photoresist pattern.
실리사이드층 상부에 형성되는 콘택홀은 식각 공정을 실시하는 과정에서 실리사이드층에 대한 식각 선택비의 조절을 통해 실리사이드층 상부까지만 식각이 이루어지도록 하여 형성된다.The contact hole formed on the silicide layer is formed to be etched only to the upper side of the silicide layer by controlling an etching selectivity with respect to the silicide layer during the etching process.
식각 공정은 셀 영역의 1 포토레지스트 패턴이 식각되면서 층간 절연막이 노출되고, 주변 회로 영역의 층간 절연막이 식각되면서 플러그 및 게이트 전극이 노출되는 단계, 플러그에 대한 식각 선택비를 조절하여 플러그를 제거해 접합 영역을 노출시키는 콘택홀을 형성하는 단계, 및 실리사이드층에 대한 식각 선택비를 조절하여 셀 영역의 층간 절연막 및 게이트 전극 상부의 하드 마스크를 제거해 셀 영역의 플러그 및 실리사이드층을 각각 노출시키는 콘택홀을 형성하는 단계로 실시된다.In the etching process, the interlayer insulating film is exposed as the one photoresist pattern of the cell region is etched, and the plug and gate electrodes are exposed as the interlayer insulating film of the peripheral circuit region is etched, and the plug is removed by adjusting the etching selectivity for the plug. Forming a contact hole exposing the region, and controlling an etch selectivity with respect to the silicide layer to remove the hard mask on the interlayer insulating layer and the gate electrode of the cell region, thereby exposing the contact hole to expose the plug and silicide layers of the cell region, respectively. Forming step.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention in more detail.
도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 콘택홀 형성 방법을 설명하기 위하여 순차적으로 도시한 소자의 단면도이다.1A to 1G are cross-sectional views of devices sequentially illustrated to explain a method for forming contact holes in a semiconductor device according to the present invention.
도 1a를 참조하면, 소자 분리막(도시되지 않음)이 형성되어 활성 영역이 정의되고, 셀 영역 및 주변 회로 영역으로 나뉘어진 반도체 기판(11) 상에 통상의 공정으로 게이트 산화막(12a), 폴리실리콘층(12b), 실리사이드층(12c), 하드 마스크(12d), 절연막 스페이서(12e) 및 접합 영역(12f)으로 이루어진 트랜지스터(12)를 형성한다.Referring to FIG. 1A, a device isolation film (not shown) is formed to define an active region, and a gate oxide film 12a and polysilicon are processed in a conventional process on a semiconductor substrate 11 divided into a cell region and a peripheral circuit region. A transistor 12 composed of a layer 12b, a silicide layer 12c, a hard mask 12d, an insulating film spacer 12e, and a junction region 12f is formed.
상기에서, 게이트 산화막(12a), 폴리실리콘층(12b), 실리사이드층(12c), 하드 마스크(12d)는 트랜지스터(12)의 게이트 구조에 해당되며, 접합 영역(12f)은 소오스/드레인에 해당된다.In the above description, the gate oxide film 12a, the polysilicon layer 12b, the silicide layer 12c, and the hard mask 12d correspond to the gate structure of the transistor 12, and the junction region 12f corresponds to a source / drain. do.
이후, 전체 상부에 도전성 물질층을 형성한 후 화학적 기계적 연마를 통해 마스크(12d) 상부의 도전성 물질층을 제거하고 게이트 구조(12a 내지 도 12d) 사이에만 도전성 물질을 잔류시켜 게이트 구조(12a 내지 도 12d) 사이에 플러그(13)를 형성한다.Subsequently, after the conductive material layer is formed over the entire surface, the conductive material layer on the mask 12d is removed by chemical mechanical polishing, and the conductive material remains only between the gate structures 12a to 12d to form the gate structure 12a to FIG. The plug 13 is formed between 12d).
플러그(13)가 형성되면, 전체 상부에 층간 절연막(14)을 형성한 후 순차적으로 제 1 포토레지스트막(15a)을 형성한다. 이때, 제 1 포토레지시트막(15a)은 층간 절연막(14) 상에 네거티브 포토레지스트(Negative Photoresist)를 코팅하여 형성한다. 네거티브 포토레지스트는 i-Line용 또는 DUV용 네거티브 포토레지스트를 사용한다.When the plug 13 is formed, the interlayer insulating film 14 is formed on the entire top, and the first photoresist film 15a is sequentially formed. In this case, the first photoresist film 15a is formed by coating a negative photoresist on the interlayer insulating layer 14. Negative photoresist uses negative photoresist for i-Line or DUV.
이후, 셀 영역에만 제 1 포토레지스트막(15a)을 남기기 위하여 셀 영역쪽으로만 빛을 투과시키는 제 1 마스크(16)를 이용하여 노광 공정을 실시한다. 이때, 제 1 마스크(16)로는 셀 영역 개방 마스크(Cell Open Mask)를 사용하기 때문에, 노광 공정에서 충분한 공정 마진(Margin)을 확보할 수 있다. 따라서, 샘플마스크(Sample Mask) 진행 없이도 노광 공정을 진행할 수 있을 정도의 충분한 공정 마진을 확보하므로 생산성이 저하되는 것을 방지한다.Thereafter, in order to leave the first photoresist film 15a only in the cell region, an exposure process is performed using the first mask 16 that transmits light only toward the cell region. In this case, since a cell open mask is used as the first mask 16, a sufficient process margin may be secured in the exposure process. Therefore, sufficient process margin is secured enough to proceed the exposure process without proceeding with the sample mask, thereby preventing the productivity from being lowered.
이때, 제 1 포토레지스트막(15a)의 두께는 후속의 콘택홀을 형성하기 위한 식각 공정에서 발생시킬 셀 영역과 주변 회로 영역의 식각 차이를 고려하여 결정한다. 이는, 후속 공정 중 콘택홀을 형성하기 위한 식각공정에서 셀 영역과 주변 회로 영역간의 식각 깊이를 각각 다르게 조절하기 위함이다. 따라서, 제 1 포토레지스트막(15a)의 두께에 따라 후속의 식각 공정시 셀 영역과 주변 회로 영역간의 서로 다른 식각 깊이를 조절할 수 있다.In this case, the thickness of the first photoresist layer 15a may be determined in consideration of an etching difference between a cell region and a peripheral circuit region to be generated in an etching process for forming a subsequent contact hole. This is to differently control the etching depth between the cell region and the peripheral circuit region in the etching process for forming the contact hole during the subsequent process. Therefore, according to the thickness of the first photoresist film 15a, different etching depths between the cell region and the peripheral circuit region may be adjusted during the subsequent etching process.
도 1b를 참조하면, 노광 공정을 실시한 후 노광이 이루어지지 않은 주변 회로 영역의 제 1 포토레지스트막을 제거하여 제 1 포토레지스트 패턴(15)을 형성한다. 제 1 포토레지스트 패턴(15)은 층간 절연막(14) 상부의 셀 영역에만 형성된다.Referring to FIG. 1B, after the exposure process is performed, the first photoresist film of the peripheral circuit area that is not exposed is removed to form the first photoresist pattern 15. The first photoresist pattern 15 is formed only in the cell region above the interlayer insulating layer 14.
도 1c를 참조하면, 제 1 포토레지스트 패턴(15)을 포함한 셀 영역 및 주변 회로 영역의 전체 상부에 제 2 포토레지스트막(17a)을 형성한다. 제 2 포토레지스트막(17a)은 포지티브 포토레지스트를 코팅하여 형성한다.Referring to FIG. 1C, a second photoresist film 17a is formed over the entire cell region including the first photoresist pattern 15 and the peripheral circuit region. The second photoresist film 17a is formed by coating the positive photoresist.
이로써, 셀 영역의 층간 절연막(14) 상부에는 제 1 포토레지스트 패턴(15) 및 제 2 포토레지스트막(17a)이 순차적으로 적층되고, 주변 회로 영역에는 제 2 포토레지스트막(17a)만 형성되어 셀 영역과 주변 회로 영역에는 단차가 발생된다.As a result, the first photoresist pattern 15 and the second photoresist layer 17a are sequentially stacked on the interlayer insulating layer 14 of the cell region, and only the second photoresist layer 17a is formed in the peripheral circuit region. Steps occur in the cell region and the peripheral circuit region.
이후, 비트 라인 콘택을 포함한 콘택홀이 형성될 제 1 내지 제 3 영역(A, B 및 C)을 정의하기 위하여 제 1 내지 제 3 영역(A, B 및 C)쪽으로만 빛을 투과시키는 제 2 마스크(18)를 이용하여 노광 공정을 실시한다.Thereafter, a second light transmitting only toward the first to third regions A, B, and C to define the first to third regions A, B, and C where the contact holes including the bit line contacts are to be formed. An exposure process is performed using the mask 18.
상기에서, 제 1 포토레지시트막(15a)은 네거티브 포토레지스트(Negative Photoresist)를 코팅하여 형성하고, 제 2 포토레지스트막(17a)은 포지티브 포토레지스트를 코팅하여 형성한다. 이는, 포지티브 포토레지스트로 먼저 코팅한 후 다음 포토레지스트를 코팅하면 포토레지스트에함유되어있는 솔벤트(Solvent) 성분에 의해 하부의 포토레지스트가 녹아버리기 때문이다. 따라서, 제 1 포토레지시트막(15a)을 네거티브 포토레지스트로 형성하므로써, 다음 포토레지스트 즉, 제 2 포토레지스트막(17a)을 코팅하는 과정에서 원하는 패턴을 유지할 수 있다.In the above description, the first photoresist film 15a is formed by coating a negative photoresist, and the second photoresist film 17a is formed by coating a positive photoresist. This is because if the first photoresist is coated with the positive photoresist and then the next photoresist is coated, the lower photoresist is melted by the solvent component contained in the photoresist. Therefore, by forming the first photoresist film 15a with a negative photoresist, a desired pattern can be maintained in the process of coating the next photoresist, that is, the second photoresist film 17a.
도 1d를 참조하면, 노광 공정을 실시한 후 노광이 이루어진 제 1 내지 제 3 영역(A, B 및 C)의 제 2 포토레지스트막을 제거하여 제 2 포토레지스트 패턴(17)을 형성한다. 이로써, 셀 영역에서는 제 1 포토레지스트 패턴(15)의 소정 영역이 노출되고, 주변 회로 영역에서는 층간 절연막(14)의 소정 영역이 노출된다.Referring to FIG. 1D, after performing the exposure process, the second photoresist film of the first to third regions A, B, and C where exposure is performed is removed to form the second photoresist pattern 17. As a result, a predetermined region of the first photoresist pattern 15 is exposed in the cell region, and a predetermined region of the interlayer insulating layer 14 is exposed in the peripheral circuit region.
도 1e를 참조하면, 제 2 포토레지스트 패턴(17)을 식각 마스크로 이용한 식각 공정으로 제 1 내지 제 3 영역(A, B 및 C)을 식각한다. 이때, 셀 영역의 제 1 영역(A)은 하부의 제 1 포토레지스트 패턴(15)에 의해 주변 회로 영역의 제 2 및 제 3 영역(B 및 C)보다 덜 식각된다.Referring to FIG. 1E, the first to third regions A, B, and C are etched by an etching process using the second photoresist pattern 17 as an etching mask. In this case, the first region A of the cell region is less etched than the second and third regions B and C of the peripheral circuit region by the lower first photoresist pattern 15.
따라서, 제 1 영역(A)은 제 1 포토레지스트 패턴(15)이 식각되어 하부의 층간 절연막(14)이 노출되는 동안, 제 2 및 제 3 영역(B 및 C)에는 제 1 포토레지스트 패턴이 형성되어 있지 않으므로 층간 절연막(14)까지 식각되어 하부의 플러그(13) 및 하드 마스크(12d)가 노출된다.Accordingly, while the first photoresist pattern 15 is etched to expose the lower interlayer insulating layer 14, the first photoresist pattern may be formed in the second and third regions B and C. Since it is not formed, the interlayer insulating film 14 is etched to expose the lower plug 13 and the hard mask 12d.
도 1f를 참조하면, 셀 영역 및 주변 회로 영역에 콘택을 형성하기 위하여 식각 공정을 실시하는 과정에서, 실리사이드층(12c)과 플러그(13)의 실리콘(Silicon)에 대한 선택비를 높여주면, 실리사이드층(12c)과 플러그(13)가 식각 정지층의 역할을 하게 되므로 주변 회로 영역의 제 2 및 제 3 영역(B 및 C)에서 각각 다른 깊이의 콘택이 형성된다. 다시 말해, 식각 공정을 실시하는 과정에서 노출되는 하부 요소에 따라 식각 선택비를 조절하여 줌으로써, 각 영역이 식각되는 양을 조절하여 식각 깊이를 제어할 수 있다.Referring to FIG. 1F, in the process of performing an etching process to form a contact in a cell region and a peripheral circuit region, the selectivity of the silicide layer 12c and the plug 13 with respect to silicon is increased. Since the layer 12c and the plug 13 serve as an etch stop layer, contacts of different depths are formed in the second and third regions B and C of the peripheral circuit region, respectively. In other words, by adjusting the etching selectivity according to the lower elements exposed during the etching process, the etching depth may be controlled by adjusting the amount of each region to be etched.
즉, 제 1 영역(A)은 제 1 포토레지스트 패턴(15)의 두께에 의해 식각 깊이가 낮아지고, 제 2 영역(B)은 하부 요소인 플러그의 실리콘에 대한 선택비를 조절하며, 제 3 영역(C)은 실리사이드층(12c)에 대한 선택비를 조절하므로써 실리사이드층(12c) 상부까지만 식각된다.That is, the etching depth is lowered by the thickness of the first photoresist pattern 15 in the first region A, and the second region B adjusts the selectivity to silicon of the plug, the lower element, and the third region. The region C is etched only up to the top of the silicide layer 12c by adjusting the selectivity to the silicide layer 12c.
이로써, 제 1 영역(A)에는 플러그(13)가 노출되고, 제 2 영역(B)에는 접합 영역(12f)이 노출되며, 제 3 영역(C)에는 실리사이드층(12c)이 노출된다.As a result, the plug 13 is exposed in the first region A, the junction region 12f is exposed in the second region B, and the silicide layer 12c is exposed in the third region C. As shown in FIG.
도 1g를 참조하면, 식각 공정이 완료되면, 층간 절연막(14) 상부의 제 1 및 제 2 포토레지스트 패턴(15 및 17)을 제거한다.Referring to FIG. 1G, when the etching process is completed, the first and second photoresist patterns 15 and 17 on the interlayer insulating layer 14 are removed.
이로써, 제 1 영역(A)에는 플러그(13)가 노출되는 제 1 콘택홀(14a)이 형성되고, 제 2 영역(B)에는 접합 영역(12f)이 노출되는 제 2 콘택홀(14b)이 형성되며, 제 3 영역(C)에는 실리사이드층(14c)이 노출되는 제 3 콘택홀(14c)이 형성된다.As a result, a first contact hole 14a through which the plug 13 is exposed is formed in the first region A, and a second contact hole 14b through which the junction region 12f is exposed in the second region B is formed. In the third region C, a third contact hole 14c through which the silicide layer 14c is exposed is formed.
상술한 바와 같이, 본 발명은 포토레지스트 패턴을 이용하여 단차를 발생시키고, 식각 공정을 실시하는 과정에서 하부 요소에 따라 식각 선택비를 달리하여 한번의 포토리소그라피/식각 공정으로 각기 다른 깊이의 콘택홀을 동시에 형성하므로써 공정의 단계를 줄이고, 공정 마진을 확보하여 공정의 신뢰성을 향상시킨다.As described above, the present invention generates a step using a photoresist pattern, and in the process of performing the etching process, contact holes having different depths in one photolithography / etching process by varying the etching selectivity according to the lower element. By simultaneously forming the step, process steps are reduced and process margins are secured to improve process reliability.
Claims (8)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0037788A KR100390948B1 (en) | 2001-06-28 | 2001-06-28 | Method of forming a contact hole in a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0037788A KR100390948B1 (en) | 2001-06-28 | 2001-06-28 | Method of forming a contact hole in a semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030001919A KR20030001919A (en) | 2003-01-08 |
| KR100390948B1 true KR100390948B1 (en) | 2003-07-12 |
Family
ID=27712002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0037788A KR100390948B1 (en) | 2001-06-28 | 2001-06-28 | Method of forming a contact hole in a semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100390948B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8486787B2 (en) | 2010-04-14 | 2013-07-16 | Samsung Electronics Co., Ltd. | Method of fabricating semiconductor device |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100964271B1 (en) * | 2003-06-25 | 2010-06-16 | 주식회사 하이닉스반도체 | Method for fabrication of semiconductor device |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000042460A (en) * | 1998-12-24 | 2000-07-15 | 김영환 | Method for forming bit line contact of semiconductor device |
| KR20000050505A (en) * | 1999-01-11 | 2000-08-05 | 윤종용 | Method for forming contact hole of semiconductor device |
| JP2000260871A (en) * | 1999-03-12 | 2000-09-22 | Matsushita Electronics Industry Corp | Manufacture of semiconductor device |
| KR20010002132A (en) * | 1999-06-11 | 2001-01-05 | 김영환 | Manufacturing method for semiconductor device |
-
2001
- 2001-06-28 KR KR10-2001-0037788A patent/KR100390948B1/en not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000042460A (en) * | 1998-12-24 | 2000-07-15 | 김영환 | Method for forming bit line contact of semiconductor device |
| KR20000050505A (en) * | 1999-01-11 | 2000-08-05 | 윤종용 | Method for forming contact hole of semiconductor device |
| JP2000260871A (en) * | 1999-03-12 | 2000-09-22 | Matsushita Electronics Industry Corp | Manufacture of semiconductor device |
| KR20010002132A (en) * | 1999-06-11 | 2001-01-05 | 김영환 | Manufacturing method for semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8486787B2 (en) | 2010-04-14 | 2013-07-16 | Samsung Electronics Co., Ltd. | Method of fabricating semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030001919A (en) | 2003-01-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH11330245A (en) | Method for contact formation of semiconductor device | |
| KR0161731B1 (en) | Method of fabricating fine contact of semiconductor device | |
| KR100192521B1 (en) | Method of manufacturing semiconductor device | |
| KR100390948B1 (en) | Method of forming a contact hole in a semiconductor device | |
| US6974774B1 (en) | Methods of forming a contact opening in a semiconductor assembly using a disposable hard mask | |
| KR100587595B1 (en) | Method for fabricating semiconductor device | |
| KR100226739B1 (en) | Method of manufacturing a semiconductor device | |
| KR100390458B1 (en) | method for fabricating capacitor in semiconductor device | |
| KR100336766B1 (en) | Manufacturing method for mos transistor | |
| KR100386625B1 (en) | method for manufacturing of semiconductor device | |
| KR950010852B1 (en) | Fine contact patterning method of semiconductor device | |
| KR100365748B1 (en) | A method for forming contact of semiconductor device | |
| KR20020066585A (en) | Method for forming the bit line contact in semiconductor device | |
| KR100252892B1 (en) | Method for forming metal-line of semiconductor device | |
| KR0139575B1 (en) | Method of manufacture in semiconductor device | |
| KR100277898B1 (en) | Dual gate formation method of semiconductor device | |
| KR100621451B1 (en) | method for manufacturing semiconductor device | |
| KR20020002682A (en) | Method for manufacturing semiconductor device | |
| KR100604760B1 (en) | A method for forming a semiconductor device | |
| KR100547241B1 (en) | Method for fabricating semiconductor device with dual gate dielectric | |
| KR100218727B1 (en) | Forming method of contact hole of semiconductor device | |
| KR100314738B1 (en) | Method for forming gate electrode in semiconductor device | |
| KR100313517B1 (en) | Manufacturing method for plug in semiconductor memory | |
| KR20020056347A (en) | Method of manufacturing a semiconductor device | |
| KR19980017256A (en) | Manufacturing Method of Semiconductor Device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110526 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |