KR100604760B1 - A method for forming a semiconductor device - Google Patents

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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 The present invention relates to a method for manufacturing a semiconductor device, in particular

게이트전극 간의 콘택 마진을 확보할 수 있고 게이트전극 및 콘택플러그 간의 절연특성을 향상시키기 위하여, In order to secure the contact margin between the gate electrode and to improve the insulation characteristics between the gate electrode and the contact plug,

반도체기판 상에 콘택플러그를 형성하고 전체표면상부에 질화막과 산화막을 순차적으로 적층한 다음, 게이트전극 영역의 산화막과 질화막을 식각하고 이를 매립하는 게이트전극용 물질층을 형성한 다음, 상기 콘택플러그를 노출시키며 게이트전극을 형성하여 콘택 마진을 충분히 확보하고 그에 따른 콘택 저항을 증가시키며 게이트전극 및 콘택플러그 간의 절연특성을 증가시킬 수 있어 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다. After forming a contact plug on the semiconductor substrate and sequentially stacking a nitride film and an oxide film on the entire surface, and forming a gate electrode material layer for etching and embedding the oxide film and nitride film in the gate electrode region, and then the contact plug Exposes the gate electrode to form a sufficient contact margin to increase the contact resistance and increase the insulation resistance between the gate electrode and the contact plug to improve the characteristics and reliability of the semiconductor device and thereby high integration of the semiconductor device It's a skill that lets you.

Description

반도체소자의 제조방법{A method for forming a semiconductor device}A method for forming a semiconductor device

도 1은 본 발명에 따라 형성되는 반도체소자의 평면도.1 is a plan view of a semiconductor device formed in accordance with the present invention.

도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체소자의 제조방법을 도시한 단면도.2A to 2H are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

<도면의 주요부분에 대한 부호 설명><Description of Signs of Major Parts of Drawings>

11 : 반도체기판 13 : 소자분리막11: semiconductor substrate 13: device isolation film

15 : 콘택플러그용 도전층 17 : 제1감광막15 conductive layer for contact plug 17 first photosensitive film

18 : 질화막 19 : 산화막18 nitride film 19 oxide film

21 : 제2감광막패턴 23 : 게이트전극 영역21: second photosensitive film pattern 23: gate electrode region

25 : 게이트전극용 폴리실리콘막 27 : 게이트전극용 금속층25 polysilicon film for gate electrode 27 metal layer for gate electrode

29 : 하드마스크층 29: hard mask layer

본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 반도체소자의 고집적화에 따라 작아지는 게이트전극의 임계면적(critical dimension, CD) 를 조절하기 어려워 게이트전극 간에 브릿지(bridge)가 유발되거나 후속 공정인 자기정렬적인 콘택(self aligned contact, SAC) 공정시 페일(fail)이 유발되는 현상을 극복하는 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device. In particular, it is difficult to control a critical dimension (CD) of a gate electrode, which decreases due to high integration of the semiconductor device. The present invention relates to a method of overcoming a phenomenon in which a fail is caused during a self aligned contact (SAC) process.

일반적으로 반도체소자는 게이트전극을 먼저 형성하고 후속공정으로 랜딩 플러그를 형성하지만, 랜딩 플러그가 예상된 만큼 용이하게 형성되지 않는다. Generally, semiconductor devices form a gate electrode first and a landing plug in a subsequent process, but the landing plug is not easily formed as expected.

또한, 랜딩 플러그의 콘택 면적이 확보하기 어려워 콘택저항이 증가된다. In addition, since the contact area of the landing plug is difficult to secure, the contact resistance is increased.

도시되지 않았으나, 종래기술에 따른 반도체소자의 제조 방법을 설명하면 다음과 같다. Although not shown, a description will be given of a method of manufacturing a semiconductor device according to the prior art.

먼저, 반도체기판에 활성영역을 정의하는 소자분리막을 형성한다. 이때, 상기 소자분리막은 상기 반도체기판 상부에 패드산화막 및 질화막을 형성하고 소자분리마스크를 이용한 사진식각공정으로 상기 질화막 및 패드산화막 그리고 일정두께의 반도체기판을 식각하여 트렌치를 형성한 다음, 이를 매립하여 형성한다.First, an isolation layer defining an active region is formed on a semiconductor substrate. In this case, the device isolation layer is formed by forming a pad oxide film and a nitride film on the semiconductor substrate, and by forming a trench by etching the nitride film, the pad oxide film and a semiconductor substrate of a predetermined thickness by a photolithography process using a device isolation mask. Form.

그 다음, 상기 반도체기판의 활성영역 상부에 게이트전극을 형성한다. 이때, 게이트전극은 상부에 하드마스크층이 구비되되, 질화막으로 형성하고, 상기 게이트전극과 반도체기판과의 계면에 게이트산화막이 개재되어 구비된다. Next, a gate electrode is formed on the active region of the semiconductor substrate. In this case, the gate electrode is provided with a hard mask layer on the upper portion, and formed of a nitride film, and a gate oxide film is interposed between the gate electrode and the semiconductor substrate.

그 다음, 상기 게이트전극을 마스크로 하여 상기 반도체기판에 저농도의 불순물을 이온주입하여 저농도의 불순물 접합영역을 형성한다. Subsequently, a low concentration of impurity junction regions are formed by ion implanting low concentrations of impurities into the semiconductor substrate using the gate electrode as a mask.

그리고, 상기 게이트전극 측벽에 절연막 스페이서를 형성하고 상기 게이트전극 및 절연막 스페이서를 마스크로 하여 상기 반도체기판에 고농도의 불순물을 이온주입하여 고농도의 불순물 접합영역을 형성함으로써 소오스/드레인 접합영역을 형성한다. A source / drain junction region is formed by forming an insulating layer spacer on the sidewall of the gate electrode and implanting a high concentration of impurity junction regions into the semiconductor substrate using the gate electrode and the insulating layer spacer as masks.

전체표면상부를 평탄화시키는 하부절연층을 형성하고 콘택마스크를 이용한 사진식각공정으로 상기 반도체기판의 소오스/드레인 접합영역을 노출시키는 콘택홀을 형성한다. 이때, 상기 사진식각공정은 SAC 공정으로 실시하지만 반도체소자의 고집적화로 인하여 상기 게이트전극 간의 거리가 좁아져 콘택식각공정이 용이하지 않다.A lower insulating layer is formed to planarize the entire upper surface, and a contact hole is formed to expose the source / drain junction region of the semiconductor substrate by a photolithography process using a contact mask. In this case, the photolithography process is performed by the SAC process, but the contact etching process is not easy because the distance between the gate electrodes is narrowed due to the high integration of semiconductor devices.

상기 콘택홀을 매립하는 콘택플러그를 형성한다. 이때, 상기 콘택플러그는 상기 콘택홀을 매립하는 콘택플러그용 도전층을 전체표면상부에 형성하고 상기 하부절연층을 식각장벽으로 하여 상기 콘택플러그용 도전층을 평탄화식각함으로써 형성한 것이다. A contact plug is formed to fill the contact hole. In this case, the contact plug is formed by forming a contact plug conductive layer filling the contact hole on the entire surface and flattening etching the contact plug conductive layer using the lower insulating layer as an etch barrier.

그러나, 상기 콘택홀을 매립하는 콘택플러그용 도전층은 상기 콘택홀을 완전히 매립하지 못하고 소자의 동작시 콘택저항을 증가시킨다. However, the contact plug conductive layer filling the contact hole does not completely fill the contact hole and increases the contact resistance during operation of the device.

또한, 게이트전극 간의 거리가 가까워 상기 콘택홀을 매립하는 콘택플러그와의 브릿지 현상이 유발되거나 절연특성이 저하된다. In addition, the distance between the gate electrodes is close to cause a bridge phenomenon with the contact plug filling the contact hole, or the insulation characteristics are degraded.

상기한 바와 같이 종래기술에 따른 반도체소자의 제조방법은, As described above, the manufacturing method of a semiconductor device according to the prior art,

게이트전극을 형성하고 후속공정으로 콘택공정을 형성하며 이를 매립하는 콘택플러그를 형성하는 공정은 반도체소자의 고집적화에 따라 상기 게이트전극 간의 간격이 좁아짐으로 인해 콘택식각공정 및 이를 매립하는 공정 등이 용이하게 실시할 수 없어져 완성된 소자의 콘택저항을 감소시키고 콘택플러그와 게이트전극 간의 절연특성을 저하시키며 그에 따른 반도체소자의 특성 및 신뢰성을 저하시키는 문제점이 있다. In the process of forming a gate electrode, forming a contact process in a subsequent process, and forming a contact plug to fill the gap, the contact etching process and the process of embedding the same are easily performed due to the narrowing of the gap between the gate electrodes according to the high integration of semiconductor devices. There is a problem in that it can not be carried out to reduce the contact resistance of the finished device, to lower the insulating properties between the contact plug and the gate electrode, thereby reducing the characteristics and reliability of the semiconductor device.

본 발명은 이러한 종래기술의 문제점을 해결하기 위하여, 콘택 플러그를 먼저 형성하고 이들 사이를 매립하는 게이트전극을 형성함으로써 게이트 전극 간의 거리를 용이하게 확보할 수 있어 공정 마진이 확보되고 그에 따른 소자의 특성 및 신뢰성이 증가되어 반도체소자의 제조방법을 제공하는데 그 목적이 있다. In order to solve the problems of the prior art, by forming a contact plug first and forming a gate electrode filling the gap, the distance between the gate electrodes can be easily ensured, thereby securing a process margin and thus the characteristics of the device. And the purpose is to provide a method for manufacturing a semiconductor device is increased reliability.

이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 제조방법은,
반도체기판 상의 활성영역에 에피층 또는 폴리실리콘층의 콘택플러그용 도전층을 형성하는 공정과,
상기 콘택플러그용 도전층을 식각하여 콘택플러그를 형성하는 공정과,
상기 콘택플러그를 포함한 전체표면상부에 일정두께의 질화막 및 소정두께의 산화막을 형성하는 공정과,
게이트전극 마스크를 이용한 사진식각공정으로 상기 산화막 및 질화막을 식각하여 상기 반도체기판을 저부로 하고 상기 질화막 및 산화막의 적층구조가 측벽이 되는 게이트전극 영역을 형성하는 공정과,
상기 게이트전극 영역을 매립하는 게이트산화막, 게이트전극용 도전층 및 하드마스크층을 형성하는 공정과,In order to achieve the above object, a semiconductor device manufacturing method according to the present invention,
Forming a contact plug conductive layer of an epi layer or a polysilicon layer in an active region on the semiconductor substrate;
Forming a contact plug by etching the conductive plug conductive layer;
Forming a nitride film having a predetermined thickness and an oxide film having a predetermined thickness on the entire surface including the contact plug;
Etching the oxide film and the nitride film by a photolithography process using a gate electrode mask to form a gate electrode region having the semiconductor substrate as a bottom and a stacked structure of the nitride film and the oxide film as sidewalls;
Forming a gate oxide film, a gate electrode conductive layer, and a hard mask layer to fill the gate electrode region;

상기 콘택플러그를 식각장벽으로 하는 평탄화식각공정으로 상기 콘택플러그를 노출시키는 동시에 게이트전극을 형성하는 공정과,Exposing the contact plug and forming a gate electrode in a planarization etching process using the contact plug as an etch barrier;

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상기 콘택플러그는 1800 ∼ 2200 Å 두께만큼 형성하되, The contact plug is formed by 1800 ~ 2200 Å thickness,

상기 에피층은 900 ∼ 950 ℃ 온도에서 형성하고,The epi layer is formed at a temperature of 900 ~ 950 ℃,

상기 폴리실리콘은 550 ∼ 650 ℃ 온도에서 형성하는 것과,The polysilicon is formed at a temperature of 550 ~ 650 ℃,

상기 질화막은 100 ∼ 400 Å 두께만큼 형성하는 것과,The nitride film is formed by 100 to 400 mm thick,

상기 산화막은 200 ∼ 500 Å 두께만큼 형성하는 것과,The oxide film is formed to a thickness of 200 to 500 Å,

상기 게이트전극 마스크를 이용한 사진식각공정은 네가티브 감광막을 이용한 노광 및 현상공정으로 감광막패턴을 형성하고 이를 이용하여 게이트전극으로 예정된 영역의 반도체기판 상부의 산화막과 질화막을 식각하는 것과,The photolithography process using the gate electrode mask may include forming a photoresist pattern by an exposure and development process using a negative photoresist film, and etching the oxide film and the nitride film over the semiconductor substrate in a predetermined region as the gate electrode using the photoresist pattern.

상기 게이트전극용 도전층은 폴리실리콘과 금속층이 적층된 폴리사이드 구조로 형성하되, The gate electrode conductive layer is formed of a polyside structure in which polysilicon and a metal layer are stacked.

상기 폴리실리콘은 550 ∼ 650 ℃ 의 온도에서 600 ∼ 800 Å 두께만큼 형성하고,The polysilicon is formed by 600 ~ 800 mm thick at a temperature of 550 ~ 650 ℃,

상기 금속층은 300 ∼ 500 ℃ 의 온도에서 600 ∼ 1000 Å 두께만큼 형성하는 것과,The metal layer is formed at a temperature of 300 to 500 ℃ by 600 to 1000 mm thick,

상기 하드마스크층은 600 ∼ 1000 Å 두께만큼 형성하고 평탄화식각공정시 400 ∼ 9000 Å 두께로 조절되는 것을 특징으로 한다. The hard mask layer is formed by 600 ~ 1000 ∼ thickness and is characterized in that it is adjusted to 400 ~ 9000 Å thickness during the planarization etching process.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하면 다음과 같다. Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 1, 도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체소자의 제조방법을 도시한 단면도이다. 1, 2A, and 2H are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 1은 본 발명에 따라 형성되는 반도체소자를 도시한 평면도로서, 게이트전극 영역을 정의한 단계를 도시한다. 1 is a plan view showing a semiconductor device formed in accordance with the present invention, showing the step of defining a gate electrode region.

도 2a 내지 도 2g는 상기 도 1 의 ⓐ-ⓐ 절단면을 따른 반도체소자의 제조방 법을 도시한 단면도이고, 도 2h는 상기 도 2g의 공정후 상기 게이트전극 영역을 매립하는 게이트전극을 형성한 것을 도시한 단면도이다. 2A to 2G are cross-sectional views illustrating a method of manufacturing a semiconductor device along the cutting line ⓐ-ⓐ of FIG. 1, and FIG. 2H illustrates a gate electrode filling the gate electrode region after the process of FIG. 2G. It is sectional drawing.

도 2a를 참조하면, 트렌치형 소자분리막(13)이 형성된 반도체기판(11) 상에 콘택플러그용 도전층(15)을 형성한다. Referring to FIG. 2A, a contact plug conductive layer 15 is formed on the semiconductor substrate 11 on which the trench type isolation layer 13 is formed.

상기 콘택플러그용 도전층(15)은 에피층이나 폴리실리콘으로 형성할 수 있다. The contact plug conductive layer 15 may be formed of an epitaxial layer or polysilicon.

상기 에피층을 형성하는 경우는 900 ∼ 950 ℃ 의 온도에서 1800 ∼ 2200 Å 두께로 형성한다. When forming the said epi layer, it forms in thickness of 1800-2200 Pa at the temperature of 900-950 degreeC.

상기 폴리실리콘으로 형성하는 경우는 550 ∼ 650 ℃ 의 온도에서 1800 ∼ 2200 Å 두께로 형성한다. When forming with the said polysilicon, it forms in thickness of 1800-2200 GPa at the temperature of 550-650 degreeC.

상기 콘택플러그용 도전층(15) 상부에 제1감광막(17)을 도포한다. The first photosensitive film 17 is coated on the contact plug conductive layer 15.

도 2b를 참조하면, 콘택마스크를 이용하여 상기 제1감광막(17)을 노광 및 현상하여 콘택영역으로 예정된 부분에만 남는 제1감광막(17)패턴을 형성한다. Referring to FIG. 2B, the first photoresist layer 17 is exposed and developed by using a contact mask to form a first photoresist layer 17 pattern remaining only at a portion designated as a contact region.

도 2c를 참조하면, 상기 제1감광막(17)패턴을 마스크로 하여 콘택플러그용 도전층(15)을 식각하여 상기 반도체기판(11) 상의 콘택영역에 콘택플러그를 형성한다. Referring to FIG. 2C, the contact plug conductive layer 15 is etched using the first photoresist layer 17 as a mask to form a contact plug in the contact region on the semiconductor substrate 11.

도 2d를 참조하면, 상기 제1감광막(17)패턴을 제거하고 전체표면상부에 질화막(18)을 형성한다. 이때, 상기 질화막(18)은 100 ∼ 400 Å 두께로 형성한다. Referring to FIG. 2D, the first photoresist layer 17 pattern is removed to form the nitride layer 18 over the entire surface. In this case, the nitride film 18 is formed to a thickness of 100 ~ 400 mm 3.

도 2e를 참조하면, 전체표면상부에 산화막(19)을 형성한다. 이때, 상기 산화막(19)은 200 ∼ 500 Å 두께로 형성한다. Referring to FIG. 2E, an oxide film 19 is formed over the entire surface. At this time, the oxide film 19 is formed to a thickness of 200 ~ 500Å.

도 2f를 참조하면, 상기 산화막(19) 상부에 제2감광막패턴(21)을 형성한다. 이때, 상기 제2감광막패턴(21)은 네가티브형 감광막을 도포하고 이를 게이트전극 마스크(도시안됨)를 이용한 노광 및 현상공정으로 형성하여 게이트전극으로 예정된 크기만큼 패턴간의 간격(space)을 형성한 것이다. Referring to FIG. 2F, a second photoresist layer pattern 21 is formed on the oxide layer 19. In this case, the second photoresist layer pattern 21 is formed by applying a negative photoresist layer and forming the photoresist layer through exposure and development using a gate electrode mask (not shown) to form a space between patterns by a predetermined size as a gate electrode. .

도 2g 및 도 1을 참조하면, 상기 제2감광막패턴(21)을 마스크로 하여 상기 산화막(19) 및 질화막(18)을 식각함으로써 상기 반도체기판(11)을 저부로 하고 상기 질화막(18)과 산화막(19)의 적층구조를 측벽으로 게이트전극 영역(23)을 형성한다. 2G and 1, the oxide film 19 and the nitride film 18 are etched by using the second photoresist pattern 21 as a mask, and the semiconductor substrate 11 is bottomed, and the nitride film 18 is formed. The gate electrode region 23 is formed on the sidewalls of the stacked structure of the oxide film 19.

도 2h를 참조하면, 상기 게이트전극 영역(23)의 저부인 반도체기판(11) 표면을 산화시켜 게이트산화막(도시안됨)을 형성하고, 그 상부에 게이트전극용 폴리실리콘막(25)과 게이트전극용 금속층(27)의 적층구조로 폴리사이드층을 형성한 다음, 그 상부에 하드마스크층(29)을 형성하여 상기 게이트전극 영역(23)을 매립한다. Referring to FIG. 2H, the surface of the semiconductor substrate 11, which is the bottom of the gate electrode region 23, is oxidized to form a gate oxide film (not shown), and a polysilicon film 25 for gate electrode 25 and a gate electrode thereon. After forming a polyside layer in a stacked structure of the metal layer 27, a hard mask layer 29 is formed thereon to fill the gate electrode region 23.

상기 게이트전극용 폴리실리콘막(25)은 550 ∼ 650 ℃ 온도에서 600 ∼ 800 Å 두께로 형성한다. The polysilicon film 25 for the gate electrode is formed to a thickness of 600 to 800 kPa at a temperature of 550 ~ 650 ℃.

상기 게이트전극용 금속층(27)은 텅스텐층으로서, 플라즈마 장비를 이용하여 300 ∼ 500 ℃ 의 온도에서 600 ∼ 1000 Å 두께로 형성한다. The gate electrode metal layer 27 is a tungsten layer, and is formed to have a thickness of 600 to 1000 kPa at a temperature of 300 to 500 ° C using plasma equipment.

상기 하드마스크층(29)은 질화막으로 형성하되, 600 ∼ 1000 Å 두께로 형성한다. The hard mask layer 29 is formed of a nitride film, but is formed to a thickness of 600 ~ 1000 Å.

그 다음, 상기 콘택플러그용 도전층(15)으로 형성된 콘택플러그를 노출시키는 평탄화식각공정을 실시함으로써 상부에 하드마스크층(29)이 구비되는 폴리사이드 구조의 게이트전극을 형성한다. 이때, 상기 하드마스크층(29)은 400 ∼ 9000 Å 두께로 남는다. Next, a planar etching process of exposing the contact plug formed of the contact plug conductive layer 15 is performed to form a gate electrode having a polyside structure having a hard mask layer 29 thereon. At this time, the hard mask layer 29 is left to 400 ~ 9000 Å thickness.

이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 제조방법은, As described above, the method of manufacturing a semiconductor device according to the present invention,

콘택플러그용 도전층을 패터닝하여 콘택플러그를 형성하고 전체표면상부에 질화막과 산화막을 순차적으로 적층한 다음, 게이트전극 영역의 산화막과 질화막을 식각하고 이를 매립하는 게이트전극용 물질층을 형성한 다음, 상기 콘택플러그를 노출시키며 게이트전극을 형성하여 콘택 마진을 충분히 확보할 수 있으며 그에 따른 콘택 저항을 증가시키고 게이트전극을 용이하게 형성할 수 있어 게이트전극 및 콘택플러그 간의 절연특성을 증가시킬 수 있으며 반도체소자의 특성 및 신뢰성을 향상시키고 반도체소자의 고집적화를 가능하게 하는 효과를 제공한다. Forming a contact plug by patterning a contact plug conductive layer, and sequentially forming a nitride film and an oxide film on the entire surface, and then forming a gate electrode material layer for etching and embedding the oxide film and the nitride film in the gate electrode region. By exposing the contact plug and forming a gate electrode, a sufficient contact margin can be secured, the contact resistance can be increased accordingly, and the gate electrode can be easily formed, thereby increasing the insulating characteristics between the gate electrode and the contact plug, and the semiconductor device. It provides an effect of improving the characteristics and reliability of the and enable high integration of the semiconductor device.

Claims (11)

반도체기판 상의 활성영역에 에피층 또는 폴리실리콘층의 콘택플러그용 도전층을 형성하는 공정과,Forming a contact plug conductive layer of an epi layer or a polysilicon layer in an active region on the semiconductor substrate; 상기 콘택플러그용 도전층을 식각하여 콘택플러그를 형성하는 공정과, Forming a contact plug by etching the conductive plug conductive layer; 상기 콘택플러그를 포함한 전체표면상부에 일정두께의 질화막 및 소정두께의 산화막을 형성하는 공정과,Forming a nitride film having a predetermined thickness and an oxide film having a predetermined thickness on the entire surface including the contact plug; 게이트전극 마스크를 이용한 사진식각공정으로 상기 산화막 및 질화막을 식각하여 상기 반도체기판을 저부로 하고 상기 질화막 및 산화막의 적층구조가 측벽이 되는 게이트전극 영역을 형성하는 공정과,Etching the oxide film and the nitride film by a photolithography process using a gate electrode mask to form a gate electrode region having the semiconductor substrate as a bottom and the stacked structure of the nitride film and the oxide film serving as a sidewall; 상기 게이트전극 영역을 매립하는 게이트산화막, 게이트전극용 도전층 및 하드마스크층을 형성하는 공정과,Forming a gate oxide film, a gate electrode conductive layer, and a hard mask layer to fill the gate electrode region; 상기 콘택플러그를 식각장벽으로 하는 평탄화식각공정으로 상기 콘택플러그를 노출시키는 동시에 게이트전극을 형성하는 공정을 포함하는 반도체소자의 제조방법. And forming a gate electrode while exposing the contact plug in a planarization etching process using the contact plug as an etch barrier. 제 1 항에 있어서,The method of claim 1, 상기 콘택플러그용 도전층은 1800 ∼ 2200 Å 두께만큼 형성하는 것을 특징으로 하는 반도체소자의 제조방법.The method for manufacturing a semiconductor device, wherein the contact plug conductive layer is formed in a thickness of 1800 to 2200 Å. 제 1 항에 있어서,The method of claim 1, 상기 에피층은 900 ∼ 950 ℃ 온도에서 형성하는 것을 특징으로 하는 반도체소자의 제조방법.The epi layer is a method of manufacturing a semiconductor device, characterized in that formed at 900 ~ 950 ℃ temperature. 제 1 항에 있어서,The method of claim 1, 상기 폴리실리콘은 550 ∼ 650 ℃ 온도에서 형성하는 것을 특징으로 하는 반도체소자의 제조방법.The polysilicon is a method of manufacturing a semiconductor device, characterized in that formed at a temperature of 550 ~ 650 ℃. 제 1 항에 있어서,The method of claim 1, 상기 질화막은 100 ∼ 400 Å 두께만큼 형성하는 것을 특징으로 하는 반도체소자의 제조방법.The nitride film is a manufacturing method of a semiconductor device, characterized in that formed by 100 ~ 400 Å thickness. 제 1 항에 있어서,The method of claim 1, 상기 산화막은 200 ∼ 500 Å 두께만큼 형성하는 것을 특징으로 하는 반도체소자의 제조방법.The oxide film is a manufacturing method of a semiconductor device, characterized in that formed by 200 to 500 ∼ thickness. 제 1 항에 있어서,The method of claim 1, 상기 게이트전극 마스크를 이용한 사진식각공정은 네가티브 감광막을 이용한 노광 및 현상공정으로 감광막패턴을 형성하고 이를 이용하여 게이트전극으로 예정된 영역의 반도체기판 상부의 산화막과 질화막을 식각하는 것을 특징으로 하는 반도체소자의 제조방법.In the photolithography process using the gate electrode mask, a photoresist pattern is formed by an exposure and development process using a negative photoresist film, and an oxide film and a nitride film of an upper portion of the semiconductor substrate in a predetermined region are used as a gate electrode. Manufacturing method. 제 1 항에 있어서,The method of claim 1, 상기 게이트전극용 도전층은 폴리실리콘과 금속층이 적층된 폴리사이드 구조로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.The gate electrode conductive layer is a semiconductor device manufacturing method, characterized in that the polysilicon and the metal layer is formed of a laminated polylayer structure. 제 8 항에 있어서,The method of claim 8, 상기 폴리실리콘은 550 ∼ 650 ℃ 의 온도에서 600 ∼ 800 Å 두께만큼 형성하는 것을 특징으로 하는 반도체소자의 제조방법.The polysilicon is a semiconductor device manufacturing method, characterized in that formed at a temperature of 550 ~ 650 ℃ by 600 ~ 800 Å thickness. 제 8 항에 있어서,The method of claim 8, 상기 금속층은 300 ∼ 500 ℃ 의 온도에서 600 ∼ 1000 Å 두께만큼 형성하는 것을 특징으로 하는 반도체소자의 제조방법.The metal layer is a method of manufacturing a semiconductor device, characterized in that formed at a temperature of 300 ~ 500 ℃ by 600 ~ 1000 Å thickness. 제 1 항에 있어서,The method of claim 1, 상기 하드마스크층은 600 ∼ 1000 Å 두께만큼 형성하고 평탄화식각공정시 400 ∼ 9000 Å 두께로 조절되는 것을 특징으로 하는 반도체소자의 제조방법.The hard mask layer is formed by 600 ~ 1000 Å thickness and the manufacturing method of the semiconductor device, characterized in that to be adjusted to 400 ~ 9000 Å thickness during the planarization etching process.
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