JP4661293B2 - 表示装置の欠陥検出方法および表示装置の欠陥検出装置 - Google Patents

Description

本発明は、マトリクス構造を有する表示装置の欠陥検出方法および表示装置の欠陥検出装置に関するものである。

従来、液晶表示装置などの表示装置の製造工程では、目視によって画素欠陥及び輝度ムラなどの表示欠陥を検査していた。この目視による検査は、１個の画素欠陥などの検出が困難であり、手間も掛かるために、液晶表示装置の低コスト化及び高品質化を阻害している。また、近年においては、液晶表示装置の表示欠陥について機械的に検出する方法が提案されている。例えば、液晶表示装置の表示領域をカメラで撮像して、その液晶表示装置の輝度ムラを判定する手法が考え出されている（例えば、特許文献１参照）。

また、液晶表示装置の各画素ドットを構成する各色ドット毎に、画素ドットのピッチの１／ｎ（ｎ＝３０）のピクセルピッチのラインセンサで撮像し、その撮像した画像を解析する対象となる表示欠陥の種類に応じて画像の解像度を選択し、選択した解像度の画像から対象となる種類の表示欠陥を検出する手法も考え出されている（例えば、特許文献２参照）。
特開平６−３２５９０５号公報 特開２００４−２７９２３９号公報

しかしながら、上述したような従来技術には、以下のような問題が存在する。
表示欠陥には、例えばＴＦＴ（薄膜トランジスタ）のゲート絶縁膜による電気的欠陥（微小なリーク電流を伴う）のように、初期的には問題が生じなくても経時的に劣化が進行して、最終的に常時点灯等の画素欠陥になるものがある。上述した従来技術は、このような進行性のある欠陥を初期的に検出するものではないため、例えばバーンインと称される高温、長時間のスクリーニング試験等を行うことにより、上記欠陥を回避している。
ところが、この方法は、設備・時間・工数等のコストが嵩むという問題があるため、簡単に市場での欠陥発生を回避できる方策が強く望まれていた。

本発明は、以上のような点を考慮してなされたもので、マトリクス構造における進行性のある欠陥を容易に検出可能にするマトリクス構造の欠陥検出方法およびマトリクス構造の欠陥検出装置を提供することを目的とする。

上記の目的を達成するために本発明は、以下の構成を採用している。
本発明の表示装置の欠陥検出方法は、マトリクス構造で格子状に交差する複数のゲート線及び複数のデータ線を有し、前記複数のゲート線及び複数のデータ線の交差部毎に配置された画素部に所定の駆動電圧が印加される表示装置の欠陥検出方法であって、前記駆動電圧よりも大きな電圧を前記画素部に印加して欠陥の進行を加速させる工程と、前記駆動電圧を前記画素部に連続的に印加して欠陥の進行を加速させる工程との少なくともいずれか一方の工程を有し、前記画素部を駆動する薄膜トランジスタからなるスイッチング素子が配置され、前記ゲート線は、前記薄膜トランジスタのゲートに接続されているゲート線であり、前記データ線は、前記薄膜トランジスタのソース又はドレインに接続され、前記薄膜トランジスタのドレイン又はソースには、少なくとも液晶を挟持する一対の電極における一方の電極が接続されており、前記一対の電極における他方の電極には、前記データ線から前記一方の電極に入力する信号と同一の電位が印加されることを特徴とするものである。

従って、本発明の表示装置の欠陥検出方法では、通常、表示装置に表示させるために画素部に印加する駆動電圧よりも大きな電圧を印加する、または通常パルス状に印加する駆動電圧を連続的に画素部に印加することにより、経時的に進行する劣化を加速させて顕在化させることが可能になり、容易に画素欠陥を検出することができる。
この場合、欠陥の進行加速後の画素部に対して、前記所定の駆動電圧を印加することにより、画素欠陥を容易に検出することが可能になる。

進行を加速させる欠陥としては、前記画素部の絶縁膜における欠陥を対象とすることができる。これにより、絶縁膜の欠陥による電流リーク等の電気的欠陥の発生を未然に防止することが可能になる。
画素部の絶縁膜としては、前記ゲート線を絶縁させるゲート絶縁膜や、補助容量を構成する絶縁膜を検出対象とすることができる。

また、前記駆動電圧よりも大きな電圧としては、前記絶縁膜の耐圧に基づく大きさで印加されることが好ましい。
これにより、本発明では、欠陥の進行加速のために電圧を印加したときに絶縁膜が破損してしまうことを防止できる。

また、本発明の表示装置の欠陥検出方法は、前記画素部を駆動する薄膜トランジスタからなるスイッチング素子が配置され、前記ゲート線は、前記薄膜トランジスタのゲートに接続されているゲート線であり、前記データ線は、前記薄膜トランジスタのソース又はドレインに接続されていることが好ましい。
本発明によれば、例えば、データ線に接続されている１つの薄膜トランジスタのドレインと、その薄膜トランジスタのゲートに接続されているゲート線との間で進行性の欠陥がある場合、これらの間に欠陥の進行を加速させる大きな電圧または連続的な電圧を印加することにより、画素欠陥を検出することができる。

また、本発明の表示装置の欠陥検出方法は、前記薄膜トランジスタのドレイン又はソースには、少なくとも液晶を挟持する一対の電極における一方の電極が接続されており、前記一対の電極における他方の電極には、データ線より一方の電極に入力される信号と同一の電位が印加されることが好ましい。
したがって、本発明は、マトリクス構造を有してなる液晶表示装置について、欠陥を顕在化させて画素欠陥を容易に検出することが可能になる。また、本発明では、一対の電極の間に挟持された液晶の劣化につながる直流印加を避けることが可能になる。

一方、本発明の表示装置の欠陥検出装置は、マトリクス構造で格子状に交差する複数のゲート線及び複数のデータ線を有し、前記複数のゲート線及び複数のデータ線の交差部毎に配置された画素部に所定の駆動電圧が印加される表示装置の欠陥検出装置であって、前記駆動電圧よりも大きな電圧を前記画素部に印加して欠陥の進行を加速させる欠陥加速手段と、前記駆動電圧を前記画素部に連続的に印加して欠陥の進行を加速させる欠陥加速手段との少なくともいずれか一方の手段を有し、前記表示装置には、前記画素部を駆動する薄膜トランジスタからなるスイッチング素子が配置され、前記画素部は、一方の電極が前記薄膜トランジスタのドレイン又はソースに接続され少なくとも液晶を挟持する一対の電極を有し、前記データ線は、前記薄膜トランジスタのソース又はドレインに接続され、前記欠陥加速手段は、前記複数のゲート線の全て、又はマトリクス構造の一部領域にあるゲート線の全てに対して、前記スイッチング素子を作動させる信号を印加するゲート信号印加手段と、前記複数のデータ線に、前記駆動電圧よりも大きな電圧に対応した信号を印加するデータ信号印加手段と、前記一対の電極の他方に前記駆動電圧よりも大きな電圧に対応した信号を印加する電極信号印加手段とを有し、前記電極信号印加手段は、前記一対の電極における他方の電極に対して、前記データ線から前記一方の電極に入力する信号と同一の電位を印加することを特徴としている。

従って、本発明では、通常、表示装置に表示させるために画素部に印加する駆動電圧よりも大きな電圧を印加する、または通常パルス波で印加する駆動電圧を連続的に画素部に印加することにより、経時的に進行する劣化を加速させて顕在化させることが可能になり、容易に画素欠陥を検出することができる。
この場合、欠陥の進行加速後の画素部に対して、前記所定の駆動電圧を印加することにより、画素欠陥を容易に検出することが可能になる。

また、本発明の表示装置の欠陥検出装置は、前記表示装置には、前記画素部を駆動する薄膜トランジスタからなるスイッチング素子が配置され、前記欠陥加速手段は、前記複数のゲート線の全て、又はマトリクス構造の一部領域にあるゲート線の全てに対して、前記スイッチング素子を作動させる信号を印加するゲート信号印加手段と、前記複数のデータ線に、前記駆動電圧よりも大きな電圧に対応した信号を印加するデータ信号印加手段とを有することが好ましい。

従って、本発明では、ゲート信号印加手段により、複数のゲート線の全て、又はマトリクス構造の一部領域にあるゲート線の全てに対して、前記スイッチング素子を作動させる信号を印加するとともに、データ信号印加手段により、前記駆動電圧よりも大きな電圧に対応した信号（例えば相対的に電圧を大きくするために負の電位となる信号）を印加することにより、画素部のスイッチング素子に駆動電圧よりも大きな電圧を印加して、潜在する進行性の欠陥を顕在化させることが可能になる。

また、本発明の表示装置の欠陥検出装置は、前記画素部は、一方の電極が前記薄膜トランジスタのドレイン又はソースに接続された一対の電極を有し、前記欠陥加速手段は、前記一対の電極の他方に前記駆動電圧よりも大きな電圧に対応した信号を印加する電極信号印加手段を有することが好ましい。
従って、本発明では、電極信号印加手段により電極の他方に例えば相対的に電圧を大きくするために負の電位となる信号を印加することにより、画素部のスイッチング素子に駆動電圧よりも大きな電圧を印加して、潜在する進行性の欠陥を顕在化させることが可能になる。

また、本発明の表示装置の欠陥検出装置としては、前記一対の電極は、少なくとも液晶を挟持することが好ましい。
これにより、本発明では、マトリクス構造を有してなる液晶表示装置について、欠陥を顕在化させて画素欠陥を容易に検出することが可能になる。
この構成においては、前記データ線が前記薄膜トランジスタのソース又はドレインに接続され、前記電極信号印加手段は、前記一対の電極における他方の電極に対して、前記データ線から前記一方の電極に入力する信号と同一の電位を印加することが好ましい。
これにより、本発明では、一対の電極の間に挟持された液晶の劣化につながる直流印加を避けることが可能になる。

さらに、本発明の表示装置の欠陥検出装置としては、前記一対の電極が絶縁膜を挟んで補助容量を形成する構成も好適に採用できる。
これにより、本発明では、絶縁膜の欠陥による電流リーク等の欠陥を顕在化させて、画素ＴＦＴや、補助容量に起因する画素欠陥を容易に検出することが可能になる。

以下、本発明の表示装置の欠陥検出方法および表示装置の欠陥検出装置の実施の形態を、図１ないし図１１を参照して説明する。
（第１実施形態）
図１は、ＴＦＴ駆動によるアクティブマトリクス方式の液晶表示装置（表示装置）に用いられるマトリクス構造とそのマトリクス構造の欠陥検出装置の概要を示す回路図である。

本実施形態のマトリクス構造１００は、Ｙ軸方向に配置された複数のデータ線３ａ，３ｂと、Ｘ軸方向に配置された複数のゲート線４ａ，４ｂ，４ｃ，４ｄ，４ｅと、が格子状に交差している構造を有してなる。そして、マトリクス構造１００におけるデータ線３ａ，３ｂとゲート線４ａ，４ｂ，４ｃ，４ｄ，４ｅとの交差部位毎にＴＦＴ（スイッチング素子）２が配置されている。このＴＦＴ２は、例えばｎチャネルＴＦＴとする。データ線３ａ，３ｂには、そのデータ線３ａ，３ｂの近傍に配置されているＴＦＴ２のソースが電気的に接続されている。ゲート線４ａ，４ｂ，４ｃ，４ｄ，４ｅには、そのゲート線４ａ，４ｂ，４ｃ，４ｄ，４ｅの近傍に配置されているＴＦＴ２のゲートが電気的に接続されている。

また、マトリクス構造１００におけるデータ線３ａ，３ｂとゲート線４ａ，４ｂ，４ｃ，４ｄ，４ｅとの交差部位毎に、液晶画素１が配置されている。液晶画素１は、液晶を画素電極（電極）１ａと対向電極（電極）１ｂとで挟持する構成を有してなる。画素電極１ａは、ＴＦＴ２のドレインに電気的に接続されている。対向電極１ｂには、基準電位（例えば−４ボルト）及び欠陥検出用の電位（例えば−６ボルト）を印加する電極信号印加手段２５（図２参照）が接続されている。
また、各ＴＦＴ２のドレインには、一対の電極５ａ、５ｂを有する補助容量５が電気的に接続されている。電極５ａ、５ｂの中、電極５ｂ（他方の電極）には上述した電極信号印加手段２５が接続されている。
なお、これら液晶画素１、ＴＦＴ２及び補助容量５により、本発明に係る画素部が構成される。

このような構成のマトリクス構造１００は、ＴＦＴ２によって明暗などが駆動制御される複数の液晶画素１が碁盤の目のように配置されており、所望形状の画像を表示することができる。画像表示においては、データ線３ａ，３ｂに画像信号が供給され、ゲート線４ａ，４ｂ，４ｃ，４ｄ，４ｅには走査線信号が供給されることとなる。例えば、通常表示では、ゲート線４ａ，４ｂ，４ｃ，４ｄ，４ｅに順次印加されるパルス状の走査線信号によって、各ＴＦＴ２が一定期間だけＯＮ（導通状態）となる。この一定期間に、データ線３ａ，３ｂに印加されている画像信号がＴＦＴ２を通って画素電極１ａに印加される。画素電極１ａに印加されされた画像信号（電位）は、補助容量５によって一定期間保持される。画素電極１ａと対向電極１ｂで挟持されている液晶は、印加される電圧レベルにより分子集合の配向や秩序が変化して、光の透過率を変調し、階調表示を可能にする。これにより、その液晶画素１は、一定期間、画像信号に応じたほぼ一定の明度になる。なお、図１においては、画像信号供給部及び走査線信号供給部は示していない。また、各液晶画素１にカラーフィルタを重ねることにより、カラー画像を表示する構成ともなる。

また、図１では本発明の実施形態に係るマトリクス構造の欠陥検出装置も示している。
本マトリクス構造の欠陥検出装置は、データ線３ａ，３ｂに画像信号を供給するデータ信号印加手段２０と、ゲート線４ａ〜４ｅに走査線信号を供給するゲート信号印加手段３０と、上記電極信号印加手段２５とからなる欠陥加速手段を有して構成されている。
ゲート信号印加手段３０は、ゲート線４ａ，４ｂ，４ｃ，４ｄ，４ｅの全てに、ＴＦＴ２をＯＮ（導通状態）させる信号（走査線信号）を印加することができるものである。したがって、ゲート信号印加手段３０は、ゲート線４ａ，４ｂ，４ｃ，４ｄ，４ｅに電気的に接続する端子と、その端子に上記ＯＮさせる信号を出力する手段とを有している。

次に、本実施形態に係る欠陥検出装置を用いた表示装置の欠陥検出方法について説明する。ここでは、ＴＦＴ２（ゲートとソース・ドレインとの間）に進行性の欠陥が存在する場合について説明する。
ここでは、表示装置の通常駆動時には、データ信号印加手段２０によってデータ線３ａ、３ｂには１．４〜３．８Ｖの交流電圧が印加され、電極信号印加手段２５によって対向電極１ｂには０〜４．４Ｖの交流電圧が印加されるものとする。また、通常駆動時には、ゲート信号印加手段３０によってゲート線４ａ〜４ｅには、図３に実線で示すように、８．５Ｖのパルス状の電圧が印加される。なお、パルス状電圧が印加される周期は、例えばＶＧＡで６４０（垂直画素）×４８０（水平画素）の表示パネルで、周波数が４０Ｈｚの場合、１／（４８０×４０）ｓｅｃとなる。
このような電圧が印加される場合、通常駆動時の駆動電圧としては最大約８．５Ｖの電圧がＴＦＴ２に印加されることになる。

まず、ゲート信号印加手段３０によって、全てのゲート線（ここでは４ａ〜４ｅ）に対してＴＦＴ２をＯＮ（導通状態）とするパルス状電圧（走査線信号）を印加する。このときの走査線信号は、図３に二点鎖線で示すように、通常駆動時よりも大きな電圧Ｖ１として１２Ｖで印加する。また、データ線３ａ、３ｂに対しては、データ信号印加手段２０によって、駆動電圧よりも大きな電圧に対応する信号としてＤＣの−６Ｖを印加する。さらに、対向電極１ｂに対しても、同様に駆動電圧よりも大きな電圧に対応する信号として電極信号印加手段２５によって、データ線３ａ、３ｂから入力信号と同一の電位、ＤＣの−６Ｖを印加する。

これにより、ＴＦＴ２のゲート−ソース間、及びゲート−ドレイン間には、それぞれ走査線信号の印加周期毎に１８Ｖの電圧が印加されることになる。
このように、通常駆動時の駆動電圧よりも大きな電圧を印加することにより、ＴＦＴ２に存在する微小欠陥は劣化の進行が加速されて成長することになる。
このとき、液晶画素１においては、データ線３ａ、３ｂから画素電極１ａに入力する信号の電位と、電極信号印加手段２５によって印加される対向電極１ｂの電位とが同一であるため、電極１ａ、１ｂの間に挟持された液晶の劣化につながる直流印加を避けることができる。

続いて、ＴＦＴ２において加速進行した欠陥を検出する工程について説明する。
ここでは、本実施形態のマトリクス構造１００が、画素電極１ａ、１ｂに電圧を印加していない状態において画素が明（白）状態となり、電圧を印加している状態において画素が暗（黒）状態となるノーマリホワイト型の表示装置をなすものとする。

この欠陥検出工程では、通常駆動時の駆動電圧を印加する。
すなわち、ゲート信号印加手段３０によってゲート線４ａ〜４ｅに上述した通常駆動時のパルス状電圧を印加するとともに、データ信号印加手段２０によってデータ線３ａ、３ｂに通常駆動時の電圧を印加する。このとき、画素が白と黒との中間の灰色となる中間電位をデータ線３ａ、３ｂに印加する。
これにより、欠陥が存在しない図２に示すＴＦＴ２ｂにおいては、印加された中間電位の電流がデータ線３ａ、３ｂを介して液晶画素１に流れ、画素電極１ａが高電位になることでこの画素は灰色に表示される。

一方、成長した欠陥が存在するＴＦＴ２ａにおいては、データ線３ａを介して供給される中間電位の電圧に加えて、ゲート線４ｄに印加されている走査線信号（例えば８．５ボルトの電位）により、図２に示す電流ｙ１が欠陥１１０を介して流れる。この電流ｙ１の一部は電流ｙ２となり、画素電極１ａを高電位（例えば８ボルト）にする。従って、画素電極１ａが電流ｙ２によって高電位になると、その画素電極１ａに係る液晶画素１は「黒」表示となる。電流ｙ１の一部は電流ｙ３となり補助容量５を充電し、液晶画素１の「黒」表示が一定期間維持されることになる。つまり、マトリクス構造１００においては、図４に示すように、画素欠陥１１０が存在する画素のみが黒表示され、画素欠陥１１０が存在しない画素については灰表示されることで、画素欠陥を検出できる。また、欠陥が劣化進行した画素のみ常時黒表示と、カラー表示パネルでは赤、緑、青ラスターの三つを表示させることで、欠陥を検出することもできる。

このように本実施の形態では、初期的には問題とならずに経時的に劣化が進行する欠陥が存在する場合でも、駆動電圧よりも大きな電圧を印加して欠陥の進行を加速させるので、短時間で欠陥を顕在化させて、目視又は撮像手段などを用いて容易に検出することが可能になる。そのため、従来のようにバーンイン等のコストが嵩むスクリーニング試験を実施する必要がなくなり、コストアップを抑えることができる。
また、本実施の形態では、劣化の進行加速後の欠陥を駆動電圧を印加するという通常駆動で検出しているので、別途検出用のシーケンスや装置を設けたりする必要がなく、生産性の向上に寄与できる。

（第２実施形態）
続いて、欠陥検出方法の第２実施形態について説明する。
上記第１実施形態では、通常駆動時よりも高いパルス状電圧Ｖ１（図３参照）を走査線信号として印加する構成としたが、本実施形態では通常駆動時の駆動電圧を印加する場合について説明する。
すなわち、本実施形態では、図３に二点鎖線で示すように、大きさは駆動電圧である８．５Ｖの電圧を連続的に印加する信号Ｖ２を供給する。

このように、通常駆動時には、１／（４８０×４０）ｓｅｃ毎に印加されていた駆動電圧が、例えば１秒間印加されることにより、通常駆動時と比較すると４８０倍の時間で印加されるため、本実施形態では、数秒間（例えば２〜３秒間）の連続印加で劣化の進行を加速させ、短時間で欠陥を顕在化させることができ、目視又は撮像手段などを用いて容易に検出することが可能になる。

（第３実施形態）
続いて、欠陥検出方法の第３実施形態について説明する。
上記第１実施形態では、ＴＦＴ２に進行性の欠陥が存在する場合について説明したが、第３実施形態では、補助容量５に進行性の欠陥が存在する場合について、図５及び図６を参照して説明する。

本実施形態では、劣化を加速する工程として、まずゲート信号印加手段３０によって、全てのゲート線（ここでは４ａ〜４ｅ）に対してＴＦＴ２をＯＮ（導通状態）とするパルス状電圧（走査線信号）を印加する。このときの走査線信号は、通常駆動時よりも大きな電圧として１２Ｖで印加する。
さらに、補助容量５を構成する電極５ａ、５ｂ間に大きな電圧が印加されるように、データ線３ａ、３ｂに対しては、データ信号印加手段２０によってＤＣの１０Ｖを印加する。さらに、対向電極１ｂに対しても、駆動電圧よりも大きな電圧に対応する信号として、電極信号印加手段２５によってＤＣの−８Ｖを印加する。

これにより、電極５ａ、５ｂ間には、それぞれ走査線信号の印加周期毎に１８Ｖの電圧が印加されることになる。
このように、通常駆動時の駆動電圧よりも大きな電圧を印加することにより、補助容量５に存在する微小欠陥は劣化の進行が加速されて成長することになる。

続いて、補助容量５において加速進行した欠陥を検出する工程について説明する。
ここでも、本実施形態のマトリクス構造１００が、上述したノーマリホワイト型の表示装置をなすものとする。
この欠陥検出工程では、通常駆動時の駆動電圧として、液晶画素１が黒表示する信号を印加する。
すなわち、ゲート信号印加手段３０によってゲート線４ａ〜４ｅに上述した通常駆動時のパルス状電圧を印加するとともに、データ信号印加手段２０によってデータ線３ａ、３ｂに黒表示用の駆動電圧を印加する。

これにより、欠陥が存在しない図５に示すＴＦＴ２ｂを含む図面上方に位置する画素部においては、データ信号印加手段２０によって印加された電流ｙ１１がデータ線３ａ、３ｂを介してＯＮ状態のＴＦＴ２ｂを流れ、電流ｙ１２、ｙ１３となる。そこで、電流ｙ１２が流入する画素電極１ａに係る液晶画素１は、画素電極１ａが高電位になることで「黒」表示となる。また、電流ｙ１３により補助容量５が充電され、その液晶画素１の「黒」表示が一定期間維持される。

一方、成長した欠陥１１０が存在する図面下方に位置する画素部においても、データ信号印加手段２０によって印加された電流ｙ１１がデータ線３ａ、３ｂを介してＯＮ状態のＴＦＴ２ａを流れ、電流ｙ１２、ｙ１３となる。そして、電流ｙ１２が流入する画素電極１ａに係る液晶画素１は、画素電極１ａが高電位になることで「黒」表示となる。ところが、補助容量５においては電極５ａ、５ｂ間で成長した欠陥により電流リーク（短絡）が生じるため、電極５ａに入力した電流ｙ１３は充電されることなく、電極５ｂから流出する。そのため、液晶画素１は瞬間的に「黒」表示となった後に、通常状態の「白」表示となる。

つまり、本実施形態では、マトリクス構造１００において、図６に示すように、画素欠陥１１０が存在する画素のみが実質的に常時輝点の白表示となり、画素欠陥１１０が存在しない画素については黒表示されることで、目視又は撮像手段などを用いて容易に画素欠陥を検出可能となる。

（液晶表示装置）
図７は、本実施形態の応用例に係る液晶表示装置の要部を示す平面図である。この液晶表示装置の要部は、上記本実施形態に係る表示装置の欠陥検出方法および表示装置の欠陥検出装置で欠陥検査されるマトリクス構造を有してなるものである。なお、図７において、図１に示す構成要素と同一のものには同一符号を付けている。

本液晶表示装置の要部は、マトリクス構造１００に相当する構成をなすＴＦＴアレイ基板７を有する。そして、図７に示すように、ＴＦＴアレイ基板７上に、インジウム錫酸化物（Indium Tin Oxide, 以下、ＩＴＯと略記する）等の透明導電膜からなる複数の画素電極１ａ（輪郭を破線で示す）がマトリクス状に配置されており、画素電極１ａの紙面縦方向に延びる辺に沿ってデータ線３（輪郭を２点鎖線で示す）が設けられ、紙面横方向に延びる辺に沿ってゲート線（走査線）４および容量線６（ともに輪郭を実線で示す）が設けられている。

本液晶表示装置の要部において、ゲート線４は、複数のデータ線３に交差する主ゲート線４Ａと、該主ゲート線４Ａから分岐して延びた分岐ゲート線４Ｂとを備え、ポリシリコン膜からなる半導体層８（輪郭を１点鎖線で示す）には、分岐ゲート線４Ｂおよび主ゲート線４Ａに交差するＬ字状部８ａが形成されている。すなわち、このＬ字状部８ａは、主ゲート線４Ａおよび分岐ゲート線４Ｂと交差して、２つのチャネル領域を形成している。

半導体層８のＬ字状部８ａの両端にコンタクトホール９，１０が形成され、一方のコンタクトホール９はデータ線３と半導体層８のソース領域とを電気的に接続するソースコンタクトホールとなり、他方のコンタクトホール１０はドレイン電極１１（輪郭を２点鎖線で示す）と半導体層８のドレイン領域とを電気的に接続するドレインコンタクトホールとなっている。すなわち、ソースコンタクトホール９とドレインコンタクトホール１０とは、ゲート線４を挟んで互いに反対側に配設されている。また、ドレイン電極１１上のドレインコンタクトホール１０が設けられた側と反対側の端部には、ドレイン電極１１と画素電極１ａとを電気的に接続するための画素コンタクトホール１２が形成されている。

本液晶表示装置の要部におけるＴＦＴ２は、半導体層８のＬ字状部８ａで主ゲート線４Ａおよび分岐ゲート線４Ｂに交差しており、半導体層８とゲート線４が２回交差していることになるため、１つの半導体層上に２つのゲートを有するＴＦＴ、いわゆるデュアルゲート型ＴＦＴを構成する。また、容量線６はゲート線４に沿って紙面横方向に並ぶ画素を貫くように延びるとともに、分岐した一部６ａがデータ線３に沿って紙面縦方向に延びている。そこで、ともにデータ線３に沿った半導体層８と容量線６とこれらに挟持された後述するゲート絶縁膜４４によって蓄積容量（補助容量）５が形成されている。なお、本実施形態では、分岐ゲート線４Ｂの半分を、データ線３の幅を拡げた幅広部３Ａで覆うことにより、この部分のチャネル領域に光が入ることを抑制している。

図８は、ＴＦＴアレイ基板７の断面構造を示す図である。図８に示すように、ＴＦＴアレイ基板７はガラス基板４１を支持基板として内面上に下地絶縁膜４２を介してＴＦＴ２が形成されている。該ＴＦＴ２は、ゲート線４、該ゲート線４からの電界によりチャネルが形成される半導体層８のチャネル領域５０、ゲート線４と半導体層８とを絶縁する絶縁薄膜であるゲート絶縁膜４４、データ線３、半導体層８のソース領域４９及びドレイン領域５１を備えている。

また、ゲート線４及びゲート絶縁膜４４上を含むガラス基板４１上には、ソース領域４９へ通じるソースコンタクトホール９及びドレイン領域５１へ通じるドレインコンタクトホール１０がそれぞれ形成された第１層間絶縁層５２が形成されている。つまり、データ線３は、第１層間絶縁層５２を貫通するソースコンタクトホール９を介してソース領域４９に電気的に接続されている。さらに、データ線３及び第１層間絶縁層５１上には、ドレイン領域５１へ通じるドレインコンタクトホール１０が形成された第２層間絶縁層５３が形成されている。つまり、ドレイン領域５１は、第１層間絶縁層５２及び第２層間絶縁層５３を貫通するドレインコンタクトホール１０を介してドレイン電極１１及び画素電極１ａに電気的に接続されている。また、第２層間絶縁層５３及び画素電極１ａ上には、ラビング処理により一定のラビング方向Ｙに配向処理が施された配向膜５４が設けられている。この配向膜５４は、ポリイミド系の高分子樹脂からなる水平配向膜である。

なお、上記幅広部（遮光層）３Ａ及び容量線（遮光層）６は、各画素の表示領域以外の領域を遮光するいわゆるブラックマトリクスとして機能する。すなわち、幅広部３Ａ及び容量線６は、ディスクリネーション部を隠す機能に加え、対向基板１５の側からの入射光がＴＦＴ２の半導体層８におけるチャネル領域５０、ソース領域４９及びドレイン領域５１等に侵入することを防止すると共に、コントラスト比の向上、カラーフィルタ色材の混色防止等の機能を有している。

本液晶表示装置の要部では、幅広部３Ａ及び容量線６と画素電極１ａとの重なり部（図７中のハッチング部分）が、画素電極１ａの周縁部分のうちラビング方向Ｙの逆方向側の周縁部分（ディスクリネーションが大きい領域）と重なる領域がラビング方向Ｙの順方向側の周縁部分（ディスクリネーションが小さい領域）よりも広く形成されている。すなわち、重なり部ａより重なり部ｂの幅が広いとともに、重なり部ｄより重なり部ｃの幅が広く設定され、重なり部が左右及び上下で非対称になっている。なお、これらの重なり部ａ，ｂ，ｃ，ｄの幅は、その部分で生じるディスクリネーションの範囲に応じて決定される。

図９はＴＦＴアレイ基板７を有してなる液晶表示装置（表示装置）４０の全体構成を示す平面図である。すなわち、図９は本実施形態の応用例に係る液晶表示装置４０の全体構成を示している。図１０は図９に示す液晶表示装置４０の断面図である。

図９および図１０において、ＴＦＴアレイ基板７の上には、シール材２８がその縁に沿って設けられており、その内側に並行して額縁としての遮光膜２９が設けられている。シール材２８の外側の領域には、データ線駆動回路１３０および外部回路接続端子３１がＴＦＴアレイ基板７の一辺に沿って設けられており、ゲート線駆動回路３２がこの一辺に隣接する２辺に沿って設けられている。ゲート線４に供給される走査信号遅延が問題にならないのならば、ゲート線駆動回路３２は片側だけでも良いことは言うまでもない。また、データ線駆動回路１３０を画像表示領域の辺に沿って両側に配列してもよい。例えば、奇数列のデータ線３は画像表示領域の一方の辺に沿って配設されたデータ線駆動回路から画像信号を供給し、偶数列のデータ線３は前記画像表示領域の反対側の辺に沿って配設されたデータ線駆動回路から画像信号を供給するようにしてもよい。このようにデータ線３を櫛歯状に駆動するようにすれば、データ線駆動回路の占有面積を拡張することができるため、複雑な回路を構成することが可能となる。さらに、ＴＦＴアレイ基板７の残る一辺には、画像表示領域の両側に設けられたゲート線駆動回路３２間をつなぐための複数の配線３３が設けられている。また、内側に対向電極が形成された対向基板１５のコーナー部の少なくとも１箇所には、ＴＦＴアレイ基板７と対向基板１５との間で電気的導通をとるための導通材３４が設けられている。そして、シール材２８とほぼ同じ輪郭を持つ対向基板１５が該シール材２８によりＴＦＴアレイ基板７に固着されている。

本液晶表示装置４０では、幅広部３Ａ及び容量線６と画素電極１ａとの重なり部において、画素電極１ａの周縁部分のうちラビング方向Ｙの逆方向側の周縁部分と重なる領域がラビング方向Ｙの順方向側と重なる領域よりも広く形成されているので、ラビング方向で決まるディスクリネーションの大きさに応じて適切な大きさのブラックマトリクス（重なり部）が配置されて、開口部からディスクリネーションが出ることを防ぐことができるとともに、ディスクリネーションが小さい部分において必要以上に遮光しないことにより開口率を向上させることができる。

なお、上記液晶表示装置４０では、遮光層としてデータ線３の一部である幅広部３Ａ及び容量線６を用いたが、これらとは別に遮光層を設けても構わない。例えば、対向基板１５の内側にブラックマトリクスを形成してもよい。
但し、本液晶表示装置４０のようにデータ線３の幅広部３Ａ及び容量線６をブラックマトリクスとしても機能させれば、別個にブラックマトリクスとなる遮光層を対向基板１５等に設ける必要が無く、構造の簡略化及び製造工程の削減を図ることができる。

さらに、液晶表示装置４０の構成要素であるＴＦＴアレイ基板７の製造工程では、本発明の実施形態に係るマトリクス構造の欠陥検出方法およびマトリクス構造の欠陥検出装置を用いている。これにより、例えばゲート絶縁膜４４に進行性の欠陥が存在して、最終的に上述したＴＦＴ２や補助容量５に電流リークが生じる虞がある場合でも、予め製造工程で欠陥の進行を加速させることにより、画素欠陥として容易、且つ高精度に検出することができる。したがって、本応用例によれば、高品位且つ低価格の液晶表示装置４０を提供することが可能になる。

（電子機器）
次に上記応用例の液晶表示装置４０を構成要素とする他の電子機器について説明する。
図１１（ａ）は、携帯電話の一例を示した斜視図である。図１１（ａ）において、符号５００は携帯電話本体を示し、符号５０１は上記応用例の液晶表示装置４０を有してなる表示部を示している。図１１（ｂ）は、腕時計型電子機器の一例を示した斜視図である。
図１１（ｂ）において、符号６００は時計本体を示し、符号６０１は上記応用例の液晶表示装置４０を有してなる表示部を示している。図１１（ｃ）は、ワープロ、パソコンなどの携帯型情報処理装置の一例を示した斜視図である。図１１（ｃ）において、符号７００は情報処理装置、符号７０１はキーボードなどの入力部、符号７０２は上記応用例の液晶表示装置４０を有してなる表示部、符号７０３は情報処理装置本体を示している。

図１１に示す電子機器は、上記応用例の液晶表示装置４０を有しているので、信頼性が高く、高性能であり、かつ製造コストを低減できる電子機器となることができる。

以上、添付図面を参照しながら本発明に係る好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。上述した例において示した各構成部材の諸形状や組み合わせ等は一例であって、本発明の主旨から逸脱しない範囲において設計要求等に基づき種々変更可能である。

例えば、上記実施形態では、通常駆動時よりも高いパルス状電圧を走査線信号として印加する構成、及び通常駆動時の駆動電圧を連続的に印加する構成をそれぞれ例示したが、これらを組み合わせて、通常駆動時よりも高い駆動電圧を連続的に印加する構成としてもよい。この場合、より短時間で進行性の欠陥を顕在化させることが可能になり、欠陥検出工程の効率化に寄与できる。
また、上記実施形態では、ノーマリホワイト型の液晶表示装置について説明したが、ノーマリブラック側の表示装置にも本発明を適用することができる。

なお、上記実施形態では、欠陥検出工程で通常駆動時の駆動電圧よりも大きな電圧として１８Ｖを印加する例を示したが、印加電圧が大きすぎる場合は、例えばゲート絶縁膜４４を破損させてしまう可能性がある。そのため、欠陥を加速させるために印加する電圧としては、絶縁膜の耐圧に基づいて耐圧以下に設定することが好ましい。
例えば絶縁膜が膜圧７５０ÅのＳｉＯ_２で形成されている場合、耐圧は約２０Ｖであるため、上記実施形態では、耐圧の９０％程度の１８Ｖを印加電圧とした。従って、欠陥加速用の印加電圧としては、通常駆動時の駆動電圧よりも大きく、且つ対象となる欠陥が存在する絶縁膜の耐圧よりも小さくすることが好ましい（上記実施形態では、８．５Ｖ＜印加電圧＜２０Ｖ）。

また、上記実施形態では、マトリクス構造を有する表示装置の一例として液晶表示装置に用いられるものを挙げて説明したが、本発明はこれに限定されるものではなく、マトリクス構造を有する各種表示装置に適用することができる。すなわち、本発明に係る表示装置の欠陥検出方法および表示装置の欠陥検出装置の適用対象は、有機エレクトロルミネッセンス表示装置、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）などからなるメモリ集積回路又は撮像素子集積回路など、のマトリクス構造が挙げられる。

本発明の実施形態に係るマトリクス構造の欠陥検出装置を示す回路図である。 同上のマトリクス構造における点状欠陥の周辺の拡大図である。 本発明の実施形態に係る走査線信号の例を示す波形図である。 同上のマトリクス構造の欠陥を表示している図である。 第３実施形態に係るマトリクス構造における点状欠陥の周辺の拡大図である。 第３実施形態に係るマトリクス構造の欠陥を表示している図である。 欠陥検出装置で欠陥検査されるマトリクス構造例を示す平面図である。 同上のマトリクス構造例の断面図である。 同上のマトリクス構造例を有してなる液晶表示装置を示す平面図である。 同上の液晶表示装置の断面図である。 本発明の実施形態に係る電子機器の一例を示す図である。

符号の説明

１…液晶画素（画素部）、 １ａ…画素電極（電極）、 １ｂ…対向電極（電極）、 ２…ＴＦＴ（スイッチング素子、薄膜トランジスタ、画素部）、 ３ａ、３ｂ…データ線、 ４ａ〜４ｅ…ゲート線、 ５…補助容量（画素部）、 ５ａ、５ｂ…電極、 ２０…データ信号印加手段（欠陥加速手段、欠陥検出装置）、 ２５…電極信号印加手段（欠陥加速手段、欠陥検出装置）、 ３０…ゲート信号印加手段（欠陥加速手段、欠陥検出装置）、 ４０…液晶表示装置（表示装置）、 ４４…ゲート絶縁膜（絶縁膜）、 １００…マトリクス構造、 １１０…画素欠陥（欠陥）

Claims (8)

1. マトリクス構造で格子状に交差する複数のゲート線及び複数のデータ線を有し、前記複数のゲート線及び複数のデータ線の交差部毎に配置された画素部に所定の駆動電圧が印加される表示装置の欠陥検出方法であって、
   前記駆動電圧よりも大きな電圧を前記画素部に印加して欠陥の進行を加速させる工程と、
   前記駆動電圧を前記画素部に連続的に印加して欠陥の進行を加速させる工程との少なくともいずれか一方の工程を有し、
   前記画素部を駆動する薄膜トランジスタからなるスイッチング素子が配置され、
   前記ゲート線は、前記薄膜トランジスタのゲートに接続されているゲート線であり、
   前記データ線は、前記薄膜トランジスタのソース又はドレインに接続され、
   前記薄膜トランジスタのドレイン又はソースには、少なくとも液晶を挟持する一対の電極における一方の電極が接続されており、
   前記一対の電極における他方の電極には、前記データ線から前記一方の電極に入力する信号と同一の電位が印加されることを特徴とする表示装置の欠陥検出方法。
2. 請求項１記載の表示装置の欠陥検出方法において、
   前記所定の駆動電圧を前記画素部に印加して、進行加速後の前記欠陥を検出する工程を有することを特徴とする表示装置の欠陥検出方法。
3. 請求項１または２記載の表示装置の欠陥検出方法において、
   前記画素部の絶縁膜における欠陥の進行を加速させることを特徴とする表示装置の欠陥検出方法。
4. 請求項３記載の表示装置の欠陥検出方法において、
   前記絶縁膜は、前記ゲート線を絶縁させるゲート絶縁膜であることを特徴とする表示装置の欠陥検出方法。
5. 請求項３記載の表示装置の欠陥検出方法において、
   前記絶縁膜は、補助容量を構成することを特徴とする表示装置の欠陥検出方法。
6. 請求項３から５のいずれかに記載の表示装置の欠陥検出方法において、
   前記駆動電圧よりも大きな電圧は、前記絶縁膜の耐圧に基づく大きさで印加されることを特徴とする表示装置の欠陥検出方法。
7. マトリクス構造で格子状に交差する複数のゲート線及び複数のデータ線を有し、前記複数のゲート線及び複数のデータ線の交差部毎に配置された画素部に所定の駆動電圧が印加される表示装置の欠陥検出装置であって、
   前記駆動電圧よりも大きな電圧を前記画素部に印加して欠陥の進行を加速させる欠陥加速手段と、
   前記駆動電圧を前記画素部に連続的に印加して欠陥の進行を加速させる欠陥加速手段との少なくともいずれか一方の手段を有し、
   前記表示装置には、前記画素部を駆動する薄膜トランジスタからなるスイッチング素子が配置され、
   前記画素部は、一方の電極が前記薄膜トランジスタのドレイン又はソースに接続され少なくとも液晶を挟持する一対の電極を有し、
   前記データ線は、前記薄膜トランジスタのソース又はドレインに接続され、
   前記欠陥加速手段は、前記複数のゲート線の全て、又はマトリクス構造の一部領域にあるゲート線の全てに対して、前記スイッチング素子を作動させる信号を印加するゲート信号印加手段と、
   前記複数のデータ線に、前記駆動電圧よりも大きな電圧に対応した信号を印加するデータ信号印加手段と、
   前記一対の電極の他方に前記駆動電圧よりも大きな電圧に対応した信号を印加する電極信号印加手段とを有し、
   前記電極信号印加手段は、前記一対の電極における他方の電極に対して、前記データ線から前記一方の電極に入力する信号と同一の電位を印加することを特徴とする表示装置の欠陥検出装置。
8. 請求項７記載の表示装置の欠陥検出装置において、
   前記一対の電極は、絶縁膜を挟んで補助容量を形成することを特徴とする表示装置の欠陥検出装置。

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