JP4607434B2

JP4607434B2 - 超音波診断装置

Info

Publication number: JP4607434B2
Application number: JP2003201255A
Authority: JP
Inventors: 正明石塚
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2003-07-24
Filing date: 2003-07-24
Publication date: 2011-01-05
Anticipated expiration: 2023-07-24
Also published as: JP2005040224A

Description

【０００１】
【発明の属する技術分野】
本発明は、パルスドプラモードと連続波ドプラの両モードにより診断を行うことが可能な超音波診断装置に係り、特に連続波ドプラモードのための受信回路の改良に関する。
【０００２】
【従来の技術】
超音波診断装置における走査方法の１つに電子走査法があり、これでは複数の振動子各々に対する駆動と受信のタイミングを遅延線により電子的に制御し、送受波した超音波信号を収束する電子フォーカスの手法が採用され、この手法により走査方向の分解性能を改善している。
【０００３】
この電子走査法によって人間など被検体の内部を観察する場合にも、その反射物などの表面からの反射を調べて、臓器などを表示するもののほか、反射体の動きを反射超音波の周波数変化により検知して観察対象の動きを知るドプラ法がある。更にこのドプラ法を用いる場合でも、超音波の連続波を送信するものと、パルス波を送信するものがあるが、最近は両方のモードを備えた超音波診断装置も使用されている。
【０００４】
ところで、このような連続波ドプラモードとパルスドプラモードを有する超音波診断装置では、両モードでできるだけ共用部品を用いることが、コスト的に好ましい。この観点からすると、超音波の送受信に用いる超音波振動子は、連続波ドプラモードでは、常時超音波を送信すると共に受信しなければならないので送信用と受信用に分けて用いる必要があるが、パルスドプラモードでは振動子からパルスとして送信した後その反射波を受けるので、振動子を送受信に共用できる。また、超音波振動子を駆動する送信回路は、連続波とパルス波で波形も異なり電圧の大きさも非常に異なるので別の回路を用いなければならないとしても、超音波反射波の電気処理を行う受信回路は、できれば共用の回路としたい。
【０００５】
パルスドプラモ−ドでは、超音波パルスを送信してから反射超音波パルスを受信するまでに、比較的、時間的な余裕があるので、送信の超音波パルスと切り離して反射パルスのみを取り出せばよいから、受信回路の受信遅延加算回路においてはダイナミックレンジは小さくてよい。
【０００６】
一方、連続波ドプラ法においては、血流波形の折り返しなくピークの血流速度を検出できる利点があるが、反面、上述のように、ドプラ信号成分に比べて極めて大きなキャリア周波数成分が反射信号中に含まれるので、パルスドプラ法などにおけるよりも大きなダイナミックレンジを必要とする。
【０００７】
すなわち、連続波ドプラモードでは、常時、超音波を送信しながら反射超音波を受信する。この場合、送信超音波を受信超音波と完全に分離できればよいが、送信に用いる超音波振動子と受信に用いる超音波振動子は、通常、隣接していることもあり、送信超音波の一部が受信超音波として受信されるクロストーク（漏れ込み）が生じてしまい、また連続波ドプラモードでも反射信号中に、血流情報の検出などに無関係な、「クラッタ」と呼ばれる生体内臓器などからの成分が含まれることもあって、広いダイナミックレンジが必要となる。
【０００８】
したがって、受信回路の受信遅延加算回路をデジタル回路により構成すると、１４ビット以上もの高いビット数のＡＤ変換器を必要とすることになる。更に、パルスドプラモードでは、ＡＤ変換に高速性が要求されるので、高速かつ高いビット数のＡＤ変換器が必要となる。このような性能のＡＤ変換器は高価であり、このようなＡＤ変換器を含む受信回路は超音波振動子毎に必要であることを考慮すると、超音波診断装置として高価になることが避けられない。
【０００９】
そこで、下記特許文献１に記載のように、パルスドプラモードではデジタル方式の受信遅延加算を行い連続波ドプラモードではアナログ方式による遅延加算を行う構成の超音波診断装置が考えられた。
【００１０】
しかしこの装置でも、パルスドプラモードと連続波ドプラモードで別の受信遅延加算回路を用いることになり、超音波装置としては高価になるという問題がある。そこで、連続波ドプラモード時には超音波信号に含まれるキャリア周波数成分などを除去することにより、コストを抑えることが可能な超音波診断装置を本出願人は先に出願をした（特願２００２−２２０６７５）。
【００１１】
【特許文献１】
特開平７−１２４１６１号公開公報
【００１２】
【発明が解決しようとする課題】
本発明は、連続波ドプラモードのときの整相加算（ビームフォーミング）をデジタル的に行うことによりコストを抑えることが可能な、この種の超音波診断装置を提供することを目的とする。更に本発明は、シグマデルタ型ＡＤ変換器を用いるときの連続波キャリア除去回路の回路規模を小さくし、ひいてはこの種のパルスドプラモードと連続波ドプラモードを有する小型の超音波診断装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記目的を達成するために、本発明の請求項１によれば、連続波ドプラモード時の反射信号を受信する際に、各チャンネル毎に前記反射信号を同相成分と直交成分を分けて、連続波キャリアを除去する除去回路と、この除去回路からの前記同相成分と直交成分の各チャンネルの出力を加算する加算器とを有し、前記除去回路は、前記同相成分と直交成分に各々直交検波を行う１対のミキサと、このミキサの出力から前記反射信号に含まれる連続波キャリア成分を各々除去する１対の高域通過フィルタと、この高域通過フィルタに各々直列に接続され所要帯域外のノイズを除去する１対の低域通過フィルタと、この低域通過フィルタの出力を各々ＡＤ変換すると共に所定の遅延を与える１対の遅延付きシグマデルタ型ＡＤ変換器と、この遅延付きシグマデルタ型ＡＤ変換器の出力を入力として位相整相演算を行う位相整相演算回路とを備え、前記遅延付きシグマデルタ型ＡＤ変換器は、シグマデルタ変調器と、複数段のデシメータとこれらデシメータの出力を記憶する複数のメモリを含み前記シグマデルタ変調器の出力を遅延する遅延回路と、を有することを特徴とする超音波診断装置を提供する。
【００１９】
【発明の実施の形態】
以下、本発明について考え方及び実施形態を図面を用いて説明する。
【００２０】
連続波ドプラモードを有する超音波診断装置において、このときの受信信号をデジタル的に処理するには、受信信号に対して遅延線及び同相、直交成分間の積和演算が必要である。この処理はＡＤ変換された同相及び直交成分の信号に対して適用する。先の出願（特願２００２−２２０６７５）ではその受信回路として図１に示す回路を示した。
【００２１】
即ち、同相信号の処理系では、アナログ信号入力をミキサ１１Ｉで同相キャリアクロックと乗算し、その出力を高域通過フィルタ１２Ｉ、低域通過フィルタ１３Ｉに通した後、増幅器１４Ｉで増幅し、ＡＤ変換器１５Ｉでデジタル信号に変換した後、遅延線１６Ｉにより所定の遅延量を与える。
【００２２】
一方、直交信号の処理系では、アナログ信号入力をミキサ１１Ｑで直交キャリアクロックと乗算し、その乗算出力を高域通過フィルタ１２Ｑ、低域通過フィルタ１３Ｑに通した後、増幅器１４Ｑで増幅し、ＡＤ変換器１５Ｑでデジタル信号に変換した後、遅延線１６Ｑにより所定の遅延量を与える。
【００２３】
遅延線１６Ｉ，１６Ｑの遅延出力は位相整相演算回路にて整相演算処理された後、加算器１８Ｉ，１８Ｑにて各々他のチャンネル出力と演算される。
【００２４】
この回路で、遅延線１６Ｉ，１６Ｑは入力信号を指定された時間だけ遅らせて出力する回路であり、実際にはメモリや可変シフトレジスタが使用されることになる。ところが、一般に集積回路においてメモリは、チップ上、消費面積や電力などがコスト的に大きい。
【００２５】
また、ＡＤ変換器１５Ｉ，１５Ｑの出力は、ベースバンド信号になるので出力レートは速い必要がなく、十分遅く取ることができるが、上記遅延線に要求される精度によってはこの時点におけるクロック周波数を大きく取らざるを得なくなる場合がある。
【００２６】
例えば、遅延線に要求される仕様が、分解能０．８μｓで、最大遅延時間を１６．０μｓとすると、ＡＤ変換器の出力ビット幅が１６として、２１×１６ビットのメモリがチャンネル数の倍だけ必要になって、しかもこれを１．２５ＭＨｚで動作させる必要が生ずる。アナログ素子のために大きいリソースを割かなければならない集積回路にとっては、このメモリの規模は小さくない。
【００２７】
本発明は、上記構成においてＡＤ変換器１５Ｉ，１５Ｑがシグマデルタ型の場合であって、この後に接続される遅延線１６Ｉ，１６Ｑとの関係に着目する。
【００２８】
本発明では、シグマデルタ型ＡＤ変換器の構成を細分化し上記遅延線をこのシグマデルタ（ΣΔ）変調器に組み込むことを検討する。図２に示す一般的なシグマデルタ型ＡＤ変換器は、シグマデルタ変調器２１とデシメータ２２と、低域通過フィルタ２３とから構成される。入力アナログ信号はオーバーサンプリングされ、シグマデルタ変調器２１において、１ビットのパルス密度信号に変換される。デシメータ２２は、本来必要な低周波帯域のみの成分を抽出するため間引きを行う機能を有し、ここでデータレートは必要かつ十分なまでに低くなり、デシメータ２２の出力はあるビット幅Ｎを有するパラレルデータとなる。この出力は低域通過フィルタ２３に入力されて必要帯域外のノイズが除去されビット幅Ｎのパラレルデータとして出力される。
【００２９】
ところで、上記デシメータ２２は１ビット高のサンプルレート信号からＮビットの最終出力を得るまでに数ステップの段階を経ることが多い。例えば２０ＭＨｚのサンプルデータから３１２．５ＫＨｚのサンプルデータを直接得ようとすると、デシメーションレートは６４となる。このようにデシメーションレートが大きいと、デシメーションフィルタに対する要求が厳しくなり回路規模が増大して好ましくないからである。
【００３０】
例えば図３に示すように、２段階の第１及び第２のデシメータ３１，３２からなる構成を考える。この構成において、オーバサンプリングデータレートＯＤＲの１ビットの変調器出力を第１デシメータ３１に入力するとする。第１デシメータ３１出力のビット幅をＭビット、この第１デシメータ３１の出力が入力される第２デシメータ３２の出力のビット幅をＮとする。このとき、第１デシメータ３１出力の中間データレートＭＤＲ、第２デシメータの最終データレートＦＤＲは、順に遅くなっていき、デジタルデータの分解能は逆に大きくなっていく。
【００３１】
ここでデシメーションを２段階に分けた本発明の一実施形態の構成例を図４に示す。この構成において、デシメータは２段階とし、各デシメータの出力にメモリを配置している。即ちこの構成では、１ビット幅の変調出力を入力する第１デシメータ４１と、この第１デシメータ４１の１２ビット幅の出力を入力する第１メモリ４２と、この第１メモリ４２の出力を入力する第２デシメータ４３と、第２デシメータ４３の１６ビット幅の出力を入力とする第２メモリ４４とから成る。
【００３２】
第１メモリ４２は４×１２ビットであり、第２メモリ４４は６×１６ビットであり、これらのメモリで遅延線を実現する。第１デシメータ４１への入力のデータレートは５０ｎｓとし、第１デシメータ４１出力から第２デシメータ４３の入力までのデータレートを０．８μｓとし、第２デシメータ４３出力以降のデータレートを３．２μｓとする。
【００３３】
従来２１×１６ビットのメモリが必要であったが、この実施形態によれば、４×１２ビットと６×１６ビットのメモリですむことになる。多チャンネルが入っている集積回路の場合、この削減効果はチャンネル数の倍数で効いてくる。
【００３４】
なお、上記実施形態では、デシメーションを２段階に分けていたが、本発明はこの段階数に限るものではない。更にデシメーションの処理が分割されていない場合にもデシメータの入出力に遅延線を配置することにより、同様の効果を得ることが可能である。例えば図２に示した遅延付きのシグマデルタ型ＡＤ変換器で述べれば、シグマデルタ変調器２１において細かい遅延を与え、デシメータ２２で粗い遅延を付加するようにすれば同様に効率のよい構成を得ることができる。
【００３５】
次に本発明の他の実施形態について述べる。図２において低域通過フィルタ２３について考える。このフィルタは最終的に必要な帯域の外にあるノイズを除去し、出力のＳＮ比を高めるものである。しかし、多チャンネルのシステムを考えるとこのフィルタは必ずしも１チャンネル毎にある必要はない。例えばこの応用であるビームフォーマシステムでは、チャンネル毎の加算をした後にこの処理を行っても効果は等しい。
【００３６】
本発明の第２の実施形態はこの点に着目したものであり、シグマデルタ型ＡＤ変換器内の低域通過フィルタをチャンネル間の加算の後の位置に、各チャンネルの共通した低域通過フィルタとして配置することにより、回路効率を上げる。
【００３７】
本発明のこの実施形態の構成を図５に示した。即ち、Ｉ信号が入力されるシグマデルタ型ＡＤ変換器５１Ｉは、シグマデルタ変調器５２Ｉと遅延線付デシメータ５３Ｉとから成り、Ｑ信号が入力されるシグマデルタ型ＡＤ変換器５１Ｑも同様に構成される。両方のＡＤ変換器５１Ｉ，５１Ｑの出力は位相整相加算回路（ビームフォーマ）５４に入力され加算器５５Ｉ，５５Ｑで各チャンネル分の出力が加算された後、各々低域通過フィルタ５６Ｉ，５６Ｑで必要帯域外にあるノイズが除去される。
【００３８】
図１の構成では、単独で存在する遅延線を、シグマデルタ型ＡＤ変換器のデシメータの部分に効率的に組み込むことにより、上で述べたような回路の節約をすることができる。
【００３９】
必要帯域外のノイズを除去する低域通過フィルタは、通常乗算器を多数使用するので、回路規模が大きくなる。本発明のこの実施形態では、各チャンネルのＩ信号、Ｑ信号成分を各々加算した後に、この低域通過フィルタに通すことになり、必要個数を２個にすることができ、回路規模を非常に削減することができる。
【００４０】
次に、時分割処理により演算に必要な素子をチャンネル間で共有化し、回路規模の縮小を実現する、本発明の更に他の実施形態について説明する。この場合に一般的に必要な処理を図６に示す。
【００４１】
例えばチャンネル０では、乗算器６１Ｉでチャンネル０のＩ信号にチャンネル０の係数Ａを掛け、乗算器６１Ｑでチャンネル０のＱ信号にチャンネル０の係数Ｂを掛け、両乗算器の出力を加算器６２で加算する。他のチャンネルも同様に演算し、これらのチャンネル分の出力をチャンネル加算し、Ｉ信号の出力とする。一方、乗算器６４Ｉでチャンネル０のＩ信号にチャンネル０の係数Ｂを掛け、乗算器６４Ｑでチャンネル０のＱ信号にチャンネル０の係数Ａを掛け、両乗算器の出力を加算器６５で加算する。他のチャンネルも同様に演算し、これらのチャンネル分の出力をチャンネル加算し、Ｑ信号の出力とする。
【００４２】
図７に、本発明のこの実施形態の構成例を示す。この構成は、チャンネル選択回路７１Ｉ，７１Ｑと、ＩＱ選択回路７２Ｉ，７２Ｑと、乗算器７３Ｉ，７３Ｑと、これらの乗算器に乗算係数Ａ，Ｂを与える遅延係数回路７４と、加算器７５Ｉ，７５Ｑ、７７Ｉ，７７Ｑと、フリップフロップ７６Ｉ，７６Ｑ、７８Ｉ，７８Ｑ、７９Ｉ，７９Ｑとから成る。チャンネルは０〜Ｎ−１のＮチャンネル、具体的には１６あるとする。図７における信号波形を図８及び図９に示してある。
【００４３】
同相成分と直交成分については同様の処理を行うので、ここでは、Ｉ成分の処理を中心に述べる。前段の遅延線から出力された各チャンネルの同相成分の信号は、チャンネル選択回路７１Ｉに入力されてチャンネル間の選択がなされる。選択されたチャンネルの信号は次のＩＱ選択回路７２Ｉにおいて、同相成分と直交成分の一方が選択される。
【００４４】
このようにして時分割的に選択された信号は、乗算器７３Ｉに入力され、遅延係数Ａ（CoefficientＡ）、遅延係数Ｂ（CoefficientＢ）との乗算がなされる。その後、加算器７５ＩでＱ側の乗算器７３Ｑの出力と加算される。
【００４５】
すなわち、加算器７５Ｉ、加算器７５Ｑの出力において必要な信号は、各々次式で与えられる。
【００４６】
Ｉ_ｃｈ＃・CoefficientＡ_ｃｈ＃＋Ｑ_ｃｈ＃・CoefficientＢ_ｃｈ＃・・・・（１）
Ｑ_ｃｈ＃・CoefficientＡ_ｃｈ＃−Ｉ_ｃｈ＃・CoefficientＢ_ｃｈ＃・・・・（２）
この演算は、チャンネル間の位相合わせに必要なものである。この演算を時分割で行うことにより、チャンネル間で演算素子を共通化する。図７に示すように必要な乗算器及び加算器をそれぞれ２つづつにしている。
【００４７】
次に必要なのが各チャンネルの信号を足し合わせることである。信号の流れは、チャンネル０，１，２、・・・，Ｎ−１，０，１，２，・・・となっているので、チャンネル繰り返しの周期を区切りとして累積加算することにより、必要な処理を実現できる。図７でいえば、フリップフロップ７６Ｉ出力（図９（ｇ））とフリップフロップ７８Ｉの出力（図９（ｊ））とが加算器７７Ｉでなされる加算及び、フリップフロップ７６Ｑ出力（図９（ｈ））とフリップフロップ７８Ｑ出力(図９（ｐ）)とが加算器７７Ｑでなされる加算が、これに当たる。
【００４８】
チャンネル繰り返しの周期で一度フィードバックさせる値をリセットする必要があるので、フィードバック経路のフリップフロップ７８Ｉ，７８Ｑにはリセット信号（図９（ｉ）（ｎ））が入力されている。
【００４９】
このように累積加算されることにより、図６に示すように通常はＩ信号、Ｑ信号で各々チャンネル数分必要であった加算器がそれぞれ１つで足りることになる。
【００５０】
図７に動作を、図８のタイミング図で説明する。図８（ａ）、（ｂ）が図７（ａ），（ｂ）における信号のタイミングを示している。図で示されているように、或る周期により各チャンネルの信号が順に選択され（Ｉ_ｃｈ０、Ｉ_ｃｈ１，Ｉ_ｃｈ２，・・・,Ｉ_ｃｈ１５）、後段に送られる。この周期はチャンネル差数に依存し、この例では１６チャンネル集積を仮定している。
【００５１】
次に図８（ｃ），（ｄ）がＩ／Ｑ選択のタイミングを示していて、これらの信号と遅延係数を乗算器７３Ｉ／７３Ｑで掛け合わせた結果が図８（ｅ），（ｆ）となる。ここで欲しい信号は式（１），（２）で表されるものであり、これを後段のフリップフロップ７６Ｉ／７６Ｑで取ったものが図８（ｇ）（ｈ）となる。図８（ｅ）（ｆ）における網掛けされた部分は、式（１），（２）から外れる部分であり、後段に送ってはいけない値である。
【００５２】
図９は、図７における信号（ｇ）（ｆ）以降、チャンネル加算のための累積加算のタイミングを示している。フリップフロップ７６Ｉ／７６Ｑの出力（ｇ）／（ｈ）と、フィードバックされた信号（ｊ）／（ｐ）を加算していき、１６チャンネル分の加算が終了した時点でフリップフロップ７９Ｉ／７９Ｑで、結果を後段に出力する。この出力のタイミングが図９（ｍ），（ｒ）で示されている。図９（ｉ）（ｎ）が上記リセット信号のタイミングである。
【００５３】
上述のように、図１の構成からくる利点（ベースバンドで信号処理可能）を生かし、時分割処理を工夫することにより大幅な回路規模削減が可能となる。
【００５４】
例えば１６チャンネルを１つの処理単位とすると、図６の通常の構成では乗算器が４×１６＝６４個、加算器が６４個必要であるところ、本発明のこの実施形態によれば図７に示すように、乗算器が２個、加算器が４個ですむことになり、大幅に回路規模を縮小することができる。
【００５５】
【発明の効果】
以上述べたように本発明によれば、受信回路の回路規模が小さく小型でコスト的にも高くないパルスドプラモードと連続波ドプラモードを有し、シグマデルタ型ＡＤ変換器を用いる超音波診断装置を得ることができる。
【図面の簡単な説明】
【図１】パルスドプラモードと連続波ドプラモードが可能な超音波診断装置における通常の構成例を示す図。
【図２】図１に示した受信回路でＡＤ変換器としてシグマデルタ型を用いた場合のその構成を示す図。
【図３】本発明の一実施形態における原理を説明するための図。
【図４】本発明の一実施形態の構成例を示す図。
【図５】本発明の他の実施形態の構成例を示す図。
【図６】受信回路における位相整相加算回路において通常の演算処理を行うための回路構成例を示す図。
【図７】本発明の更に他の実施形態の構成例を示す図。
【図８】図７に示す構成例における各部の波形を示す図。
【図９】図７に示す構成例における各部の他の波形を示す図。
【符号の説明】
１１Ｉ，１１Ｑ，６１Ｉ，６１Ｑ，７３Ｉ，７３Ｑ・・・乗算器、
１２Ｉ，１２Ｑ・・・高域通過フィルタ、
１３Ｉ，１３Ｑ，２３、５６Ｉ，５６Ｑ・・・低域通過フィルタ、
１４Ｉ，１４Ｑ・・・増幅器、
１５Ｉ，１５Ｑ・・・ＡＤ変換器、
１６Ｉ，１６Ｑ・・・遅延線、
１７，５４・・・位相整相演算回路、
１８Ｉ，１８Ｑ，５６Ｉ，５６Ｑ，７５Ｉ，７５Ｑ，７７Ｉ，７７Ｑ・・・加算器、
２１，５２Ｉ・・・シグマデルタ変調器、
２２・・・デシメータ、
３１，４１・・・第１デシメータ、
３２，４３・・・第２デシメータ、
５１Ｉ，５１Ｑ・・・遅延付きシグマデルタ型変換器、
７１Ｉ，７１Ｑ・・・チャンネル選択回路、
７２Ｉ，７２Ｑ・・・ＩＱ選択回路、
７４・・・遅延係数回路、
７６Ｉ，７６Ｑ，７８Ｉ，７８Ｑ，７９Ｉ，７９Ｑ・・・フリップフロップ。

Claims

連続波ドプラモード時の反射信号を受信する際に、各チャンネル毎に前記反射信号を同相成分と直交成分を分けて、連続波キャリアを除去する除去回路と、この除去回路からの前記同相成分と直交成分の各チャンネルの出力を加算する加算器とを有し、
前記除去回路は、前記同相成分と直交成分に各々直交検波を行う１対のミキサと、
このミキサの出力から前記反射信号に含まれる連続波キャリア成分を各々除去する１対の高域通過フィルタと、
この高域通過フィルタに各々直列に接続され所要帯域外のノイズを除去する１対の低域通過フィルタと、
この低域通過フィルタの出力を各々ＡＤ変換すると共に所定の遅延を与える１対の遅延付きシグマデルタ型ＡＤ変換器と、
この遅延付きシグマデルタ型ＡＤ変換器の出力を入力として位相整相演算を行う位相整相演算回路とを備え、
前記遅延付きシグマデルタ型ＡＤ変換器は、シグマデルタ変調器と、複数段のデシメータとこれらデシメータの出力を記憶する複数のメモリを含み前記シグマデルタ変調器の出力を遅延する遅延回路と、を有することを特徴とする超音波診断装置。