JP4574868B2 - Semiconductor device - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本願発明は、半導体装置に関する。
【０００２】
【従来の技術】
半導体装置としては種々の形態のものがあるが、たとえば面実装型として構成された半導体装置としては図１１に示したようなものがある。この図に示した半導体装置９は、アイランド９０に半導体チップ９１が実装されており、この半導体チップ９１と、アイランド９０に対峙するインナーリード９２との間がワイヤ９３を介して接続されている。そして、半導体チップ９１、ワイヤ９３、およびアイランド９０とインナーリード９２の上面９０ａ，９２ａ側に樹脂パッケージ９４が形成されている。アイランド９０およびインナーリード９２の下面９０ｂ，９２ｂは、樹脂パッケージ９４の底面９４ａから露出しており、それが外部接続用の端子となっている。
【０００３】
【発明が解決しようとする課題】
このような構成の半導体装置９では、互いに対峙するアイランド９０とインナーリード９２との間の放電を回避すべく、これらの間隔Ｌ６を一定以上確保しておく必要がある。また、面実装型として構成されたトランジスタなどの半導体装置９について言えば、半導体装置９のサイズに応じて、端子の数や大きさが一般に定格化されている。
【０００４】
そのため、半導体装置９の大きさ（たとえば半導体装置９の一片長さＬ７）や樹脂パッケージ９４の底面９４ａから露出する端子の面積（たとえば端子の一辺長さＬ８）を定格化された通りに確保する場合に、図１１に示したようにインナーリード９２側の部分を直線的に貫通させれば、自ずとアイランド９０の面積（アイランドの一辺長さＬ９）を小さくしなければならない。その結果、アイランド９０に搭載される半導体チップ９１のサイズ（半導体チップの一辺長さＬ１０）が制約されてしまうといった問題が生じる。
【０００５】
本願発明は、このような事情のもとに考えだされたものであって、固定化された半導体装置サイズおよび端子サイズにおいて、アイランドの面積を大きく確保して、アイランドに搭載できるチップサイズの制約を小さくすることを課題としている。
【０００６】
【発明の開示】
本願発明では、上記した課題を解決すべく、次の技術的手段を講じている。
【０００７】
すなわち、本願発明により提供される半導体装置は、同じ側に面する表面と、その反対側の裏面とをそれぞれが有するとともに、空間を介して対峙するアイランドおよびインナーリードと、上記アイランドの表面に搭載された半導体チップと、この半導体チップと上記インナーリードの表面との間を接続するワイヤと、上記半導体チップおよび上記ワイヤを封止する樹脂パッケージと、を備えた半導体装置であって、上記アイランドは、上記インナーリードと対峙する部位における裏面が表面に比べて厚み方向に大きく凹入し、上記インナーリードは、上記アイランドに対峙する部位における表面が裏面に比べて厚み方向に大きく凹入していることを特徴としている。
【０００９】
好ましい実施の形態においては、上記アイランドおよび上記インナーリードの裏面は、上記樹脂パッケージから露出している。
【００１０】
本願発明によれば、アイランドにおけるインナーリードと対峙する端部の裏面が、表面に比べて厚み方向に大きく凹入し、インナーリードにおけるアイランドに対峙する端部の表面が、裏面に比べて厚み方向に大きく凹入した半導体装置が提供される。つまり、アイランドおよびインナーリードの相互に対峙する端部に着目すれば、表面側（上層）についてはアイランド側がインナーリード側にせりだすとともにインナーリード側がアイランド側から退避した格好とされており、裏面側（下層）についてはインナーリード側がアイランド側にせりだすとともにアイランド側がリード側から退避した格好とされている。
【００１１】
そのため、半導体チップが搭載されるアイランド表面の面積を大きく確保しつつも、外部接続用端子となるインナーリード裏面の面積を大きく確保できる。したがって、本願発明では、同一サイズの半導体装置において、外部接続用端子を定格化された通りに確保しつつも、従来よりも大きな半導体チップをアイランドに搭載できるようになる。その結果、アイランドに搭載できるチップサイズの制約が小さくなる。
【００１２】
本願発明のその他の利点および特徴については、以下に行う発明の実施の形態の説明から、より明らかとなるであろう。
【００１３】
【発明の実施の形態】
以下、本願発明の好ましい実施の形態について、図面を参照して具体的に説明する。
【００１４】
図１は本願発明に係る半導体装置の一例を示す全体斜視図、図２は図１の半導体装置の底面図、図３は図１のIII−III線に沿う断面図である。
【００１５】
図１ないし図３に示した半導体装置Ｘは、外部接続用端子２２ａ，３１を４つ有する面実装型として構成されたものであり、半導体チップ１、アイランド２、２つのインナーリード３、２本のワイヤ４、および樹脂パッケージ５を有している。
【００１６】
半導体チップ１は、トランジスタ素子などの半導体素子であり、上面１０および下面１１のそれぞれに電極（図示略）が形成されている。半導体チップ１は、下面１１側の電極がアイランド２と導通するように、半導体チップ１の下面１１がアイランド２の表面２０に対して、導電性接着剤や金属ペーストを用いて接合されている。
【００１７】
アイランド２は、表面２０に半導体チップ１が搭載されるために表面２０が平坦面とされているのに対して、裏面側２１は横並びした２つの膨出部２２が設けられて凹凸状とされている。このような膨出部２２は、膨出部２２を形成すべき領域以外をアイランド２を裏面側からハーフエッチすることにより形成される。このアイランド２は、空間６を介してインナーリード３と対峙している。アイランド２におけるインナーリード３と対峙する端部２３は、表面２０が平坦面とされているとともに、膨出部２２に比べて肉薄とされている。つまり、端部２３は、表面２０側（上層）がインナーリード３側にむけてせりだし、裏面側２１（下層）がインナーリード３から退避した格好とされている。
【００１８】
２つのインナーリード３は、底面視長矩形状の形態とされており、図２に良く表れているように２つの膨出部２２とともに矩形領域のコーナに配置された格好とされている。つまり、２つのインナーリード３は、幅方向に互いに横並びするとともに、長手方向の同一直線上に対応するが配置されている。各インナーリード３のアイランド２と対峙する端部３０は、表面側が下方に大きく凹入して肉薄とされており、端部３０の裏面側（下層）がアイランド２側にせりだし、表面側（上層）がアイランド２から退避した格好とされている。
【００１９】
各ワイヤ４は、たとえば金などの金属製のものであり、半導体チップ１の上面１０に形成された電極（図示略）とインナーリード３との間を接続している。このようなワイヤ接続は、既存のワイヤボンダーを用いて行うことができる。
【００２０】
樹脂パッケージ５は、たとえばエポキシ樹脂などにより構成されており、半導体チップ１、アイランド２、各インナーリード３および各ワイヤ４を封止している。この樹脂パッケージ５の底面５０からは、アイランド２における各膨出部２２の裏面２２ａ、および各インナーリード３の裏面３１がそれぞれ露出しており、これらが外部接続用端子とされている。このような樹脂パッケージ５は、たとえばトランスファーモールド法により形成することができる。
【００２１】
以上の構成を有する半導体装置Ｘでは、アイランド２およびイナンーリード３の相互に対峙する端部２３，３０に着目すれば、表面側（上層）についてはアイランド２側がインナーリード３側にせりだすとともにインナーリード３側がアイランド２側から退避した格好とされており、裏面側（下層）についてはインナーリード３側がアイランド２側にせりだすとともにアイランド２側がインナーリード３側から退避した格好とされている。
【００２２】
そのため、アイランド２とインナーリード３との間の距離Ｌ１を一定以上確保しつつも、半導体チップ１が搭載されるアイランド２の表面２０の面積（正確には図３の距離Ｌ２）を大きく確保し、かつ外部接続用端子となるインナーリード３の裏面３１の面積（正確には図３の距離Ｌ３）を大きく確保できる。したがって、同一サイズ（正確には図３の距離Ｌ４が同一）の半導体装置Ｘにおいて、外部接続用端子２２ａ，３１の大きさを定格化された通りに確保しつつも、従来よりも大きな半導体チップ１をアイランド２に搭載できるようになる。その結果、アイランド２に搭載できるチップサイズ（正確には図３の距離Ｌ５）の制約が小さくなる。
【００２３】
次に、上記半導体装置Ｘの製造方法の一例を図４ないし図１０を参照して説明する。
【００２４】
上記半導体装置Ｘは、たとえば図４および図５に示したリードフレーム７を用いて製造される。なお、図４および図５にはリードフレーム７の要部を示す平面図および底面図を示したが、これらの図においてクロスハッチィングを施した部分がエッチング処理を施していない部分、シングルハッチィングを施した部分がハーフエッチング処理を施した部分、白抜き部分は両面からエッチング処理を施して貫通した部分を表している。
【００２５】
リードフレーム７には、一対のサイドメンバ７０Ａ，７０Ｂおよび一対のクロスメンバ７１Ａ，７１Ｂにより規定される枠内に、アイランド２およびリード３となるべき第１および第２部分７２，７３が複数形成されている。図４および図５に示したリードフレーム７では、一方のサイドメンバ７０Ａから他方のサイドメンバ７０Ｂに向けて複数の第１部分７２が横並びして延出し、他方のサイドメンバ７０Ｂから一方のサイドメンバ７０Ａに向けて複数の第２部分７３が横並びして延出している。各第１部分７２と各第２部分７３との間の領域には、第１部分７２および第２部分７３の双方に相当する部分を有する第３部分７４が形成されている。
【００２６】
各第１部分７２は、表面７２Ａが平坦面とされているとともに、裏面７２Ｂに一対の膨出部７２ａが設けられて凹凸状とされて、半導体装置Ｘのアイランド２と同様な形態とされている（図１ないし図３参照）。このような形態を有する各第１部分７２は、一方のサイドメンバ７０Ａに対して一対の橋絡部７５Ａを介して繋げられ、隣合う第１部分どうしは橋絡部７５Ｂを介して繋げられ、最端に位置する第１部分７２は橋絡部７５Ｃを介してクロスメンバ７１Ａ，７１Ｂに繋げられている。これらの橋絡部７５Ａ，７５Ｂ，７５Ｃは、それぞれ裏面側からハーフエッチング処理が施されて薄肉状とされている。
【００２７】
各第２部分７３は、全体としてインナーリード３と同様な形態とされており（図１ないし図３参照）、２個を一組みとして第３部分７４に対峙している。各第２部分７３は、第３部分７４に対峙する端部７３ａが表面側からハーフエッチング処理されて肉薄とされており、反対側がサイドメンバ７０Ｂに対して橋絡部７５Ｄを介して繋げられている。この橋絡部７５Ｄも、裏面側からハーフエッチング処理が施されて薄肉状とされている。
【００２８】
各第３部分７４は、裏面側からハーフエッチング処理された橋絡部７５Ｅを介して、第１部分７２と第２部分７３とが繋げられた形態を有している。その結果、第３部分７４の表面７４Ａは平坦面とされ、裏面７４Ｂ側は４つの膨出部７４ａが形成されて凹凸状とされている。このような形態を有する第３部分７４は、隣り合うものどうしが橋絡部７５Ｆを介して相互に繋げられており、最端に位置するものがクロスメンバ７１Ａ，７１Ｂに対して橋絡部７５Ｇを介して繋げられている。
【００２９】
このようなリードフレーム７では、図４および図５に一点鎖線で囲んだ領域が後において１個の半導体装置Ｘを構成する領域ｘとなる。そして、図６（ａ）〜（ｄ）に示した各過程を経て製造される。
【００３０】
リードフレーム７の製造に際しては、まず図６（ａ）および（ｂ）に示したように、ＣｕあるいはＮｉ製などの金属板７′の表面７Ａ′および裏面７Ｂ′のそれぞれに対してマスク８Ａ，８Ｂを形成する。これらのマスク８Ａ，８Ｂには、金属板７′におけるエッチング処理すべき領域に対応して開口８０，８１がそれぞれ設けられている。マスク８Ａ，８Ｂは、たとえば金属板７′の表面７Ａ′および裏面７Ｂ′に感光性樹脂層を形成した後に、露光・現像処理を施して開口８０，８１を設けることにより形成される。
【００３１】
次いで、金属板７′の構成成分を溶解するエッチング液中にマスク８Ａ，８Ｂを形成した金属板７′を浸漬することにより、図６（ｃ）に示したように開口８０，８１に対応する部位をエッチング処理する。つまり、金属板７′おいて開口８０，８１を介して露出する部位はハーフエッチング処理されるが、一方の開口８０の直下に他方の開口８１が形成された部位は貫通する。そして、マスク８Ａ，８Ｂを除去すれば、マスク８Ａ，８Ｂの形態に対応して、図６（ｄ）に示したように、全くエッチング処理されない部位、表面７Ａ′あるいは裏面７Ｂ′の一方側からのみハーフエッチング処理がされた部位、および貫通した部位を有するリードフレーム７が得られる。
【００３２】
このようにして製造されるリードフレーム７を用いる場合には、図７ないし図１０を参照して説明する工程を経て、個々の半導体装置Ｘが得られる。
【００３３】
まず、図７に示したように、リードフレーム７の第１部分７２および第３部分７４（後において半導体装置Ｘのアイランド２となるべき部位）に半導体チップ１を実装する。第１部分７２および第３部分７４には、予め導電性接着剤や金属ペーストが塗布されており、既存のチップマウンタの吸着コレットＣにより半導体チップ１を移送して接着剤等の塗布領域に対して半導体チップ１を載置した後、接着剤等を固化させることにより半導体チップ１が第１部分７２および第３部分７４に接合される。
【００３４】
次いで、図８に示したように、半導体チップ１の上面に形成された電極（図示略）とリードフレーム７の第２部分７３あるいは第３部分７４（半導体装置のインナーリード３となるべき部位）との間をワイヤ４を介して接続する。
【００３５】
ワイヤ４による接続は、既存のワイヤボンダを用いて行うことができ、半導体チップ１に対して行うファーストボンディングと、第２部分７３あるいは第３部分に対して行うセカンドボンディングとによって行われる。ファーストボンディングは、ワイヤボンダのキャピラリＫに挿通されたワイヤ４の先端部をキャピラリＫから突出させ、この部位をアーク放電や水素炎により溶融させてから半導体チップ１の電極パッドに圧し付けることにより行われる。セカンドボンディグは、キャピラリＫからワイヤ４を引き出しつつ、キャピラリＫを第２あるいは第３部分７３，７４に移動させ、キャピラリＫの先端部をセカンドボンディング部位に圧し付けつつキャピラリＫをスライドさせてワイヤ４を切断することにより行われる。
【００３６】
続いて、図９に示したように半導体チップ１およびワイヤ４を樹脂により封止する。樹脂封止は、型締め状態においてキャビティ８０を形成する上下の金型８Ａ，８Ｂを用いて、各半導体装置形成領域ｘ（図４および図５参照）に対して一括して行われる。具体的には、まず、上金型８Ａおよび下金型８Ｂを型締めし、これらの金型８Ａ，８Ｂにより形成されるキャビティ８０内に半導体チップ１およびワイヤ４を一括して収容するとともにリードフレーム７を挟持した状態とする。次いで、キャビティ８０内にエポキシ樹脂などの熱硬化性樹脂を充填した後にこれを熱硬化させ、上下の金型８Ａ，８Ｂを離型することにより樹脂パッケージ５′が形成される。
【００３７】
もちろん、樹脂封止は、型締め状態において複数のキャビティを形成する金型を用いて、各半導体装置形成領域ｘ毎に個別に行ってもよい。
【００３８】
最後に、図１０に示したように橋絡部７５Ａ〜７５Ｇに対応する部分を沿って（図４および図５参照）、ダイヤモンドカッタＤＣなどを用いて切断することにより、図１ないし図３に示したような個々の半導体装置Ｘが得られる。
【００３９】
なお、本実施形態においては、端子を４つ有する半導体装置Ｘを例にとって説明したが、本願発明の技術思想は、４端子型のものに限らず、その他の半導体装置についても適用可能である。
【図面の簡単な説明】
【図１】 本願発明に係る半導体装置の一例を示す全体斜視図である。
【図２】 図１の半導体装置の底面図である。
【図３】 図１のIII−III線に沿う断面図である。
【図４】 本願発明に係る半導体装置の製造に用いるリードフレームの一例を示す要部平面図である。
【図５】 図４のリードフレームの要部底面図である。
【図６】 図４および図５に示したリードフレームの製造方法を説明するための工程図である。
【図７】 図１ないし図３に示した半導体装置の製造工程におけるチップボンディング工程を説明するための断面図である。
【図８】 図１ないし図３に示した半導体装置の製造工程におけるワイヤボンディング工程を説明するための断面図である。
【図９】 図１ないし図３に示した半導体装置の製造工程における樹脂モールド工程を説明するための断面図である。
【図１０】 図１ないし図３に示した半導体装置の製造工程におけるカッティング工程を説明するための断面図である。
【図１１】 従来の半導体装置の一例を示す断面図である。
【符号の説明】
Ｘ 半導体装置
１ 半導体チップ
２ アイランド
３ インナーリード
４ ワイヤ
５ 樹脂パッケージ
６ 空間（アイランドとインナーリードとの間の）
７ リードフレーム
７２ 第１部分（アイランドに相当する）
７３ 第２部分（リードに相当する）[0001]
BACKGROUND OF THE INVENTION
The present invention relates to semiconductor equipment.
[0002]
[Prior art]
There are various types of semiconductor devices. For example, there is a semiconductor device configured as a surface mount type as shown in FIG. In the semiconductor device 9 shown in this figure, a semiconductor chip 91 is mounted on an island 90, and the semiconductor chip 91 and an inner lead 92 facing the island 90 are connected via a wire 93. A resin package 94 is formed on the semiconductor chips 91, the wires 93, the islands 90, and the upper surfaces 90 a and 92 a of the inner leads 92. The lower surfaces 90b and 92b of the island 90 and the inner lead 92 are exposed from the bottom surface 94a of the resin package 94, and serve as external connection terminals.
[0003]
[Problems to be solved by the invention]
In the semiconductor device 9 having such a configuration, it is necessary to secure a certain distance L6 or more between these islands 90 and the inner leads 92 to avoid discharge between the islands 90 and the inner leads 92. As for the semiconductor device 9 such as a transistor configured as a surface mount type, the number and size of terminals are generally rated according to the size of the semiconductor device 9.
[0004]
Therefore, the size of the semiconductor device 9 (for example, one piece length L7 of the semiconductor device 9) and the area of the terminal exposed from the bottom surface 94a of the resin package 94 (for example, one side length L8) are ensured as rated. In this case, if the portion on the inner lead 92 side is linearly penetrated as shown in FIG. 11, the area of the island 90 (the side length L9 of the island) must be reduced. As a result, there arises a problem that the size of the semiconductor chip 91 mounted on the island 90 (one side length L10 of the semiconductor chip) is restricted.
[0005]
The present invention has been conceived under such circumstances, and in the fixed semiconductor device size and terminal size, a large area of the island is ensured, and the chip size that can be mounted on the island is limited. The challenge is to reduce the size.
[0006]
DISCLOSURE OF THE INVENTION
In the present invention, the following technical means are taken in order to solve the above-described problems.
[0007]
That is, the semiconductor device provided More herein onset Ming, a surface facing the same side, with the opposite side of the back surface each having its, and the island and the inner lead which faces with the air, the surface of the island A semiconductor device comprising: a semiconductor chip mounted on the semiconductor chip; a wire connecting between the semiconductor chip and the surface of the inner lead; and a resin package sealing the semiconductor chip and the wire. The back surface of the island facing the inner lead is greatly recessed in the thickness direction compared to the front surface, and the inner lead is recessed greatly in the thickness direction of the surface facing the island compared to the back surface. Tei is characterized in Rukoto.
[0009]
In a preferred embodiment, the back surface of the island and the inner lead is exposed from the resin package.
[0010]
According to the present invention, the back surface of the end facing the inner lead in the island is greatly recessed in the thickness direction compared to the surface, and the surface of the end facing the island in the inner lead is in the thickness direction compared to the back surface. A semiconductor device having a large recess is provided. In other words, focusing on the opposite ends of the island and the inner lead, the surface side (upper layer) is shaped such that the island side protrudes to the inner lead side and the inner lead side is retracted from the island side. Regarding the (lower layer), the inner lead side protrudes to the island side and the island side is retracted from the lead side.
[0011]
Therefore, it is possible to secure a large area of the back surface of the inner lead serving as the external connection terminal while securing a large area of the island surface on which the semiconductor chip is mounted. Therefore, according to the present invention, in a semiconductor device of the same size, it is possible to mount a larger semiconductor chip on the island while securing the external connection terminals as rated. As a result, the restriction on the chip size that can be mounted on the island is reduced.
[0012]
Other advantages and features of the present invention will become more apparent from the following description of embodiments of the invention.
[0013]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, preferred embodiments of the present invention will be specifically described with reference to the drawings.
[0014]
1 is an overall perspective view showing an example of a semiconductor device according to the present invention, FIG. 2 is a bottom view of the semiconductor device of FIG. 1, and FIG. 3 is a sectional view taken along line III-III of FIG.
[0015]
The semiconductor device X shown in FIGS. 1 to 3 is configured as a surface mount type having four external connection terminals 22a and 31, and includes a semiconductor chip 1, an island 2, two inner leads 3, and two. The wire 4 and the resin package 5 are provided.
[0016]
The semiconductor chip 1 is a semiconductor element such as a transistor element, and an electrode (not shown) is formed on each of the upper surface 10 and the lower surface 11. In the semiconductor chip 1, the lower surface 11 of the semiconductor chip 1 is bonded to the surface 20 of the island 2 using a conductive adhesive or metal paste so that the electrode on the lower surface 11 side is electrically connected to the island 2.
[0017]
The island 2 has a flat surface because the semiconductor chip 1 is mounted on the front surface 20, whereas the back surface 21 has two bulging portions 22 arranged side by side to be uneven. ing. Such a bulging portion 22 is formed by half-etching the island 2 from the back side except for the region where the bulging portion 22 is to be formed. The island 2 is opposed to the inner lead 3 through the space 6. The end 23 facing the inner lead 3 in the island 2 has a flat surface 20 and is thinner than the bulged portion 22. In other words, the end portion 23 is configured such that the front surface 20 side (upper layer) faces the inner lead 3 side and the back surface side 21 (lower layer) is retracted from the inner lead 3.
[0018]
The two inner leads 3 have a rectangular shape as viewed from the bottom, and as shown in FIG. 2, the two inner leads 3 are arranged at the corners of the rectangular area together with the two bulging portions 22. That is, the two inner leads 3 are arranged side by side in the width direction and correspond to the same straight line in the longitudinal direction. The end portion 30 of each inner lead 3 facing the island 2 is thinned with the surface side greatly recessed downward, and the back side (lower layer) of the end portion 30 protrudes to the island 2 side, and the surface side ( It is said that the upper layer is evacuated from Island 2.
[0019]
Each wire 4 is made of metal such as gold, for example, and connects between an electrode (not shown) formed on the upper surface 10 of the semiconductor chip 1 and the inner lead 3. Such wire connection can be performed using an existing wire bonder.
[0020]
The resin package 5 is made of, for example, an epoxy resin, and seals the semiconductor chip 1, the island 2, the inner leads 3, and the wires 4. From the bottom surface 50 of the resin package 5, the back surface 22a of each bulging portion 22 in the island 2 and the back surface 31 of each inner lead 3 are exposed, and these are used as external connection terminals. Such a resin package 5 can be formed by, for example, a transfer molding method.
[0021]
In the semiconductor device X having the above configuration, when attention is paid to the end portions 23 and 30 of the island 2 and the inner lead 3 facing each other, the island 2 side protrudes to the inner lead 3 side and the inner lead on the surface side (upper layer). The side 3 is retracted from the island 2 side, and the back side (lower layer) is configured such that the inner lead 3 side protrudes to the island 2 side and the island 2 side retracts from the inner lead 3 side.
[0022]
Therefore, while ensuring a certain distance L1 between the island 2 and the inner lead 3, a large area of the surface 20 of the island 2 on which the semiconductor chip 1 is mounted (more precisely, the distance L2 in FIG. 3) is ensured. In addition, a large area of the back surface 31 of the inner lead 3 serving as an external connection terminal (more precisely, the distance L3 in FIG. 3) can be secured. Therefore, in the semiconductor device X of the same size (exactly the same distance L4 in FIG. 3), the size of the external connection terminals 22a, 31 is ensured as rated, but a larger semiconductor chip than before. 1 can be mounted on island 2. As a result, the restriction on the chip size (more precisely, the distance L5 in FIG. 3) that can be mounted on the island 2 is reduced.
[0023]
Next, an example of a method for manufacturing the semiconductor device X will be described with reference to FIGS.
[0024]
The semiconductor device X is manufactured using, for example, the lead frame 7 shown in FIGS. 4 and 5 are a plan view and a bottom view showing the main part of the lead frame 7. In these figures, the cross-hatched part is not subjected to the etching process, and the single hatching is shown. The portion subjected to the half etching process is the part subjected to the half etching process, and the white part represents the part penetrated by performing the etching process from both sides.
[0025]
The lead frame 7 is formed with a plurality of first and second portions 72 and 73 to be islands 2 and leads 3 within a frame defined by the pair of side members 70A and 70B and the pair of cross members 71A and 71B. ing. In the lead frame 7 shown in FIGS. 4 and 5, a plurality of first portions 72 extend side by side from one side member 70A toward the other side member 70B, and one side member 70B extends from the other side member 70B. A plurality of second portions 73 extend side by side toward 70A. A third portion 74 having portions corresponding to both the first portion 72 and the second portion 73 is formed in a region between each first portion 72 and each second portion 73.
[0026]
Each first portion 72 has a flat surface 72A, a pair of bulging portions 72a provided on the back surface 72B, and has a concavo-convex shape, which is similar to the island 2 of the semiconductor device X. (See FIGS. 1 to 3). Each first portion 72 having such a form is connected to one side member 70A via a pair of bridge portions 75A, and adjacent first portions are connected to each other via a bridge portion 75B. The first portion 72 located at the extreme end is connected to the cross members 71A and 71B via the bridging portion 75C. These bridging portions 75A, 75B, and 75C are thinned by being half-etched from the back side.
[0027]
Each of the second portions 73 has the same configuration as that of the inner lead 3 as a whole (see FIGS. 1 to 3), and the second portion 73 faces the third portion 74 as a set. Each second portion 73 has an end portion 73a facing the third portion 74 that is half-etched from the surface side to be thinned, and the opposite side is connected to the side member 70B via a bridging portion 75D. Yes. This bridging portion 75D is also thinned by being half-etched from the back side.
[0028]
Each third portion 74 has a form in which the first portion 72 and the second portion 73 are connected via a bridge portion 75E that has been half-etched from the back surface side. As a result, the surface 74A of the third portion 74 is a flat surface, and the bulge portion 74a is formed on the back surface 74B side to be uneven. In the third portion 74 having such a configuration, adjacent ones are connected to each other via a bridging portion 75F, and the third portion 74 located at the end is the bridging portion 75G with respect to the cross members 71A and 71B. It is connected through.
[0029]
In such a lead frame 7, a region surrounded by an alternate long and short dash line in FIGS. 4 and 5 later becomes a region x constituting one semiconductor device X. And it manufactures through each process shown to Fig.6 (a)-(d).
[0030]
When manufacturing the lead frame 7, first, as shown in FIGS. 6A and 6B, the masks 8A, 8A, 8B is formed. These masks 8A and 8B are provided with openings 80 and 81, respectively, corresponding to regions to be etched in the metal plate 7 '. The masks 8A and 8B are formed, for example, by forming a photosensitive resin layer on the front surface 7A 'and the back surface 7B' of the metal plate 7 'and then performing exposure and development to provide openings 80 and 81.
[0031]
Next, the metal plate 7 ′ having the masks 8A and 8B formed therein is immersed in an etching solution that dissolves the constituent components of the metal plate 7 ′, thereby corresponding to the openings 80 and 81 as shown in FIG. The part is etched. That is, the portion exposed through the openings 80 and 81 in the metal plate 7 ′ is half-etched, but the portion where the other opening 81 is formed directly below one opening 80 penetrates. Then, if the masks 8A and 8B are removed, corresponding to the form of the masks 8A and 8B, as shown in FIG. 6 (d), from the part not etched at all, one side of the front surface 7A 'or the back surface 7B'. Only a half-etched portion and a lead frame 7 having a penetrating portion are obtained.
[0032]
When the lead frame 7 manufactured in this way is used, individual semiconductor devices X are obtained through the steps described with reference to FIGS.
[0033]
First, as shown in FIG. 7, the semiconductor chip 1 is mounted on the first portion 72 and the third portion 74 of the lead frame 7 (portions to be the island 2 of the semiconductor device X later). The first portion 72 and the third portion 74 are preliminarily coated with a conductive adhesive or a metal paste, and the semiconductor chip 1 is transferred by an adsorption collet C of an existing chip mounter and applied to an application region such as an adhesive. After mounting the semiconductor chip 1, the semiconductor chip 1 is bonded to the first portion 72 and the third portion 74 by solidifying an adhesive or the like.
[0034]
Next, as shown in FIG. 8, an electrode (not shown) formed on the upper surface of the semiconductor chip 1 and a second portion 73 or a third portion 74 of the lead frame 7 (a portion to be the inner lead 3 of the semiconductor device). Are connected via a wire 4.
[0035]
Connection by the wire 4 can be performed using an existing wire bonder, and is performed by first bonding performed on the semiconductor chip 1 and second bonding performed on the second portion 73 or the third portion. The first bonding is performed by causing the tip of the wire 4 inserted into the capillary K of the wire bonder to protrude from the capillary K, and melting this portion by arc discharge or hydrogen flame, and then pressing it against the electrode pad of the semiconductor chip 1. . The second bonder moves the capillary K to the second or third portion 73, 74 while pulling out the wire 4 from the capillary K, and slides the capillary K while pressing the tip of the capillary K against the second bonding site. This is done by cutting 4.
[0036]
Subsequently, as shown in FIG. 9, the semiconductor chip 1 and the wires 4 are sealed with resin. Resin sealing is performed collectively for each semiconductor device forming region x (see FIGS. 4 and 5) using the upper and lower molds 8A and 8B that form the cavity 80 in the mold-clamping state. Specifically, first, the upper mold 8A and the lower mold 8B are clamped, and the semiconductor chip 1 and the wires 4 are collectively accommodated in the cavity 80 formed by these molds 8A and 8B, and the leads. It is assumed that the frame 7 is sandwiched. Next, after filling the cavity 80 with a thermosetting resin such as an epoxy resin, the cavity 80 is thermally cured, and the upper and lower molds 8A and 8B are released to form the resin package 5 '.
[0037]
Of course, the resin sealing may be performed individually for each semiconductor device forming region x using a mold that forms a plurality of cavities in a mold-clamped state.
[0038]
Finally, as shown in FIG. 10, along the portions corresponding to the bridging portions 75A to 75G (see FIG. 4 and FIG. 5), by cutting with a diamond cutter DC or the like, FIG. Individual semiconductor devices X as shown are obtained.
[0039]
In this embodiment, the semiconductor device X having four terminals has been described as an example. However, the technical idea of the present invention is not limited to the four-terminal type, but can be applied to other semiconductor devices.
[Brief description of the drawings]
FIG. 1 is an overall perspective view showing an example of a semiconductor device according to the present invention.
2 is a bottom view of the semiconductor device of FIG. 1. FIG.
FIG. 3 is a cross-sectional view taken along line III-III in FIG.
FIG. 4 is a plan view of relevant parts showing an example of a lead frame used for manufacturing a semiconductor device according to the present invention;
5 is a bottom view of essential parts of the lead frame of FIG. 4; FIG.
6 is a process diagram for explaining a method of manufacturing the lead frame shown in FIGS. 4 and 5. FIG.
7 is a cross-sectional view for explaining a chip bonding step in the manufacturing process of the semiconductor device shown in FIGS. 1 to 3; FIG.
8 is a cross-sectional view for explaining a wire bonding step in the manufacturing process of the semiconductor device shown in FIGS. 1 to 3; FIG.
FIG. 9 is a cross-sectional view for explaining a resin molding process in the manufacturing process of the semiconductor device shown in FIGS. 1 to 3;
10 is a cross-sectional view for explaining a cutting process in the manufacturing process of the semiconductor device shown in FIGS. 1 to 3; FIG.
FIG. 11 is a cross-sectional view showing an example of a conventional semiconductor device.
[Explanation of symbols]
X semiconductor device 1 semiconductor chip 2 island 3 inner lead 4 wire 5 resin package 6 space (between island and inner lead)
7 Lead frame 72 1st part (corresponds to island)
73 Second part (corresponding to lead)

Claims (13)

同じ側に面する表面と、その反対側の裏面とをそれぞれが有するとともに、空間を介して対峙するアイランドおよびインナーリードと、上記アイランドの表面に搭載された半導体チップと、この半導体チップと上記インナーリードの表面との間を接続するワイヤと、上記半導体チップおよび上記ワイヤを封止する樹脂パッケージと、を備えた半導体装置であって、
上記アイランドは、上記インナーリードと対峙する部位における裏面が表面に比べて厚み方向に大きく凹入し、上記インナーリードは、上記アイランドに対峙する部位における表面が裏面に比べて厚み方向に大きく凹入していることを特徴とする、半導体装置。 Each has a front surface facing the same side and a back surface on the opposite side, and an island and an inner lead facing each other through a space, a semiconductor chip mounted on the surface of the island, the semiconductor chip and the inner A semiconductor device comprising: a wire connecting between the surfaces of the leads; and a resin package for sealing the semiconductor chip and the wire,
In the island, the back surface at the portion facing the inner lead is greatly recessed in the thickness direction compared to the front surface, and the inner lead is recessed in the thickness direction in the thickness direction compared to the back surface at the portion facing the island. A semiconductor device, characterized by comprising: 上記アイランドおよび上記インナーリードの裏面は、上記樹脂パッケージから露出している、請求項１に記載の半導体装置。The semiconductor device according to claim 1 , wherein a back surface of the island and the inner lead is exposed from the resin package. 上記樹脂パッケージの裏面に露出する４つの外部接続用端子を有する、請求項２に記載の半導体装置。The semiconductor device according to claim 2, comprising four external connection terminals exposed on a back surface of the resin package. 面実装型である、請求項１ないし３のいずれかに記載の半導体装置。4. The semiconductor device according to claim 1, which is a surface mount type. 上記インナーリードは、２つである、請求項１ないし４のいずれかに記載の半導体装置。The semiconductor device according to claim 1, wherein there are two inner leads. 上記インナーリードは、それぞれ、上記ワイヤを介して上記半導体チップと接続されている、請求項５に記載の半導体装置。The semiconductor device according to claim 5, wherein each of the inner leads is connected to the semiconductor chip via the wire. 上記半導体チップは、トランジスタ素子を有する、請求項１ないし６のいずれかに記載の半導体装置。The semiconductor device according to claim 1, wherein the semiconductor chip has a transistor element. 上記アイラントの裏面側には、膨出部が形成されており、この膨出部が上記樹脂パッケージの裏面に露出して上記外部接続用端子の一部を形成している、請求項３ないし７のいずれかに記載の半導体装置。8. A bulge is formed on the back side of the eyerant, and the bulge is exposed on the back of the resin package to form a part of the external connection terminal. The semiconductor device according to any one of the above. 上記膨出部は、２つ形成されている、請求項８に記載の半導体装置。The semiconductor device according to claim 8, wherein two bulge portions are formed. 上記アイランドにおける上記インナーリードと対峙する端部は、表面が平坦面とされているとともに、上記膨出部に比べて肉薄とされている、請求項８または９に記載の半導体装置。10. The semiconductor device according to claim 8, wherein an end portion of the island facing the inner lead has a flat surface and is thinner than the bulging portion. 上記インナーリードは、底面視長矩形状である、請求項５に記載の半導体装置。The semiconductor device according to claim 5, wherein the inner lead has a rectangular shape in a bottom view. 上記２つのインナーリードは、当該半導体装置の平面視矩形領域のコーナに配置されている、請求項５または１１に記載の半導体装置。The semiconductor device according to claim 5, wherein the two inner leads are arranged at a corner of a rectangular region in plan view of the semiconductor device. 上記ワイヤは、金属製のものであり、上記半導体チップの上面に形成された電極と上記インナーリードの表面との間を接続している、請求項１ないし１２のいずれかに記載の半導体装置。The semiconductor device according to claim 1, wherein the wire is made of metal and connects between an electrode formed on an upper surface of the semiconductor chip and a surface of the inner lead.
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