JP2001196401A - Resin package forming method for semiconductor device - Google Patents
Resin package forming method for semiconductor deviceInfo
- Publication number
- JP2001196401A JP2001196401A JP2000004150A JP2000004150A JP2001196401A JP 2001196401 A JP2001196401 A JP 2001196401A JP 2000004150 A JP2000004150 A JP 2000004150A JP 2000004150 A JP2000004150 A JP 2000004150A JP 2001196401 A JP2001196401 A JP 2001196401A
- Authority
- JP
- Japan
- Prior art keywords
- lead
- semiconductor device
- resin
- lead frame
- mold
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Moulds For Moulding Plastics Or The Like (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Abstract
Description
【0001】[0001]
【発明の属する技術分野】本願発明は、樹脂パッケージ
型の半導体装置において、その樹脂パッケージを形成す
る方法に関する。より具体的には、たとえばQFN(Q
uad FlatNon−read)型の半導体装置の
ように、Non−read(電極が樹脂パッケージから
リード状に延出しないタイプ)の半導体装置において、
その樹脂パッケージを形成する方法に関する。The present invention relates to a method for forming a resin package in a resin package type semiconductor device. More specifically, for example, QFN (Q
In a non-read (a type in which electrodes do not extend in a lead shape from a resin package) semiconductor device, such as a uad Flat Non-read type semiconductor device,
The present invention relates to a method for forming the resin package.
【0002】[0002]
【従来の技術】従来より、QFN型の半導体装置として
は、図13に示すようなものがある。この半導体装置8
は、図面上には明確に表れていないが、矩形状とされた
ダイパッド80の四辺の近傍から四方に向けて複数の電
極82が形成されたものである。そして、ダイパッド8
0上に搭載された半導体チップ81と電極82の上面8
2aとの間が導体ワイヤ83によって接続されており、
半導体チップ81や導体ワイヤ83が樹脂パッケージ8
4により封止された形態とされている。また、各電極8
2は、樹脂パッケージ84の下面84aにおいて、その
下面82bが露出しており、この露出した下面82bが
外部接続用の端子とされている。2. Description of the Related Art Conventionally, there is a QFN type semiconductor device as shown in FIG. This semiconductor device 8
Although not clearly shown in the drawing, a plurality of electrodes 82 are formed from the vicinity of four sides of a rectangular die pad 80 toward four directions. And die pad 8
Semiconductor chip 81 and upper surface 8 of electrode 82 mounted on
2a is connected by a conductor wire 83,
The semiconductor chip 81 and the conductor wires 83 are made of the resin package 8
4, and is sealed. In addition, each electrode 8
2, the lower surface 82b of the resin package 84 is exposed at the lower surface 84a, and the exposed lower surface 82b is used as a terminal for external connection.
【0003】半導体装置8における樹脂パッケージ84
は、たとえばトランスファーモールド法により形成され
る。より具体的には、図14に示したように、半導体装
置8の構成要素をリードフレーム85に造り込み、その
構成要素を上下の金型9a,9bにより形成されるキャ
ビティ90内に収容した状態で、キャビティ90内に溶
融樹脂を注入することによって行われる。そして、先に
説明した半導体装置8のように、電極82の下面82b
が樹脂パッケージ84から露出する形態のものでは、上
金型9aとしては凹部90aが形成されたものが使用さ
れ、下金型9bとしてはキャビティ90を規定する部位
(キャビティ形成面90b)が平坦面とされたものが使
用される。すなわち、電極82となる内部リード82′
を下金型9bのキャビティ形成面90b上に沿わせた状
態で樹脂モールドを行えば、内部リード82′の下面8
2b′、ひいては半導体装置1の電極82の下面82b
が樹脂パッケージ84の下面84aにおいて露出するこ
ととなる。The resin package 84 in the semiconductor device 8
Is formed by, for example, a transfer molding method. More specifically, as shown in FIG. 14, the components of the semiconductor device 8 are built in a lead frame 85, and the components are housed in a cavity 90 formed by upper and lower molds 9a and 9b. This is performed by injecting a molten resin into the cavity 90. Then, as in the semiconductor device 8 described above, the lower surface 82b of the electrode 82 is formed.
Is exposed from the resin package 84, an upper mold 9a having a recess 90a is used, and the lower mold 9b has a flat surface (cavity forming surface 90b) that defines the cavity 90. Is used. That is, the internal lead 82 ′ serving as the electrode 82
Is formed along the cavity forming surface 90b of the lower mold 9b, the lower surface 8 of the internal lead 82 'is formed.
2b ', and thus the lower surface 82b of the electrode 82 of the semiconductor device 1.
Are exposed on the lower surface 84a of the resin package 84.
【0004】[0004]
【発明が解決しようとする課題】ところで、樹脂モール
ド時においては、ダイパッド80′や内部リード82′
は、図14に良く表れているようにリードフレーム85
の構成要素とされているとともに、内部リード82′の
一端部82c′は、自由端とされている。そして、上下
の金型9a,9bによる型締め状態では、リードフレー
ム85における内部リード82′から延出する領域(外
部リード86など)が上下の金型9a,90bによって
挟持される。このとき、キャビティ90からの樹脂もれ
を回避するために、外部リード86などをある程度圧縮
した状態でリードフレーム85を挟持する必要があり、
また下金型9bにおけるキャビティ形成面90bは平坦
面とされている。このため、型締めにより、外部リード
86などの上面86a側のみが圧縮されることにより、
自由端とされた内部リード82′の一端部82c′が上
方側に若干浮いてしまうことがある。これでは、キャビ
ティ90内に樹脂を注入すれば、内部リード82′の裏
面82b′側に樹脂が回り込むことによって内部リード
82′の裏面82b′にバリが生成してしまい、内部リ
ード82′(電極82)の裏面82b′(82b)を樹
脂パッケージ84の裏面84aにおいて露出させること
ができない。このような不具合が生じたならば、薬剤処
理あるいはブラスト処理などによりバリ処理を行わなけ
ればならず、作業効率的に不利となる。By the way, at the time of resin molding, the die pad 80 'and the internal lead 82' are not formed.
Is a lead frame 85 as shown in FIG.
And one end 82c 'of the internal lead 82' is a free end. Then, in the mold clamping state by the upper and lower molds 9a and 9b, a region (such as the external lead 86) extending from the internal lead 82 'in the lead frame 85 is sandwiched by the upper and lower molds 9a and 90b. At this time, in order to avoid resin leakage from the cavity 90, it is necessary to hold the lead frame 85 while the external leads 86 and the like are compressed to some extent.
The cavity forming surface 90b of the lower mold 9b is a flat surface. Therefore, only the upper surface 86a of the external lead 86 and the like is compressed by the mold clamping,
One end 82c 'of the free internal lead 82' may slightly float upward. In this case, if the resin is injected into the cavity 90, the resin flows around the rear surface 82b 'of the internal lead 82', and burrs are generated on the rear surface 82b 'of the internal lead 82'. The back surface 82b '(82b) of (82) cannot be exposed on the back surface 84a of the resin package 84. If such a problem occurs, burr processing must be performed by chemical treatment or blast processing, which is disadvantageous in work efficiency.
【0005】このようなバリ処理の煩雑さから、電極の
裏面へのバリ生成を抑制する方法も提案されている。そ
の1つとして、特開平11−16930号公報には、下
金型上に封止シートを介在させ、この封止シートをリー
ドフレームに密着させることによって、リードフレーム
(電極)裏面への樹脂の周り込みを回避して、バリの生
成を抑制する発明について開示されている。しかしなが
ら、上記公報に記載の方法では、封止シートを別途用意
するとともに、この封止シートを下金型上に準備しなけ
ればならないばかりか、樹脂モールド後においては、リ
ードフレームに密着した封止シートを取り外す必要もあ
る。このため、封止シートを用いる方法では、封止シー
ト分だけコスト高となり、また既存の設備のみでは十分
に対応しきれないため、封止シートを下金型上に準備
し、リードフレームから封止シートを取り外すための新
たな設備の構築が必要となるから、この点においてもコ
スト高となる。[0005] Because of such complicated burr processing, a method of suppressing burr generation on the back surface of the electrode has been proposed. As one of them, Japanese Patent Application Laid-Open No. H11-16930 discloses that a sealing sheet is interposed on a lower mold, and the sealing sheet is adhered to a lead frame so that a resin is applied to the back surface of the lead frame (electrode). An invention is disclosed which avoids wraparound and suppresses the generation of burrs. However, in the method described in the above-mentioned publication, not only must a sealing sheet be separately prepared and this sealing sheet be prepared on a lower mold, but also after the resin molding, the sealing sheet adhered to the lead frame. You also need to remove the seat. For this reason, in the method using a sealing sheet, the cost is increased by the amount of the sealing sheet, and the existing equipment alone cannot sufficiently cope with the problem, so that the sealing sheet is prepared on a lower mold and sealed from the lead frame. Since it is necessary to construct a new facility for removing the stop sheet, the cost is also high in this respect.
【0006】本願発明は、上記した事情のもとで考え出
されたものであって、Non−read型の半導体装置
への樹脂パッケージの形成において、既存の設備を利用
して、コスト上昇をさほど伴うことなく、電極露出面へ
のバリの生成を回避することをその課題とする。The present invention has been conceived in view of the above-mentioned circumstances. In forming a resin package on a non-read type semiconductor device, the existing equipment is used to significantly increase the cost. It is an object of the present invention to avoid the generation of burrs on the electrode exposed surface without accompanying.
【0007】[0007]
【発明の開示】上記の課題を解決するため、本願発明で
は、次の技術的手段を講じている。すなわち、本願発明
によれば、ダイパッドおよび電極となる内部リードが形
成されたリードフレームに対して上記ダイパッド上に半
導体チップを搭載し、この半導体チップと上記内部リー
ドとの間を導体ワイヤを介して電気的に接続した状態
で、上金型および下金型により上記リードフレームにお
ける上記内部リードからさらに外方に延出する領域を圧
縮挟持して、上記上金型および下金型によって形成され
るキャビティ内に上記ダイパッド、上記半導体チップ、
上記導体ワイヤおよび上記内部リードを収容し、上記キ
ャビティ内に樹脂を注入して上記内部リードの下面が露
出するように樹脂パッケージを形成する方法であって、
上記下金型は、その深さがリードフレームの厚みよりも
小さい凹部を有することを特徴とする、半導体装置の樹
脂パッケージ形成方法が提供される。DISCLOSURE OF THE INVENTION In order to solve the above problems, the present invention employs the following technical means. That is, according to the present invention, a semiconductor chip is mounted on the die pad with respect to the lead frame on which the internal lead serving as the die pad and the electrode is formed, and the semiconductor chip and the internal lead are connected via a conductor wire. In an electrically connected state, an upper mold and a lower mold are formed by the upper mold and the lower mold by compressing and sandwiching a region extending further outward from the internal lead in the lead frame. The die pad, the semiconductor chip,
A method for housing the conductor wire and the internal lead, forming a resin package such that a resin is injected into the cavity and a lower surface of the internal lead is exposed,
A method of forming a resin package for a semiconductor device is provided, wherein the lower mold has a concave portion whose depth is smaller than the thickness of the lead frame.
【0008】上記方法では、上下の金型によりリードフ
レームを挟持した場合には、上記電極からさらに外方に
延出する領域(たとえば外部リード、以下、単に「挟持
領域」という)が圧縮される。そして、上記方法では、
下金型として凹部が形成されたものが使用されている。
このため、上下の金型により挟持領域を圧縮した状態で
は、挟持領域の上面側のみが圧縮されるのではなく、内
部リードの下面が下金型の凹部に沿うようにして、挟持
領域の上面および下面の双方が圧縮される。したがっ
て、上記方法では、下金型の凹部に内部リードの下面が
沿っているので、この状態でキャビティ内に樹脂を注入
したとしても、内部リードの下面に樹脂が回り込んでし
まうことはほとんどない。これにより、内部リード下
面、ひいては半導体装置の電極下面へのバリの生成が回
避される。In the above method, when the lead frame is sandwiched between the upper and lower dies, a region extending further outward from the electrode (for example, an external lead, hereinafter simply referred to as a “clamping region”) is compressed. . And in the above method,
A lower mold having a concave portion is used.
For this reason, in a state where the holding region is compressed by the upper and lower molds, not only the upper surface side of the holding region is compressed, but also the lower surface of the internal lead follows the concave portion of the lower mold, and the upper surface of the holding region is compressed. And the underside are both compressed. Therefore, in the above method, since the lower surface of the internal lead extends along the concave portion of the lower mold, even if the resin is injected into the cavity in this state, the resin hardly wraps around the lower surface of the internal lead. . As a result, generation of burrs on the lower surface of the internal lead and, consequently, the lower surface of the electrode of the semiconductor device is avoided.
【0009】しかも、上記方法は、下金型としてリード
フレームの厚みよりも小さい深さの凹部が形成されたも
のを使用するだけであるから、金型の変更を行うだけ
で、内部リード(電極)の下面へのバリの生成を回避す
ることができる。このため、封止シートの使用によるコ
ストの上昇を回避できるばかりか、上記方法を実行する
に当たり、新たな設備を構築するまでもなく、既存の樹
脂モールド設備を利用でき、この点においてもコスト的
に有利である。In addition, the above method only uses a lower mold having a concave portion having a depth smaller than the thickness of the lead frame. Therefore, only by changing the mold, the internal leads (electrodes) can be formed. The formation of burrs on the lower surface of (1) can be avoided. For this reason, it is possible not only to avoid an increase in cost due to the use of the sealing sheet, but also to use the existing resin molding equipment without having to construct a new equipment in carrying out the above method, and in this respect, it is also cost effective. Is advantageous.
【0010】好ましい実施の形態においては、上記キャ
ビティは、上金型の凹部および上記下金型の凹部のそれ
ぞれによって形成されるとともに、上記上金型の凹部の
開口面積は、上記下金型の凹部の開口面積以上とされて
いる。In a preferred embodiment, the cavity is formed by a concave portion of the upper mold and a concave portion of the lower mold, and an opening area of the concave portion of the upper mold is equal to that of the lower mold. It is larger than the opening area of the recess.
【0011】ところで、開口面積の異なる上金型および
下金型によりリードフレームを挟持すれば、ダイパッド
側が自由端とされた内部リードの先端には、リードフレ
ーム(挟持領域)の上面と上金型との接触端および下面
と下金型の接触端のうちのダイパッドに近い側において
曲がるようにして、当該端を有する金型側に力が作用す
る傾向がある。したがって、上記方法のように、上金型
のほうが下金型よりも開口面積が大きくされていれば、
下金型側のほうが、よりダイパッドに近い部位まで挟持
部位と接触するため、内部リードの先端には、下金型側
に向けた力が作用する。このため、内部リードの下面
は、下金型に対して好適に密着した状態とされるため、
より確実に内部リードの下面への樹脂周りを回避するこ
とができる。By the way, if the lead frame is sandwiched between the upper mold and the lower mold having different opening areas, the top of the lead frame (clamping region) and the upper mold are attached to the tip of the internal lead whose free end is on the die pad side. There is a tendency that a force acts on the side of the mold having the end by making a bend on the side closer to the die pad among the contact end of the lower mold and the contact end of the lower mold. Therefore, as in the above method, if the opening area of the upper mold is larger than that of the lower mold,
Since the lower mold side comes into contact with the pinching portion up to a portion closer to the die pad, a force toward the lower mold side acts on the tip of the internal lead. For this reason, since the lower surface of the internal lead is brought into a state of being in close contact with the lower mold,
It is possible to more reliably avoid the resin from reaching the lower surface of the internal lead.
【0012】本願発明のその他の特徴および利点は、添
付図面を参照して以下に行う詳細な説明によって、より
明らかとなろう。[0012] Other features and advantages of the present invention will become more apparent from the detailed description given below with reference to the accompanying drawings.
【0013】[0013]
【発明の実施の形態】以下、本願発明の好ましい実施の
形態を図面を参照して具体的に説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Preferred embodiments of the present invention will be specifically described below with reference to the drawings.
【0014】図1は、本願発明に係る樹脂パッケージ形
成方法の対象となる半導体装置の一例を示す全体斜視図
であり、図2は図1のII−II線に沿う断面図である。FIG. 1 is an overall perspective view showing an example of a semiconductor device to which a resin package forming method according to the present invention is applied, and FIG. 2 is a cross-sectional view taken along line II-II of FIG.
【0015】図1および図2に示した半導体装置1は、
いわゆるQFN(Quad Flat Non−rea
d)型に属するものである。すなわち、複数の電極2
が、矩形状とされたダイパッド4の各辺と樹脂パッケー
ジ3の各辺との間において延びるように形成され、各々
の電極2が樹脂パッケージ3から外部にリード状に延出
していないタイプの半導体装置1である。そして、ダイ
パッド4上に半導体チップ5が実装されており、半導体
チップ5の電極パッド(図示略)と電極2の上面20と
の間がワイヤWを介して電気的に接続された形態とされ
ている。上記樹脂パッケージ3は、電極2の下面21が
その下面30から露出するようにして形成されており、
電極2の下面21を接続部位として、回路基板などの所
定の対象物に対して半導体装置1が実装される。The semiconductor device 1 shown in FIG. 1 and FIG.
So-called QFN (Quad Flat Non-rea)
d) belongs to the type. That is, the plurality of electrodes 2
Are formed so as to extend between each side of the rectangular die pad 4 and each side of the resin package 3, and each electrode 2 does not extend from the resin package 3 to the outside in a lead shape. The device 1. The semiconductor chip 5 is mounted on the die pad 4, and the electrode pad (not shown) of the semiconductor chip 5 and the upper surface 20 of the electrode 2 are electrically connected via the wire W. I have. The resin package 3 is formed such that the lower surface 21 of the electrode 2 is exposed from the lower surface 30 thereof.
The semiconductor device 1 is mounted on a predetermined target such as a circuit board with the lower surface 21 of the electrode 2 as a connection portion.
【0016】以上のような構成とされた半導体装置1
は、図3ないし図10に示した各工程を経て製造され
る。なお、図3は半導体装置の製造に用いるリードフレ
ームの部分斜視図、図4は図3のリードフレームにおけ
るダイパッドに半導体チップを搭載した状態を示す部分
斜視図、図5は図4の状態からさらに、半導体チップの
電極パッドをリードフレームの内部リードとワイヤを介
して接続した状態を示す部分斜視図、図6は図5におけ
る半導体装置の構成要素を、上下の金型によって形成さ
れるキャビティ内に収容した状態を表す断面図、図7は
図6の要部拡大断面図、図8は図6に示したキャビティ
内に樹脂を注入した状態を示す断面図、図9および図1
0は図8の状態から上下の金型を外した状態を示す断面
図および部分斜視図である。The semiconductor device 1 configured as described above
Is manufactured through the steps shown in FIGS. FIG. 3 is a partial perspective view of a lead frame used for manufacturing a semiconductor device, FIG. 4 is a partial perspective view showing a state in which a semiconductor chip is mounted on a die pad in the lead frame of FIG. 3, and FIG. FIG. 6 is a partial perspective view showing a state in which electrode pads of a semiconductor chip are connected to internal leads of a lead frame via wires. FIG. 6 shows components of the semiconductor device in FIG. 5 in a cavity formed by upper and lower dies. 7 is an enlarged sectional view of a main part of FIG. 6, FIG. 8 is a sectional view showing a state in which resin is injected into the cavity shown in FIG. 6, FIG. 9 and FIG.
0 is a sectional view and a partial perspective view showing a state in which upper and lower dies are removed from the state of FIG.
【0017】まず、図3に示したように、必要構成要素
が造り込まれたリードフレームを形成する。このリード
フレーム6は、長手方向に延びる一対のサイドメンバ6
0を有しており、これらのサイドメンバ60の間がクロ
スメンバ61に繋げられ、個々の半導体装置1の形成領
域62が規定されている。このような半導体形成領域6
2は、図面上には明確に表れていないがサイドメンバ6
0の延びる方向に並ぶようにして複数設けられている。
各半導体形成領域62内には、各サイドメンバ60どう
しの間、またはクロスメンバ61どうしの間に繋がる4
つのダムバー63a,63bが設けられており、これら
のダムバー63a,63bにより矩形領域64が形成さ
れている。矩形領域64内には、その四隅部が吊りリー
ド65を介して矩形状のダイパッド66が支持されてい
る。このダイパッド66は、図3には明確に表れていな
いがダムバー63a,63bに対して上方にオフセット
されている(図6参照)。そして、各ダムバー63a,
63bからは、ダイパッド66に向けてその先端部67
aが延びる内部リード67が幅方向に並んで複数形成さ
れている。これらの内部リード67は、後において半導
体装置1の電極2となるべき部位である(図1および図
2参照)。そして、クロスメンバ61と同方向に延びる
各ダムバー63aからは、内部リード76とは反対方向
に向けて延びるようにして外部リード68が形成されて
いる。なお、サイドメンバ60には、一定間隔隔てて、
位置決め穴60aが設けられている。First, as shown in FIG. 3, a lead frame in which necessary components are built is formed. The lead frame 6 includes a pair of side members 6 extending in the longitudinal direction.
0, the space between these side members 60 is connected to the cross member 61, and the formation region 62 of each semiconductor device 1 is defined. Such a semiconductor formation region 6
2 is not clearly shown in the drawing, but the side member 6
A plurality is provided so as to be arranged in the direction in which 0 extends.
In each semiconductor formation region 62, 4 is connected between the side members 60 or between the cross members 61.
Two dam bars 63a and 63b are provided, and a rectangular area 64 is formed by these dam bars 63a and 63b. In the rectangular area 64, a rectangular die pad 66 is supported at four corners via suspension leads 65. Although not clearly shown in FIG. 3, the die pad 66 is offset upward with respect to the dam bars 63a and 63b (see FIG. 6). And each dam bar 63a,
From 63b, the tip 67
A plurality of internal leads 67 extending a are formed side by side in the width direction. These internal leads 67 are parts to be electrodes 2 of the semiconductor device 1 later (see FIGS. 1 and 2). From each dam bar 63a extending in the same direction as the cross member 61, an external lead 68 is formed so as to extend in a direction opposite to the internal lead 76. It should be noted that the side members 60
A positioning hole 60a is provided.
【0018】図1および図2に示した半導体装置1を製
造するに当たっては、図4に示したようにダイパッド6
6上に半導体チップ5をフェイスアップ方式で実装す
る。この作業は、たとえばエポキシ樹脂製などの接着剤
を半導体チップ5の下面とダイパッド66の間に介在さ
せた状態で、接着剤を硬化させることにより達成され
る。なお、この半導体チップ5はベアチップであり、そ
の上面には、たとえば周縁に沿って並ぶように複数の電
極パッド50が形成されている。In manufacturing the semiconductor device 1 shown in FIGS. 1 and 2, the die pad 6 is formed as shown in FIG.
The semiconductor chip 5 is mounted on the semiconductor chip 6 in a face-up manner. This operation is achieved by curing the adhesive while an adhesive such as an epoxy resin is interposed between the lower surface of the semiconductor chip 5 and the die pad 66. The semiconductor chip 5 is a bare chip, and a plurality of electrode pads 50 are formed on the upper surface thereof, for example, so as to be arranged along the periphery.
【0019】次いで、図5に示したように半導体チップ
5の電極パッド50と、内部リード67との間をワイヤ
Wを介して導通接続する。ワイヤWによる導通接続は、
電極パッド50に対して行われるファーストボンディン
グと、内部リード67に対して行われるセカンドボンデ
ィングとからなる。Next, as shown in FIG. 5, the electrode pads 50 of the semiconductor chip 5 and the internal leads 67 are electrically connected via wires W. The conductive connection by the wire W
The first bonding is performed on the electrode pads 50 and the second bonding is performed on the internal leads 67.
【0020】ファーストボンディングは、いわゆるボー
ルボンディングと称されるものであり、キャピラリ(図
示略)から突出したワイヤを先端部を水素炎やアーク放
電により溶融させてボール状とし、このボールを電極パ
ッド50に圧し付けることにより行われる。The first bonding is a so-called ball bonding, in which a wire protruding from a capillary (not shown) is melted by a hydrogen flame or arc discharge into a ball shape, and the ball is formed into an electrode pad 50. This is done by pressing against
【0021】セカンドボンディングは、いわゆるステッ
チボンディングと称されるものであり、内部リード67
に対してキャピラリを下方に圧し付けるとともに、キャ
ピラリを内部リード67の基端部(外部リード68)側
に移動させてワイヤを切断することにより行われる。The second bonding is so-called stitch bonding, and the internal leads 67 are used.
Is performed by pressing the capillary downward, moving the capillary toward the base end (outer lead 68) of the inner lead 67, and cutting the wire.
【0022】なお、ボンディングに際しては、電極パッ
ド50や内部リード67とワイヤWとの間の接続を確実
なものとすべく、超音波を付与してもよく、またリード
フレームを加熱しておいてもよい。At the time of bonding, ultrasonic waves may be applied to secure the connection between the electrode pad 50 or the internal lead 67 and the wire W, or the lead frame may be heated. Is also good.
【0023】続いて、図6ないし図10に示したように
半導体装置1の構成要素となるべき要素5,66,6
7,Wを封止すべく、樹脂パッケージ3を形成する。こ
の樹脂パッケージ形成が、本願発明に係る部分である。Subsequently, as shown in FIGS. 6 to 10, the elements 5, 66, 6 to be constituents of the semiconductor device 1 are formed.
7. A resin package 3 is formed to seal W. The formation of the resin package is a part according to the present invention.
【0024】樹脂パッケージ3を形成するには、まず図
6および図7に示したように上下の金型7a,7bによ
って形成されるキャビティ70内に、各要素5,66,
67,Wを収容する。キャビティ70は、上金型7aの
凹部70aおよび下金型7bの凹部70bによって形成
されている。下金型7bの凹部70bの深さは、リード
フレーム6(内部リード67)の厚みよりも小さく、た
とえば内部リード67の厚みの1/20〜1/5程度と
されている。また、本実施形態では、図7および図8か
ら予測されるように各凹部70a,70bの開口面積は
略同一とされており、各金型7a,7bによってリード
フレーム6のダムバー63a,63bや外部リード68
などが挟持される。このとき、ダムバー63a,63b
や外部リード67などは厚み方向に圧縮されるが、下金
型7bにはリードフレーム6の厚みよりも小さい凹部7
0bが形成されていることから、各部位63a,63
b,67の圧縮は、上面側ばかりでなく下面側において
も行われる。したがって、従来のように、各部位63
a,63b,67の上面側のみが圧縮されることに起因
した内部リード67の先端部67aの浮き上がりが回避
され、内部リード67が下金型7bの凹部70bの底面
に密着した状態とされる。To form the resin package 3, first, as shown in FIGS. 6 and 7, each element 5, 66, 70 is formed in a cavity 70 formed by upper and lower molds 7 a, 7 b.
67, W. The cavity 70 is formed by a recess 70a of the upper mold 7a and a recess 70b of the lower mold 7b. The depth of the recess 70b of the lower mold 7b is smaller than the thickness of the lead frame 6 (the internal lead 67), and is, for example, about 1/20 to 1/5 of the thickness of the internal lead 67. In this embodiment, as expected from FIGS. 7 and 8, the opening areas of the recesses 70a and 70b are substantially the same, and the dam bars 63a and 63b of the lead frame 6 are formed by the molds 7a and 7b. External lead 68
Etc. are pinched. At this time, the dam bars 63a, 63b
The outer lead 67 and the like are compressed in the thickness direction, but the lower mold 7b has a concave portion 7 smaller than the thickness of the lead frame 6.
0b is formed, each part 63a, 63
The compression of b and 67 is performed not only on the upper surface side but also on the lower surface side. Therefore, as in the prior art, each part 63
The lifting of the tip 67a of the internal lead 67 caused by the compression of only the upper surfaces of the internal leads 67 is avoided, and the internal lead 67 is brought into close contact with the bottom surface of the recess 70b of the lower mold 7b. .
【0025】次いで、図8に示したようにキャビティ7
0内に溶融樹脂を注入し、これを固化させる。キャビテ
ィ70内に注入する樹脂は、たとえば非硬化状態のエポ
キシ樹脂であり、このエポキシ樹脂はキャビティ70に
注入した状態で、金型7a,7bを加熱することにより
熱硬化させられる。このとき、内部リード67は、下金
型7bの凹部70bの底面に密着した状態とされている
ので、内部リード67の下側に樹脂が回り込んでしまう
ことが回避され、内部リード67の下面へのバリの生成
が回避される。Next, as shown in FIG.
The molten resin is injected into the inside of the tube and solidified. The resin injected into the cavity 70 is, for example, an uncured epoxy resin, and the epoxy resin is thermally cured by heating the molds 7a and 7b in the state where the epoxy resin is injected into the cavity 70. At this time, since the inner leads 67 are in close contact with the bottom surface of the concave portion 70b of the lower mold 7b, the resin is prevented from flowing under the inner leads 67, and the lower surface of the inner leads 67 is prevented. The generation of burrs on the screen is avoided.
【0026】このようにして樹脂の注入・固化が終了し
た場合には、図9に示したように上下の金型7a,7b
を取り外すせば、図10に示したように矩形領域64の
上方側に樹脂パッケージ3が形成される。最後に、樹脂
パッケージ3への標印、内部リード67や吊りリード6
5とダムバー63aとの間をカットすることにより、図
1および図2に示した半導体装置1が得られる。When the injection and solidification of the resin is completed in this way, as shown in FIG. 9, the upper and lower dies 7a, 7b
Is removed, the resin package 3 is formed above the rectangular area 64 as shown in FIG. Finally, the marking on the resin package 3, the internal leads 67 and the suspension leads 6
The semiconductor device 1 shown in FIG. 1 and FIG. 2 is obtained by cutting the space between 5 and the dam bar 63a.
【0027】なお、本実施形態においては、上下の金型
のそれぞれの凹部の開口面積が同一とされていたが、こ
れらの凹部の開口面積は、それぞれ異なっていてもよ
い。すなわち、図11に示したように、上金型7a′の
凹部70a′の開口面積が下金型7bの凹部70b′の
それよりも大きくなされていてもよいし、図12に示し
たように上金型7a″の凹部70a″の開口面積が下金
型7b″の凹部70b″のそれよりも小さくなされてい
てもよい。In this embodiment, the opening areas of the concave portions of the upper and lower molds are the same, but the opening areas of these concave portions may be different. That is, as shown in FIG. 11, the opening area of the recess 70a 'of the upper mold 7a' may be made larger than that of the recess 70b 'of the lower mold 7b, or as shown in FIG. The opening area of the recess 70a "of the upper mold 7a" may be smaller than that of the recess 70b "of the lower mold 7b".
【0028】ただし、下金型の凹部の底面に対する内部
リードの密着性を良好(先端部の浮き上がりを回避)と
するためには、上金型の凹部の開口面積は、下金型の凹
部のそれ以上とするのが好ましい。However, in order to improve the adhesiveness of the internal lead to the bottom surface of the concave portion of the lower mold (avoid lifting of the tip), the opening area of the concave portion of the upper mold must be equal to that of the concave portion of the lower mold. More preferably, it is larger.
【図1】本願発明に係る半導体装置の樹脂パッケージ形
成方法の対象となる半導体装置の一例を示す全体斜視図
である。FIG. 1 is an overall perspective view showing an example of a semiconductor device to which a resin package forming method for a semiconductor device according to the present invention is applied.
【図2】図1のII−II線に沿う断面図である。FIG. 2 is a sectional view taken along the line II-II in FIG.
【図3】図1および図2の半導体装置の製造に用いるリ
ードフレームの部分斜視図である。FIG. 3 is a partial perspective view of a lead frame used for manufacturing the semiconductor device of FIGS. 1 and 2;
【図4】図3のリードフレームにおけるダイパッドに半
導体チップを搭載した状態を示す部分斜視図である。FIG. 4 is a partial perspective view showing a state where a semiconductor chip is mounted on a die pad in the lead frame of FIG. 3;
【図5】図4の状態からさらに、半導体チップの電極パ
ッドをリードフレームの内部リードとワイヤを介して接
続した状態を示す部分斜視図である。5 is a partial perspective view showing a state in which the electrode pads of the semiconductor chip are further connected to the internal leads of the lead frame via wires from the state shown in FIG. 4;
【図6】図5における半導体装置の構成要素を、上下の
金型によって形成されるキャビティ内に収容した状態を
表す断面図である。6 is a cross-sectional view illustrating a state where components of the semiconductor device in FIG. 5 are accommodated in cavities formed by upper and lower dies.
【図7】図6の要部拡大断面図である。FIG. 7 is an enlarged sectional view of a main part of FIG. 6;
【図8】図6に示したキャビティ内に樹脂を注入した状
態を示す断面図である。FIG. 8 is a cross-sectional view showing a state in which a resin is injected into the cavity shown in FIG.
【図9】図8の状態から上下の金型を外した状態を示す
断面図である。FIG. 9 is a cross-sectional view showing a state in which upper and lower molds are removed from the state of FIG.
【図10】図8の状態から上下の金型を外した状態を示
す部分斜視図である。FIG. 10 is a partial perspective view showing a state where upper and lower dies are removed from the state of FIG. 8;
【図11】本願発明の樹脂パッケージ形成方法を実現す
るための金型の変形例を示す図7に相当する要部拡大断
面図である。11 is an enlarged sectional view of a main part corresponding to FIG. 7, showing a modified example of a mold for realizing the resin package forming method of the present invention.
【図12】本願発明の樹脂パッケージ形成方法を実現す
るための金型の変形例を示す図7に相当する要部拡大断
面図である。FIG. 12 is an enlarged sectional view of a main part corresponding to FIG. 7, showing a modified example of a mold for realizing the resin package forming method of the present invention.
【図13】従来の樹脂パッケージ形成方法により得られ
る半導体装置の一例を示す断面図である。FIG. 13 is a cross-sectional view illustrating an example of a semiconductor device obtained by a conventional resin package forming method.
【図14】図13の半導体装置の樹脂パッケージ形成方
法を説明するための断面図である。14 is a cross-sectional view for describing a method of forming a resin package of the semiconductor device of FIG.
1 半導体装置 2 電極(半導体装置の) 21 下面(電極の) 3 樹脂パッケージ(半導体装置の) 30 下面(樹脂パッケージの) 4 ダイパッド(半導体装置の) 5 半導体チップ(半導体装置の) W ワイヤ 6 リードフレーム 66 ダイパッド(リードフレームの) 67 内部リード(半導体装置の電極となる) 68 外部リード 7a 上金型 7b 下金型 70 キャビティ 70a 凹部(上金型の) 70b 凹部(下金型の) REFERENCE SIGNS LIST 1 semiconductor device 2 electrode (of semiconductor device) 21 lower surface (of electrode) 3 resin package (of semiconductor device) 30 lower surface (of resin device) 4 die pad (of semiconductor device) 5 semiconductor chip (of semiconductor device) W wire 6 lead Frame 66 Die pad (of lead frame) 67 Internal lead (to be an electrode of semiconductor device) 68 External lead 7a Upper die 7b Lower die 70 Cavity 70a Depression (of upper die) 70b Depression (of lower die)
Claims (2)
が形成されたリードフレームに対して上記ダイパッド上
に半導体チップを搭載し、この半導体チップと上記内部
リードとの間を導体ワイヤを介して電気的に接続した状
態で、上金型および下金型により上記リードフレームに
おける上記内部リードからさらに外方に延出する領域を
圧縮挟持して、上記上金型および下金型によって形成さ
れるキャビティ内に上記ダイパッド、上記半導体チッ
プ、上記導体ワイヤおよび上記内部リードを収容し、上
記キャビティ内に樹脂を注入して上記内部リードの下面
が露出するように樹脂パッケージを形成する方法であっ
て、 上記下金型は、その深さがリードフレームの厚みよりも
小さい凹部を有することを特徴とする、半導体装置の樹
脂パッケージ形成方法。1. A semiconductor chip is mounted on a die frame on which a die pad and an internal lead serving as an electrode are formed, and the semiconductor chip and the internal lead are electrically connected via a conductor wire. In the connected state, the region extending further outward from the internal lead in the lead frame by the upper mold and the lower mold is compressed and sandwiched, and is placed in the cavity formed by the upper mold and the lower mold. A method of accommodating the die pad, the semiconductor chip, the conductor wire, and the internal lead, and injecting a resin into the cavity to form a resin package so that a lower surface of the internal lead is exposed. The mold has a concave portion whose depth is smaller than the thickness of the lead frame. Method.
上記下金型の凹部のそれぞれによって形成されるととも
に、上記上金型の凹部の開口面積は、上記下金型の凹部
の開口面積以上とされている、請求項1に記載の半導体
装置の樹脂パッケージ形成方法。2. The cavity is formed by a concave portion of the upper mold and a concave portion of the lower mold, and an opening area of the concave portion of the upper mold is equal to or larger than an opening area of the concave portion of the lower mold. The resin package forming method for a semiconductor device according to claim 1, wherein:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000004150A JP2001196401A (en) | 2000-01-13 | 2000-01-13 | Resin package forming method for semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000004150A JP2001196401A (en) | 2000-01-13 | 2000-01-13 | Resin package forming method for semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001196401A true JP2001196401A (en) | 2001-07-19 |
Family
ID=18532967
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000004150A Pending JP2001196401A (en) | 2000-01-13 | 2000-01-13 | Resin package forming method for semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2001196401A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101661892B (en) * | 2008-08-29 | 2012-11-28 | 三洋电机株式会社 | Resin molded semiconductor device and manufacturing method thereof |
CN109676861A (en) * | 2018-12-26 | 2019-04-26 | 长电科技(宿迁)有限公司 | A kind of encapsulating mold structure and process for conveniently removing flash |
-
2000
- 2000-01-13 JP JP2000004150A patent/JP2001196401A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101661892B (en) * | 2008-08-29 | 2012-11-28 | 三洋电机株式会社 | Resin molded semiconductor device and manufacturing method thereof |
CN109676861A (en) * | 2018-12-26 | 2019-04-26 | 长电科技(宿迁)有限公司 | A kind of encapsulating mold structure and process for conveniently removing flash |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2875139B2 (en) | Method for manufacturing semiconductor device | |
KR100850147B1 (en) | Semiconductor device and mold for resin-molding semiconductor device | |
JP3877401B2 (en) | Manufacturing method of semiconductor device | |
JPH08306853A (en) | Semiconductor device, manufacture thereof and manufacture of lead frame | |
KR20110079800A (en) | Semiconductor device | |
JP2005123495A (en) | Manufacturing method of semiconductor device, and semiconductor device | |
JP4574868B2 (en) | Semiconductor device | |
US6893898B2 (en) | Semiconductor device and a method of manufacturing the same | |
JP2517691B2 (en) | Semiconductor device and manufacturing method thereof | |
JP4732138B2 (en) | Semiconductor device and manufacturing method thereof | |
JP2003197663A (en) | Semiconductor device and its manufacturing method, circuit board, and electronic instrument | |
JP2001196401A (en) | Resin package forming method for semiconductor device | |
US7795712B2 (en) | Lead frame with non-conductive connective bar | |
JP3616469B2 (en) | Semiconductor device and manufacturing method thereof | |
JP5119092B2 (en) | Manufacturing method of semiconductor device | |
JP3847432B2 (en) | Resin-encapsulated semiconductor device and manufacturing method thereof | |
JP3813680B2 (en) | Manufacturing method of semiconductor device | |
JP3480285B2 (en) | Semiconductor device and method of manufacturing the same | |
JP2004087673A (en) | Resin-sealed type semiconductor device | |
JP2000150725A (en) | Semiconductor device and its manufacture | |
JPS5978537A (en) | Manufacture of resin-sealed semiconductor device | |
JP3991649B2 (en) | Semiconductor device manufacturing method and semiconductor device | |
JPH08279575A (en) | Semiconductor package | |
JP3127104B2 (en) | Mold for sealing resin-encapsulated semiconductor device and manufacturing method using the same | |
JP4201060B2 (en) | Semiconductor device and manufacturing method thereof |