JP4568504B2 - 配線の形成方法、半導体装置及びその製造方法 - Google Patents

Description

本発明は、基板、特に半導体基板上にＬＳＩなどの電子デバイスと共に多層配線を形成する際の方法、及び多層配線を有する半導体装置に関する。

従来、プリント基板上に形成された絶縁層や配線層を平坦化するには、フィルムを積層した後、加圧する手法や、研磨による手法、樹脂をエッチングする手法等が用いられている。

また、シリコン半導体基板上に形成された絶縁層や配線層を平坦化する手法としては、主に化学−機械研磨法(Chemical Mechanical Polishing：ＣＭＰ)が用いられている。この方法は、被加工面となる絶縁層や配線層を予め比較的平坦に形成しておき、平坦な研磨パッドを押し当て、スラリー（化学的研磨材）を用いて化学的・機械的に表面を精緻に平坦加工するものである。予め設けられた硬い絶縁材面や金属面がストップ層となり、ＣＭＰは完了する。ＣＭＰは半導体基板の厚みのばらつきや半導体基板の最大厚みと最小厚みとの差で定義されるＴＴＶ(Total Thickness Variation)には依存しない方法である。

ＣＭＰ以外でも、例えば切削工具を用いた平坦化方法がいくつか案出されている（例えば、特許文献１，２，３，４参照）。しかしながら、いずれもＬＳＩ上における部分領域のＳＯＧ膜の平坦化を対象としたものであり、ＣＭＰと同様、延性に富み高硬度な金属と絶縁膜とを同時切削する場合には、硬度の違いによる段差が必然的に生じ、実用性に乏しい手法である。

特開平７−３２６６１４号公報 特開平８−１１０４９号公報 特開平９−８２６１６号公報 特開２０００−１７３９５４号公報

プリント板などに用いられている圧力で平坦化する手法では、多層に積層するに従って配線及びビアが圧力により歪むため、微細な配線及びビアを形成することが難しい。また、ＣＭＰによれば、精緻な平坦化を実現することは可能であるが、加工装置が高価であってスループットも低くコストの高いプロセスとなる。ここで、銅などの金属と絶縁物を同時に平坦化する場合、パターンによってはディッシングと呼ばれる窪みが現れることがある。このディッシングの発生を避ける必要性から、ＬＳＩの配線パターンサイズが限定されてしまうため、パターンの空白部分が形成されないように配置することを要する。

本発明は、上記した課題に鑑みてなされたものであり、平坦化方法としてＣＭＰ以外の機械加工法である切削加工に代表される機械加工法を主な対象とすることを考慮して、基板（特に半導体基板）の厚みばらつきを均一化するとともにうねりや反りの発生を防止し、ディッシング等の不都合を発生させることなく容易且つ安価に配線デザインの制約も無く高速且つ精緻な平坦化を実現することを可能とする配線の形成方法及び半導体装置を提供することを目的とする。

本発明の配線の形成方法は、基板の一方の主面、例えば配線形成面（以下、配線形成面と記載する。）に配線を形成する工程と、前記配線形成面に前記配線を覆う絶縁膜を形成する工程と、バイトを用いた切削・研削加工により、前記配線の表面及び前記絶縁膜の表面を連続的に平坦化処理する工程とを含み、前記絶縁膜は、樹脂中に当該樹脂よりも高硬度のフィラーが分散されてなり、最大の前記フィラー径が最小の前記配線間隔の１／２以下である。

本発明の配線の形成方法の他の態様は、基板の一方の主面に配線を形成する工程と、前記一方の主面に前記配線及び前記配線を覆う絶縁膜を形成する工程と、バイトを用いた切削・研削加工により、前記配線の表面及び前記絶縁膜の表面を連続的に平坦化処理する工程と、前記平坦化処理の後、前記配線の表面及び前記絶縁膜の表面が同一の高さになるようにプラズマにより清浄化処理する工程とを含み、前記絶縁膜は、前記平坦化処理後において弾性係数の相違により前記配線の表面よりも当該絶縁膜の表面が高くなる性質を有するものである。

本発明の配線の形成方法の他の態様は、基板の配線形成面に配線を形成する工程と、前記配線形成面に前記配線及び前記配線を覆う絶縁膜を形成する工程と、バイトを用いた切削・研削加工により、前記配線の表面及び前記絶縁膜の表面を連続的に平坦化処理する工程と、前記平坦化処理の後、前記配線の表面及び前記絶縁膜の表面が同一の高さになるようにプラズマにより清浄化処理する工程とを含み、前記絶縁膜は、前記平坦化処理後において弾性係数の相違により前記配線の表面よりも当該絶縁膜の表面が１０ｎｍ以上高くなるような弾性係数を有する材料からなる。

本発明の半導体装置は、半導体基板と、前記半導体基板の表面に形成されてなる半導体素子と、配線及び絶縁膜からなる配線層が複数積層されてなる多層配線層とを含む半導体装置であって、前記絶縁膜は樹脂と前記樹脂よりも高硬度のフィラーとを含むと共に、前記樹脂中には、最大の前記フィラー径が最小の前記配線間隔の１／２以下の値であるフィラーが分散され、前記配線の表面及び前記絶縁膜の表面が機械加工により連続的に平坦化されている。
本発明の半導体装置の製造方法は、半導体基板の一方の主面、例えば半導体素子の形成面に配線を形成する工程と、前記一方の主面に前記配線を覆う絶縁膜を形成する工程と、バイトを用いた切削・研削加工により、前記配線の表面及び前記絶縁膜の表面を連続的に平坦化処理する工程とを含み、前記絶縁膜は、樹脂中に当該樹脂よりも高硬度のフィラーが分散されてなり、最大の前記フィラー径が最小の前記配線間隔の１／２以下である。
本発明の半導体装置の製造方法の他の態様は、半導体基板の一方の主面に配線を形成する工程と、前記一方の主面に前記配線及び前記配線を覆う絶縁膜を形成する工程と、バイトを用いた切削・研削加工により、前記配線の表面及び前記絶縁膜の表面を連続的に平坦化処理する工程と、前記平坦化処理の後、前記配線の表面及び前記絶縁膜の表面が同一の高さになるようにプラズマにより清浄化処理する工程とを含み、前記絶縁膜は、前記平坦化処理後において弾性係数の相違により前記配線の表面よりも当該絶縁膜の表面が高くなる性質を有するものである。
本発明の半導体装置の製造方法の他の態様は、半導体基板の一方の主面に配線を形成する工程と、前記一方の主面に前記配線及び前記配線を覆う絶縁膜を形成する工程と、バイトを用いた切削・研削加工により、前記配線の表面及び前記絶縁膜の表面を連続的に平坦化処理する工程と、前記平坦化処理の後、前記配線の表面及び前記絶縁膜の表面が同一の高さになるようにプラズマにより清浄化処理する工程とを含み、前記絶縁膜は、前記平坦化処理後において弾性係数の相違により前記配線の表面よりも当該絶縁膜の表面が１０ｎｍ以上高くなるような弾性係数を有する材料からなる。

本発明によれば、基板（特に半導体基板）の厚みばらつきを均一化するとともにうねりや反りの発生を防止し、ディッシング等の不都合を発生させることなく容易且つ安価に配線デザインの制約も無く高速且つ精緻な平坦化を可能として、容易且つ精緻に微細な多層配線構造を備えた半導体装置を実現することができる。

−本発明の基本骨子−
初めに、本発明の基本骨子について説明する。
本発明では、平坦化方法として例えばバイトを用いた切削・研削加工（以下、単に切削加工と記す。）に代表されるＣＭＰ以外の機械加工法を主な対象とすることを前提としている。切削加工を用いることで容易且つ高速に平坦化することが可能である。また、切削ではディッシングの発生はない。

しかしながら、本発明のように配線とこれを覆う絶縁膜とを同時に機械加工する場合、配線材料と絶縁材料との相違に基づく問題が生じる。これには、基板のうねりや反りの発生に関する問題と、均一な平坦化の困難性に関する問題とがある。

前者の問題、即ち基板のうねりや反りの発生については、特にサイズの大きなシリコン基板等で顕著となり、これを可及的に防止する必要がある。これは主に、基板材料と絶縁材料との熱膨張率の差異に基づいて発生するものである。これを防止する具体的な方策としては、配線を覆う絶縁膜の材料として、樹脂中に当該樹脂よりも高硬度のフィラーを分散してなる絶縁材料を用いることが好適である。

ところが、樹脂中にフィラーを含有する前記絶縁材料を用いる場合、切削加工の際にフィラーが脱粒して配線表面及び絶縁膜表面に線状の傷が付くことがある。この傷は、配線の断面積を減少させるとともに次の配線層の積層形成時にシード金属のエッチング残によるショートの原因となる。

本発明者は、上記の事情を勘案し、最大径が最小の配線間隔の１／２以下のフィラーを用いることに想到した。フィラーの最大サイズが最小の配線間隔の１／２以下であれば、切削加工の際にフィラーが脱粒しても表面平坦性に与える影響は無視し得る程度に僅少であり、配線の断面積の減少やショートを生ぜしめる懸念も解消される。

また、後者の問題、即ち均一な平坦化の困難性については、配線材料よりも絶縁材料の方が弾性に富むことに起因する。本発明者は、切削加工により配線と絶縁膜とを連続的に平坦化した場合、弾性率の相違に起因して平坦化後に配線表面に比して絶縁膜表面に盛り上がりが生じることを見出した。これは、弾性率の相違により必然的に発生するものであり、切削加工により平坦化処理時にこれを解消することは極めて困難である。

本発明者は、切削加工による平坦化処理の後に表面をプラズマ処理により清浄化する工程を利用し、絶縁膜の盛り上がりを除去することに想到した。即ち、前記清浄化処理は、アルゴンプラズマ（Ａｒ⁺）或いは酸素プラズマ（Ｏ²⁺）等を用いて表面を叩き、酸化物等を除去する手法であり、この清浄化処理では低硬度の絶縁膜表面がこれより高硬度の配線表面に比して必然的に多くエッチングされる。そこで、このエッチング量の違いを見込んで、清浄化処理により絶縁膜の盛り上がり分が丁度除去されるような絶縁膜の材料を選択する。具体的には、盛り上がり量が１０ｎｍ程度〜数１００ｎｍ程度となる絶縁材料が好ましい。これにより、切削加工による平坦化処理に続く清浄化処理を施した時点で、配線表面及び絶縁膜表面を連続して平坦化することができる。

ところで、切削加工では、基板の厚みを均一化することが必要である。一般的に、シリコン基板のＴＴＶは、１μｍ〜５μｍの範囲内にあり、ＬＳＩのプロセスでは５μｍ程度のＴＴＶはフォトリソグラフィーに影響を与えることはなく、通常では考慮の対象外となる。しかしながら、切削加工の場合ではＴＴＶの値に大きく影響される。切削による平坦精度はＴＴＶの値以下にはならない。従って、切削加工を半導体基板の平坦化に用いる場合には、基板のＴＴＶを目標の切削精度以下に制御することが必要になる。

本発明では、このことも考慮して、配線層及び絶縁層を形成する前に、配線形成面となる表面を基準に裏面を研削し、半導体基板のＴＴＶを目的とする切削精度以下に小さく抑える。この場合、ＴＴＶを小さくして且つ個々の半導体基板の厚みばらつきも切削精度以下に抑えることが理想的である。しかしながら、ＴＴＶさえ小さくできれば、個々の半導体基板の厚みについては切削時に検出可能である。切削量は、この個々の半導体基板の厚みを検出することにより制御可能である。

−本発明の具体的な実施形態−
本実施形態では、基板としてシリコン半導体基板を例示し、ＬＳＩを製造する際に配線層が複数積層してなる多層配線層を形成する場合について開示する。

多層配線層を含む半導体装置としては、図１及び図２に示すような形態のものがある。図１の半導体装置は、シリコン半導体基板１０１において、複数（多数）の半導体素子（ＭＯＳトランジスタ等）が形成されてなる素子領域１０２の周囲を取り囲むように電極６３ａが形成され、各半導体素子と電極６３ａとが電気的に接続されてなるものである。他方、図２の半導体装置は、シリコン半導体基板１０１において、複数の電極６３ａがマトリクス状に形成され、各電極６３ａの間に複数（多数）の半導体素子が形成されてなるものである。即ち図２の場合、電極６３ａの間の領域が素子領域１０３となる。本発明は、図１及び図２の半導体装置の双方に適用可能であるが、以下の説明では便宜上、図２に示す形態の半導体装置を例示し、例えば図２の一点鎖線Ｉ−Ｉに沿った概略断面の様子を図３以降で示す。

図３〜図１３は、本実施形態による多層配線層を含む半導体装置の製造方法を工程順に示す概略断面図である。
先ず、図３（ａ）に示すように、シリコン半導体基板１を用意し、基板表面（配線形成面１ａ）に各半導体素子の不純物拡散層が形成されてなる不純物拡散領域６１を形成する。続いて、不純物拡散領域６１上に例えば無機物よりなる絶縁層６２内に埋設されてなるＬＳＩ配線６３を形成する。そして、ＬＳＩ配線６３の電極６３ａの表面が露出するようにＬＳＩ配線６３上に保護膜６４を形成する。なお図示の例では、隣接する電極６３ａ（及びＬＳＩ配線６３）間の領域が図２の素子領域１０３となる。この場合、素子領域１０３は各々の隣接する電極６３ａ間の領域を総括するものである。

ここで、図３（ａ）では便宜上、各半導体素子の図示を省略している。より正確には、図１４（ａ）に示すように、素子領域１０３に複数（多数）の半導体素子、ここではＭＯＳトランジスタ１０４が形成されている。各ＭＯＳトランジスタ１０４は、図１４（ｂ）に示すように、素子領域１０３の表面上にゲート絶縁膜１１１を介してゲート電極１１２がパターン形成され、このゲート電極１１２の両側における不純物拡散領域６１に不純物が導入されてソース／ドレインとなる一対の不純物拡散層１１３が形成されて構成される。そして、素子領域１０３の表面上で各不純物拡散層１１３と接続されるように配線１１４がパターン形成されており、これら配線１１４がＬＳＩ配線６３の一部を構成する。なお、不純物拡散領域６１は、多数のＭＯＳトランジスタの多数の不純物拡散層が形成されてなる領域であり、実際には不純物拡散層の存する箇所と存しない箇所とがあるが、図示の便宜上、一括して不純物拡散領域として表現した領域である。

ＭＯＳトランジスタ１０４は、隣接する電極６３ａ間の一の領域のみでも極めて多数形成されることから、図３（ａ）及び以下の各図では便宜上、ＭＯＳトランジスタ１０４の図示を省略する。

そして、上述のようにＭＯＳトランジスタ１０４やＬＳＩ配線６３、保護膜６４等の形成された配線形成面１ａに後述するバイトを用いた切削加工を施すための前工程として、配線形成面１ａの裏面１ｂを平坦化する。

具体的には、図３（ｂ）に示すように、支持面２０１ａが平坦とされた基板支持台２０１を用意し、この支持面２０１ａに吸着、例えば真空吸着により配線形成面１ａを吸着させて半導体基板１を基板支持台２０１に固定する。このとき、配線形成面１ａは支持面２０１ａへの吸着により強制的に平坦とされており、これにより配線形成面１ａが裏面１ｂの平坦化の基準面となる。この状態で、裏面１ｂを機械加工、ここでは研削加工し、裏面１ｂの凸部１２を研削除去して平坦化処理する。この場合、裏面１ｂの切削量を配線形成面１ａからの距離により制御することが好ましい。これにより、半導体基板１の厚みが一定、具体的にはＴＴＶ（基板の最大厚みと最小厚みとの差）が１μｍ以下に制御される。

続いて、図４（ａ）に示すように、半導体基板１を基板支持台２０１から外し、半導体基板１の配線形成面１ａ上に感光性樹脂、例えば感光性ポリイミド１３を塗布し、この感光性ポリイミド１３をフォトリソグラフィーにより加工して、ＬＳＩ配線６３の電極６３ａのいくつかを露出させる形状の配線パターン１３ｂを形成する。

続いて、図４（ｂ）に示すように、配線形成面１ａ上に、感光性ポリイミド１３を覆うように例えばスパッタ法により金属、例えば銅膜（金膜等でも良いが、以下では銅として説明する。）を形成し、シード層２を形成する。

続いて、図５（ａ）に示すように、配線形成面１ａ上にフォトレジスト９２を塗付し、フォトリソグラフィーによりフォトレジスト９２を加工し、フォトレジスト９２に所定のパターンを開口した後、シード層２を電極として用いてメッキ法により銅を堆積させる。

続いて、図５（ｂ）に示すように、フォトレジスト９２を剥離した後、堆積させた銅をマスクとしてシード層２をエッチングにより除去する。

続いて、図６（ａ）に示すように、配線４１を埋め込むように絶縁膜４２を塗布し、固化させる。なお、絶縁膜４２を形成する際に、露出するシード層２を除去しておいても良い。

絶縁膜４２の材料としては、図１５（ａ）に示すように、当該絶縁膜４２の熱膨張率を半導体基板１のそれに可及的に近づけるため、エポキシ、ポリイミド、ポリフェニールエーテル（ＰＰＥ）等の樹脂７１中に、当該樹脂７１よりも高硬度、例えばアルミナ、シリカ、ガラス等のフィラー７２が分散されてなるものである。なお、上記樹脂としては、上述した他に、スチレン、ブタジエン、ビスマルイミド・トリアジン、ピーク、シアネートエステル、液晶ポリマー等も使用可能である。ここで、樹脂７１は、後述するように、切削加工による平坦化処理後に生じる盛り上がりを考慮して選択されたものであり、また、フィラー７２は、その最大サイズ（最大フィラー径）ｄが配線４１の最小間隔Ｌの１／２以下（ｄ≦Ｌ／２）となるものである。

微細なＬＳＩ配線に関しては、配線の幅、配線相互の間隔、及び配線の厚さは、微細に作るための制約から、配線の幅：配線相互の間隔：配線の厚さ＝１：１：１でデザインされることが多い。また、配線の最大電流許容値は、理想的な配線断面積の１／３〜１／２でデザインされることが一般的である。したがって、配線４１間に存在するフィラー７２が、脱粒した後に配線４１の表面に衝突し、配線４１を傷つけた場合であっても、配線４１の断面積を１／２以下に減少させることが無いような対策を講じておかなければならない。このような観点から、配線４１間の絶縁膜４２中に存在するフィラー７２の最大サイズを、配線４１の最小間隔に対して１／２の値に設定する。フィラー７２の最大サイズをこのような値に設定することにより、フィラー７２の脱粒等により配線４１を傷つけるようなケースが生じた場合であっても、傷付いた後の配線４１の断面積が、その最大電流許容値を確保でき、信頼性の高い配線４１が形成することが可能となる。更には、フィラー７２が脱粒した後に絶縁膜４２の表面に生じる孔により絶縁膜４２の平坦性が損なわれるが、その平坦性の低下の程度も、無視できる（すなわち、後工程に影響が出ない）程度で済む。

続いて、配線形成面１ａにバイトを用いた切削加工を施し、平坦化する。
具体的には、図６（ｂ）に示すように、基板支持台１１の支持面１１ａに例えば真空吸着により裏面１ｂを吸着させ、半導体基板１を基板支持台１１に固定する。なお、図１５（ｂ）についても同様に半導体基板１が基板支持台１１に固定されているが、基板支持台１１は図中から省略されている。このとき、裏面１ｂへの図３（ｂ）の平坦化処理により半導体基板１の厚みが一定の状態とされており、更に裏面１ｂが支持面１１ａへの吸着により強制的にうねり等もない状態となり、これにより裏面１ｂが配線形成面１ａの平坦化の基準面となる。この状態で、配線形成面１ａにおける配線４１及び絶縁膜４２の表層を機械加工、ここではバイト１０を用い、半導体基板１を例えば回転数８００ｒｐｍ〜１６００ｒｐｍ程度の回転速度で回転させて切削加工し、これを平坦化する。この平坦化処理により、配線４１がその上面を露出させて絶縁膜４２内に埋設されてなる第１の配線層５１が形成される。

この場合、上述のように、フィラー７２が絶縁膜４２の中に分散した状態で埋め込まれ、絶縁膜４２の熱膨張率を半導体基板１の熱膨張率に近づけてあるため、半導体基板１のうねりや反りが防止される。同時に、フィラー７２の最大サイズが配線間隔の１／２以下であるため、切削加工の際にフィラー７２が脱粒しても、表面平坦性に与える影響は無視し得る程度に僅少であり、配線４１の断面積の減少やショートを生ぜしめる懸念も解消される。なお、図６（ｂ）では図１５（ｂ）と異なり、図示の便宜上、配線４１及び絶縁膜４２の表層を連続した平坦面として図示している。

ここで、図１６（ａ）に示すように、上記の切削加工による平坦化処理の後、弾性率の相違に起因して、配線４１の表面に比して（配線４１の表面を基準として）絶縁膜４２の表面に盛り上がり７３が生じる。ここで、盛り上がり７３の高さｈは１０ｎｍ程度〜数１００ｎｍ程度となる。

続いて、図７（ａ）に示すように、アルゴンプラズマ（Ａｒ⁺）或いは酸素プラズマ（Ｏ²⁺）等、ここではＡｒ⁺を用いたプラズマ処理により、例えば出力５００Ｗ〜１ｋＷ程度で１０分間程度、配線４１の表面及び絶縁膜４２の表面を清浄化する。ここで、配線４１よりも絶縁膜４２の方が除去される速度が速いため、図１６（ｂ）に示すように、盛り上がり７３が丁度無くなるように除去される。従ってこの清浄化処理を施した時点で、配線４１の表面及び絶縁膜４２の表面が清浄化されるとともに、連続して平坦となる。即ち本実施形態では、当該清浄化処理により絶縁膜４２の盛り上がり７３が丁度除去されて無くなるような材質の樹脂７１を選択することになる。

続いて、図７（ｂ）に示すように、平坦化された第１の配線層５１上にメッキ電極となるシード層１９をスパッタ形成した後、フォトレジスト１４を塗布し、フォトリソグラフィーによりフォトレジスト１４を加工して、所定のビアパターン１４ａを開口形成する。そして、メッキ法によりビアパターン１４ａを銅等により埋め込み、ビア部４を形成する。

続いて、図８（ａ）に示すように、フォトレジスト１４を剥離した後、例えばフッ酸を用いたウェットエッチングによりシード層１９を除去し、ビア部４を覆いこれを埋め込むように配線形成面１ａ上に絶縁膜５を形成する。この絶縁膜５も絶縁膜４２と同様に、レジン等の樹脂中に当該樹脂よりも高硬度、例えばアルミナ、シリカ、ガラス等のフィラーが分散されてなるものである。この樹脂は、清浄化処理により絶縁膜５の盛り上がりが丁度除去されるような材質のものであり、このフィラーは、その最大サイズ（最大フィラー径）がビア部４の最小間隔の１／２以下となるものである。

続いて、再び配線形成面１ａにバイトを用いた切削加工を施し、平坦化する。
具体的には、図８（ｂ）に示すように、基板支持台１１の支持面１１ａに例えば真空吸着により裏面１ｂを吸着させ、半導体基板１を基板支持台１１に固定する。このとき上記と同様に、裏面１ｂが配線形成面１ａの平坦化の基準面となる。この状態で、配線形成面１ａにおけるビア部４及び絶縁膜５の表層を機械加工、ここではバイト１０を用いた切削加工し、これらを平坦化する。この平坦化処理により、ビア部４がその上面を露出させて絶縁膜５内に埋設されてなる厚みが均一化されたビア層２１が形成される。なお実際には、ビア部４及び絶縁膜５の表層はバイト１０による切削によりはじめて平坦化されるのであるが、図８（ｂ）では図示の便宜上、バイト１０の未だ通過していないビア部４及び絶縁膜５の表層も連続した平坦面として図示している。

続いて、図９（ａ）に示すように、アルゴンプラズマ（Ａｒ⁺）或いは酸素プラズマ（Ｏ²⁺）等、ここではＡｒ⁺を用いたプラズマ処理により、ビア部４の表面及び絶縁膜５の表面を清浄化する。これにより、絶縁膜５の盛り上がりが丁度除去され、この清浄化処理を施した時点で、ビア部４の表面及び絶縁膜５の表面が清浄化されるとともに、連続して平坦となる。即ち本実施形態では、清浄化処理により絶縁膜５の盛り上がりが丁度除去されるような材質の樹脂を選択することになる。

続いて、図９（ｂ）に示すように、平坦化されたビア部４及び絶縁膜５の表面にスパッタ法により銅膜を堆積してシード層６を形成した後、フォトレジスト１５を塗布し、このフォトレジスト１５をフォトリソグラフィーにより加工して、所定の配線パターン１５ａを形成する。そして、シード層６を電極として用いてメッキ法によりフォトレジスト１５の配線パターン１５ａを埋め込む配線７を形成する。

続いて、図１０（ａ）に示すように、例えばアルカリ性の剥離液を用いてフォトレジスト１５を除去した後、配線７上にこれを埋め込むようにフォトレジスト１６を塗布し、このフォトレジスト１６をフォトリソグラフィーにより加工して、所定のビアパターン１６ａを開口形成する。そして、メッキ法によりビアパターン１６ａを銅等により埋め込み、ビア部８を形成する。

続いて、図１０（ｂ）に示すように、フォトレジスト１６を剥離した後、例えばフッ酸を用いたウェットエッチングによりシード層６を除去し、配線７及びビア部８を覆いこれを埋め込むように配線形成面１ａ上に絶縁膜９を形成する。この絶縁膜９も絶縁膜４２と同様に、レジン等の樹脂中に当該樹脂よりも高硬度、例えばアルミナ、シリカ、ガラス等のフィラーが分散されてなるものである。この樹脂は、清浄化処理により絶縁膜９の盛り上がりが丁度除去されるような材質のものであり、このフィラーは、その最大サイズ（最大フィラー径）がビア部８の最小間隔の１／２以下となるものである。

続いて、再び配線形成面１ａにバイトを用いた切削加工を施し、平坦化する。
具体的には、図１１に示すように、基板支持台１１の支持面１１ａに例えば真空吸着により裏面１ｂを吸着させ、半導体基板１を基板支持台１１に固定する。このとき上記と同様に、裏面１ｂが配線形成面１ａの平坦化の基準面となる。この状態で、配線形成面１ａにおけるビア部８及び絶縁膜９の表層を機械加工、ここではバイト１０を用いた切削加工し、これらを平坦化する。この平坦化処理により、ビア部８の上面が露出するように、配線７及びこれと接続されたビア部８が絶縁膜９内に埋設されてなる厚みが均一化された第２の配線層５２が形成される。なお、図１１では図示の便宜上、ビア部８及び絶縁膜９の表層を連続した平坦面として図示している。

続いて、図１２に示すように、アルゴンプラズマ（Ａｒ⁺）或いは酸素プラズマ（Ｏ²⁺）等、ここではＡｒ⁺を用いたプラズマ処理により、ビア部８の表面及び絶縁膜５の表面を清浄化する。これにより、絶縁膜９の盛り上がりが丁度除去され、この清浄化処理を施した時点で、ビア部８の表面及び絶縁膜９の表面が清浄化されるとともに、連続して平坦となる。即ち本実施形態では、清浄化処理により絶縁膜９の盛り上がりが丁度除去されるような材質の樹脂を選択することになる。

そして、図１３に示すように、第２の配線層５２の形成時と同様に、即ち図９（ｂ），図１０（ａ），図１０（ｂ），図１１，及び図１２と同様の一連工程を数回経て、配線及びこれと接続されたビア部が絶縁樹脂内に埋設されてなる積層構造を形成する。図示では、配線３１及びこれと接続されたビア部３２が絶縁膜３３内に埋設されてなる厚みが均一化された第３の配線層５３、及びこの第３の配線層５３上に形成された配線３４が例示されている。この絶縁膜３３も絶縁膜４２と同様に、レジン等の樹脂中に当該樹脂よりも高硬度、例えばアルミナ、シリカ、ガラス等のフィラーが分散されてなるものである。

図１３の状態で見れば、多層配線層は各配線層５１，５２，５３と配線３４からなる配線層とから構成されている。多層配線層は、４２，５，９，３３からなる絶縁膜により当該多層配線層の下部、即ち配線３４を除く各配線層５１，５２，５３が覆われている。そして、前記絶縁膜内においては、各配線層５１，５２，５３の表面が均一に平坦化されている。

しかる後、半導体基板１の全面を覆う保護膜（不図示）の形成等を経て、半導体基板１上に素子領域１０３（複数のＭＯＳトランジスタ１０４を含む）及び多層配線構造を有する半導体装置が完成される。

本実施形態では、先ず配線形成層１ａを基準として半導体基板１の裏面１ｂを平坦化処理した後、これに基づき裏面１ｂを基準として配線形成層１ａに厚みの均一なビア層２１及び各配線層５１〜５３が順次形成されてゆく構成を採るため、更に多数の配線層を積層しても平坦性を損なうことなく、凹凸パターンの発生を抑止して微細な配線構造が実現する。

以上説明したように、本実施形態によれば、半導体基板１の厚みばらつきを均一化するとともに、うねりや反りの発生を防止し、ディッシング等の不都合を発生させることなく容易且つ安価に配線デザインの制約も無く高速且つ精緻な平坦化を可能として、容易且つ精緻に微細な多層配線構造を備えた半導体装置を実現することができる。

なお、本実施形態では、絶縁膜４２（５，９）の材料として、樹脂７１にフィラー７２が分散されてなるものを例示したが、例えば樹脂７１のみで形成し、清浄化処理後の平坦化の実現を主に考慮する構成も可能である。

また、１枚の半導体基板について説明したが、ロットを構成する複数の半導体基板について本実施形態の各工程を実行し、各半導体基板の厚みを同一に均一化することが好適である。

また、図６（ｂ）、図８（ｂ）、及び図１１の各平坦化工程において、裏面１ｂを基準に半導体基板１の平行出しを行うとともに、レーザ光等を用いて配線形成面１ａ等の位置を検出し、検出された配線形成面１ａから削り量を算出して制御しても良い。

（変形例）
以下、本実施形態の変形例について説明する。
この変形例においては、本実施形態で説明したバイトを用いた切削加工工程において、切削面のトレース処理を付加する。以下、本トレース処理の概要を図１７に示す。

本実施形態によるバイトを用いた切削加工では、低コストにより短時間で広範囲の切削を極めて高精度に（ナノオーダーの平坦粗さで）行うことができる。
ところがこの場合、切削加工に伴って切削屑が発生し、これが切削面に付着することがある。切削対象となる絶縁層及び配線（ビア部を含む）のうち、絶縁材料の切削屑は静電気によって切削面に付着しているだけであるため、切削後に除去が可能であるのに対して、配線材料、特にＡｕの切削屑は切削面に付着するとこれに接合してしまい、洗浄等では容易に除去できない。その結果、ナノオーダー粗さの平坦性の高い切削面に数μｍ〜十数μｍサイズの切削屑が付着する表面形状となり、平坦化処理を阻害する虞れがある。このことは、上述のように配線材料がＡｕの場合に特に顕著となるが、Ｃｕやその合金等でも同様に問題となる。

本変形例では、バイトを用いた切削加工工程において、切削により平坦な切削面を形成した後に、再びこのバイトを用いて前記切削と同位置（切り込み０）で切削面をトレースする。切り込み０であるため、新たな切削屑をほとんど発生させることなく、しかも切削面上に付着した切削屑を確実に除去できる。なお、同じバイトを使用することにより、ナノオーダーで要求される平坦粗さで形成された切削平坦面上で、数μｍ〜数十μｍの切削屑が除去可能な（切り込みゼロの値での）バイト位置の設定が可能となる。

しかしながら、トレース処理により除去した切削屑が再々度、切削面に付着することが予想される。これを防止するため、当該トレース処理の際に、バイトの送り方向にエア又は水、若しくは切削油剤を吹き付けることが効果的である。ここで、切削面の全面にバイトが接触するためには、バイトの送り速度は切削時と同じ又はそれ以下にする必要がある。

具体的には、図６（ｂ）及び図１５（ｂ）に示す切削加工工程において、バイト１０を用いて配線形成面１ａにおける配線４１及び絶縁膜４２の表層を切削加工し、平坦化処理した後、図１７に示すように、半導体基板１を基板支持台１１に固定した状態で、平坦化処理の仕上げ時の切り込み位置と同じバイト位置（切り込み０）で、バイト１０をトレースする。このときの送りは仕上げ時と同じ、例えば１０μｍ／回転とする。このとき、バイト１０の送り方向と同じ方向にエア送出部８１から切削面に対してエアを吹き付け、切削屑８２の再々付着を防止する。ここで、特に切削屑が付着し易い状況の場合、エアの替わりに水や切削油剤等を高圧で吹き付けるようにしても良い。

なお、本変形例のトレース処理は、更に図８（ｂ）切削加工工程及び図１１の切削加工工程にも同様に適用される。

本変形例によれば、半導体基板１の厚みばらつきを均一化するとともに、うねりや反りの発生を防止し、ディッシング等の不都合を発生させることなく容易且つ安価に配線デザインの制約も無く高速且つ精緻な平坦化を可能とし、しかも平坦化時の切削屑を確実に除去して切削面の平坦性を保持して、容易且つ精緻に微細な多層配線構造を備えた半導体装置を実現することができる。

以下、本発明の諸態様を付記としてまとめて記載する。

（付記１）基板の一方の主面に配線を形成する工程と、
前記一方の主面に前記配線を覆う絶縁膜を形成する工程と、
機械加工により、前記配線の表面及び前記絶縁膜の表面を連続的に平坦化処理する工程と
を含み、
前記絶縁膜は、樹脂中に当該樹脂よりも高硬度のフィラーが分散されてなり、最大の前記フィラー径が最小の前記配線間隔の１／２以下であることを特徴とする配線の形成方法。

（付記２）前記平坦化処理の後、前記配線の表面及び前記絶縁膜の表面をプラズマにより清浄化処理する工程を更に含み、
前記絶縁膜の前記樹脂は、前記平坦化処理において弾性係数の相違により前記配線の表面よりも当該樹脂の表面が高くなる性質を有するものであることを特徴とする付記１に記載の配線の形成方法。

（付記３）前記絶縁膜の前記樹脂は、前記清浄化処理により当該樹脂の表面が前記配線の表面と同一の高さに平坦化されるような弾性係数を有する材料からなることを特徴とする付記２に記載の配線の形成方法。

（付記４）前記樹脂は、前記平坦化処理において当該樹脂の表面が前記配線の表面よりも１０ｎｍ以上高くなるような弾性係数を有する材料からなることを特徴とする付記２又は３に記載の配線の形成方法。

（付記５）基板の一方の主面に配線を形成する工程と、
前記一方の主面に前記配線及び前記配線を覆う絶縁膜を形成する工程と、
機械加工により、前記配線の表面及び前記絶縁膜の表面を連続的に平坦化処理する工程と、
前記配線の表面及び前記絶縁膜の表面をプラズマにより清浄化処理する工程と
を含み、
前記絶縁膜は、前記平坦化処理において弾性係数の相違により前記配線の表面よりも当該絶縁膜の表面が高くなる性質を有するものであることを特徴とする配線の形成方法。

（付記６）前記絶縁膜は、前記清浄化処理により当該絶縁膜の表面が前記配線の表面と同一の高さに平坦化されるような弾性係数を有する材料からなることを特徴とする請求項５に記載の配線の形成方法。

（付記７）基板の一方の主面に配線を形成する工程と、
前記一方の主面に前記配線及び前記配線を覆う絶縁膜を形成する工程と、
機械加工により、前記配線の表面及び前記絶縁膜の表面を連続的に平坦化処理する工程と
を含み、
前記絶縁膜は、前記平坦化処理において弾性係数の相違により前記配線の表面よりも当該絶縁膜の表面が１０ｎｍ以上高くなるような弾性係数を有する材料からなることを特徴とする配線の形成方法。

（付記８）前記絶縁膜は、樹脂中に当該樹脂よりも高硬度のフィラーが分散されてなり、最大の前記フィラー径が最小の前記配線間隔の１／２以下であることを特徴とする付記５〜７のいずれか１項に記載の配線の形成方法。

（付記９）前記配線を形成した後、前記基板の前記一方の主面を基準として、他方の主面を機械加工により平坦化する前処理を行う工程を更に含み、
前記他方の主面を基準として、前記配線の表面及び前記絶縁膜の表面の前記平坦化処理を行うことを特徴とする付記１〜８のいずれか１項に記載の配線の形成方法。

（付記１０）前記基板が半導体基板であることを特徴とする付記１〜９のいずれか１項に記載の配線の形成方法。

（付記１１）前記配線の表面及び前記絶縁膜の表面の前記平坦化処理における機械加工がバイトを用いた切削加工であることを特徴とする付記１〜１０のいずれか１項に記載の配線の形成方法。

（付記１２）前記切削加工の後、前記バイトを用いて、前記平坦化処理と同じバイト位置で前記平坦化処理された切削面を再トレースすることを特徴とする付記１〜１１のいずれか１項に記載の配線の形成方法。

（付記１３）前記他方の主面の前記前処理により、前記半導体基板の最大厚みと最小厚みとの差を１μｍ以下に制御することを特徴とする付記９〜１２のいずれか１項に記載の配線の形成方法。

（付記１４）半導体基板と、
前記半導体基板の表面に形成されてなる半導体素子と、
配線及び絶縁膜からなる配線層が複数積層されてなる多層配線層と
を含む半導体装置であって、
前記絶縁膜は樹脂と前記樹脂よりも高硬度のフィラーとを含むと共に、前記樹脂中には、最大の寸法が前記配線相互の間隔の１／２以下の値であるフィラーが分散され、
前記配線の表面及び前記絶縁膜の表面が機械加工により連続的に平坦化されていることを特徴とする半導体装置。

（付記１５）前記半導体基板は、前記半導体素子の形成されてなる前記表面の裏面側に前記表面を基準とした機械加工が施され、前記裏面の平坦化及び基板厚の均一化がなされていることを特徴とする付記１４に記載の半導体装置。

（付記１６）前記半導体基板は、前記基板厚が、最大厚みと最小厚みとの差が１μｍ以下に制御されてなることを特徴とする付記１４又は１５に記載の半導体装置。

本発明が適用される半導体装置の概観を示す概略斜視図である。 本発明が適用され、本実施形態において開示される半導体装置の概観を示す概略平面図である。 本実施形態による多層配線を含む半導体装置の製造方法を工程順に示す概略断面図である。 図３に引き続き、本実施形態による多層配線を含む半導体装置の製造方法を工程順に示す概略断面図である。 図４に引き続き、本実施形態による多層配線を含む半導体装置の製造方法を工程順に示す概略断面図である。 図５に引き続き、本実施形態による多層配線を含む半導体装置の製造方法を工程順に示す概略断面図である。 図６に引き続き、本実施形態による多層配線を含む半導体装置の製造方法を工程順に示す概略断面図である。 図７に引き続き、本実施形態による多層配線を含む半導体装置の製造方法を工程順に示す概略断面図である。 図８に引き続き、本実施形態による多層配線を含む半導体装置の製造方法を工程順に示す概略断面図である。 図９に引き続き、本実施形態による多層配線を含む半導体装置の製造方法を工程順に示す概略断面図である。 図１０に引き続き、本実施形態による多層配線を含む半導体装置の製造方法を工程順に示す概略断面図である。 図１１に引き続き、本実施形態による多層配線を含む半導体装置の製造方法を工程順に示す概略断面図である。 図１２に引き続き、本実施形態による多層配線を含む半導体装置の製造方法を工程順に示す概略断面図である。 素子領域にＭＯＳトランジスタが形成された様子を示す概略断面図である。 配線を埋め込む絶縁膜の様子を示す概略断面図である。 配線を埋め込む絶縁膜の様子を示す概略断面図である。 本実施形態による多層配線を含む半導体装置の製造方法の変形例において、その主要工程を示す概略断面図である。

符号の説明

１，１０１ シリコン半導体基板
１ａ 表面（配線形成面）
１ｂ 裏面
２，６，１９ メッキ電極
４，８，３２ ビア部
５，９，３３，４２ 絶縁膜
７，３１，３４，４１ 配線
１０ バイト
１１，２０１ 基板支持台
１１ａ，２０１ａ 支持面
１２ 凸部
１３ 感光性ポリイミド
１４ フォトレジスト
１５ 第１のフォトレジスト
１６ 第２のフォトレジスト
２１ ビア層
５１ 第１の配線層
５２ 第２の配線層
５３ 第３の配線層
６１ 不純物拡散領域
６２ 絶縁層
６３ ＬＳＩ配線
６３ａ 電極
６４ 保護膜
７１ 樹脂
７２ フィラー
７３ 盛り上がり
８１ エア送出部
８２ 切削屑
１０２，１０３ 素子領域
１０４ ＭＯＳトランジスタ
１１１ ゲート絶縁膜
１１２ ゲート電極
１１３ 不純物拡散層
１１４ 配線

Claims (18)

1. 基板の一方の主面に配線を形成する工程と、
   前記一方の主面に前記配線を覆う絶縁膜を形成する工程と、
   バイトを用いた切削・研削加工により、前記配線の表面及び前記絶縁膜の表面を連続的に平坦化処理する工程と
   を含み、
   前記絶縁膜は、樹脂中に当該樹脂よりも高硬度のフィラーが分散されてなり、最大の前記フィラー径が最小の前記配線間隔の１／２以下であることを特徴とする配線の形成方法。
2. 前記平坦化処理の後、前記配線の表面及び前記絶縁膜の表面が同一の高さになるようにプラズマにより清浄化処理する工程を更に含み、
   前記絶縁膜の前記樹脂は、前記平坦化処理後において弾性係数の相違により前記配線の表面よりも当該樹脂の表面が高くなる性質を有するものであることを特徴とする請求項１に記載の配線の形成方法。
3. 前記絶縁膜の前記樹脂は、前記清浄化処理により当該樹脂の表面が前記配線の表面と同一の高さに平坦化されるような弾性係数を有する材料からなることを特徴とする請求項２に記載の配線の形成方法。
4. 前記樹脂は、前記平坦化処理後において当該樹脂の表面が前記配線の表面よりも１０ｎｍ以上高くなるような弾性係数を有する材料からなることを特徴とする請求項２又は３に記載の配線の形成方法。
5. 基板の一方の主面に配線を形成する工程と、
   前記一方の主面に前記配線及び前記配線を覆う絶縁膜を形成する工程と、
   バイトを用いた切削・研削加工により、前記配線の表面及び前記絶縁膜の表面を連続的に平坦化処理する工程と、
   前記平坦化処理の後、前記配線の表面及び前記絶縁膜の表面が同一の高さになるようにプラズマにより清浄化処理する工程と
   を含み、
   前記絶縁膜は、前記平坦化処理後において弾性係数の相違により前記配線の表面よりも当該絶縁膜の表面が高くなる性質を有するものであることを特徴とする配線の形成方法。
6. 前記絶縁膜は、前記清浄化処理により当該絶縁膜の表面が前記配線の表面と同一の高さに平坦化されるような弾性係数を有する材料からなることを特徴とする請求項５に記載の配線の形成方法。
7. 基板の一方の主面に配線を形成する工程と、
   前記一方の主面に前記配線及び前記配線を覆う絶縁膜を形成する工程と、
   バイトを用いた切削・研削加工により、前記配線の表面及び前記絶縁膜の表面を連続的に平坦化処理する工程と、
   前記平坦化処理の後、前記配線の表面及び前記絶縁膜の表面が同一の高さになるようにプラズマにより清浄化処理する工程と
   を含み、
   前記絶縁膜は、前記平坦化処理後において弾性係数の相違により前記配線の表面よりも当該絶縁膜の表面が１０ｎｍ以上高くなるような弾性係数を有する材料からなることを特徴とする配線の形成方法。
8. 前記絶縁膜は、樹脂中に当該樹脂よりも高硬度のフィラーが分散されてなり、最大の前記フィラー径が最小の前記配線間隔の１／２以下であることを特徴とする請求項５〜７のいずれか１項に記載の配線の形成方法。
9. 前記配線を形成した後、前記基板の前記一方の主面を基準として、他方の主面をバイトを用いた切削・研削加工により平坦化する前処理を行う工程を更に含み、
   前記他方の主面を基準として、前記配線の表面及び前記絶縁膜の表面の前記平坦化処理を行うことを特徴とする請求項１〜８のいずれか１項に記載の配線の形成方法。
10. 前記基板が半導体基板であることを特徴とする請求項１〜９のいずれか１項に記載の配線の形成方法。
11. 前記バイトを用いた切削・研削加工の後、前記バイトを用いて、前記平坦化処理と同じバイト位置で前記平坦化処理された切削面を再トレースすることを特徴とする請求項１〜１０のいずれか１項に記載の配線の形成方法。
12. 前記基板が半導体基板であり、前記他方の主面の前記前処理により、前記半導体基板の
    最大厚みと最小厚みとの差を１μｍ以下に制御することを特徴とする請求項９に記載の配
    線の形成方法。
13. 半導体基板と、
    前記半導体基板の表面に形成されてなる半導体素子と、
    配線及び絶縁膜からなる配線層が複数積層されてなる多層配線層と
    を含む半導体装置であって、
    前記絶縁膜は樹脂と前記樹脂よりも高硬度のフィラーとを含むと共に、前記樹脂中には、最大の前記フィラー径が最小の前記配線間隔の１／２以下の値であるフィラーが分散され、
    前記配線の表面及び前記絶縁膜の表面が機械加工により連続的に平坦化されていることを特徴とする半導体装置。
14. 前記半導体基板は、前記半導体素子の形成されてなる前記表面の裏面側に前記表面を基準とした機械加工が施され、前記裏面の平坦化及び基板厚の均一化がなされていることを特徴とする請求項１３に記載の半導体装置。
15. 前記半導体基板は、その最大厚みと最小厚みとの差が１μｍ以下に制御されてなることを特徴とする請求項１３又は１４に記載の半導体装置。
16. 半導体基板の一方の主面に配線を形成する工程と、
    前記一方の主面に前記配線を覆う絶縁膜を形成する工程と、
    バイトを用いた切削・研削加工により、前記配線の表面及び前記絶縁膜の表面を連続的に平坦化処理する工程と
    を含み、
    前記絶縁膜は、樹脂中に当該樹脂よりも高硬度のフィラーが分散されてなり、最大の前記フィラー径が最小の前記配線間隔の１／２以下であることを特徴とする半導体装置の製造方法。
17. 半導体基板の一方の主面に配線を形成する工程と、
    前記一方の主面に前記配線及び前記配線を覆う絶縁膜を形成する工程と、
    バイトを用いた切削・研削加工により、前記配線の表面及び前記絶縁膜の表面を連続的に平坦化処理する工程と、
    前記平坦化処理の後、前記配線の表面及び前記絶縁膜の表面が同一の高さになるようにプラズマにより清浄化処理する工程と
    を含み、
    前記絶縁膜は、前記平坦化処理後において弾性係数の相違により前記配線の表面よりも当該絶縁膜の表面が高くなる性質を有するものであることを特徴とする半導体装置の製造方法。
18. 半導体基板の一方の主面に配線を形成する工程と、
    前記一方の主面に前記配線及び前記配線を覆う絶縁膜を形成する工程と、
    バイトを用いた切削・研削加工により、前記配線の表面及び前記絶縁膜の表面を連続的に平坦化処理する工程と、
    前記平坦化処理の後、前記配線の表面及び前記絶縁膜の表面が同一の高さになるようにプラズマにより清浄化処理する工程と
    を含み、
    前記絶縁膜は、前記平坦化処理後において弾性係数の相違により前記配線の表面よりも当該絶縁膜の表面が１０ｎｍ以上高くなるような弾性係数を有する材料からなることを特徴とする半導体装置の製造方法。

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