JP4536101B2 - 発振器 - Google Patents
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Description
本発明は発振器に関し、特に異なる発振周波数を出力する複数の発振部を有する発振器に関する。
発振器、特に電圧制御発振器は、例えば、携帯電話端末、ＰＨＳ（Personal Handyphone System）端末、無線ＬＡＮ（Local Area Network）、トランシーバ等の移動体通信端末等に用いられている。
発振器には、異なる発振周波数を選択して出力する発振器がある。例えば、特許文献１には、３つの発振周波数の中から１つを選択し出力する発振器が開示されている。
特開２００４−６４５６７号公報
発振器においてはＣ／Ｎ（Carrier to Noise）比を高くすることが求められる。さらに、複数の異なる発振周波数を選択して出力する発振器においては、回路を小型化することが求められる。
本発明は、上記課題に鑑み、Ｃ／Ｎ比を高くしかつ回路を小型化することを目的とする。
本発明の１つの態様によれば、それぞれ異なる発振周波数の発振信号をコレクタに出力し、それぞれのエミッタの出力をそれぞれのベースに帰還させる帰還キャパシタをそれぞれ有するコルピッツ発振器を形成する複数の第１トランジスタと、前記複数の第１トランジスタのそれぞれのエミッタの出力が結合し入力される共通ノードと、前記共通ノードの出力を前記帰還キャパシタとは別の経路を介し前記複数の第１トランジスタのそれぞれのベースに帰還する帰還回路と、前記複数の第１トランジスタのそれぞれのエミッタと前記共通ノードとの間にそれぞれ設けられ、前記共通ノードからの高周波成分をそれぞれ遮断する複数のアイソレーション回路と、を具備する発振器が提供される。これにより、第１トランジスタのエミッタの出力をベースにフィードバックする帰還回路により、Ｃ／Ｎ比を高くすることができる。複数の第１トランジスタのエミッタがそれぞれのアイソレーション回路を介し共通ノードに結合されていることにより小型化が可能となる。さらに、アイソレーション回路により、エミッタへの信号の逆流を抑制することができる。
図面を参照に、本発明の実施例について説明する。
図１は実施例１に係る発振器のブロック図である。図１を参照に、発振器は複数の発振部１０１、１０２から１０ｎ、帰還回路４０および第２スイッチ回路５０を含んでいる。各発振部１０１から１０ｎは、それぞれ第１スイッチ回路３１から３ｎ、発振回路２１から２ｎおよびアイソレーション回路６１から６ｎを含んでいる。第１スイッチ回路３１から３ｎはそれぞれ発振部１０１から１０ｎ毎の電源をオンオフする。発振回路２１から２ｎはそれぞれ異なる周波数の発振信号を出力端子Ｔｏｕｔ１からＴｏｕｔｎに出力する。アイソレーション回路６１から６ｎは、共通ノードＮ１からの高周波雑音がそれぞれ発振回路２１から２ｎに入力することを抑制する。発振回路２１から２ｎはそれぞれアイソレーション回路６１から６ｎを介し共通ノードＮ１に接続される。共通ノードＮ１は帰還回路４０に入力し、帰還回路４０の出力は帰還ノードＮ２に出力される。帰還ノードＮ２は各第１スイッチ回路３１から３ｎを介し、それぞれ発振回路２１から２ｎに入力する。帰還ノードＮ２は第２スイッチ回路５０を介し電源端子Ｔｂに接続されている。
図２および図３は実施例１に係る発振器の回路図である。図２の（Ａ）および（Ｂ）はそれぞれ図３の（Ａ）および（Ｂ）に接続している。各発振部１０１、１０２から１０ｎの回路は同じであるため、発振部１０ｎの回路について説明し、他の発振部１０１、１０２の説明は省略する。発振部１０ｎは主に、共振回路１ｎ、発振回路２ｎ、第１スイッチ回路３ｎおよびアイソレーション回路である第２インダクタＬ３ｎを含んでいる。
共振回路１ｎは可変容量ダイオードＤ１ｎおよびＤ２ｎ、キャパシタＣ４１ｎおよびＣ４２ｎ、並びにインダクタＬ４１ｎおよびＬ４２ｎを含んでいる。可変容量ダイオードＤ１ｎおよびＤ２ｎのカソードはチョーク用インダクタＬ１ｎを介し制御端子Ｔａに接続されている。制御端子Ｔａは高周波除去用のキャパシタＣ５を介し接地されている。可変容量ダイオードＤ１ｎのアノードは並列に接続されたキャパシタＣ４１ｎおよびインダクタＬ４１ｎを介し接地されている。同様に、可変容量ダイオードＤ２ｎのアノードは並列に接続されたキャパシタＣ４２ｎおよびインダクタＬ４２ｎを介し接地されている。制御電圧Ｔａの電圧により可変容量ダイオードＤ１ｎおよびＤ２ｎの容量値が変化する。これにより、共振回路１ｎは、所望の共振周波数で共振する。
発振回路２ｎはＮＰＮバイポーラトランジスタである第１トランジスタＱ１ｎ、キャパシタＣ１ｎおよびＣ２ｎおよび抵抗Ｒ３ｎを含んでいる。第１トランジスタＱ１ｎのベースは直列接続されたキャパシタＣ１ｎおよびＣ２ｎを介し接地されている。キャパシタＣ１ｎとＣ２ｎとの間のノードは抵抗Ｒ３ｎを介し第１トランジスタＱ１ｎのエミッタに接続されている。また、ノードＮ３ｎは抵抗Ｒ４ｎを介し第１スイッチ回路３ｎのトランジスタＱ３ｎのコレクタに接続されている。これにより、発振回路２ｎはコルピッツ発振回路の一種であるクラップ発振回路を構成している。ノードＮ３ｎは結合キャパシタＣ３１ｎおよびＣ３２ｎを介し、それぞれ共振回路２ｎの可変容量ダイオードＤ１ｎおよびＤ２ｎのアノードに接続されている。これにより、発振回路２ｎは、共振回路１ｎの共振周波数で発振し、第１トランジスタＱ１ｎのコレクタより発振信号を出力する。抵抗Ｒ３ｎは発振回路２ｎの異常発振を抑制するための抵抗である。第１トランジスタＱ１ｎのコレクタより出力された発振信号はキャパシタＣ１２ｎによりインピーダンスが出力インピーダンスに整合され出力端子Ｔｏｕｔｎより出力される。また、キャパシタＣ１２ｎにより直流成分が遮断される。第１トランジスタＱ１ｎのコレクタには、電源端子Ｔｂよりチョーク用インダクタである線路Ｓ１ｎ（ストリップライン等）を介し直流電圧が供給される。
第１スイッチ回路３ｎはＰＮＰバイポーラトランジスタＱ３ｎ、抵抗Ｒ１ｎおよびＲ２ｎを含んでいる。トランジスタＱ３ｎのエミッタは電源端子Ｔｂに抵抗Ｒ６および第２スイッチ回路５０を介し接続されている。トランジスタＱ３ｎのベースは抵抗Ｒ２ｎを介しスイッチ端子Ｔｓｗｎが接続され、トランジスタＱ３ｎのベースとエミッタとの間には抵抗Ｒ１ｎが接続されている。トランジスタＱ３ｎのコレクタは抵抗Ｒ４ｎを介し第１トランジスタＱ１ｎのベースに接続されている。抵抗Ｒ２ｎは第１トランジスタＱ１ｎの破壊防止用抵抗であり数ｋから数１０ｋΩを用いることが好ましい。抵抗Ｒ１ｎは確実に第１トランジスタＱ１ｎをオフするための抵抗である。
第１スイッチ回路３ｎはスイッチ端子Ｔｓｗｎの信号に応じ発振回路２ｎに電力を供給する。すなわち、第１スイッチ回路３ｎがオンした場合、電源端子Ｔｂより発振回路２ｎに電力が供給され、発振部１０ｎは発振信号を出力端子Ｔｏｕｔｎに出力する。一方、第１スイッチ回路３ｎがオフした場合、発振回路２ｎに電力が供給されず、発振部１０ｎは発振信号を出力しない。
共通ノードＮ１には各発振回路２１、２２から２ｎの各第１トランジスタＱ１１、Ｑ１２からＱ１ｎのエミッタがそれぞれ第２インダクタＬ３１、Ｌ３２からＬ３ｎを介し接続されている。共通ノードＮ１は、並列に接続された第１抵抗Ｒ５および第１キャパシタＣ７を介し接地されている。第１抵抗Ｒ５は消費電流を調整するための抵抗であり数１０Ωが好ましい。第１キャパシタＣ７は出力レベルのバランスを調整するためのキャパシタであり、数ｐＦ程度が好ましい。共通ノードＮ１は帰還回路４０に接続されている。
帰還回路４０はＮＰＮバイポーラトランジスタである第２トランジスタＱ２、第２抵抗Ｒ９０および第２キャパシタＣ９を含んでいる。第２トランジスタＱ２のベースは結合キャパシタＣ１１０を介し共通ノードＮ１に接続されている。結合キャパシタＣ１１０は発振回路２ｎと帰還回路４０との結合を強化し、第１トランジスタＱ１ｎからの信号が停滞しないようにすることが好ましい。例えば数１００ｎＦの容量値を有することが好ましい。第２トランジスタＱ２のベースは帰還キャパシタである第２キャパシタＣ９を介し接地されている。第２トランジスタＱ２のエミッタは接地されている。第２トランジスタＱ２のベースとコレクタとの間には第２抵抗Ｒ９０が接続されている。第２抵抗Ｒ９０によりコレクタ電流がベースに逆流することを抑制している。第２トランジスタＱ２のコレクタは抵抗Ｒ１０を介し帰還ノードＮ２に接続されている。抵抗Ｒ１０はバイアス用抵抗である。帰還ノードＮ２は各発振部１０１から１０ｎの第１スイッチ回路３１から３ｎに入力する。これにより、各発振部１０１から１０ｎの第１トランジスタＱ１１からＱ１ｎのエミッタの信号が１つの共通ノードＮ１、帰還回路４０を介し、各第１トランジスタＱ１１からＱ１ｎのベースにフィードバックされる。
帰還ノードＮ２は抵抗Ｒ６および第２スイッチ回路５０を介し電源端子Ｔｂに接続されている。第２スイッチ回路５０はＰＮＰバイポーラトランジスタＱ４１およびＮＰＮバイポーラトランジスタＱ４２、抵抗Ｒ５１からＲ５４を含んでいる。第２スイッチ回路５０は、スイッチ端子ＳＷｅｎに印加されるスイッチ信号に応じ、電源端子Ｔｂと帰還ノードＮ２とを接続または遮断する。第２スイッチ回路５０がオフすると、帰還回路４０および各発振部１０１から１０ｎへの電力の供給を遮断することができる。帰還ノードＮ２とグランドとの間に接続されたキャパシタＣ２は高周波除去用のキャパシタである。
実施例１に係る発振器は、それぞれ異なる発振周波数の発振信号をコレクタに出力する複数の第１トランジスタＱ１１からＱ１ｎを有している。また、第１トランジスタＱ１１からＱ１ｎのそれぞれのエミッタの出力はそれぞれのアイソレーション回路を介して結合し共通ノードＮ１に入力される。さらに、共通ノードＮ１の出力を第１トランジスタＱ１１からＱ１ｎのそれぞれのベースに帰還する帰還回路４０を有している。さらに、第１トランジスタＱ１１からＱ１ｎのそれぞれのエミッタと共通ノードＮ１との間にそれぞれ設けられ共通ノードＮ１からの高周波成分をそれぞれ遮断するアイソレーション回路として第２インダクタＬ３１からＬ３ｎを有している。
このように、第１トランジスタＱ１１からＱ１ｎは、ベースに共振信号が入力し、エミッタからの電圧が入力側にフォローしている。すなわち、第１トランジスタＱ１１からＱ１ｎはコレクタ接地（エミッタ・フォロア）方式で接続されている。コレクタ接地回路ではベース電圧に対し、同じ波形で例えば-０．６Vオフセットした波形がエミッタから出力される。また、コレクタ接地回路では入力インピーダンス（ベースのインピーダンス）が高く、出力インピーダンス（エミッタのインピーダンス）が低く電圧利得がほぼ１である。さらに低歪みで周波数特性がよい。よって、第１トランジスタＱ１１からＱ１ｎのエミッタの出力を帰還回路４０を経由し第１トランジスタＱ１１からＱ１ｎのベースにフィードバックすることによりＣ／Ｎ比を高くすることができる。
さらに発振回路２１から２ｎにおいて、第１トランジスタＱ１１からＱ１ｎとして電流増幅率βの大きいトランジスタを用いることにより、第１トランジスタＱ１１からＱ１ｎのベース電流を増幅しコレクタに大電流を出力することができる。よって、出力端子Ｔｏｕｔ１からＴｏｕｔｎに出力される発振信号を高出力化できる。発振信号の電力が大きければＣ／Ｎ比を高くできるため、高Ｃ／Ｎ比を実現できる。
このように、第１トランジスタＱ１１からＱ１ｎのそれぞれのエミッタから帰還回路４０を介しそれぞれのベースにフィードバックする。一方、第１トランジスタＱ１１からＱ１ｎのコレクタから発振信号を出力することによりＣ／Ｎ比を改善し位相雑音を抑制することができる。
さらに、複数の発振部１０１から１０ｎのそれぞれの第１トランジスタＱ１１からＱ１ｎのエミッタが共通ノードＮ１に結合され、１つの帰還回路４０で第１トランジスタＱ１１からＱ１ｎのベースにフィードバックしているため発振器の小型化が可能となる。
各第１トランジスタＱ１１からＱ１ｎのエミッタを共通にし帰還回路４０に結合する場合、例えば第１トランジスタＱ１１のエミッタには帰還回路４０および他の第１トランジシタＱ１２からＱ１ｎから不要な信号が逆流する。特に高調波等の発振周波数に対し高い周波数の不要な信号が逆流する。そこで、実施例１によれば、アイソレーション回路として第２インダクタＬ３１からＬ３ｎを各第１トランジスタＱ１１からＱ１ｎのエミッタと共通ノードＮ１の間に接続する。これにより、帰還回路４０および他の第１トランジシタＱ１１からＱ１ｎからエミッタに発振周波数より高い周波数の不要な信号が逆流することを抑制することができる。
また、実施例１は、複数の第１トランジスタＱ１１からＱ１ｎのそれぞれをオンオフする複数の第１スイッチ回路３１から３ｎを有している。これにより、発振部１０１から１０ｎのうち１つを動作させることにより、所望の発振周波数を出力することができる。
複数の第１スイッチ回路３１から３ｎがそれぞれ電源端子Ｔｂと複数の第１トランジスタＱ１１からＱ１ｎのそれぞれのベースとの間に結合されている。これにより、各発振部１０１から１０ｎを選択して動作させることができる。第１スイッチ回路３１は例えば第１トランジスタＱ１１からＱ１ｎのコレクタと電源端子Ｔｂとの間に設けられてもよい。
帰還回路４０の出力は電源端子Ｔｂに結合されていることが好ましい。これにより、帰還回路４０への電源供給と帰還信号とを同じ線路を用いることができる。
共通ノードＮ１は並列に接続された第１キャパシタＣ７と第１抵抗Ｒ５とを介し接地されていることが好ましい。第１抵抗Ｒ５により消費電流を調整することができ、第１キャパシタＣ７により出力レベルのバランスを調整することができる。
帰還回路４０は第２トランジスタＱ２を有し、共通ノードＮ１は第２トランジスタＱ２のベースと結合され、複数の第１トランジスタＱ１１からＱ１ｎのそれぞれのベースは第２トランジスタＱ２のコレクタと結合されていることが好ましい。このように、帰還回路４０をエミッタ接地回路で構成する。これにより、第１トランジスタＱ１１からＱ１ｎのエミッタの出力を増幅して第１トランジスタＱ１１からＱ１ｎのベースにフィードバックし、Ｃ／Ｎ比を高くすることができる。
共通ノードＮ１は結合キャパシタＣ１１０を介し第２トランジスタＱ２のベースと結合され、第２トランジスタＱ２のベースは第２キャパシタＣ９を介し接地され、第２トランジスタＱ２のベースとコレクタとの間には第２抵抗Ｒ９０が接続されていることが好ましい。第２キャパシタＣ９は帰還キャパシタとして機能する。また、第２抵抗Ｒ９０はコレクタ電流のベースへの逆流を抑制することができる。
電源端子Ｔｂと帰還ノードＮ２との間（つまり複数の第１トランジスタＱ１１からＱ１ｎの間）に第２スイッチ回路５０を有することが好ましい。第２スイッチ回路５０により発振部１０１から１０ｎの電源を一括して遮断することができる。
第１トランジスタＱ１１からＱ１ｎのベースとグランドとの間にそれぞれ直列に接続された第３キャパシタＣ１１からＣ１ｎおよび第４キャパシタＣ２１からＣ２ｎを有している。そして、第３キャパシタＣ１１からＣ１ｎと対応する第４キャパシタＣ２１からＣ２ｎとの間のノードＮ３１からＮ３ｎはそれぞれトランジスタＱ１１からＱ１ｎのエミッタに接続されている。これにより、発振回路２１から２ｎは、コルピッツ発振回路の一種である結合キャパシタＣ３１１からＣ３１ｎおよびＣ３２１からＣ３２ｎを含むクラップ発振回路を構成することができる。
アイソレーション回路はそれぞれ第２インダクタＬ３１からＬ３ｎであることが好ましい。これにより、発振周波数より周波数の高い高周波成分を遮断するアイソレーション回路を簡単に構成することができる。
実施例１において、各発振部１０１から１０ｎの出力端子Ｔｏｕｔ１からＴｏｕｔｎはそれぞれ別々に設けられているが、共通の出力端子を設けても良い。
実施例１においては、発振部１０１から１０ｎの発振周波数の発振信号を出力するノードとして第１トランジスタＱ１１からＱ１ｎのコレクタの場合を例に説明した。また、共通ノードに入力する発振部１０１から１０ｎの別の出力として第１トランジスタＱ１１からＱ１ｎのエミッタの場合を例に説明した。さらに、帰還回路４０が出力する発振部１０１から１０ｎの入力として第１トランジスタＱ１１からＱ１ｎのベースの場合を例に説明した。発振部１０１から１０ｎの出力および入力はこれらには限られない。
本発明のいくつかの実施例について説明したが、本実施例は、本発明の原理と精神から逸脱しない限り当業者が変更することもできる。本実施例は特許請求の範囲とその均等の範囲を確定するものではない。
Claims (10)
- それぞれ異なる発振周波数の発振信号をコレクタに出力し、それぞれのエミッタの出力をそれぞれのベースに帰還させる帰還キャパシタをそれぞれ有するコルピッツ発振器を形成する複数の第１トランジスタと、
前記複数の第１トランジスタのそれぞれのエミッタの出力が結合し入力される共通ノードと、
前記共通ノードの出力を前記帰還キャパシタとは別の経路を介し前記複数の第１トランジスタのそれぞれのベースに帰還する帰還回路と、
前記複数の第１トランジスタのそれぞれのエミッタと前記共通ノードとの間にそれぞれ設けられ、前記共通ノードからの高周波成分をそれぞれ遮断する複数のアイソレーション回路と、を具備する発振器。 - 前記複数の第１トランジスタのそれぞれをオンオフする複数の第１スイッチ回路を具備する請求項１記載の発振器。
- 前記複数の第１スイッチ回路は、それぞれ電源端子と前記複数の第１トランジスタのそれぞれのベースとの間に結合されている請求項２記載の発振器。
- 前記帰還回路は第２トランジスタを有し、
前記第２トランジスタのコレクタは電源端子に結合されている請求項１記載の発振回路。 - 前記共通ノードは並列に接続された第１キャパシタと第１抵抗とを介し接地されている請求項１記載の発振器。
- 前記帰還回路は第２トランジスタを有し、前記共通ノードは前記第２トランジスタのベースと結合され、前記複数の第１トランジスタのそれぞれのベースは前記第２トランジスタのコレクタと結合されている請求項１記載の発振器。
- 前記共通ノードは結合キャパシタを介し前記第２トランジスタのベースと結合され、
前記第２トランジスタのベースは第２キャパシタを介し接地され、
前記第２トランジスタのベースとコレクタとの間には抵抗が接続されている請求項６記載の発振器。 - 電源端子とそれぞれの前記複数の第１トランジスタとの間に第２スイッチ回路を具備する請求項１記載の発振器。
- 前記第１トランジスタのベースとグランドとの間に直列に接続された第３キャパシタおよび第４キャパシタを具備し、
前記第３キャパシタと前記第４キャパシタとの間のノードは前記トランジスタのエミッタに接続されている請求項１記載の発振器。 - 前記複数のアイソレーション回路はそれぞれ第２インダクタである請求項１記載の発振器。
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