JP4529110B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、高周波回路が設けられた半導体チップが配線基板上にフリップチップ接続されてなる半導体装置に関する。
【０００２】
【従来技術】
高周波回路を搭載する半導体装置は、更なる高集積化、広帯域化が進み、現在では数ギガ[bit/s]の通信速度が必要とされ始めている。このような半導体装置に搭載される半導体チップの配線基板への搭載は、接続部分のインダクタが小さいバンプで接続するフリップチップ接続が主となっている（特開平１０−２５６２５９号公報等）。
【０００３】
ここで、従来のフリップチップ接続された半導体装置について、図９及び図１０を参照して説明する。図９は、従来の半導体装置の構造を示す図であり、（ａ）は、半導体チップのバンプ接続面側から見た平面図、（ｂ）は配線基板のバンプ接続面側から見た平面図、（ｃ）は両者を接続した状態を示す側面図である。また、図１０は、従来の半導体装置の半導体チップ間の接続の様子を示す斜視図である。
【０００４】
図９及び図１０に示すように、従来のフリップチップ接続では、半導体チップ１０１毎に搭載した回路ブロック１１６をバンプ１０８と配線基板上パタン１０４を介して接続している。この構造の場合、回路ブロック１１６間を伝達する信号は、バンプ１０８と配線基板上パタン１０４を介して伝達されるため、長い信号伝達経路により信号の劣化が生じる。そこで、信号伝達経路を短くするために、複数の回路ブロック１１６を単一半導体チップ１０１に集積し、回路ブロック１１６間の接続を半導体チップ１０１上で行い、信号の劣化を抑え、回路全体としてサイズを縮小することが盛んに行われている。
【０００５】
【発明が解決しようとする課題】
しかしながら、複数の回路ブロック１１６を単一半導体チップ１０１に集積する構造の半導体装置の場合、半導体チップ１０１に集積する回路ブロック１１６の数が増えるために半導体チップ１０１のサイズが拡大してしまい、これに伴って半導体チップ１０１と搭載する配線基板１０３との間のバンプ１０８に囲まれるキャビティのサイズが拡大され、このキャビティによる共振周波数が低くなり、搭載する高周波回路の帯域を狭めてしまうという問題が生じる。
【０００６】
本発明は、上記問題点に鑑みてなされたものであって、その主たる目的は、半導体チップと配線基板との間のバンプに囲まれたキャビティによる共振周波数の低下を防止することができる半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、本発明は、配線基板に対向する面に複数の回路ブロックからなる高周波回路を有し、他側の面に金属膜からなるベタパタンを有する半導体チップが、バンプを介して前記配線基板に接続されてなる半導体装置であって、前記バンプが、前記半導体チップ外周に加えて、前記複数の回路ブロックの間の領域にも配設されており、前記複数の回路ブロックの間の領域に、前記ベタパタンが形成されていないスリットを少なくとも１本備えるものである。
【０００９】
また、本発明においては、前記回路ブロック間に配設される前記バンプの前記ベタパタン形成面に投影した部分を繋ぐ領域に、前記ベタパタンが形成されていないスリットを少なくとも１本備える構成とすることができ、前記スリットの内側の前記ベタパタンと重ならない領域に、金属膜からなるライン状のパタンを少なくとも１本備え、また、前記ライン状のパタンと該ライン状のパタン直下に配置された前記バンプの少なくとも一のバンプとが、前記半導体チップを貫通するビアを介して接続されている構成とすることもできる。
【００１０】
また、本発明においては、前記複数の回路ブロックの前記ベタパタン形成面に投影した領域の間に、前記ベタパタンが形成されていないスリットを少なくとも１本備え、前記スリットに隣接する前記ベタパタンの外縁部直下に前記バンプが配置され、前記スリット直下には前記バンプが配置されていない構成とすることができ、前記ベタパタンと前記ベタパタンの外縁部直下に配置された前記バンプとが、前記半導体チップを貫通するビアを介して接続されている構成とすることもできる。
【００１１】
また、本発明においては、前記スリット形成領域に、該スリットに代えて所定の深さの溝が形成されている構成とすることができる。
【００１２】
このように、本発明は上記構成により、配線基板と半導体チップとバンプに囲まれたキャビティによる共振周波数を高域へシフトさせることができ、半導体チップに搭載する高周波回路で使用できる信号帯域を拡大し、回路ブロック間の配線を短くできることにより、ブロック間における信号劣化を軽減することができる。
【００１３】
【発明の実施形態】
本発明に係る半導体装置は、その好ましい一実施の形態において、半導体チップのバンプ接合面（表面）には複数の回路ブロックからなる高周波回路が形成され、反対側の面（裏面）には金属膜からなるベタパタンが形成され、半導体チップの高周波回路形成面と配線基板とが、半導体チップの外周の４辺及び回路ブロックの間に形成されたバンプによって接続され、また、半導体チップの裏面側のベタパタンには回路ブロックの間のバンプを投影した領域を繋ぐようにスリットが形成されているものであり、回路ブロックの間にバンプを設けることによって、バンプで囲まれるキャビティを小さくすることができ、キャビティによる共振周波数を高域へシフトさせて高周波回路で使用できる信号帯域を拡大することができる。以下に図面を参照しながら説明する。
【００１４】
［実施の形態１］
まず、本発明の第１の実施形態について、図１を参照して説明する。図１は、第１の実施形態に係る半導体装置の構造を模式的に示す図であり、（ａ）は半導体チップのバンプ接続面（表面）側の平面図、（ｂ）は半導体チップのバンプ接続面に対向する面（裏面）側の平面図、（ｃ）は接続された状態を示す側面図である。
【００１５】
図１に示すように、本実施形態の半導体装置では、例えば、半導体チップ１０１表面（Ａ面１４０）に４つの回路ブロック１１６を搭載し、これらの回路ブロック１１６間に少なくとも１個のバンプ１０８を搭載する。そして、搭載したバンプ１０８を半導体チップ１０１の裏面（Ｂ面１４１）に投影し、投影された部分（バンプ投影位置１２０）をつなぐ領域に、裏面の金属ベタパタン１１２に対し、金属膜がないスリット１１３を設ける。このスリット１１３は、金属ベタパタン１１２を形成する時に、あらかじめマスクしておくことにより形成することができる。更に、半導体チップ１０１の外周の４辺に沿ってバンプ１０８を配置する構成としている。
【００１６】
このように、半導体チップ１０１の外周のみならず、回路ブロック１１６間にもバンプ１０８を形成することによって、バンプ１０８によって囲まれたキャビティを小さくすることができ、このキャビティにおける共振周波数を高域側へシフトさせることができ、搭載する高周波回路で使用できる信号帯域を拡大することが可能となる。
【００１７】
なお、本実施形態では、半導体チップ１０１に搭載する回路ブロック１１６が４つの場合について記載したが、回路ブロック１１６は４つに限られるものではなく複数であればよい。また、金属ベタパタン１１２は、少なくとも回路ブロック１１６及び半導体チップ１０１外周のバンプ搭載電極１３０を覆うように形成すればよく、スリット１１３の幅は任意に設定することができる。また、回路ブロック１１６間に設けるバンプ１０８の数は１以上であればよく、所望する共振周波数が得られるように適宜個数を設定することができる。
【００１８】
［実施の形態２］
次に、本発明の第２の実施形態について、図２を参照して説明する。図２は、第２の実施形態に係る半導体装置の構造を示す図であり、（ａ）は半導体チップのバンプ接続面（Ｃ面１４２）側の平面図、（ｂ）は半導体チップのバンプ接続面に対向する面（Ｄ面１４３）側の平面図、（ｃ）は接続された状態を示す側面図である。
【００１９】
図２に示すように、本実施形態の半導体装置は、前記した第１の実施形態に示した半導体装置の半導体チップ１０１裏面の金属ベタパタン１１２に設けたスリット１１３に、金属膜からなるライン１２５を配置したものである。
【００２０】
このような構成により、前記した第１の実施形態と同様に、バンプ１０８によって囲まれるキャビティを小さし、このキャビティにおける共振周波数を高域側へシフトすることができ、搭載する高周波回路で使用できる信号帯域を拡大することができる。また、ライン１２５によって、半導体チップ１０１裏面の金属で被覆された領域を広くすることができるため、前記した第１の実施形態よりも電磁放射によるＥＭＩ障害をより有効に防止することができる。
【００２１】
［実施の形態３］
次に、本発明の第３の実施形態について、図３を参照して説明する。図３は、第３の実施形態に係る半導体装置の構造を示す図であり、（ａ）は半導体チップのバンプ接続面（Ｅ面１４４）側の平面図、（ｂ）は半導体チップと配線基板とが接続された状態を示す側面図である。
【００２２】
図３に示すように、本実施形態の半導体装置は、前記した第１又は第２の実施形態で示す半導体装置に、更に、回路ブロック１１６間を接続する配線パタン１０５を半導体チップ１０１上のバンプ１０８の間又はバンプ搭載電極１３０と重なるように設けることを特徴としている。
【００２３】
上記構成の半導体装置でも、バンプ１０８で囲まれるキャビティの縮小による高周波回路で使用できる信号帯域の拡大を図ることができると共に、回路ブロック間の接続を半導体チップ上１０１に配置した配線パタン１０５により行うことにより、配線の経路を短くし、回路ブロック１１６間での信号の劣化を抑制することができる。
【００２４】
［実施の形態４］
次に、本発明の第４の実施形態について、図４を参照して説明する。図４は、第４の実施形態に係る半導体装置の構造を示す側面図である。
【００２５】
図４に示すように、本実施形態の半導体装置は、前記した第２の実施形態に示した半導体装置の裏面ベタパタン１１２の間（スリット１１３部分）に配置したライン１２５と、ライン１２５の直下に配置したバンプ１０８とを、半導体チップ１０１を貫通するビア１２１により接続することを特徴としている半導体装置である。
【００２６】
本実施形態の構成によれば、バンプ１０８に囲まれたキャビティの縮小によって高周波回路で使用できる信号帯域の拡大を図ることができると共に、ビア１２１による半導体チップ１０１の分割により、半導体装置内の共振周波数を高域へシフトする効果が得られる。
【００２７】
［実施の形態５］
次に、本発明の第５の実施形態について、図５を参照して説明する。図５は、第５の実施形態に係る半導体装置の構造を示す図であり、（ａ）は半導体チップのバンプ接続面（Ｆ面１４５）側の平面図、（ｂ）は半導体チップのバンプ接続面に対向する面（Ｇ面１４６）側の平面図、（ｃ）は接続された状態を示す側面図である。
【００２８】
図５に示すように、本実施形態の半導体装置では、回路ブロック１１６を２列のバンプ１０８で囲み、回路ブロック１１６間に配置した２列のバンプ１０８については、Ｇ面（裏面）１４５に投影したときに、一側の列と他側の列とがスリット１１３によって分割されて、少なくとも１つ以上の金属ベタパタン１１２にかかるように配置する。これにより、キャビティの縮小による高周波信号回路で使用できる信号帯域の拡大効果が得られる。
【００２９】
［実施の形態６］
次に、本発明の第６の実施形態について、図６を参照して説明する。図６は、第６の実施形態に係る半導体装置の構造を示す図であり、（ａ）は半導体装置の上面図、（ｂ）は（ａ）のＨ断面１４７における断面図である。
【００３０】
図６に示すように、本実施形態の半導体装置は、前記した第５の実施形態の回路ブロック１１６間に配置した２列のバンプ１０８を、半導体チップ１０１を貫通するビア１２１を介して裏面の金属ベタパタン１１２と接続する形態をとっている。これにより、第５の実施形態の効果に加えて、ビア１２１による半導体チップ１０１の分割により、半導体装置内の共振周波数を高域へシフトする効果が得られる。
【００３１】
［実施の形態７］
次に、本発明の第７の実施形態について、図７を参照して説明する。図７は、第７の実施形態に係る半導体装置の構造を示す図であり、（ａ）は半導体装置の上面図、（ｂ）は（ａ）のＩ断面１４８における断面図である。
【００３２】
図７に示すように、本実施形態の半導体装置は、前記した第５の実施形態に示す半導体チップ１０１裏面に設けたスリット１１３を、半導体チップ１０１を削り込んで形成した溝１２２に置き換えた形態である。これにより、第５の実施形態と同様の効果に加えて、溝１２２による半導体チップ１０１の分割により半導体内の共振周波数を高域へシフトする効果が得られる。
【００３３】
［実施の形態８］
次に、本発明の第８の実施形態について、図８を参照して説明する。図８は、第８の実施形態に係る半導体装置の構造を示す図であり、（ａ）は半導体チップのバンプ接続面（Ｊ面１４９）側の平面図、（ｂ）は半導体チップのバンプ接続面に対向する面（Ｋ面１５０）側の平面図、（ｃ）は接続された状態を示す側面図である。
【００３４】
図８に示すように、本実施形態の半導体装置は、前記した第１の実施形態に示した半導体装置の他の形態を示す一例であり、高周波回路１０２を構成する回路ブロック１１６の寸法が異なる場合を示している。このように、寸法が異なる場合であっても、回路ブロック１１６間に少なくとも１つのバンプ１０８を配置することにより、バンプ１０８で囲まれたキャビティを縮小し、高周波回路で使用できる信号帯域を拡大することができる。
【００３５】
【発明の効果】
以上説明したように、本発明の半導体装置によれば、高周波回路を構成する回路ブロックの間にバンプを搭載することによって、配線基板と半導体チップとバンプとで囲まれたキャビティによる共振周波数を高域へシフトさせることができ、半導体チップに搭載する高周波回路で使用できる信号帯域を拡大し、回路ブロック間の配線を短くできることにより、ブロック間における信号劣化を軽減することが可能となる。
【図面の簡単な説明】
【図１】第１の実施形態に係る半導体装置の構造を示す図であり、（ａ）は半導体チップのバンプ接続面の平面図、（ｂ）は（ａ）に対向する面の平面図、（ｃ）は接続された状態を示す側面図である。
【図２】第２の実施形態に係る半導体装置の構造を示す図であり、（ａ）は半導体チップのバンプ接続面の平面図、（ｂ）は（ａ）に対向する面の平面図、（ｃ）は接続された状態を示す側面図である。
【図３】本発明の第３の実施形態に係る半導体装置の構造を示す図であり、（ａ）は半導体チップのバンプ接続面の平面図、（ｂ）は接続された状態を示す側面図である。
【図４】本発明の第４の実施形態に係る半導体装置の構造を示す図であり、半導体チップと配線基板とを接続した状態を示す側面図である。
【図５】本発明の第５の実施形態に係る半導体装置の構造を示す図であり、（ａ）は半導体チップのバンプ接続面の平面図、（ｂ）は（ａ）に対向する面の平面図、（ｃ）は接続された状態を示す側面図である。
【図６】本発明の第６の実施形態に係る半導体装置の構造を示す図であり、（ａ）は上面図、（ｂ）は（ａ）のＨ断面における断面図である。
【図７】本発明の第７の実施形態に係る半導体装置の構造を示す図であり、（ａ）は上面図、（ｂ）は（ａ）のＩ断面における断面図である。
【図８】本発明の第８の実施形態に係る半導体装置の構造を示す図であり、（ａ）は半導体チップのバンプ接続面の平面図、（ｂ）は（ａ）に対向する面の平面図、（ｃ）は接続された状態を示す側面図である。
【図９】従来の半導体装置を示す図であり、（ａ）は半導体チップのバンプ接続面の平面図、（ｂ）は配線基板の平面図、（ｃ）は接続した状態の側面図である。
【図１０】従来の半導体装置を示す斜視図である。
【符号の説明】
１０１ 半導体チップ
１０２ 高周波回路
１０３ 配線基板
１０４ 配線基板上パタン
１０５ 配線パタン
１０８ バンプ
１１２ 金属ベタパタン
１１３ スリット
１１６ 回路ブロック
１２０ バンプ投影位置
１２１ ビア
１２５ ライン
１３０ バンプ搭載電極
１４０ Ａ面
１４１ Ｂ面
１４２ Ｃ面
１４３ Ｄ面
１４４ Ｅ面
１４５ Ｆ面
１４６ Ｇ面
１４７ Ｈ断面
１４８ Ｉ断面
１４９ Ｊ面
１５０ Ｋ面
１５１ Ｌ面
１５２ Ｍ面
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、高周波回路が設けられた半導体チップが配線基板上にフリップチップ接続されてなる半導体装置に関する。
【０００２】
【従来技術】
高周波回路を搭載する半導体装置は、更なる高集積化、広帯域化が進み、現在では数ギガ[bit/s]の通信速度が必要とされ始めている。このような半導体装置に搭載される半導体チップの配線基板への搭載は、接続部分のインダクタが小さいバンプで接続するフリップチップ接続が主となっている（特開平１０−２５６２５９号公報等）。
【０００３】
ここで、従来のフリップチップ接続された半導体装置について、図９及び図１０を参照して説明する。図９は、従来の半導体装置の構造を示す図であり、（ａ）は、半導体チップのバンプ接続面側から見た平面図、（ｂ）は配線基板のバンプ接続面側から見た平面図、（ｃ）は両者を接続した状態を示す側面図である。また、図１０は、従来の半導体装置の半導体チップ間の接続の様子を示す斜視図である。
【０００４】
図９及び図１０に示すように、従来のフリップチップ接続では、半導体チップ１０１毎に搭載した回路ブロック１１６をバンプ１０８と配線基板上パタン１０４を介して接続している。この構造の場合、回路ブロック１１６間を伝達する信号は、バンプ１０８と配線基板上パタン１０４を介して伝達されるため、長い信号伝達経路により信号の劣化が生じる。そこで、信号伝達経路を短くするために、複数の回路ブロック１１６を単一半導体チップ１０１に集積し、回路ブロック１１６間の接続を半導体チップ１０１上で行い、信号の劣化を抑え、回路全体としてサイズを縮小することが盛んに行われている。
【０００５】
【発明が解決しようとする課題】
しかしながら、複数の回路ブロック１１６を単一半導体チップ１０１に集積する構造の半導体装置の場合、半導体チップ１０１に集積する回路ブロック１１６の数が増えるために半導体チップ１０１のサイズが拡大してしまい、これに伴って半導体チップ１０１と搭載する配線基板１０３との間のバンプ１０８に囲まれるキャビティのサイズが拡大され、このキャビティによる共振周波数が低くなり、搭載する高周波回路の帯域を狭めてしまうという問題が生じる。
【０００６】
本発明は、上記問題点に鑑みてなされたものであって、その主たる目的は、半導体チップと配線基板との間のバンプに囲まれたキャビティによる共振周波数の低下を防止することができる半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、本発明は、配線基板に対向する面に複数の回路ブロックからなる高周波回路を有し、他側の面に金属膜からなるベタパタンを有する半導体チップが、バンプを介して前記配線基板に接続されてなる半導体装置であって、前記バンプが、前記半導体チップ外周に加えて、前記複数の回路ブロックの間の領域にも配設されており、前記複数の回路ブロックの間の領域に、前記ベタパタンが形成されていないスリットを少なくとも１本備えるものである。
【０００９】
また、本発明においては、前記回路ブロック間に配設される前記バンプの前記ベタパタン形成面に投影した部分を繋ぐ領域に、前記ベタパタンが形成されていないスリットを少なくとも１本備える構成とすることができ、前記スリットの内側の前記ベタパタンと重ならない領域に、金属膜からなるライン状のパタンを少なくとも１本備え、また、前記ライン状のパタンと該ライン状のパタン直下に配置された前記バンプの少なくとも一のバンプとが、前記半導体チップを貫通するビアを介して接続されている構成とすることもできる。
【００１０】
また、本発明においては、前記複数の回路ブロックの前記ベタパタン形成面に投影した領域の間に、前記ベタパタンが形成されていないスリットを少なくとも１本備え、前記スリットに隣接する前記ベタパタンの外縁部直下に前記バンプが配置され、前記スリット直下には前記バンプが配置されていない構成とすることができ、前記ベタパタンと前記ベタパタンの外縁部直下に配置された前記バンプとが、前記半導体チップを貫通するビアを介して接続されている構成とすることもできる。
【００１１】
また、本発明においては、前記スリット形成領域に、該スリットに代えて所定の深さの溝が形成されている構成とすることができる。
【００１２】
このように、本発明は上記構成により、配線基板と半導体チップとバンプに囲まれたキャビティによる共振周波数を高域へシフトさせることができ、半導体チップに搭載する高周波回路で使用できる信号帯域を拡大し、回路ブロック間の配線を短くできることにより、ブロック間における信号劣化を軽減することができる。
【００１３】
【発明の実施形態】
本発明に係る半導体装置は、その好ましい一実施の形態において、半導体チップのバンプ接合面（表面）には複数の回路ブロックからなる高周波回路が形成され、反対側の面（裏面）には金属膜からなるベタパタンが形成され、半導体チップの高周波回路形成面と配線基板とが、半導体チップの外周の４辺及び回路ブロックの間に形成されたバンプによって接続され、また、半導体チップの裏面側のベタパタンには回路ブロックの間のバンプを投影した領域を繋ぐようにスリットが形成されているものであり、回路ブロックの間にバンプを設けることによって、バンプで囲まれるキャビティを小さくすることができ、キャビティによる共振周波数を高域へシフトさせて高周波回路で使用できる信号帯域を拡大することができる。以下に図面を参照しながら説明する。
【００１４】
［実施の形態１］
まず、本発明の第１の実施形態について、図１を参照して説明する。図１は、第１の実施形態に係る半導体装置の構造を模式的に示す図であり、（ａ）は半導体チップのバンプ接続面（表面）側の平面図、（ｂ）は半導体チップのバンプ接続面に対向する面（裏面）側の平面図、（ｃ）は接続された状態を示す側面図である。
【００１５】
図１に示すように、本実施形態の半導体装置では、例えば、半導体チップ１０１表面（Ａ面１４０）に４つの回路ブロック１１６を搭載し、これらの回路ブロック１１６間に少なくとも１個のバンプ１０８を搭載する。そして、搭載したバンプ１０８を半導体チップ１０１の裏面（Ｂ面１４１）に投影し、投影された部分（バンプ投影位置１２０）をつなぐ領域に、裏面の金属ベタパタン１１２に対し、金属膜がないスリット１１３を設ける。このスリット１１３は、金属ベタパタン１１２を形成する時に、あらかじめマスクしておくことにより形成することができる。更に、半導体チップ１０１の外周の４辺に沿ってバンプ１０８を配置する構成としている。
【００１６】
このように、半導体チップ１０１の外周のみならず、回路ブロック１１６間にもバンプ１０８を形成することによって、バンプ１０８によって囲まれたキャビティを小さくすることができ、このキャビティにおける共振周波数を高域側へシフトさせることができ、搭載する高周波回路で使用できる信号帯域を拡大することが可能となる。
【００１７】
なお、本実施形態では、半導体チップ１０１に搭載する回路ブロック１１６が４つの場合について記載したが、回路ブロック１１６は４つに限られるものではなく複数であればよい。また、金属ベタパタン１１２は、少なくとも回路ブロック１１６及び半導体チップ１０１外周のバンプ搭載電極１３０を覆うように形成すればよく、スリット１１３の幅は任意に設定することができる。また、回路ブロック１１６間に設けるバンプ１０８の数は１以上であればよく、所望する共振周波数が得られるように適宜個数を設定することができる。
【００１８】
［実施の形態２］
次に、本発明の第２の実施形態について、図２を参照して説明する。図２は、第２の実施形態に係る半導体装置の構造を示す図であり、（ａ）は半導体チップのバンプ接続面（Ｃ面１４２）側の平面図、（ｂ）は半導体チップのバンプ接続面に対向する面（Ｄ面１４３）側の平面図、（ｃ）は接続された状態を示す側面図である。
【００１９】
図２に示すように、本実施形態の半導体装置は、前記した第１の実施形態に示した半導体装置の半導体チップ１０１裏面の金属ベタパタン１１２に設けたスリット１１３に、金属膜からなるライン１２５を配置したものである。
【００２０】
このような構成により、前記した第１の実施形態と同様に、バンプ１０８によって囲まれるキャビティを小さし、このキャビティにおける共振周波数を高域側へシフトすることができ、搭載する高周波回路で使用できる信号帯域を拡大することができる。また、ライン１２５によって、半導体チップ１０１裏面の金属で被覆された領域を広くすることができるため、前記した第１の実施形態よりも電磁放射によるＥＭＩ障害をより有効に防止することができる。
【００２１】
［実施の形態３］
次に、本発明の第３の実施形態について、図３を参照して説明する。図３は、第３の実施形態に係る半導体装置の構造を示す図であり、（ａ）は半導体チップのバンプ接続面（Ｅ面１４４）側の平面図、（ｂ）は半導体チップと配線基板とが接続された状態を示す側面図である。
【００２２】
図３に示すように、本実施形態の半導体装置は、前記した第１又は第２の実施形態で示す半導体装置に、更に、回路ブロック１１６間を接続する配線パタン１０５を半導体チップ１０１上のバンプ１０８の間又はバンプ搭載電極１３０と重なるように設けることを特徴としている。
【００２３】
上記構成の半導体装置でも、バンプ１０８で囲まれるキャビティの縮小による高周波回路で使用できる信号帯域の拡大を図ることができると共に、回路ブロック間の接続を半導体チップ上１０１に配置した配線パタン１０５により行うことにより、配線の経路を短くし、回路ブロック１１６間での信号の劣化を抑制することができる。
【００２４】
［実施の形態４］
次に、本発明の第４の実施形態について、図４を参照して説明する。図４は、第４の実施形態に係る半導体装置の構造を示す側面図である。
【００２５】
図４に示すように、本実施形態の半導体装置は、前記した第２の実施形態に示した半導体装置の裏面ベタパタン１１２の間（スリット１１３部分）に配置したライン１２５と、ライン１２５の直下に配置したバンプ１０８とを、半導体チップ１０１を貫通するビア１２１により接続することを特徴としている半導体装置である。
【００２６】
本実施形態の構成によれば、バンプ１０８に囲まれたキャビティの縮小によって高周波回路で使用できる信号帯域の拡大を図ることができると共に、ビア１２１による半導体チップ１０１の分割により、半導体装置内の共振周波数を高域へシフトする効果が得られる。
【００２７】
［実施の形態５］
次に、本発明の第５の実施形態について、図５を参照して説明する。図５は、第５の実施形態に係る半導体装置の構造を示す図であり、（ａ）は半導体チップのバンプ接続面（Ｆ面１４５）側の平面図、（ｂ）は半導体チップのバンプ接続面に対向する面（Ｇ面１４６）側の平面図、（ｃ）は接続された状態を示す側面図である。
【００２８】
図５に示すように、本実施形態の半導体装置では、回路ブロック１１６を２列のバンプ１０８で囲み、回路ブロック１１６間に配置した２列のバンプ１０８については、Ｇ面（裏面）１４５に投影したときに、一側の列と他側の列とがスリット１１３によって分割されて、少なくとも１つ以上の金属ベタパタン１１２にかかるように配置する。これにより、キャビティの縮小による高周波信号回路で使用できる信号帯域の拡大効果が得られる。
【００２９】
［実施の形態６］
次に、本発明の第６の実施形態について、図６を参照して説明する。図６は、第６の実施形態に係る半導体装置の構造を示す図であり、（ａ）は半導体装置の上面図、（ｂ）は（ａ）のＨ断面１４７における断面図である。
【００３０】
図６に示すように、本実施形態の半導体装置は、前記した第５の実施形態の回路ブロック１１６間に配置した２列のバンプ１０８を、半導体チップ１０１を貫通するビア１２１を介して裏面の金属ベタパタン１１２と接続する形態をとっている。これにより、第５の実施形態の効果に加えて、ビア１２１による半導体チップ１０１の分割により、半導体装置内の共振周波数を高域へシフトする効果が得られる。
【００３１】
［実施の形態７］
次に、本発明の第７の実施形態について、図７を参照して説明する。図７は、第７の実施形態に係る半導体装置の構造を示す図であり、（ａ）は半導体装置の上面図、（ｂ）は（ａ）のＩ断面１４８における断面図である。
【００３２】
図７に示すように、本実施形態の半導体装置は、前記した第５の実施形態に示す半導体チップ１０１裏面に設けたスリット１１３を、半導体チップ１０１を削り込んで形成した溝１２２に置き換えた形態である。これにより、第５の実施形態と同様の効果に加えて、溝１２２による半導体チップ１０１の分割により半導体内の共振周波数を高域へシフトする効果が得られる。
【００３３】
［実施の形態８］
次に、本発明の第８の実施形態について、図８を参照して説明する。図８は、第８の実施形態に係る半導体装置の構造を示す図であり、（ａ）は半導体チップのバンプ接続面（Ｊ面１４９）側の平面図、（ｂ）は半導体チップのバンプ接続面に対向する面（Ｋ面１５０）側の平面図、（ｃ）は接続された状態を示す側面図である。
【００３４】
図８に示すように、本実施形態の半導体装置は、前記した第１の実施形態に示した半導体装置の他の形態を示す一例であり、高周波回路１０２を構成する回路ブロック１１６の寸法が異なる場合を示している。このように、寸法が異なる場合であっても、回路ブロック１１６間に少なくとも１つのバンプ１０８を配置することにより、バンプ１０８で囲まれたキャビティを縮小し、高周波回路で使用できる信号帯域を拡大することができる。
【００３５】
【発明の効果】
以上説明したように、本発明の半導体装置によれば、高周波回路を構成する回路ブロックの間にバンプを搭載することによって、配線基板と半導体チップとバンプとで囲まれたキャビティによる共振周波数を高域へシフトさせることができ、半導体チップに搭載する高周波回路で使用できる信号帯域を拡大し、回路ブロック間の配線を短くできることにより、ブロック間における信号劣化を軽減することが可能となる。
【図面の簡単な説明】
【図１】第１の実施形態に係る半導体装置の構造を示す図であり、（ａ）は半導体チップのバンプ接続面の平面図、（ｂ）は（ａ）に対向する面の平面図、（ｃ）は接続された状態を示す側面図である。
【図２】第２の実施形態に係る半導体装置の構造を示す図であり、（ａ）は半導体チップのバンプ接続面の平面図、（ｂ）は（ａ）に対向する面の平面図、（ｃ）は接続された状態を示す側面図である。
【図３】本発明の第３の実施形態に係る半導体装置の構造を示す図であり、（ａ）は半導体チップのバンプ接続面の平面図、（ｂ）は接続された状態を示す側面図である。
【図４】本発明の第４の実施形態に係る半導体装置の構造を示す図であり、半導体チップと配線基板とを接続した状態を示す側面図である。
【図５】本発明の第５の実施形態に係る半導体装置の構造を示す図であり、（ａ）は半導体チップのバンプ接続面の平面図、（ｂ）は（ａ）に対向する面の平面図、（ｃ）は接続された状態を示す側面図である。
【図６】本発明の第６の実施形態に係る半導体装置の構造を示す図であり、（ａ）は上面図、（ｂ）は（ａ）のＨ断面における断面図である。
【図７】本発明の第７の実施形態に係る半導体装置の構造を示す図であり、（ａ）は上面図、（ｂ）は（ａ）のＩ断面における断面図である。
【図８】本発明の第８の実施形態に係る半導体装置の構造を示す図であり、（ａ）は半導体チップのバンプ接続面の平面図、（ｂ）は（ａ）に対向する面の平面図、（ｃ）は接続された状態を示す側面図である。
【図９】従来の半導体装置を示す図であり、（ａ）は半導体チップのバンプ接続面の平面図、（ｂ）は配線基板の平面図、（ｃ）は接続した状態の側面図である。
【図１０】従来の半導体装置を示す斜視図である。
【符号の説明】
１０１ 半導体チップ
１０２ 高周波回路
１０３ 配線基板
１０４ 配線基板上パタン
１０５ 配線パタン
１０８ バンプ
１１２ 金属ベタパタン
１１３ スリット
１１６ 回路ブロック
１２０ バンプ投影位置
１２１ ビア
１２５ ライン
１３０ バンプ搭載電極
１４０ Ａ面
１４１ Ｂ面
１４２ Ｃ面
１４３ Ｄ面
１４４ Ｅ面
１４５ Ｆ面
１４６ Ｇ面
１４７ Ｈ断面
１４８ Ｉ断面
１４９ Ｊ面
１５０ Ｋ面
１５１ Ｌ面
１５２ Ｍ面
Claims (9)
- 配線基板に対向する面に複数の回路ブロックからなる高周波回路を有し、他側の面に金属膜からなるベタパタンを有する半導体チップが、バンプを介して前記配線基板に接続されてなる半導体装置であって、
前記バンプが、前記半導体チップ外周に加えて、前記複数の回路ブロックの間の領域にも配設されており、
前記複数の回路ブロックの間の領域に、前記ベタパタンが形成されていないスリットを少なくとも１本備えることを特徴とする半導体装置。 - 前記回路ブロック間に配設される前記バンプの前記ベタパタン形成面に投影した部分を繋ぐ領域に、前記ベタパタンが形成されていないスリットを少なくとも１本備えることを特徴とする請求項１記載の半導体装置。
- 前記スリットの内側の前記ベタパタンと重ならない領域に、金属膜からなるライン状のパタンを少なくとも１本備えることを特徴とする請求項２記載の半導体装置。
- 前記ライン状のパタンと該ライン状のパタン直下に配置された前記バンプの少なくとも一のバンプとが、前記半導体チップを貫通するビアを介して接続されていることを特徴とする請求項３記載の半導体装置。
- 前記複数の回路ブロックの前記ベタパタン形成面に投影した領域の間に、前記ベタパタンが形成されていないスリットを少なくとも１本備え、前記スリットに隣接する前記ベタパタンの外縁部直下に前記バンプが配置され、前記スリット直下には前記バンプが配置されていないことを特徴とする請求項１記載の半導体装置。
- 前記ベタパタンと前記ベタパタンの外縁部直下に配置された前記バンプとが、前記半導体チップを貫通するビアを介して接続されていることを特徴とする請求項５記載の半導体装置。
- 前記スリット形成領域に、該スリットに代えて所定の深さの溝が形成されていることを特徴とする請求項１乃至６のいずれか一に記載の半導体装置。
- 前記回路ブロック間に配設される前記バンプが、前記回路ブロックに沿って１以上の列をなして配置されていることを特徴とする請求項１乃至７のいずれか一に記載の半導体装置。
- 前記半導体チップの、前記回路ブロック間の前記バンプの間、または、該バンプが搭載される電極パタンと重なる部分に配線パタンを備え、該配線パタンにより、前記複数の回路ブロックが相互に接続されていることを特徴とする請求項１乃至８のいずれか一に記載の半導体装置。
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