JP4520329B2 - デジタルデータ受信装置 - Google Patents

Description

本発明は、放送局(演奏所)等から送信所に送られるデジタル放送信号を受信するＳＴＬ(Studio Transmitter Link)受信装置および受信方法に関し、特に、デジタル放送信号を予備の目的で設けられた２系統以上の受信機で受信し、各系統の受信機出力信号のうち、１系統を選択するデジタルデータ切替技術に関するものである。

放送局(演奏所)等から送信所に送られるデジタル放送信号を受信するＳＴＬ受信装置において、デジタル放送信号を予備の目的で設けられた２系統以上の受信機で受信し、各系統の受信機出力信号の内、１系統を選択する系切替装置を備えたデジタルデータ受信装置が知られている。

具体的にデジタル放送信号を予備の目的で設けられた２系統以上の受信機で受信し、各系統の受信機出力信号のうちの１系統を選択する系切替装置を備えたデジタルデータ受信装置の従来の技術(例えば、特許文献１参照)について図３を用いて説明する。

図３のＳＴＬ受信装置１００は、アンテナ１０で受信したデジタル放送信号に基づき、ＴＳ(Transport Stream)データ及びクロックを生成して放送機５０Ａ，５０Ｂ(１号機と２号機)に出力する。受信装置１００は１号機と２号機の受信器２０Ａ，２０Ｂと、切替制御装置４０と、切替装置３００とを備える。受信装置１００はアンテナ１０で受信したデジタル放送信号を１号機と２号機の受信器２０Ａ，２０Ｂにそれぞれ入力する。入力されたデジタル放送信号は、それぞれ受信器２０Ａ，２０Ｂ内のダウンコンバータ２１で、ＩＦ(Intermediate Frequency)信号に変換され、復調器２２で復調される。

復調器２２で復調され、得られたデジタルデータはそれぞれ分離装置２３で、デジタルデータに含まれるＴＳ(Transport Stream)データ(ＤＡＴＡ)、クロック(ＣＬＫ)に分離される。１号機の受信器２０Ａから出力される１号ＴＳクロック３０−１、１号ＴＳデータ３０−２は１号機用の同期制御器３３Ａに入力され、そこで１号ＴＳデータ３０−２内の同期コードが検出される。この同期コードから１号機用メモリ３４Ａのコントロール(ライトリセット)信号ＣＴＬが、同期制御器３３Ａで生成される。

なお、設備により１号Ｆｓｙｎｃ信号３０−１０１、２号Ｆｓｙｎｃ信号３０−１０２（Ｆｓｙｎｃ信号：複数のＴＳデータから構成されるデータの単位の開始を示す信号）をそれぞれの分離装置２３から受け取る場合もある。

すなわち、１号ＴＳクロック３０−１と１号機同期制御器３３Ａで生成されたコントロール信号ＣＴＬとに応答して、１号ＴＳデータ３０−２が１号機用メモリ３４Ａに書きこまれる。同様に、２号ＴＳクロック３０−３と２号機用同期制御器３３Ｂで生成されたコントロール信号ＣＴＬとに応答して、２号ＴＳデータ３０−４が２号機用メモリ３４Ｂに書きこまれる。

一方のクロック選択、生成については図３の切替装置３００の部分を詳細にした図４、図５を用いて説明する。図４に示すように１号ＴＳクロック３０−１と２号ＴＳクロック３０−３がクロック制御部３５に入力される。これら入力された１号ＴＳクロック３０−１と２号ＴＳクロック３０−３のうち、クロックセレクタ３５２により選択された一方のＴＳクロックをクロック制御部３５内の１逓倍のＰＬＬ(３５３−３５５)に与え、１逓倍の切替後クロック３０−５を生成し、そのクロック３０−５によってメモリ３４Ａ，３４Ｂからデータをリードする。図５に１号ＴＳクロック３０−１、２号ＴＳクロック３０−３および切替後クロック３０−５の波形を示す。

この１逓倍のクロック３０−５は１号機用、２号機用両方のメモリ３４Ａ，３４Ｂに入力され、それぞれのメモリからデータを読み出すために用いられる。１逓倍のクロック３０−５はさらに１号機用、２号機用両方のメモリ３４Ａ，３４Ｂのコントロール（リードリセット）信号を生成するためのデータ制御部３７にも入力される。具体的な動作は図６に示すように（この例では分周器３５１内の「Ｎ」が４の場合を示している。）１号ＴＳクロック３０−１、２号ＴＳクロック３０−３が仮に４ＭＨｚとすると１号ＴＳ分周クロック３５１−１、２号ＴＳ分周クロック３５１−３は１／４の１ＭＨｚになる。この１号ＴＳ分周クロック３５１−１、２号ＴＳ分周クロック３５１−３はクロックセレクタ３５２で切替制御信号３０−７により選択され、位相比較器３５４、ＶＣＯ３５５で４逓倍され、切替後クロック３０−５が得られる。

１号機、２号機用メモリ３４Ａ，３４Ｂは、制御信号ＣＴＬと同一のクロック（切替後クロック３０−５）と、同じく同一の制御信号３７１−１とでリード制御される。よって、図５に示すようにメモリ３４Ａ，３４Ｂから出力される１号ＴＳリードデータ３−１７と、２号ＴＳリードデータ３−１８とは同期する。

仮に切替制御装置４０からの切替信号３０−７によるタイミング３０−ｉ（その信号波形を図５に示す）に応答して、選択器３１において選択的に出力するデータを、１号と２号のＴＳデータ３−１７，３−１８のうちの一方から他方へ（例えば、ＴＳデータ３−１７から３−１８へ）切替える場合に、クロック制御部３５とデータ制御部３７とでデータが途切れることなく切替えできるタイミング３０−ｊ（その信号波形を図５に示す）が得られることとなる。選択器３１では、クロック制御部３５からの１逓倍のクロック３０−５を基に生成された、切替え信号３７２−１に従い、１号ＴＳリードデータ３−１７または２号ＴＳリードデータ３−１８をタイミング３０−ｊにおいて切替え選択し、選択器３１からデータ３０−６が出力される。

その結果、出力ＴＳクロック３０−８、出力ＴＳクロック３０−１０の両方が、クロック制御部３５内の１逓倍のＰＬＬで生成された切替後クロック３０−５に基づいた同一のクロックとして出力される。そして、選択器３１において出力ＴＳデータ３０−９、出力ＴＳデータ３０−１１は、切替後クロック３０−５に同期した信号で切替えるので、データの切替え前後においても、データの連続性が損なわれることはない。即ち、データの切替え前後においても、データの不連続区間が生じない。
特開２００４−７２７６３公報

前記従来技術では、分離装置２３から出力される１号フレーム信号３０−１０１、２号フレーム信号３０−１０２は同期制御器３３Ａ、３３Ｂに入力され、同期制御器３３Ａ、３３Ｂの動作タイミングが初期化され、１号フレーム信号３０−１０１、２号フレーム信号３０−１０２としてメモリリード制御器３７１に出力される（１号フレーム信号３０−１０１、２号フレーム信号３０−１０２を使用しない設備では１号ＴＳデータ３０−２、２号ＴＳデータ３０−４からフレーム信号を生成する）。 図７に示すように、１号ＴＳクロック３０−１、２号ＴＳクロック３０−３が(1)の区間で揺らぐと１号フレーム信号３０−１０１、２号フレーム信号３０−１０２が(2)の位置から(3)の位置にずれるため、メモリリード制御器３７１が(2)のタイミングでリセットされ、メモリ３４Ａ、３４Ｂおよびクロック制御部３５の同期動作が乱れ、結果的に出力ＴＳクロック３０−８、３０−１０と出力ＴＳデータ３０−９、３０−１１が乱れ、放送機５０の動作に影響を与え、画像、音声が途切れることが問題となる。

本発明の目的は、揺らぎをもつＴＳクロックが入力されたときでも画像、音声が途切れることがないデジタルデータ信号切替装置を提供することである。

本発明は、上記目的を達成するため、デジタルデータ受信装置であって、受信した同一の信号を２系統以上に分配し、各々の系統で復調して得られた複数のデータストリームを入力し、該データストリームの内の１系統を選択して出力するデジタルデータ信号切替装置を備えるデジタルデータ受信装置において、２系統以上入力されるデータストリームを各々の系統のクロックで一時記憶する記憶部と、該記憶部に一時記憶されたデータストリームを各系統同時に読み出すデータ読み出し制御部と、読み出されたデータストリームの内の１系統を選択し出力する選択部と、該選択部で選択し出力するデータストリームと対で出力されるクロックを生成するクロック制御部から構成され、該クロック制御部においては、各系統の入力クロック周波数ｆｓの１／Ｎ(Ｎは正数)のクロックを生成する分周器と、該各系統の分周器の同期をとる分周同期器と、各系統のクロック周波数ｆｓの１／Ｎクロックを選択するセレクタと、該セレクタで選択されたクロック周波数ｆｓの１／ＮクロックをＮ逓倍する逓倍器を備え、該逓倍器においては逓倍率をＮの他、Ｎ＋１、Ｎ＋２、Ｎ＋３、…と切替る手段を備えたデジタルデータ受信装置である。

また、デジタルデータ受信装置であって、受信した同一の信号を２系統以上に分配し、各々の系統で復調して得られた複数のデータストリームを入力し、該データストリームの内の１系統を選択して出力するデジタルデータ信号切替装置を備えるデジタルデータ受信装置において、２系統以上入力されるデータストリームを各々の系統のクロックで一時記憶する記憶部と、該記憶部に一時記憶されたデータストリームを各系統同時に読み出すデータ読み出し制御部と、読み出されたデータストリームの内の１系統を選択し出力する選択部と、該選択部で選択し出力するデータストリームと対で出力されるクロックを生成するクロック制御部から構成され、前記信号切替装置に入力されるデータストリームのフレーム期間を検出する手段と、該フレーム期間の開始点(Fsync_w)のデータから前記記憶部に記憶を開始し、該記憶部から読み出したデータストリームのフレーム期間の開始点(Fsync_r)を検出する手段と、前記フレーム期間の開始点(Fsync_w)と(Fsync_r)の時間差(Fsync_Δ)を求める手段と、該時間差(Fsync_Δ)の値に応じ、前記分周器の分周比、前記逓倍器の逓倍率を一時的(数ｍｓ)に切替る手段を有するデジタルデータ受信装置である。

本発明によれば、デジタルデータの受信中に、入力されるクロックに揺らぎが生じてもメモリの書き込みアドレスと読み出しアドレスの差を監視し、所定の範囲を超えない限りメモリリード制御器をリセットすることなく、ＰＬＬに位相比較周期を制御することで、メモリの書き込みアドレスと読み出しアドレスの差を所定の範囲内に戻すことができるので、画像、音声等にフリーズ等の障害が発生しないシームレス切替え可能なデジタルデータ信号切替装置を実現することができる。

図１に示すように、従来の構成を示す図４にＰＬＬ制御部７０を追加し、同期制御器をライトアドレス出力が付加された同期制御器４３に変更し、メモリリード制御器をライトアドレス出力が付加されたメモリリード制御器４７１に変更し、クロック制御部をクロック制御部５５(分周器のカウンタをイネーブル付の分周器３６３とした)に変更し揺らぎをもつＴＳクロックが入力されたときでも画像、音声が途切れないようにしたものである。

以下、図２、図３を用いて、本発明の動作を詳しく説明する。 図２に示すように同期制御器４３のフレーム同期検出部９０において、分離装置２３から入力される信号から、フレーム期間を表すフレーム信号を検出する。検出されたフレームライトリセット信号４３−１、４３−２でライトカウンタ９１をリセットする。デコーダ９２でライトカウンタ９１が出力するカウント値(アドレス)をデコードし、メモリ３４のライトアドレスポインタをリセットする。一方、フレームライトリセット信号４３−１は、メモリリード制御器４７１に入力され、遅延器９３で所望の遅延がかかり、系統選択信号３５２−２に従い、選択器９４で１号または２号系のフレーム信号を選択する。選択されたフレーム信号は、リードカウンタ９５に入力され、リードカウンタ９５は初期化される。デコーダ９６は、リードカウンタ９５が出力するカウント値(アドレス)をデコードし、メモリ３４のリードアドレスポインタをリセットする。

ＰＬＬ制御部７０では、ライトカウンタ９１が出力するライトアドレスカウント値４３−３、４３−４、リードリセット９４−１およびリードカウンタ９５が出力するリードアドレスカウント値４７１−１を受け取る。ＰＬＬ制御部７０では、ライトカウンタ９１とリードカウンタ９５の差、すなわちメモリ３４に蓄積されているＴＳデータ量を監視し、リセットイネーブル信号７０−３を出力し、リードカウンタ９５にかかるリセット信号を制限する。

また、ＰＬＬ制御部７０は、クロック制御部５５に対しＰＬＬ制御用パルス生成カウンタのイネーブル信号７０−１、７０−２を出力する。
ＰＬＬ制御部７０の詳細について図８を用い説明する。ライトアドレスカウント値４３−３、４３−４は、系統選択信号３５２−２に従いセレクタ７１で、１号または２号系のライトアドレスカウント値を選択し、差分器７２でリードアドレスカウント値４７１−１と差分をレジスタイネーブル９４−１のタイミングでレジスタに取り込む。レジスタ出力の差分値７２−１が比較器７４に入力され、固定値７３が出力するＭＡＸ(最大)値、ＭＩＮ(最小)値と大小比較される。比較器７４では差分器７２からの出力をＭＡＸ(最大)値、ＭＩＮ(最小)値と大小比較し、ＭＡＸ(最大)値以上であれは入力クロックを分周するカウンタ７５のカウントアップを一時停止する。また、ＭＩＮ(最小)値以下であれはＶＣＯクロックを分周するカウンタ７５のカウントアップを一時停止する。

図９に動作タイミングを示す。カウンタ７５のカウントアップ動作を制御することにより、位相比較パルス３６３−１，３６３−２のパルス幅が長短し、ＶＣＯ３５５の発振周波数が上下し、差分器７２からの出力が、固定値７３が出力するＭＡＸ(最大)値とＭＩＮ(最小)値の間におさまる。 その間、リセットマスク信号７０−３がリードカウンタ９５のリセット信号をマスクし、リードカウンタ９５がリセットしないようにする。 ここでＭＡＸ(最大)値より大きい値を所定の時間以上連続してとる場合、また、ＭＩＮ(最小)値より小さい値を所定の時間以上連続してとる場合は、リセットマスク信号７０−３信号が解除され、リードカウンタ９５がリセットされる。

以上説明したように、デジタルデータの受信中に、入力されるクロックに揺らぎが生じても、メモリの書き込みアドレスと読み出しアドレスの差を監視し、所定の範囲を超えない限りメモリリード制御器をリセットすることなく、ＰＬＬの位相比較周期を制御することで、メモリの書き込みアドレスと読み出しアドレスの差を所定の範囲内に戻すことができるので、画像、音声等にフリーズ等の障害が発生しないシームレス切替え可能なデジタルデータ信号切替装置を実現することができる。

本発明の切替装置の一実施例の全体構成を示すブロック図 本発明の切替装置の具体的構成を示すブロック図 従来の切替装置のシステム構成を示すブロック図 従来の切替装置の具体的構成を示すブロック図 図４の動作を示すタイムチャート 図４の動作を示すタイムチャート１ 図４の動作を示すタイムチャート２ 本発明のＰＬＬ制御部７０、分周器３６３の構成を示すブロック図 図８の動作を示すタイムチャート

符号の説明

１００：ＳＴＬ受信装置、１０：アンテナ、２０，２０Ａ，２０Ｂ：受信器、２１，２１Ａ，２１Ｂ：ダウンコンバータ、２２，２２Ａ，２２Ｂ：復調器、２３，２３Ａ，２３Ｂ：分離装置、３１：選択器、３２：分配器、４０：切替制御装置、５０，５０Ａ，５０Ｂ：放送機、３０−１：１号ＴＳクロック、３０−２：１号ＴＳデータ、３０−３：２号ＴＳクロック、３０−４：２号ＴＳデータ、３０−５：切替後クロック、３０−６：切替後データ、３０−７：切替制御信号、３０−８：出力ＴＳクロック、３０−９：出力ＴＳデータ、３０−１０：出力ＴＳクロック、３０−１１：出力ＴＳデータ、３０−１０１：１号フレーム信号、３０−１０２：２号フレーム信号、３３Ａ，３３Ｂ：同期制御器、３４Ａ，３４Ｂ：メモリ、３５：クロック制御部、３００：切替装置、３５１Ａ，３５１Ｂ：分周器、３５２：クロックセレクタ、３５２−２：選択信号、３５３
３５３−１，３５３−２：位相比較パルス、３６３−１，３６３−２：位相比較パルス、３５４：位相比較器、３５５：ＶＣＯ、３６３：分周器、３７１：メモリリード制御器、３７１−１：フレームリセット信号、３７２：データ選択制御器、４７１−１：リードアドレスカウント値、４３−１：ライトリセット、４３−２：ライトリセット、４３−３：ライトアドレスカウント値、４３−４：ライトアドレスカウント値、４５：クロック制御部、４３：同期制御器、７０：ＰＬＬ制御部、９０：フレーム検出部、９１：ライトカウンタ、９３：遅延器、９４：選択器、９５：リードカウンタ。

Claims (2)

1. デジタルデータ受信装置であって、受信した同一の信号を２系統以上に分配し、各々の系統で復調して得られた複数のデータストリームを入力し、該データストリームの内の１系統を選択して出力するデジタルデータ信号切替装置を備えるデジタルデータ受信装置において、
   ２系統以上入力されるデータストリームを各々の系統のクロックで一時記憶する記憶部と、該記憶部に一時記憶されたデータストリームを各系統同時に読み出すデータ読み出し制御部と、読み出されたデータストリームの内の１系統を選択し出力する選択部と、該選択部で選択し出力するデータストリームと対で出力されるクロックを生成するクロック制御部から構成され、
   該クロック制御部においては、各系統の入力クロック周波数ｆｓの１／Ｎ(Ｎは正数)のクロックを生成する分周器と、該各系統の分周器の同期をとる分周同期器と、各系統のクロック周波数ｆｓの１／Ｎクロックを選択するセレクタと、該セレクタで選択されたクロック周波数ｆｓの１／ＮクロックをＮ逓倍する逓倍器を備え、
   該逓倍器においては逓倍率をＮの他、Ｎ＋１、Ｎ＋２、Ｎ＋３、…と切替る手段を備えることを特徴とするデジタルデータ受信装置。
2. デジタルデータ受信装置であって、受信した同一の信号を２系統以上に分配し、各々の系統で復調して得られた複数のデータストリームを入力し、該データストリームの内の１系統を選択して出力するデジタルデータ信号切替装置を備えるデジタルデータ受信装置において、
   ２系統以上入力されるデータストリームを各々の系統のクロックで一時記憶する記憶部と、該記憶部に一時記憶されたデータストリームを各系統同時に読み出すデータ読み出し制御部と、読み出されたデータストリームの内の１系統を選択し出力する選択部と、該選択部で選択し出力するデータストリームと対で出力されるクロックを生成するクロック制御部から構成され、
   該クロック制御部においては、各系統の入力クロック周波数ｆｓの１／Ｎ(Ｎは正数)のクロックを生成する分周器と、該各系統の分周器の同期をとる分周同期器と、各系統のクロック周波数ｆｓの１／Ｎクロックを選択するセレクタと、該セレクタで選択されたクロック周波数ｆｓの１／ＮクロックをＮ逓倍する逓倍器を備え、
   前記信号切替装置に入力されるデータストリームのフレーム期間を検出する手段と、該フレーム期間の開始点(Fsync_w)のデータから前記記憶部に記憶を開始し、該記憶部から読み出したデータストリームのフレーム期間の開始点(Fsync_r)を検出する手段と、前記フレーム期間の開始点(Fsync_w)と(Fsync_r)の時間差(Fsync_Δ)を求める手段と、該時間差(Fsync_Δ)の値に応じ、前記分周器の分周比、前記逓倍器の逓倍率を一時的(数ｍｓ)に切替る手段を有することを特徴とするデジタルデータ受信装置。
   

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