JP4246653B2

JP4246653B2 - デジタルデータ受信装置

Info

Publication number: JP4246653B2
Application number: JP2004060338A
Authority: JP
Inventors: 誠一佐野; 敦宮下
Original assignee: Hitachi Kokusai Electric Inc
Current assignee: Hitachi Kokusai Electric Inc
Priority date: 2004-03-04
Filing date: 2004-03-04
Publication date: 2009-04-02
Anticipated expiration: 2024-03-04
Also published as: CN1767400A; JP2005252656A; CN1767400B; US7492792B2; US20050195846A1

Description

本発明は、放送局（演奏所）等から送信所に送られるデジタル放送信号を受信するＳＴＬ（Studio Transmitter Link）受信装置に関し、特に、デジタル放送信号を予備の目的で設けられた２系統以上の受信機で受信し、各系統の受信機出力信号のうちの１系統を選択するデジタルデータ切替技術に関するものである。

放送局（演奏所）等から送信所に送られるデジタル放送信号を受信するＳＴＬ（Studio Transmitter Link）受信装置において、デジタル放送信号を予備の目的で設けられた２系統以上の受信機で受信し、各系統の受信機出力信号のうちの１系統を選択する切替装置を備えたデジタルデータ受信装置が知られている。

本特許出願人はこの種のデジタルデータ受信装置を開発し、発明した内容を特許出願した。図４は、先に特許出願したデジタルデータ受信装置の全体構成を示すブロック図である。

図４において、ＳＴＬ（Studio Transmitter Link）受信装置１００は、アンテナ１０で受信されたデジタル放送信号に基づきＴＳ（Transport Stream）データ、クロックを選択して放送機５０Ａ，５０Ｂ（１号機と２号機）に出力する。ＳＴＬ受信装置１００は１号機と２号機の受信機２０Ａ，２０Ｂと、切替制御装置４０と、切替装置３００とを備える。

ＳＴＬ受信装置１００はアンテナ１０で受信されたデジタル放送信号を１号機と２号機の受信機２０Ａ，２０Ｂにそれぞれ入力する。入力されたデジタル放送信号はそれぞれ、受信機２０Ａ，２０Ｂ内のダウンコンバータ２１Ａ，２１ＢでＩＦ（Intermediate Frequency）信号に変換され、復調器２２Ａ，２２Ｂで復調される。復調器２２Ａ，２２Ｂで復調され得られたデジタルデータはそれぞれ分離装置２３Ａ，２３Ｂで、デジタルデータからＴＳ（Transport Stream）データ（ＤＡＴＡ）を分離する。

１号機の受信機２０Ａから出力される１号ＴＳクロック３０−１、１号ＴＳデータ３０−２は１号機用の同期制御器３３Ａに入力され、そこで１号ＴＳデータ３０−２内の同期コードが検出される。この同期コードから１号機用メモリ３４Ａのコントロール（ライトリセット）信号ＣＴＬが生成される。すなわち、１号ＴＳクロック３０−１と１号機同期制御器３３Ａで生成されたコントロール（ライトリセット）信号ＣＴＬとに応答して、１号ＴＳデータ３０−２が１号機用メモリ３４Ａに書き込まれる。

同様に、２号機用同期制御器３３Ｂにおいて、２号ＴＳクロック３０−３と２号ＴＳデータ３０−４から生成されたコントロール（ライトリセット）信号ＣＴＬに応答して、２号ＴＳデータ３０−４が２号機用メモリ３４Ｂに書き込まれる。

切替制御装置４０からの切替制御信号３０−７はクロック制御部３５でクロックに対する切替タイミングを合せてデータ制御部３７に出力される。データ制御部３７ではデータに対する切替タイミングを合せて選択器３１に出力する。選択器３１ではデータ制御部３７からの切替制御により１号ＴＳリードデータ３０−１７または２号ＴＳリードデータ３０−１８を切替え選択し、切替後データ３０−６が出力される。

切替後クロック３０−５は１号機用、２号機用両方のメモリ３４Ａ，３４Ｂに入力され、それぞれのメモリからデータを読み出すために用いられる。切替後クロック３０−５はさらに１号機用、２号機用両方のメモリ３４Ａ，３４Ｂの制御（リードリセット）信号３０−１９を生成するためのデータ制御部３７にも入力される。

その結果、１号機用、２号機用メモリ３４Ａ，３４Ｂは同一のクロック（切替後クロック３０−５）と、同一の制御信号３０−１９でリード制御される。よって、メモリ３４Ａ，３４Ｂから出力される１号ＴＳリードデータ３０−１７と、２号ＴＳリードデータ３０−１８とは同期する。

以下、信号の形態について図５を用いて説明する。図４の１号ＴＳデータ３０−２を図５の１号ＴＳデータ３０−２に示す。また、図４のメモリ３４Ａのライトリセット信号ＣＴＬを図５の１号ライトリセットＣＴＬに示す。同様に図４の２号ＴＳデータ３０−４を図５の２号ＴＳデータ３０−４に示す。また、図４のメモリ３４Ｂのライトリセット信号ＣＴＬを図５の２号ライトリセットＣＴＬに示す。

図５に示すようにメモリ３４Ａ、メモリ３４Ｂは同一のリードリセット信号で読み出すので、１号ＴＳリードデータ３０−１７、２号ＴＳリードデータ３０−１８は同一タイミングとなる。よって、図４の選択器３１で切替された信号切替後データ３０−６は図５の切替後データ３０−６に示すように１号データと２号データをシームレスに切替できる。図５の切替後データ３０−６の例では１−（０），１−（１），２−（２），２−（３），１−（４）の順に出力される。

したがって図４のデジタルデータ受信装置によれば、受信した２系統以上の信号を各々の系統の受信機で復調して得られた複数のデータストリーム（データ、クロック）を、１系統からのデータストリームから他の系統からのデータストリームの切替時に、クロックやデータの途切れを無くすることができる。

本デジタルデータ受信装置に関連した特許文献としては、下記の特許文献１，特許文献２が挙げられる。

特開平１１−１７６６９号公報

特開平８−２５１１５１号公報

上記図４において、１号機の受信機２０Ａから出力される１号ＴＳクロック３０−１、１号ＴＳデータ３０−２は１号機用の同期制御器３３Ａに入力される。同期制御器３３Ａでは１号ＴＳデータ３０−２内の同期バイト（４７ｈ）を検出し、１号機用メモリ３４Ａのコントロール（ライトリセット）信号（ＣＴＬ）が生成される。ＴＳデータ内の同期バイト（４７ｈ）を用いるため、１号データと２号データの時間差は１ＴＳ（２０４Ｗ）以内に限定される（ビットレート３２．５０８Ｍｂｐｓの場合、１ＴＳは５０μｓ）。

図４においては、アンテナ１０で受信した同一信号を２系統以上に分配し、各々の系統で復調して得られた複数のデータストリーム（データ、クロック等）を入力し、該データストリームのうちの１系統を選択して出力する場合であった。この場合は受信機２０Ａと受信機２０Ｂの間の信号遅延時間差は微小（数μＳ）であるので、さしつかえない。

しかしながら、一方の受信機２０Ａがマイクロ波伝送路で、他方の受信機２０Ｂが光伝送路の場合には、信号経路が異なるため、１ＴＳを超える遅延時間差が生じる場合が考えられる。この場合シームレス切替できないという課題が生じる。

即ち、演奏所（放送局）から中継所（ＳＴＬ受信装置）に信号を伝送する際、マイクロ波伝送路を用いればダイレクトに信号が伝送されるのに対し、光伝送路を用いた場合、光ファイバーが地下に配設されることにより伝送路が長くなり、伝送路が長くなる結果、伝送時間に差が生じ、この差が１ＴＳ以上になることにより、シームレス切替できないという課題が生じる。

本発明の目的は、受信した２系統以上の信号を各々の系統の受信機で復調して得られた複数のデータストリーム間に時間差が生じてもシームレス切替を可能にするデジタルデータ受信装置を提供することにある。

本発明は、デジタルデータ受信装置において、受信した２系統以上の信号を各々の系統の受信機で復調して得られた複数のデータストリーム（データ、クロック）を、各系統のクロックで一時記憶する記憶部と、該記憶部への前記複数のデータストリームの書き込みを制御する書き込み制御部と、該記憶部に一時記憶されたデータストリームを各系統同時に読み出すデータ読み出し制御部と、読み出されたデータストリームのうちの１系統を選択し出力する選択部を備え、前記書き込み制御部を、前記複数のデータストリームで１フレーム（１フレーム＝４６０８ＴＳ）に１つの割合で存在するパケットを検出し該検出に基づいて前記記憶部への前記複数のデータストリームの書き込みを行う制御部としたことを特徴とする。

本発明によれば、受信した２系統以上の信号を各々の系統の受信機で復調して得られた複数のデータストリーム間に時間差が生じてもシームレス切替を可能にするデジタルデータ受信装置を得ることができる。

図１は、本発明に係るデジタルデータ受信装置の実施の形態の全体構成を示すブロック図である。図１は、アンテナ１０で受信したデジタル放送信号を受信機２０Ａで復調し、光伝送路１１で受信したデジタル放送信号を受信機２０Ａで復調する場合に対応したデジタルデータ受信装置であって、先に特許出願しかつ先に説明した図４のうち、ＴＳデータ内の同期バイト（４７ｈ）を検出しメモリ３４Ａ，３４Ｂのコントロール（ライトリセット）を行う同期制御器３３Ａ，３３Ｂを、データストリーム内のＩＩＰパケットを検出し該検出に基づいてメモリ３４Ａ，３４Ｂへの複数のデータストリームの書き込みを行うために、メモリ３４Ａ，３４Ｂのコントロール（ライトリセット）を行う同期制御器３９Ａ，３９Ｂにしたものである。

以下、同期制御器３９，３９Ｂについて、図２を用いて説明する。図２は、図１の本発明に係る同期制御器３９，３９Ｂを含む部分の拡大図である。

図２において、１号ＴＳクロック３０−１、１号ＴＳデータ３０−２は１号機用の同期制御器３９Ａに入力され、そこで１号ＴＳデータ３０−２内のＩＩＰパケットが検出される。このＩＩＰパケットから１号機用メモリ３４Ａのコントロール（ライトリセット）信号ＣＴＬが生成される。すなわち、１号ＴＳクロック３０−１と１号機用の同期制御器３９Ａで生成されたコントロール信号に応答して、１号ＴＳデータ３０−２が１号機用メモリ３４Ａに書き込まれる。

同様に、２号機用同期制御器３９Ｂにおいて、２号ＴＳクロック３０−３と２号ＴＳデータ３０−４から生成されたコントロール信号に応答して、２号ＴＳデータ３０−４が２号機用メモリ３４Ｂに書き込まれる。

図１の切替制御信号３０−７がデータ制御部３７でデータに対する切替タイミングを合せて選択器３１に出力される。選択器３１ではデータ制御部３７からの切替制御により１号ＴＳリードデータ３０−１７または２号ＴＳリードデータ３０−１８を切替え選択し、切替後データ３０−６が出力される。

以下、信号の形態について図３を用いて説明する。図２の１号ＴＳデータ３０−２を図３の１号ＴＳデータ３０−２に示す。また、図２のメモリ３４Ａのライトリセット信号ＣＴＬを図２の１号ライトリセットＣＴＬに示す。同様に図２の２号ＴＳデータ３０−４を図３の２号ＴＳデータ３０−４に示す。また、図２のメモリ３４Ｂのライトリセット信号ＣＴＬを図３の２号ライトリセットＣＴＬに示す。

図３に示すようにメモリ３４Ａ、メモリ３４Ｂは同一のリードリセット信号で読み出すので、１号ＴＳリードデータ３０−１７、２号ＴＳリードデータ３０−１８は同一タイミングとなる。

本実施の形態では、図３に示すように多重フレームに１個のＩＩＰパケットでメモリの制御を行うので、１号ＴＳデータ３０−２、２号ＴＳデータ３０−４間の時間差が１ＴＳ以上でもその時間差をメモリで吸収して切替ることが可能になる。

次にＴＳパケットのうちＩＩＰパケットおよびＩＩＰパケット検出の構成について図６，７を用いて説明する。図６は１ＴＳ（２０４byte）の形態を示す。１byteは同期バイト、１８９〜１９６byteは送信制御情報である。このうち１９０byteにＩＩＰパケットを示すエリアが与えられる。具体的には１９０byteの７〜４bitが‘１０００’のときである。このＩＩＰパケットはフレーム（約２３０ｍｓ）に１回定期的に挿入されるので、ＩＩＰパケットを検出すれば１フレーム（約２３０ｍｓ）以内の遅延に適応可能である。

図７に図１，図２の同期制御器３９Ａ，３９Ｂ（ＩＩＰパケット検出）の構成を示す（同期制御器３９Ａ，３９Ｂは同一構成である）。入力されたＴＳデータは４７ｈ検出器７０で４７ｈが検出される。その検出信号は遅延器７１で１８９クロック遅延がかかり、ＦＦ（フリップフロップ）７２のＥＮ信号となる。ＦＦ７２はＴＳデータの１９０byte目を取り込む。ＦＦ７２の値が‘８Ｘｈ’（Ｘの値は任意）かどうかを定数８Ｘｈ７３を使って比較器７４で比較し、‘８Ｘｈ’であればＩＩＰパケットであると判定できる。

したがって本実施の形態によれば、受信した２系統以上の信号を各々の系統の受信機で復調して得られた複数のデータストリーム（データ、クロック）間に時間差が生じてもシームレス切替を可能にするデジタルデータ受信装置を得ることができる。

なお、本実施の形態では、同期ワードとしてＩＩＰパケットを用いたが、これに限定されるわけではない。ＩＩＰパケット以外でも、フレーム先頭フラグ等、１フレームに１つの割合で存在するパケットを同期ワードとして用いれば、同様にして、シームレス切替を可能とするデジタルデータ受信装置を得ることができる。

本発明に係るデジタルデータ受信装置の実施の形態の全体構成を示すブロック図である。図１の本発明に係る同期制御器を含む部分の拡大図である。図２の動作を説明するための、信号波形を示すタイミングチャート図である。先に特許出願したデジタルデータ受信装置の全体構成を示すブロック図である。図４の動作を説明するための、信号波形を示すタイミングチャート図である。１ＴＳパケットおよびその中のＩＩＰパケットの信号構成を示す図である。図１，図２の同期制御器（ＩＩＰパケット検出）の構成を示す図である。

符号の説明

１，１００…ＳＴＬ受信装置、１０…アンテナ、１１…光伝送路、２０Ａ，２０Ｂ…受信機、２１Ａ，２１Ｂ…ダウンコンバータ、２２Ａ，２２Ｂ…復調器、２３Ａ，２３Ｂ…分離装置、３１…選択器、３２…分配器、３３Ａ，３３Ｂ…同期制御器、３４Ａ，３４Ｂ…メモリ、３５…クロック制御部、３７…データ制御部、３９…同期制御器、４０…切替制御装置、５０Ａ，５０Ｂ…放送機、７０…４７ｈ検出器、７１…遅延器、７２…ＦＦ（フリップフロップ）、７３…定数８Ｘｈ、７４…比較器、３００…切替装置、３０−１…１号ＴＳクロック、３０−２…１号ＴＳデータ、３０−３…２号ＴＳクロック、３０−４…２号ＴＳデータ、３０−５…切替後クロック、３０−６…切替後データ、３０−７…切替制御信号、３０−８…ＴＳクロック、３０−９…出力ＴＳデータ、３０−１０…出力ＴＳクロック、３０−１１…出力ＴＳデータ、３０−１７…１号リードデータ、３０−１８…２号リードデータ、３０−１９…リードリセット。

Claims

デジタルデータ受信装置において、受信した２系統以上の信号を各々の系統の受信機で復調して得られた複数のデータストリーム（データ、クロック）を、各系統のクロックで一時記憶する記憶部と、該記憶部への前記複数のデータストリームの書き込みを制御する書き込み制御部と、該記憶部に一時記憶されたデータストリームを各系統同時に読み出すデータ読み出し制御部と、読み出されたデータストリームのうちの１系統を選択し出力する選択部を備え、前記書き込み制御部を、前記複数のデータストリームで１フレームに１つの割合で存在するパケットを検出し該検出に基づいて前記記憶部への前記複数のデータストリームの書き込みを行う制御部としたことを特徴とするデジタルデータ受信装置。