JP4494329B2 - 情報処理装置 - Google Patents
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Description
2 第2CPUユニット
10 画像形成装置
11,21,31 CPU
12,23 ROM
13,24,33 RAM
14 操作パネル部
15,16,22,32 通信部
34 HDD
35 表示装置
36 入力装置
111 デバッグ設定部
112 デバッグ実行部
113 第1デバッグ設定部
151 開始指示信号送信部
152 割り込み信号受信部
153 データ要求信号送信部
154 デバッグデータ受信部
155 設定信号送信部
161 デバッグコマンド受信部
211 デバッグデータ抽出部
212 判断部
213 デバッグデータ読出部
214 第2デバッグ設定部
221 開始指示信号受信部
222 割り込み信号送信部
223 データ要求信号受信部
224 デバッグデータ送信部
225 設定信号受信部
241 送信バッファ
242 変化ステータスバッファ
Claims (3)
- プログラムを実行するCPUと前記プログラムを記憶するメモリとデータを送受信する通信部とを備える複数のCPUユニットが互いに通信可能に接続された情報処理装置であって、
複数のCPUユニットが備える各CPUが実行するプログラムをデバッグし、前記プログラムの実行中における前記CPUユニットの状態をユーザに通知するためのデバッグ機能を有する第1のCPUユニットと、
前記デバッグ機能を有しない第2のCPUユニットとを備え、
前記第2のCPUユニットの通信部は、前記第1のCPUユニットによって送信された開始指示信号を受信する開始指示信号受信手段を備え、
前記第2のCPUユニットのCPUは、前記開始指示信号受信手段によって前記開始指示信号が受信された場合、前記第2のCPUユニットのメモリに記憶されているプログラムを実行し、当該プログラムに含まれる所定のメッセージを出力するための出力関数を実行することで、前記メッセージを前記プログラムの実行中における前記第2のCPUユニットの状態を表すデータとして前記プログラムから抽出する抽出手段を備え、
前記第2のCPUユニットの通信部は、前記抽出手段によって抽出されたデータを前記第1のCPUユニットへ送信するデータ送信手段をさらに備え、
前記第1のCPUユニットの通信部は、前記データ送信手段によって送信されたデータを受信するデータ受信手段を備え、
前記第1のCPUユニットのCPUは、前記データ受信手段によって受信されたデータを外部装置が有する表示装置に表示するための指示を前記外部装置に対して行うことにより、デバッグ機能を実行する実行手段を備え、
前記第2のCPUユニットのメモリは、前記抽出手段によって抽出されたデータを記憶する記憶手段を備え、
前記第2のCPUユニットのCPUは、前記記憶手段にデータが記憶されたか否かを判断する判断手段をさらに備え、
前記第2のCPUユニットの通信部は、前記判断手段によって前記記憶手段にデータが記憶されたと判断された場合、前記第1のCPUユニットへ割り込み信号を送信する割り込み信号送信手段をさらに備え、
前記第1のCPUユニットの通信部は、前記割り込み信号送信手段によって送信された割り込み信号を受信する割り込み信号受信手段と、前記割り込み信号受信手段によって割り込み信号が受信された場合、データを要求するためのデータ要求信号を前記第2のCPUユニットへ送信するデータ要求信号送信手段とをさらに備え、
前記第2のCPUユニットの通信部は、前記データ要求信号送信手段によって送信されたデータ要求信号を受信するデータ要求信号受信手段をさらに備え、
前記第2のCPUユニットのCPUは、前記データ要求信号受信手段によってデータ要求信号が受信された場合、前記記憶手段に記憶されているデータを読み出す読出手段をさらに備え、
前記データ送信手段は、前記読出手段によって読み出されたデータを前記第1のCPUユニットへ送信し、
前記第1のCPUユニットの通信部は、コマンドを前記第1のCPUユニットへ送信すると共に、前記コマンドの実行結果を前記表示装置に表示する前記外部装置によって送信されるコマンドを受信するコマンド受信手段をさらに備え、
前記コマンドは、第1のCPUユニット及び第2のCPUユニットのうちのいずれをデバッグするかを指定する情報を含み、
前記第1のCPUユニットのCPUは、前記コマンドに第1のCPUユニットをデバッグする情報が含まれている場合、前記データ要求信号送信手段によるデータ要求信号を送信しないよう設定する第1の設定手段をさらに備え、
前記実行手段は、前記コマンドに第1のCPUユニットをデバッグする情報が含まれている場合、前記コマンドに応じて前記第1のCPUユニットのメモリに記憶されているプログラムを実行し、前記プログラムの実行中における前記第1のCPUユニットの状態を表すデータを前記表示装置に表示するための指示を前記外部装置に対して行うことを特徴とする情報処理装置。 - プログラムを実行するCPUと前記プログラムを記憶するメモリとデータを送受信する通信部とを備える複数のCPUユニットが互いに通信可能に接続された情報処理装置であって、
複数のCPUユニットが備える各CPUが実行するプログラムをデバッグし、前記プログラムの実行中における前記CPUユニットの状態をユーザに通知するためのデバッグ機能を有する第1のCPUユニットと、
前記デバッグ機能を有しない第2のCPUユニットとを備え、
前記第2のCPUユニットの通信部は、前記第1のCPUユニットによって送信された開始指示信号を受信する開始指示信号受信手段を備え、
前記第2のCPUユニットのCPUは、前記開始指示信号受信手段によって前記開始指示信号が受信された場合、前記第2のCPUユニットのメモリに記憶されているプログラムを実行し、当該プログラムに含まれる所定のメッセージを出力するための出力関数を実行することで、前記メッセージを前記プログラムの実行中における前記第2のCPUユニットの状態を表すデータとして前記プログラムから抽出する抽出手段を備え、
前記第2のCPUユニットの通信部は、前記抽出手段によって抽出されたデータを前記第1のCPUユニットへ送信するデータ送信手段をさらに備え、
前記第1のCPUユニットの通信部は、前記データ送信手段によって送信されたデータを受信するデータ受信手段を備え、
前記第1のCPUユニットのCPUは、前記データ受信手段によって受信されたデータを外部装置が有する表示装置に表示するための指示を前記外部装置に対して行うことにより、デバッグ機能を実行する実行手段を備え、
前記第2のCPUユニットのメモリは、前記抽出手段によって抽出されたデータを記憶する記憶手段を備え、
前記第2のCPUユニットのCPUは、前記記憶手段にデータが記憶されたか否かを判断する判断手段をさらに備え、
前記第2のCPUユニットの通信部は、前記判断手段によって前記記憶手段にデータが記憶されたと判断された場合、前記第1のCPUユニットへ割り込み信号を送信する割り込み信号送信手段をさらに備え、
前記第1のCPUユニットの通信部は、前記割り込み信号送信手段によって送信された割り込み信号を受信する割り込み信号受信手段と、前記割り込み信号受信手段によって割り込み信号が受信された場合、データを要求するためのデータ要求信号を前記第2のCPUユニットへ送信するデータ要求信号送信手段とをさらに備え、
前記第2のCPUユニットの通信部は、前記データ要求信号送信手段によって送信されたデータ要求信号を受信するデータ要求信号受信手段をさらに備え、
前記第2のCPUユニットのCPUは、前記データ要求信号受信手段によってデータ要求信号が受信された場合、前記記憶手段に記憶されているデータを読み出す読出手段をさらに備え、
前記データ送信手段は、前記読出手段によって読み出されたデータを前記第1のCPUユニットへ送信し、
前記第1のCPUユニットの通信部は、コマンドを前記第1のCPUユニットへ送信すると共に、前記コマンドの実行結果を前記表示装置に表示する前記外部装置によって送信されるコマンドを受信するコマンド受信手段をさらに備え、
前記コマンドは、第1のCPUユニット及び第2のCPUユニットのうちのいずれをデバッグするかを指定する情報を含み、
前記第1のCPUユニットのCPUは、前記コマンドに第1のCPUユニットをデバッグする情報が含まれている場合、第2のCPUユニットが割り込み信号を送信しないように設定するための設定信号を出力する設定信号出力手段をさらに備え、
前記第1のCPUユニットの通信部は、前記設定信号出力手段によって出力された前記設定信号を第2のCPUユニットへ送信する設定信号送信手段をさらに備え、
前記第2のCPUユニットの通信部は、前記設定信号送信手段によって送信された前記設定信号を受信する設定信号受信手段をさらに備え、
前記第2のCPUユニットのCPUは、前記設定信号受信手段によって前記設定信号が受信された場合、前記割り込み信号送信手段による割り込み信号を送信しないよう設定する第2の設定手段をさらに備え、
前記実行手段は、前記コマンドに第1のCPUユニットをデバッグする情報が含まれている場合、前記コマンドに応じて前記第1のCPUユニットのメモリに記憶されているプログラムを実行し、前記プログラムの実行中における前記第1のCPUユニットの状態を表すデータを前記表示装置に表示するための指示を前記外部装置に対して行うことを特徴とする情報処理装置。 - 前記情報処理装置は、画像を形成する画像形成装置であり、
前記第1のCPUユニットは、前記画像形成装置全体を制御する制御部を含み、
前記第2のCPUユニットは、前記画像形成装置が内蔵する駆動源を制御するエンジン制御部を含むことを特徴とする請求項1又は2記載の情報処理装置。
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JP2005337006A JP4494329B2 (ja) | 2005-11-22 | 2005-11-22 | 情報処理装置 |
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JP2007141138A JP2007141138A (ja) | 2007-06-07 |
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Family Applications (1)
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JP2005337006A Expired - Fee Related JP4494329B2 (ja) | 2005-11-22 | 2005-11-22 | 情報処理装置 |
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