JP4481374B2 - 半導体メモリ装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置に係り、特にパケット方式の命令を使用する半導体メモリ装置に関する。
【０００２】
【従来の技術】
近来、半導体メモリ装置の高速動作を実現するために、ラムバスDRAM(RamBus DRAM)のように、データ及びアドレスがパケット単位で入力される半導体メモリ装置が実用化されている。パケット方式の半導体メモリ装置を採用するシステムでは、図1に示すように、一つのメモリコントローラ109と多数個のメモリ装置101乃至108が、同一の信号ラインB1乃至Bnに連結されている。信号ラインB1乃至Bnは、通常チャネルと呼ばれる。
【０００３】
パケット方式の半導体メモリ装置を採用するシステムでは、パワーアップの後に必ずチップの初期化が必要であり、システム性能を向上させるためには、チップの初期化時間を短縮する必要がある。チップの初期化は、様々な段階からなるが、特に、半導体メモリ装置の電流調整段階で最も多くの時間が費やされる。従って、電流調整段階で費やされる時間を短縮することによって、チップの初期化時間を短縮することが望まれている。
【０００４】
電流調整は、チップの特性インピーダンスを合わせて、目標のVOL(ロー出力の電圧)を設定するために、プログラマブルに制御される出力ドライバ中におけるターンオンされるプルダウントランジスタの個数を設定する動作である。
【０００５】
図2は、従来技術によるパケット方式の半導体メモリ装置を示す図であって、出力ドライバの電流制御に関連する回路を抜き出したものである。図2に示すように、従来技術によるパケット方式の半導体メモリ装置は、リクエストパケット解釈部201、レジスター読出し及び電流制御イネーブル回路203、論理回路205、出力ドライバ207、電流制御回路209、並びに基準パッド211及びパッド213を具備する。
【０００６】
パッド213に連結している出力ドライバ207の電流制御のために、リクエストパケットRPが入力され、リクエストパケット解釈部201は、このリクエストパケットRPを解釈する。レジスター読出し及び電流制御イネーブル回路203は、リクエストパケット解釈部201の出力に応答して、電流制御イネーブル信号CCE及び制御信号RRを発生する。
【０００７】
論理回路205は、制御信号RR及び電流制御回路209から出力される電流制御ビットICTR0乃至ICTR5を入力として、出力ドライバ207の電流駆動能力を制御する制御信号Q0乃至Q5を発生する。出力ドライバ207は、制御信号Q0乃至Q5に応じて目標のVOL(ロー出力の電圧)、即ち電流駆動能力が決定され、出力端に連結されているパッド213を駆動する。電流制御回路209は、電流制御イネーブル信号CCEに応答して、パッド213の電圧VOL及び基準パッド211に印加される電圧Vtに従って電流制御ビットICTR0乃至ICTR5を発生する。
【０００８】
ところが、上記の従来技術によるパケット方式の半導体メモリ装置を採用するシステムでは、チャネルに連結されている各々の半導体メモリ装置に対して順次に電流調整が遂行される。即ち、各半導体メモリ装置の出力パッドがN個であるとすると、各半導体メモリ装置についてN回の電流調整が必要であり、8個の半導体メモリ装置がシステムに搭載される場合には8N回の電流調整が必要である。従って、電流調整段階で要する時間が増加し、これによりチップの初期化に要する時間が増加し、システムの性能を低下させる。
【０００９】
【発明が解決しようとする課題】
本発明は、上記の背景に鑑みてなされたものであり、その目的は、電流調整段階で要する時間を短縮することによって、チップの初期化に要する時間を短縮することにある。
【００１０】
【課題を解決するための手段】
本発明に係るパケット方式の半導体メモリ装置は、アドレスレジスタと、出力ドライバと、マルチプレクサと、電流制御回路とを具備することを特徴とする。
【００１１】
前記アドレスレジスタは、前記パケット方式の半導体メモリ装置のアイデンティティーを示すアイデンティティーアドレスを保持する。前記出力ドライバは、前記アドレスレジスタの該当する出力ビット及び電流制御ビットに応答して各々のパッドを駆動する。前記マルチプレクサは、前記アドレスレジスタの出力ビットに応答して前記出力ドライバの出力の中のいずれか1つを選択して出力する。前記電流制御回路は、電流制御イネーブル信号に応答して前記マルチプレクサの出力及び所定の基準パッドに印加される電圧を入力として前記電流制御ビットを発生する。
【００１２】
上記のパケット方式の半導体メモリ装置は、リクエストパケット解釈部と、電流制御イネーブル回路と、論理手段とをさらに具備する。前記クエストパケット解釈部は、リクエストパケットを受けて、これを解釈する。前記電流制御イネーブル回路は、前記リクエストパケット解釈部の出力に応答して前記電流制御イネーブル信号を発生する。前記論理手段は、前記アドレスレジスタと前記出力ドライバとの間に接続され、前記アドレスレジスタの該当する出力ビット及び前記電流制御ビットを入力として前記出力ドライバの電流駆動能力を制御する制御信号を発生する。
【００１３】
本発明に係るパケット方式の半導体メモリ装置を採用するシステムでは、各々のアイデンティティーアドレスを保持する前記アドレスレジスタと前記電流制御回路により、チャネルに連結している全ての半導体メモリ装置において同時に電流調整を実行することができる。従って、電流調整段階で要する時間が短縮され、これにより、チップの初期化時間が短縮され、システム性能が向上する。
【００１４】
【発明の実施の形態】
以下、添付した図面を参照しながら本発明の好適な実施の形態を説明する。
【００１５】
図3は、本発明の好適な実施の形態に係るパケット方式の半導体メモリ装置を示す図であって、出力ドライバの電流制御に関連する回路を抜き出したものである。
【００１６】
図3に示すように、本発明の好適な実施の形態に係るパケット方式の半導体メモリ装置は、リクエストパケット解釈部301、レジスター読出し及び電流制御イネーブル回路303、アイデンティティー(ID)アドレスレジスタ305、8個の論理回路307、8個の出力ドライバ309、マルチプレクサ311、電流制御回路313、並びに基準パッド315及びパッド317乃至331を具備する。
【００１７】
パッド317乃至331に連結されている出力ドライバ309の電流を制御するためには、リクエストパケットRPを入力する必要があり、リクエストパケット解釈部301は、このリクエストパケットRPを解釈する。レジスター読出し及び電流制御イネーブル回路303は、リクエストパケット解釈部301の出力に応答して、電流制御イネーブル信号CCEを発生する。アドレスレジスタ305は、各IDアドレス書込サイクルで印加されるIDアドレスA1乃至A8を保持する。図3は、IDアドレスが8ビットの場合の一例である。
【００１８】
図1に示すような1つのチャネルに連結されたパケット方式の各半導体メモリ装置には各々固有のIDアドレスを付与すべきであり、チップ初期化動作の際は、各半導体メモリ装置には固有のIDアドレスが与えられる。例えば、1つのチャネルに連結されたパケット方式の半導体メモリ装置の数が8個の場合は、例えばIDアドレスを8ビットで構成し、各々のIDアドレスは各々の半導体メモリ装置に設けられたIDアドレスレジスタに順に保持される。
【００１９】
パッド317に対応して設けられた論理回路307は、アドレスレジスタ305に保持されたIDアドレスA1乃至A8の中のうちの該当するビットA1と、電流制御回路313から出力される電流制御ビットICTR0乃至ICTR5とを入力として、パッド317に対応して設けられた出力ドライバ309の電流駆動能力を制御するための制御信号Q0乃至Q5を発生する。
【００２０】
パッド317に対応して設けられた出力ドライバ309は、制御信号Q0乃至Q5に応答して目標のVOL(ロー出力の電圧)、即ち電流駆動能力が決定され、その出力端に連結されているパッド317を駆動する。即ち、パッド317に対応して設けられた出力ドライバ309は、アドレスレジスタ305に保持されたIDアドレスA1乃至A8の中の該当するビットA1及び電流制御ビットICTR0乃至ICTR5に応答して、出力端に連結されているパッド317を駆動する。
【００２１】
マルチプレクサ311は、アドレスレジスタ305に保持されたIDアドレスA1乃至A8に応答して、8個の出力ドライバの出力VOL1乃至VOL8の中のいずれか1つを選択して出力する。
【００２２】
電流制御回路313は、電流制御イネーブル信号CCEに応答して、マルチプレクサ311の出力N及び基準パッド315に印加される電圧Vtを入力として、電流制御ビットICTR0乃至ICTR5を発生する。
【００２３】
各論理回路307は、データ"ロー"レジスタ307aと、インバータ307bと、NANDゲート307c乃至307hとを含む。データ"ロー"レジスタ307aは、アドレスレジスタ305に保持されたIDアドレスA1乃至A8の中の該当するビット（パッド317に対応する論理回路307の場合は、A1）、電流制御イネーブル信号CCE及び所定の制御信号RRが全て論理"ハイ"に活性化される時に出力が論理"ロー"に活性化される。
【００２４】
インバータ307bは、データ"ロー"レジスタ307aの出力を反転させる。NANDゲート307c乃至307hは、各々電流制御ビットICTR0乃至ICTR5のうち該当するビットの値とインバータ307bの出力との論理積の反転を演算して、制御信号Q0乃至Q5を発生する。
【００２５】
各出力ドライバ309は、パッド317と接地電圧VSSとの間に並列に連結された多数個のプルダウンNMOSトランジスタ309a乃至309fを含み、プルダウンNMOSトランジスタ309a乃至309fは、制御信号Q0乃至Q5に従って電流駆動能力を調節することができるように、互いに異なる大きさを有する。例えば、NMOSトランジスタ309bの大きさはNMOSトランジスタ309aの大きさの2倍、NMOSトランジスタ309cの大きさはNMOSトランジスタ309bの大きさの2倍、NMOSトランジスタ309dの大きさはNMOSトランジスタ309cの大きさの2倍、NMOSトランジスタ309eの大きさはNMOSトランジスタ309dの大きさの2倍、NMOSトランジスタ309fの大きさはNMOSトランジスタ309eの大きさの2倍である。
【００２６】
電流制御回路313は、第1及び第2伝達ゲート313a及び313b、第1及び第2抵抗R1及びR2、比較器313c、並びにアップダウンカウンタ313dを含む。第1伝達ゲート313aは、NMOSトランジスタよりなり、電流制御イネーブル信号CCEに応答して、基準パッド315に印加される電圧Vt、例えば2.5Vを伝達する。第2伝達ゲート313bは、NMOSトランジスタよりなり、電流制御イネーブル信号CCEに応答して、マルチプレクサ311の出力Nを伝達する。
【００２７】
第1及び第2抵抗R1及びR2は、第1伝達ゲート313aの出力端と第2伝達ゲート313aの313bの出力端との間に直列に連結され、比較器313cは、第1抵抗R1と第2抵抗R2との接続点から出力される電圧と基準電圧VREF（≒2.1V）とを比較する。アップダウンカウンタ313dは、比較器313Cの出力Pincとカウンタ制御信号Rxとに応答して電流制御ビットICTR0乃至ICTR5を発生する。
【００２８】
図1に示すように、1つのチャネルに対して本発明の好適な実施の形態に係るパケット方式の8個の半導体メモリ装置が連結される場合は、各々のIDアドレスA1乃至A8が各々の半導体メモリ装置に備えられているアドレスレジスタ305に保持される。
【００２９】
例えば、第1の半導体メモリ装置に、ビットA1が論理”ハイ”であり、残りのビットが全て論理”ロー”であるIDアドレスA1乃至A8が保持されている場合、パッド317に連結された出力ドライバ309のみが駆動され、これによって出力ドライバ309の出力VOL1が決定される。例えば、ビットA1が論理”ハイ”であり、電流制御イネーブル信号CCE及び制御信号RRが共に論理”ハイ”（アクティブ）である場合において、電流制御ビットICTR0乃至ICTR5が”100001”であれば、制御信号Q0乃至Q5は、”011110”になる。この場合、出力ドライバ309のプルダウンNMOSトランジスタ309b乃至309eがターンオンされて、出力ドライバ309の出力VOL1は初期電圧Vtから所定のVOLまでプルダウンされる。次に、マルチプレクサ311は、ビットA1が論理”ハイ”であるので出力ドライバ309の出力VOL1を選択して出力し、電流制御回路313は、マルチプレクサの出力N及び基準パッド315に印加される電圧Vtを入力として、電流制御ビットICTR0乃至ICTR5の値を変更する。この動作を繰り返すことによって、パッド317に対応する出力ドライバ311の出力VOL1が適正な値に設定される。なお、この時のアップダウンカウンタ313dの出力値は、半導体メモリ装置を通常動作させる際（この際、インバータ307bの出力は、強制的に論理’ハイ’に設定される）にNANDゲート307c乃至307hに供給するために、不図示のレジスタに保持される。
【００３０】
第1の半導体メモリ装置に、ビットA1が論理"ハイ"であり、残りのビットが全て論理"ロー"であるIDアドレスA1乃至A8が保持されている場合、第2の半導体メモリ装置には、該IDアドレスと異なるアドレス、例えば、ビットA2が論理"ハイ"であり、残りのビットが全て論理"ロー"であるIDアドレスA1乃至A8が保持されている。従って、第1の半導体メモリ装置のパッド317に対応する出力ドライバ311の出力VOL1を決定する動作と同時に、第2の半導体メモリ装置では、パッド319に連結された出力ドライバ309だけが駆動され、該出力ドライバの出力VOL2が上記と同様にして決定される。
【００３１】
同時に、第3乃至第8の半導体メモリ装置に関しても、上記と同様に、各々第3乃至第8の出力パッド319乃至331に連結された第3乃至第8の出力ドライバ309の出力VOL3乃至VOL8が決定される。
【００３２】
以上の動作を各半導体メモリ装置に付与するIDアドレスを変更しながら繰り返すことにより、全半導体メモリ装置の全出力ドライバの電流調整を行うことができる。
【００３３】
以上のように、本発明の好適な実施の形態に係るパケット方式の半導体メモリ装置を採用するシステムでは、チャンルに連結されている全ての半導体メモリ装置において同時に電流調整が実行される。例えば、8個の半導体メモリ装置がシステムに搭載され、該半導体メモリ装置の出力パッドがN個である場合、N回の電流調整を行うことにより、全半導体メモリ装置の全出力ドライバの電流調整を完了することができる。従って、電流調整段階で要する時間が短縮され、これによりチップの初期化時間が短縮され、システム性能が向上する。
【００３４】
以上、本発明を特定の実施の形態に基づいて説明したが、本発明は、この特定の実施の形態に限定されず、本発明の技術的思想の範囲内において様々な変形をなし得る。
【００３５】
【発明の効果】
本発明によれば、電流調整段階で要する時間が短縮され、これによりチップの初期化時間が短縮され、システム性能が向上する。
【００３６】
【図面の簡単な説明】
【図１】パケット方式の半導体メモリ装置を採用するシステムの概略図である。
【図２】従来技術によるパケット方式の半導体メモリ装置の一部を示す図である。
【図３】本発明の好適な実施の形態に係るパケット方式の半導体メモリ装置の一部を示す図である。
【符号の説明】
301 リクエストパケット解釈部
303 レジスター読出し及び電流制御イネーブル回路
305 IDアドレスレジスタ
307 論理回路
309 出力ドライバ
311 マルチプレクサ
313 電流制御回路
313c 比較器
313d アップダウンカウンタ
315 基準パッド（パッド0）
317 パッド1
319 パッド2
321 パッド3
323 パッド4
325 パッド5
327 パッド6
329 パッド7
331 パッド8
【発明の属する技術分野】
本発明は、半導体メモリ装置に係り、特にパケット方式の命令を使用する半導体メモリ装置に関する。
【０００２】
【従来の技術】
近来、半導体メモリ装置の高速動作を実現するために、ラムバスDRAM(RamBus DRAM)のように、データ及びアドレスがパケット単位で入力される半導体メモリ装置が実用化されている。パケット方式の半導体メモリ装置を採用するシステムでは、図1に示すように、一つのメモリコントローラ109と多数個のメモリ装置101乃至108が、同一の信号ラインB1乃至Bnに連結されている。信号ラインB1乃至Bnは、通常チャネルと呼ばれる。
【０００３】
パケット方式の半導体メモリ装置を採用するシステムでは、パワーアップの後に必ずチップの初期化が必要であり、システム性能を向上させるためには、チップの初期化時間を短縮する必要がある。チップの初期化は、様々な段階からなるが、特に、半導体メモリ装置の電流調整段階で最も多くの時間が費やされる。従って、電流調整段階で費やされる時間を短縮することによって、チップの初期化時間を短縮することが望まれている。
【０００４】
電流調整は、チップの特性インピーダンスを合わせて、目標のVOL(ロー出力の電圧)を設定するために、プログラマブルに制御される出力ドライバ中におけるターンオンされるプルダウントランジスタの個数を設定する動作である。
【０００５】
図2は、従来技術によるパケット方式の半導体メモリ装置を示す図であって、出力ドライバの電流制御に関連する回路を抜き出したものである。図2に示すように、従来技術によるパケット方式の半導体メモリ装置は、リクエストパケット解釈部201、レジスター読出し及び電流制御イネーブル回路203、論理回路205、出力ドライバ207、電流制御回路209、並びに基準パッド211及びパッド213を具備する。
【０００６】
パッド213に連結している出力ドライバ207の電流制御のために、リクエストパケットRPが入力され、リクエストパケット解釈部201は、このリクエストパケットRPを解釈する。レジスター読出し及び電流制御イネーブル回路203は、リクエストパケット解釈部201の出力に応答して、電流制御イネーブル信号CCE及び制御信号RRを発生する。
【０００７】
論理回路205は、制御信号RR及び電流制御回路209から出力される電流制御ビットICTR0乃至ICTR5を入力として、出力ドライバ207の電流駆動能力を制御する制御信号Q0乃至Q5を発生する。出力ドライバ207は、制御信号Q0乃至Q5に応じて目標のVOL(ロー出力の電圧)、即ち電流駆動能力が決定され、出力端に連結されているパッド213を駆動する。電流制御回路209は、電流制御イネーブル信号CCEに応答して、パッド213の電圧VOL及び基準パッド211に印加される電圧Vtに従って電流制御ビットICTR0乃至ICTR5を発生する。
【０００８】
ところが、上記の従来技術によるパケット方式の半導体メモリ装置を採用するシステムでは、チャネルに連結されている各々の半導体メモリ装置に対して順次に電流調整が遂行される。即ち、各半導体メモリ装置の出力パッドがN個であるとすると、各半導体メモリ装置についてN回の電流調整が必要であり、8個の半導体メモリ装置がシステムに搭載される場合には8N回の電流調整が必要である。従って、電流調整段階で要する時間が増加し、これによりチップの初期化に要する時間が増加し、システムの性能を低下させる。
【０００９】
【発明が解決しようとする課題】
本発明は、上記の背景に鑑みてなされたものであり、その目的は、電流調整段階で要する時間を短縮することによって、チップの初期化に要する時間を短縮することにある。
【００１０】
【課題を解決するための手段】
本発明に係るパケット方式の半導体メモリ装置は、アドレスレジスタと、出力ドライバと、マルチプレクサと、電流制御回路とを具備することを特徴とする。
【００１１】
前記アドレスレジスタは、前記パケット方式の半導体メモリ装置のアイデンティティーを示すアイデンティティーアドレスを保持する。前記出力ドライバは、前記アドレスレジスタの該当する出力ビット及び電流制御ビットに応答して各々のパッドを駆動する。前記マルチプレクサは、前記アドレスレジスタの出力ビットに応答して前記出力ドライバの出力の中のいずれか1つを選択して出力する。前記電流制御回路は、電流制御イネーブル信号に応答して前記マルチプレクサの出力及び所定の基準パッドに印加される電圧を入力として前記電流制御ビットを発生する。
【００１２】
上記のパケット方式の半導体メモリ装置は、リクエストパケット解釈部と、電流制御イネーブル回路と、論理手段とをさらに具備する。前記クエストパケット解釈部は、リクエストパケットを受けて、これを解釈する。前記電流制御イネーブル回路は、前記リクエストパケット解釈部の出力に応答して前記電流制御イネーブル信号を発生する。前記論理手段は、前記アドレスレジスタと前記出力ドライバとの間に接続され、前記アドレスレジスタの該当する出力ビット及び前記電流制御ビットを入力として前記出力ドライバの電流駆動能力を制御する制御信号を発生する。
【００１３】
本発明に係るパケット方式の半導体メモリ装置を採用するシステムでは、各々のアイデンティティーアドレスを保持する前記アドレスレジスタと前記電流制御回路により、チャネルに連結している全ての半導体メモリ装置において同時に電流調整を実行することができる。従って、電流調整段階で要する時間が短縮され、これにより、チップの初期化時間が短縮され、システム性能が向上する。
【００１４】
【発明の実施の形態】
以下、添付した図面を参照しながら本発明の好適な実施の形態を説明する。
【００１５】
図3は、本発明の好適な実施の形態に係るパケット方式の半導体メモリ装置を示す図であって、出力ドライバの電流制御に関連する回路を抜き出したものである。
【００１６】
図3に示すように、本発明の好適な実施の形態に係るパケット方式の半導体メモリ装置は、リクエストパケット解釈部301、レジスター読出し及び電流制御イネーブル回路303、アイデンティティー(ID)アドレスレジスタ305、8個の論理回路307、8個の出力ドライバ309、マルチプレクサ311、電流制御回路313、並びに基準パッド315及びパッド317乃至331を具備する。
【００１７】
パッド317乃至331に連結されている出力ドライバ309の電流を制御するためには、リクエストパケットRPを入力する必要があり、リクエストパケット解釈部301は、このリクエストパケットRPを解釈する。レジスター読出し及び電流制御イネーブル回路303は、リクエストパケット解釈部301の出力に応答して、電流制御イネーブル信号CCEを発生する。アドレスレジスタ305は、各IDアドレス書込サイクルで印加されるIDアドレスA1乃至A8を保持する。図3は、IDアドレスが8ビットの場合の一例である。
【００１８】
図1に示すような1つのチャネルに連結されたパケット方式の各半導体メモリ装置には各々固有のIDアドレスを付与すべきであり、チップ初期化動作の際は、各半導体メモリ装置には固有のIDアドレスが与えられる。例えば、1つのチャネルに連結されたパケット方式の半導体メモリ装置の数が8個の場合は、例えばIDアドレスを8ビットで構成し、各々のIDアドレスは各々の半導体メモリ装置に設けられたIDアドレスレジスタに順に保持される。
【００１９】
パッド317に対応して設けられた論理回路307は、アドレスレジスタ305に保持されたIDアドレスA1乃至A8の中のうちの該当するビットA1と、電流制御回路313から出力される電流制御ビットICTR0乃至ICTR5とを入力として、パッド317に対応して設けられた出力ドライバ309の電流駆動能力を制御するための制御信号Q0乃至Q5を発生する。
【００２０】
パッド317に対応して設けられた出力ドライバ309は、制御信号Q0乃至Q5に応答して目標のVOL(ロー出力の電圧)、即ち電流駆動能力が決定され、その出力端に連結されているパッド317を駆動する。即ち、パッド317に対応して設けられた出力ドライバ309は、アドレスレジスタ305に保持されたIDアドレスA1乃至A8の中の該当するビットA1及び電流制御ビットICTR0乃至ICTR5に応答して、出力端に連結されているパッド317を駆動する。
【００２１】
マルチプレクサ311は、アドレスレジスタ305に保持されたIDアドレスA1乃至A8に応答して、8個の出力ドライバの出力VOL1乃至VOL8の中のいずれか1つを選択して出力する。
【００２２】
電流制御回路313は、電流制御イネーブル信号CCEに応答して、マルチプレクサ311の出力N及び基準パッド315に印加される電圧Vtを入力として、電流制御ビットICTR0乃至ICTR5を発生する。
【００２３】
各論理回路307は、データ"ロー"レジスタ307aと、インバータ307bと、NANDゲート307c乃至307hとを含む。データ"ロー"レジスタ307aは、アドレスレジスタ305に保持されたIDアドレスA1乃至A8の中の該当するビット（パッド317に対応する論理回路307の場合は、A1）、電流制御イネーブル信号CCE及び所定の制御信号RRが全て論理"ハイ"に活性化される時に出力が論理"ロー"に活性化される。
【００２４】
インバータ307bは、データ"ロー"レジスタ307aの出力を反転させる。NANDゲート307c乃至307hは、各々電流制御ビットICTR0乃至ICTR5のうち該当するビットの値とインバータ307bの出力との論理積の反転を演算して、制御信号Q0乃至Q5を発生する。
【００２５】
各出力ドライバ309は、パッド317と接地電圧VSSとの間に並列に連結された多数個のプルダウンNMOSトランジスタ309a乃至309fを含み、プルダウンNMOSトランジスタ309a乃至309fは、制御信号Q0乃至Q5に従って電流駆動能力を調節することができるように、互いに異なる大きさを有する。例えば、NMOSトランジスタ309bの大きさはNMOSトランジスタ309aの大きさの2倍、NMOSトランジスタ309cの大きさはNMOSトランジスタ309bの大きさの2倍、NMOSトランジスタ309dの大きさはNMOSトランジスタ309cの大きさの2倍、NMOSトランジスタ309eの大きさはNMOSトランジスタ309dの大きさの2倍、NMOSトランジスタ309fの大きさはNMOSトランジスタ309eの大きさの2倍である。
【００２６】
電流制御回路313は、第1及び第2伝達ゲート313a及び313b、第1及び第2抵抗R1及びR2、比較器313c、並びにアップダウンカウンタ313dを含む。第1伝達ゲート313aは、NMOSトランジスタよりなり、電流制御イネーブル信号CCEに応答して、基準パッド315に印加される電圧Vt、例えば2.5Vを伝達する。第2伝達ゲート313bは、NMOSトランジスタよりなり、電流制御イネーブル信号CCEに応答して、マルチプレクサ311の出力Nを伝達する。
【００２７】
第1及び第2抵抗R1及びR2は、第1伝達ゲート313aの出力端と第2伝達ゲート313aの313bの出力端との間に直列に連結され、比較器313cは、第1抵抗R1と第2抵抗R2との接続点から出力される電圧と基準電圧VREF（≒2.1V）とを比較する。アップダウンカウンタ313dは、比較器313Cの出力Pincとカウンタ制御信号Rxとに応答して電流制御ビットICTR0乃至ICTR5を発生する。
【００２８】
図1に示すように、1つのチャネルに対して本発明の好適な実施の形態に係るパケット方式の8個の半導体メモリ装置が連結される場合は、各々のIDアドレスA1乃至A8が各々の半導体メモリ装置に備えられているアドレスレジスタ305に保持される。
【００２９】
例えば、第1の半導体メモリ装置に、ビットA1が論理”ハイ”であり、残りのビットが全て論理”ロー”であるIDアドレスA1乃至A8が保持されている場合、パッド317に連結された出力ドライバ309のみが駆動され、これによって出力ドライバ309の出力VOL1が決定される。例えば、ビットA1が論理”ハイ”であり、電流制御イネーブル信号CCE及び制御信号RRが共に論理”ハイ”（アクティブ）である場合において、電流制御ビットICTR0乃至ICTR5が”100001”であれば、制御信号Q0乃至Q5は、”011110”になる。この場合、出力ドライバ309のプルダウンNMOSトランジスタ309b乃至309eがターンオンされて、出力ドライバ309の出力VOL1は初期電圧Vtから所定のVOLまでプルダウンされる。次に、マルチプレクサ311は、ビットA1が論理”ハイ”であるので出力ドライバ309の出力VOL1を選択して出力し、電流制御回路313は、マルチプレクサの出力N及び基準パッド315に印加される電圧Vtを入力として、電流制御ビットICTR0乃至ICTR5の値を変更する。この動作を繰り返すことによって、パッド317に対応する出力ドライバ311の出力VOL1が適正な値に設定される。なお、この時のアップダウンカウンタ313dの出力値は、半導体メモリ装置を通常動作させる際（この際、インバータ307bの出力は、強制的に論理’ハイ’に設定される）にNANDゲート307c乃至307hに供給するために、不図示のレジスタに保持される。
【００３０】
第1の半導体メモリ装置に、ビットA1が論理"ハイ"であり、残りのビットが全て論理"ロー"であるIDアドレスA1乃至A8が保持されている場合、第2の半導体メモリ装置には、該IDアドレスと異なるアドレス、例えば、ビットA2が論理"ハイ"であり、残りのビットが全て論理"ロー"であるIDアドレスA1乃至A8が保持されている。従って、第1の半導体メモリ装置のパッド317に対応する出力ドライバ311の出力VOL1を決定する動作と同時に、第2の半導体メモリ装置では、パッド319に連結された出力ドライバ309だけが駆動され、該出力ドライバの出力VOL2が上記と同様にして決定される。
【００３１】
同時に、第3乃至第8の半導体メモリ装置に関しても、上記と同様に、各々第3乃至第8の出力パッド319乃至331に連結された第3乃至第8の出力ドライバ309の出力VOL3乃至VOL8が決定される。
【００３２】
以上の動作を各半導体メモリ装置に付与するIDアドレスを変更しながら繰り返すことにより、全半導体メモリ装置の全出力ドライバの電流調整を行うことができる。
【００３３】
以上のように、本発明の好適な実施の形態に係るパケット方式の半導体メモリ装置を採用するシステムでは、チャンルに連結されている全ての半導体メモリ装置において同時に電流調整が実行される。例えば、8個の半導体メモリ装置がシステムに搭載され、該半導体メモリ装置の出力パッドがN個である場合、N回の電流調整を行うことにより、全半導体メモリ装置の全出力ドライバの電流調整を完了することができる。従って、電流調整段階で要する時間が短縮され、これによりチップの初期化時間が短縮され、システム性能が向上する。
【００３４】
以上、本発明を特定の実施の形態に基づいて説明したが、本発明は、この特定の実施の形態に限定されず、本発明の技術的思想の範囲内において様々な変形をなし得る。
【００３５】
【発明の効果】
本発明によれば、電流調整段階で要する時間が短縮され、これによりチップの初期化時間が短縮され、システム性能が向上する。
【００３６】
【図面の簡単な説明】
【図１】パケット方式の半導体メモリ装置を採用するシステムの概略図である。
【図２】従来技術によるパケット方式の半導体メモリ装置の一部を示す図である。
【図３】本発明の好適な実施の形態に係るパケット方式の半導体メモリ装置の一部を示す図である。
【符号の説明】
301 リクエストパケット解釈部
303 レジスター読出し及び電流制御イネーブル回路
305 IDアドレスレジスタ
307 論理回路
309 出力ドライバ
311 マルチプレクサ
313 電流制御回路
313c 比較器
313d アップダウンカウンタ
315 基準パッド（パッド0）
317 パッド1
319 パッド2
321 パッド3
323 パッド4
325 パッド5
327 パッド6
329 パッド7
331 パッド8
Claims (3)
- アイデンティティーアドレスを保持するアドレスレジスタと、
各々、前記アドレスレジスタの該当する出力ビット及び電流制御ビットに応答して該当するパッドを駆動する複数の出力ドライバと、
前記アドレスレジスタの出力ビットに応答して前記複数の出力ドライバの中の当該出力ビットに対応する出力ドライバの出力を選択するマルチプレクサと、
電流制御イネーブル信号に応答して、前記マルチプレクサの出力及び所定の基準パッドに印加される電圧を入力として、前記電流制御ビットを発生する電流制御回路と、
前記アドレスレジスタと前記出力ドライバとの間に接続され、前記アドレスレジスタの該当する出力ビット及び前記電流制御ビットを入力として、前記出力ドライバの電流駆動能力を制御する制御信号を発生する論理手段と、
を具備し、
前記パッドには信号ラインが接続されており、
前記電流制御回路は、
前記電流制御イネーブル信号に応答して前記所定の基準パッドに印加される電圧を伝達する第１伝達ゲートと、
前記電流制御イネーブル信号に応答して前記マルチプレクサの出力を伝達する第２伝達ゲートと、
前記第１伝送ゲートの出力端と第２伝達ゲートの出力端との間に直列に連結された第１及び第２抵抗と、
前記第１抵抗と第２抵抗との接続点から出力される電圧と基準電圧とを比較する比較器と、
前記比較器の出力及びカウンタ制御信号に応答して前記電流制御ビットを発生するアップダウンカウンタと、
を有することを特徴とするパケット方式の半導体メモリ装置。 - リクエストパケットを受けて、これを解釈するリクエストパケット解釈部と、
前記リクエストパケット解釈部の出力に応答して前記電流制御イネーブル信号を発生する電流制御イネーブル回路と、
をさらに具備することを特徴とする請求項１に記載のパケット方式の半導体メモリ装置。 - 前記論理手段は、
前記アドレスレジスタの該当する出力ビット及び前記電流制御イネーブル信号が活性化される時に出力が論理”ロー”に活性化されるデータローレジスタと、
前記データローレジスタの出力を反転させるインバータと、
前記電流制御ビット等の各ビットと前記インバータの出力とを各々ＮＡＮＤ演算して前記制御信号を発生するＮＡＮＤゲートと、
を有することを特徴とする請求項２に記載のパケット方式の半導体メモリ装置。
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