KR20010003657A - 플래시 메모리 장치의 데이터 출력 구동 회로 - Google Patents

플래시 메모리 장치의 데이터 출력 구동 회로 Download PDF

Info

Publication number
KR20010003657A
KR20010003657A KR1019990024025A KR19990024025A KR20010003657A KR 20010003657 A KR20010003657 A KR 20010003657A KR 1019990024025 A KR1019990024025 A KR 1019990024025A KR 19990024025 A KR19990024025 A KR 19990024025A KR 20010003657 A KR20010003657 A KR 20010003657A
Authority
KR
South Korea
Prior art keywords
data
state
enable signal
output enable
state data
Prior art date
Application number
KR1019990024025A
Other languages
English (en)
Inventor
최기환
박종민
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1019990024025A priority Critical patent/KR20010003657A/ko
Publication of KR20010003657A publication Critical patent/KR20010003657A/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits

Landscapes

  • Dram (AREA)

Abstract

여기에 개시된 플래시 메모리 장치는 상태 독출 동작시 상태 데이터를 출력하는 데이터 출력 회로를 포함한다. 상기 데이터 출력 회로는 외부 출력 인에이블 신호의 상승 에지에 동기되어 상태 데이터를 출력하는 상태 데이터 발생 회로와 상태 독출 인에이블 신호에 응답하여 상기 외부 출력 인에이블 신호의 하강 에지에서 상기 상태 데이터를 데이터 핀으로 전달하는 구동 회로를 포함한다.

Description

플래시 메모리 장치의 데이터 출력 구동 회로 {DATA OUTPUT DRIVING CIRCUIT OF FLASH MEMORY DEVICE}
본 발명은 플래시 메모리 장치에 관한 것으로서, 더 구체적으로는 상태 독출 동작시 안정적인 상태 데이터 핀들을 위한 데이터 출력 회로를 구비하는 플래시 메모리 장치에 관한 것이다.
도 1은 노어형 플래시 메모리 셀 유니트 구조를 보여주고 있다.
노어형 플래시 메모리 장치는 프로그램 및 독출 동작에 있어서 다른 어떤 반도체 메모리 장치보다 속도가 월등하게 빠르기 때문에 고속 동작을 요구하는 사용자들로부터 많은 호응을 얻고 있다. 플래시 메모리 장치는 기본적으로 독출 (read), 프로그램 (program), 소거 (erase), 서스팬드 (suspend) 및 리쥼 (resume)등이 수행된다. 상기 플래시 메모리 장치는 상기와 같이 여러 동작들이 이루어지므로 현재 칩에서 어떤 동작이 수행되고 있는지 외부에서 사용자가 이를 확인할 수 있도록 하는 상태 독출 동작 (status read)이 필요하다.
소거 서스팬드 모드 (erase suspend operation)는 섹터 소거 동작 진행 중에 소거 서스팬드 커맨드 (erase suspend command)가 들어오면 시스템 인터럽트 (system interrupt)로 작용하여 섹터 소거 동작이 중단되고 비선택된 섹터에 대해 독출 및 프로그램이 수행된다. 상기 소거 동작은 F-N 터널링 방법으로 수행되기 때문에 프로그램 및 독출 동작에 비해 많은 시간 (프로그램 동작 :10㎲, 독출 동작 : 100㎱, 소거 동작 : 1s)이 소요된다. 이를 위하여 상기 소거 동작 중에 사용자가 다른 동작을 수행할 수 있도록 하는 서스팬드 동작이 수행된다. 상기 소거 서스팬드 동작후 소거 리쥼 커맨드 (erase resume command)가 들어오면 소거 서스팬드 모드를 빠져나와 중단된 상기 섹터 소거 동작이 다시 수행된다.
도 3은 소거 서스팬드 동작시 데이터 핀들의 타이밍도로서, 상태 데이터 핀 DQ6 및 DQ2가 토글함을 알 수 있다. 칩 내부에서 수행되고 있는 동작은 상태 독출 동작에 의해 상기및 데이터 핀들의 데이터 유지 및 토글 상태로서 외부에서 확인할 수 있다.
도 4는 상태 독출 동작시 상태 데이터 핀들로 데이터를 출력하는 상태 데이터 출력 회로의 블록도이다.
도 4를 참조하면, 복수 개의 상태 데이터 출력 회로들 (160)은 도 4의 I/O 버퍼 및 래치 회로 (21)내에 있으며, I/O와 일대일 대응된다. 상기 데이터 출력 회로들 (160)은 출력 인에이블 버퍼 (100)에 공통으로 대응되어 외부 출력 인에이블 신호 (nOEx)에 동기되는 내부 출력 인에이블 신호들 (OE, POE)을 받아들인다.
상기 각 데이터 출력 회로 (160)는 상태 데이터 발생 회로 (120) 및 데이터 출력 구동 회로 (140)로 구성된다. 상기 상태 데이터 발생 회로 (120)는 상기 OE 및 상태 독출 동작을 활성화시키는 신호 (statusEN)를 받아들여 데이터 핀으로 전달되는 상태 데이터 (statusData)를 발생한다.
상기 데이터 출력 구동 회로 (160)는 상기 출력 인에이블 신호 (POE)와 상태 독출 동작 인에이블 신호 (statusEN)를 받아들여 독출 동작시 감지된 셀 데이터(cellData)와 상기 상태 독출 동작시 상태 데이터 (statusData)중 하나를 출력한다.
도 5는 상태 데이터 발생 회로의 구성을 보여주는 회로도이다.
도 5를 참조하면, 상태 데이터 발생 회로 (120)는 디-플립플롭 (D flip-flop)(122)으로 구성되며, 기입 인에이블 신호 (nWEx)가 토글되고 난후 발생되는 상태 독출 인에이블 신호 (statusEN)에 의해 활성화된다. 그리고 상기 디-플립플롭 (122)은 외부 출력 인에이블 신호 (nOEx)에 동기되는 출력 인에이블 신호(OE)의 입력으로 상태 데이터 (statusData)를 출력한다. 상기 상태 독출 인에이블 신호 (statusEN)는 상태 독출 동작임을 알리는 신호이다.
도 6a는 상태 데이터 발생 회로의 동작 타이밍도이다.
도 6a를 참조하면, 상기 출력 인에이블 신호 (OE)는 외부 출력 인에이블 신호 (nOEx)와 반대의 위상을 갖고 토글된다. 상태 독출 동작이 시작되어 외부 출력 인에이블 신호 (nOEx)가 로우레벨로 토글하게 되면 상기 신호 (nOEx)가 활성화될 때마다 상태 데이터 (statusData)가 출력된다. 상기 상태 데이터 (statusData)는 데이터 출력 구동 회로 (140)를 통해 데이터 핀 (DQpin)으로 전달된다.
상기 상태 데이터 (statusData)는 외부 출력 인에이블 신호 (nOEx)의 하강 에지에 동기되는 내부 출력 인에이블 신호 (OE)의 상승 에지에 동기되어 발생된다. 그러나 상기 상태 데이터 (statusData)는 상기 내부 출력 인에이블 신호 (OE)가 'H'로 천이되고 나서 A만큼의 지연을 두고 발생된다. 이는 출력 인에이블 버퍼 (100)에서의 출력 인에이블 신호 (OE)의 지연, 그리고 디-플립플롭 (122)내에서의 지연 그리고 상태 데이터 출력단에서 데이터 출력 구동 회로 (160)까지의 로딩에 의한 지연들이 그 원인이다.
도 6b는 도 5의 데이터 출력 구동 회로의 동작 타이밍도이다.
도 6b를 참조하면, 상기 상태 데이터 (statusData)의 지연으로 인해 상태 데이터 (statusData)와 POE간의 레이싱 (racing)이 발생된다. 즉 외부 출력 인에이블 신호 (nOEx)가 'L'로 떨어지고 난후 B, C만큼의 일정 지연을 두고 상태 데이터 (statusData)가 출력됨에 따라 외부 출력 인에이블 신호 (nOEx)의 'L' 구간에서 지연 구간에서 데이터 핀 (DQ)이 D, E와 같이 비정상적으로 움직이게 된다. 상기 D와 E 구간은 외부 출력 인에이블 신호 (nOEx)가 'L'로 천이될때마다 발생되어 전력이 소모되는 문제점이 발생하게 된다.
따라서, 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로, 플래시 메모리 장치의 상태 독출 동작시 상태 데이터의 지연에 상관없이 데이터 핀으로 안정적인 레벨의 데이터를 전달하는 데이터 출력 회로를 제공하기 위함이다.
도 1은 노어형 플래시 메모리 셀의 단면도;
도 2는 노어형 플래시 메모리 셀의 드레솔드 전압 분포도;
도 3은 소거 서스팬드 동작에서 데이터 핀들의 동작 타이밍도;
도 4는 상태 데이터 출력 회로의 블록도;
도 5는 상태 데이터 발생 회로의 구성을 보여주는 회로도;
도 6a는 도 5의 동작 타이밍도;
도 6b는 데이터 출력 구동 회로의 동작 타이밍도;
도 7은 플래시 메모리 장치의 구성을 보여주는 블록도;
도 8은 출력 인에이블 버퍼의 구성을 보여주는 회로도;
도 9는 데이터 출력 구동 회로의 구성을 보여주는 회로도;
도 10은 본 발명에 따른 상태 데이터 발생 회로의 구성을 보여주는 회로도;
도 11a는 도 10의 동작 타이밍도; 그리고
도 11b는 데이터 출력 구동 회로의 동작 타이밍도이다.
*도면의 주요 부분에 대한 부호의 설명*
100 : 출력 인에이블 버퍼 120 : 상태 데이터 발생 회로
140 : 데이터 출력 구동 회로 160 : 데이터 출력 회로
상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 칩 내부에서 수행되고 있는 동작을 외부에서 알 수 있도록 하는 상태 독출 동작이 수행되는 플래시 메모리 장치에 있어서, 상태 독출 동작 동안 칩내에서 수행되고 있는 동작의 상태를 외부로 알려주기 위한 상태 데이터 핀들과; 상기 데이터 핀들로 상태 데이터를 출력하는 데이터 출력 구동 회로를 포함하고, 상기 데이터 출력 구동 회로는 상태 독출 동작임을 알리는 신호가 활성화되고 외부 출력 인에이블 신호에 동기되는 내부 출력 인에이블 신호의 상승 에지에 동기되어 상태 데이터를 출력하는 상태 데이터 발생 회로 및; 상기 상태 데이터를 받아들이고, 상기 상태 독출 인에이블 신호에 응답하여 외부 출력 인에이블 신호가 로우레벨로 토글될 때마다 상기 상태 데이터를 출력하는 구동 회로를 포함한다.
바람직한 실시예에 있어서, 상기 상태 데이터 발생 회로는 상기 내부 출력 인에이블 신호의 하강 에지에 동기되어 상기 내부 출력 인에이블 신호의 두배의 주기를 갖는 상태 데이터를 출력하는 플립플롭을 포함한다.
바람직한 실시예에 있어서, 상기 상태 데이터 발생 회로는 상기 외부 출력 인에이블 신호와 반대의 위상을 갖는 내부 출력 인에이블 신호의 하강 에지마다 상기 상태 데이터를 출력한다.
(작용)
본 발명에 따르면, 플래시 메모리 장치의 상태 독출 동작 동안 외부 출력 인에이블 신호의 상승 에지에 동기되도록 상태 데이터의 출력 시점을 조절하여 데이터 핀이 안정적으로 동작하도록 한다.
(실시예)
이하 본 발명에 따른 실시예를 첨부된 도면 도 7내지 도 11을 참조하여 상세히 설명한다.
다음의 설명에서는 본 발명의 보다 철저한 이해를 제공하기 위해 특정한 상세들이 예를들어 한정되고 자세하게 설명된다. 그러나, 당해 기술분야에 통상의 지식을 가진 자들에게 있어서는 본 발명이 이러한 상세한 항목들이 없이도 상기한 설명에 의해서만 실시될 수 있을 것이다.
이후의 설명에서 도면들 중 동일하거나 유사한 참조 번호 및 부호는 가능한한 동일하거나 유사한 구성 요소를 나타낸다.
도 7은 플래시 메모리 장치의 구성을 보여주는 블록도이다.
도 7을 참조하면, 노어형 플래시 메모리 장치는 메모리 셀 어레이 (memory cell array)(10), X-디코더 (X-decoder)(11), Y-선택 회로 (Y-selector)(12), X-어드레스 버퍼 (X-address buffer)(13), Y-어드레스 버퍼 (Y-address buffer)(14), 프리-디코더 (pre-decoder)(15), 콘트롤 로직 및 커맨드 레지스터 (control logic & command register)(16), VCC 검출 회로 (VCC detector)(17), 프로그램 전압 발생 회로 (program voltage generator circuit)(18), 소거 전압 발생 회로 (erase voltage generator)(19), 감지 증폭기 및 기입 구동 회로 (S/A & write driver)(20)그리고 I/O 버퍼 및 래치 회로 (I/O buffer & latch circuit)(21)로 구성된다. 상기 노어형 플래시 메모리 장치는 이 분야의 통상적인 지식을 습득한 자들에게는 널리 알려진 기술이므로 이하 상세한 설명은 생략한다.
메모리 장치의 프로그램 및 소거 동작은 내부에 구성된 알고리즘 (embedded state machine)에 의해 이루어지기 때문에 외부에서 사용자에 의해 특정 프로그램 및 소거 동작 명령이 입력될 경우 상기 알고리즘에 의해 프로그램 및 소거 동작이 수행된다. 사용자들에서 현재 칩 내부에서 진행되고 있는 동작이나 완료된 동작의 패스 및 페일 여부를 알리기 위한 것이 상태 독출 동작 (status read operation)이다. 상기 상태 독출 동작은핀 및 데이터 핀들 상태의 조합을 이용하여 사용자가 외부에서 알 수 있도록 한다. 상기 핀들의 상태를 표에 나타내었다.
[표]
operation DQ7 DQ6 DQ5 DQ3 DQ2 R/B#
standard mode embedded program DQ7# Toggle 0 N/A No Toggle 0
embedded erase 0 Toggle 0 1 Toggle 0
erase suspend mode reading within erase suspend sector 1 No Toggle 0 N/A Toggle 1
reading within non-erase suspend sector Data Data Data Data Data 1
erase-suspend-program DQ7# Toggle 0 N/A N/A 0
상기핀은 칩에 별로도 존재하는 핀으로서 칩이 독출 동작 상태 (ready :1)인지 또는 사용자가 입력한 명령에 따라 동작을 수행(busy : 0)하고 있는지의 정보를 외부로 알려준다. 상기핀 외에 특정 데이터 핀들 (DQ pins)의 상태를 조합(표를 참조)하여 칩 내부의 상태를 알 수 있도록 한다. 상기 특정 데이터 핀들은 상기처럼 별도의 외부 핀이 아니라 이미 존재하고 있는 핀들이다. 상기 상태 독출 동작은 칩의 nOEx핀 (출력 인에이블 핀 : output enable pin)을 활성화 시킴으로써 행해진다. 상기 상태 데이터 핀들은 데이터 출력 회로로부터 출력되는 데이터 및 토글 비트를 상기 표에서와 같은 값으로 칩에서 어떤 동작이 진행중인지를 외부로 알려준다.
표에 나타난 바와 같은 소거 동작이 수행될 경우 상태 독출 동작에 대해 설명한다.
상기 nOEx핀이 토글하게 되면및 데이터 핀들 (DQ7, DQ6, DQ5, DQ3, DQ2)이 토글되거나 일정 데이터로 유지 (polling)된다. 상기 DQ7은 데이터 유지 (polling)의 역할을 하는 핀으로서, 사용자가 동작 명령어를 입력할 경우 DQ7의 반대 값을 유지한다. 현재 수행 중인 동작이 소거 동작이므로 초기 DQ7의 입력값 (예를 들어 '1')의 반대 값인 '0'을 유지하게 된다. 이는 프로그램 동작에서도 동일하다.
상기 DQ6은 토글 비트 (toggle bit)로서 내부 루틴이 진행중인지 또는 완료되었는지를 검출하는 역할을 한다. 상기 DQ6은 칩 내부에서 소거 또는 프로그램 동작이 수행될 때 상기 출력 인에이블 신호 (nOEx)가 토글될 때마다 같이 토글된다.
상기 DQ5는 내부에서 진행중인 프로그램/소거의 결과 (exceed timing limits)를 나타내며, 상기 DQ5가 'H'로 가게되면 프로그램/소거의 실패를 나타낸다. 예를 들어 소거 동작중인 섹터에 불량이 발생되어 셀의 드레솔드 전압이 도 2에서와 같이 0V∼3V로 낮아지지 않게 되면 소거 시간 카운팅에 의해 페일임을 알리는 플래그가 발생된다. 상기 소거 동작이 완료되고 난 후, 상기 DQ5는 소거 동작이 페일임을 나타내는 '1'로 설정된다.
상기 DQ2는 소거 동작시에만 토글하는 비트 (toggle bit)로서 상기 DQ6과 같이 프로그램 동작과 소거 동작을 구분짓는 역할을 한다.
그리고 상기는 칩에서 기입 동작(프로그램 및 소거 동작을 포함)이 수행되는 경우 '0'을 유지하고 독출 동작 및 서스팬드 동작후의 독촐 동작시 'H'를 유지하여 상기 기입 동작과 독출 동작(서스팬드 동작후의 독출 동작도 포함)을 구분짓는 역할을 한다.
도 3은 소거 서스팬드 동작시 데이터 핀들의 타이밍도로서, 상기 설명에서와 같이 데이터 핀 DQ6 및 DQ2가 토글함을 알 수 있다. 칩 내부에서 수행되고 있는 동작은 상태 독출 동작에 의해 상기및 데이터 핀들의 데이터 유지 및 토글 상태로서 외부에서 확인할 수 있다.
도 8은 출력 인에이블 버퍼의 구성을 보여주는 회로도이다.
도 8을 참조하면, 출력 인에이블 버퍼 (100)는 노어 게이트 (101)와 인버터들 (102, 103)을 포함한다. 상기 노어 게이트 (101)는 일입력단으로 상기 외부 출력 인에이블 신호 (nOEX)를 받아들이고 상기 노어 게이트 (101)의 타입력단은 접지에 연결된다. 상기 인버터들 (102, 103)은 상기 노어 게이트 (100)의 출력단에서부터 직렬로 연결된다. 상기 노어 게이트 (101)및 인버터 (103)로부터 출력되는 신호들 (OE, POE)은 외부 출력 인에이블 신호 (nOEx)와는 반대의 위상을 갖고 토글된다.
도 9는 데이터 출력 구동 회로의 구성을 보여주는 회로도이다.
도 9를 참조하면, 데이터 핀 (DQ pin)에 대응되는 데이터 출력 구동 회로 (140)는 상태 독출 인에이블 신호 (statusData)에 응답하여 온오프되는 제 1 및 제 2 전달 게이트들 (TG1, TG2)에 의해 셀 데이터 (cellData)또는 상태 데이터 (statusData)중 하나를 선택한다. 상기 제 1 전달 게이트 (TG1)는 일단으로 셀 데이터 (cellData)를 받아들이며 게이트로 상태 독출 인에이블 신호 (statusEN) 및 인버터 (141)를 통해 반전된 신호를 받아들여 상기 데이터 (cellData)를 전달한다. 제 2 전달 게이트 (TG2)는 일단으로 상태 데이터 (statusData)를 받아들이고 타단은 상기 제 1 전달 게이트 (TG1)의 타단에 공통으로 연결된다. 상기 제 2 전달 게이트 (TG2)의 게이트로 상태 독출 인에이블 신호 (statusEN)및 인버터 (62)를 통해 반전된 신호가 입력되어 상기 데이터 (statusData)를 전달하게 된다. 상기 전달 게이트들 (TG1, TG2)중 하나로부터 전달되는 데이터를 받아들여 이를 구동하기 위한 풀-업 트랜지스터 (PM1)와 풀-다운 트랜지스터 (NM1)가 전원 단자 (1)와 접지 단자 (2)사이에 직렬로 연결된다. 상기 풀-업 트랜지스터 (PM1)의 게이트는 일입력단이 상기 제 1 전달 게이트 (TG1)의 타단에 연결되고 타입력단으로 상기 출력 인에이블 신호 (POE)가 입력되는 낸드 게이트 (144)의 출력단에 연결된다. 그리고 상기 풀-다운 트랜지스터 (NM1)의 게이트는 상기 제 1 전달 게이트 (TG1) 및 제 2 전달 게이트 (TG2)의 공통 접속 노드 (Node1)에 일입력단이 연결되고 타입력단으로 인버터 (143)를 통해 반전된 출력 인에이블 신호 (POE)가 입력되는 노어 게이트 (145)의 출력단과 연결된다. 상기 트랜지스터들 (PM1, NM1)의 공통 접속 노드 (Node2)와 접지 사이에 커패시터 (C1)가 연결된다.
상기 데이터 출력 구동 회로 (140)는 상태 독출 인에이블 신호 (statusEN)에 의해 셀 데이터 (cellData)및 상태 데이터 (statusData)중 하나를 선택하여 데이터 핀으로 전달한다. 상태 독출 동작에서 상기 상태 독출 인에이블 신호 (statusEN)가 'H'일 때 제 1 전달 게이트 (TG1)가 오프되고 제 2 전달 게이트 (TG2)가 온되어 상태 데이터 (statusData)가 노드 (Node1)로 전달된다. 상기 노드 (Node1)로 전달된 상태 데이터 (statusData)는 풀-업 및 풀-다운 트랜지스터들 (PM1, NM1)에 의해 상태 데이터 핀 (DQ)으로 전달된다.
도 10은 본 발명에 따른 상태 데이터 발생 회로의 구성을 보여주는 회로도이다.
도 10을 참조하면, 상태 데이터 발생 회로 (120)는 디-플립플롭 (126)과 상기 디-플립플롭 (126)의 입력단 및 리셋단 (reset)에 각각 연결되는 제 1 및 제 2 인버터들 (124, 125)과 상기 디-플립플롭 (126)의 출력단에 연결되는 제 3 인버터 (127)로 구성된다. 상기 제 1 인버터 (124)는 입력단으로 외부 출력 인에이블 신호 (nOEx)에 동기되어 상기 외부 출력 인에이블 신호 (nOEx)와는 반대의 위상을 갖고 토글되는 출력 인에이블 신호 (OE)를 받아들이고 출력단은 상기 디-플립플롭 (126)의 입력단에 연결된다. 상기 제 2 인버터 (125)는 입력단으로 상태 독출 인에이블 (statusEN)을 받아들이고 상기 제 2 인버터 (125)의 출력단은 상기 디-플립플롭 (126)의 셋 단 (set)에 연결된다. 상기 디-플립플롭 (126)의 셋단 (set)은 상기 디-플립플롭 (126)의 출력단과 연결된다. 그리고 상기 제 3 인버터 (127)의 입력단은 상기 디-플립플롭 (126)의 출력단 DQ에 연결되고 상기 제 3 인버터 (127)의 출력단은 상기 상태 데이터 (statusData)를 출력한다.
도 11a는 본 발명에 다른 상태 데이터 발생 회로의 동작 타이밍도이다.
도 10 및 도 11a를 참조하여 상태 데이터 발생 회로의 동작을 설명하면 다음과 같다.
먼저, 출력 인에이블 버퍼 (100)로부터 외부 출력 인에이블 신호 (nOEx)와 반대의 위상을 갖는 OE 및 POE가 출력된다. 상기 OE는 상태 발생 회로 (120)의 디-플립플롭 (126)으로 입력된다. 상기 디- 플립플롭 (126)은 상기 상태 독출 인에이블 신호 (statusData)에 의해 활성화되어 상기 외부 출력 인에이블 신호 (nOEx)의 상승 에지 (①) 즉 상기 OE의 하강 에지때 'L'의 상태 데이터 (statusData)가 출력된다. 그 다음 외부 출력 인에이블 신호 (nOEx)의 상승 에지 (③)에서 'H'의 상태 데이터 (statusData)가 출력된다. 상기 'L'의 상태 데이터 (statusData)는 외부 출력 인에이블 신호 (nOEx)의 상승 에지에 동기되기 때문에 이어서 토글되는 외부 출력 인에이블 신호 (nOEx)의 'L' 구간에서 상기 상태 데이터 (statusData)는 이미 'L'을 유지하고 있어 상태 데이터 (statusData)의 지연으로 인한 데이터 핀 (DQ)의 비정상적인 움직임을 막을 수 있다.
도 11b는 데이터 출력 구동 회로의 동작 타이밍도이다.
도 9 및 도 11b를 참조하면, 외부 출력 인에이블 신호 (nOEx)가 'L'인 구간에서 상태 데이터 (statusData)가 데이터 출력 구동 회로 (140)를 통해 데이터 핀 (DQ)으로 전달된다. 데이터 출력 구동 회로 (140)에서 상태 독출 인에이블 신호 (statusData))가 'H'로 활성화되면 제 2 전달 게이트 (TG2)가 턴온되어 도 11a의 상태 데이터 (statusData)가 출력된다. 상기 외부 출력 인에이블 신호 (nOEx)의 상승 에지 (①)에서 'L'의 상태 데이터 (statusData)가 출력된다. 상기 외부 출력 인에이블 신호 (nOEx)가 'L'인 구간 (②, ④)에서는 상태 데이터 (statusData)가 이미 'L' (또는 'H')로 유지되고 있어 POE와의 레이싱 (racing)으로 인해 데이터 핀이 비정상적으로 움직이는 것을 막을 수 있다. 이는 상태 독출 동작시 외부 출력 인에이블 신호 (nOEx)가 'L'로 유지될 때 상태 데이터 (statusData)는 이전 nOEx의 상승 에지에 동기되어 발생되기 때문이다.
상기 POE가 'L'인 구간 (nOEx가 'H')에서는 상기 데이터 출력 구동 회로 (140)의 풀-업 트랜지스터 (PM1)및 풀-다운 트랜지스터 (NM1)의 동작이 차단되어 데이터 핀은 고 임피던스 상태 (high impedence state)로 유지한다. 그러므로 상태 데이터 핀은 nOEx가 'L'인 구간에서 상태 데이터 (statusData)가 출력되고 반면에 nOEx가 'H'인 구간에서는 상기 상태 데이터 핀 (DQ)은 고 임피던스 상태를 유지하여 안정적으로 동작하게 된다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
이상과 같은 본 발명에 의하면, 상태 독출 동작시 상태 데이터들의 활성화 시점을 외부 출력 인에이블 신호의 상승 에지에 맞추어 상태 데이터를 데이터 핀으로 전달할 수 있다.
본 발명에 의하면, 외부 출력 인에이블 신호가 지속적으로 토글되더라도 상태 데이터 핀을 안정적으로 동작시켜 파워 노이즈는 믈론 전력 소모를 줄일 수 있는 효과가 있다.

Claims (3)

  1. 칩 내부에서 수행되고 있는 동작을 외부에서 알 수 있도록 하는 상태 독출 동작이 수행되는 플래시 메모리 장치에 있어서,
    상태 독출 동작 동안 칩내에서 수행되고 있는 동작의 상태를 외부로 알려주기 위한 상태 데이터 핀들과;
    상기 데이터 핀들로 상태 데이터를 출력하는 데이터 출력 구동 회로를 포함하고,
    상기 데이터 출력 구동 회로는 상태 독출 동작임을 알리는 신호가 활성화되고 외부 출력 인에이블 신호에 동기되는 내부 출력 인에이블 신호의 상승 에지에 동기되어 상태 데이터를 출력하는 상태 데이터 발생 회로 및;
    상기 상태 데이터를 받아들이고, 상기 상태 독출 인에이블 신호에 응답하여 외부 출력 인에이블 신호가 로우레벨로 토글될 때마다 상기 상태 데이터를 출력하는 구동 회로를 포함하는 플래시 메모리 장치.
  2. 제 1 항에 있어서,
    상기 상태 데이터 발생 회로는 상기 내부 출력 인에이블 신호의 하강 에지에 동기되어 상기 내부 출력 인에이블 신호의 두배의 주기를 갖는 상기 상태 데이터를 출력하는 플립플롭을 포함하는 플래시 메모리 장치.
  3. 제 1 항에 있어서,
    상기 상태 데이터 발생 회로는 상기 외부 출력 인에이블 신호와 반대의 위상을 갖는 내부 출력 인에이블 신호의 하강 에지마다 상기 상태 데이터를 출력하는 플래시 메모리 장치.
KR1019990024025A 1999-06-24 1999-06-24 플래시 메모리 장치의 데이터 출력 구동 회로 KR20010003657A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990024025A KR20010003657A (ko) 1999-06-24 1999-06-24 플래시 메모리 장치의 데이터 출력 구동 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990024025A KR20010003657A (ko) 1999-06-24 1999-06-24 플래시 메모리 장치의 데이터 출력 구동 회로

Publications (1)

Publication Number Publication Date
KR20010003657A true KR20010003657A (ko) 2001-01-15

Family

ID=19595018

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990024025A KR20010003657A (ko) 1999-06-24 1999-06-24 플래시 메모리 장치의 데이터 출력 구동 회로

Country Status (1)

Country Link
KR (1) KR20010003657A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7272050B2 (en) 2004-08-10 2007-09-18 Samsung Electronics Co., Ltd. Non-volatile memory device and erase method of the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7272050B2 (en) 2004-08-10 2007-09-18 Samsung Electronics Co., Ltd. Non-volatile memory device and erase method of the same

Similar Documents

Publication Publication Date Title
US7034565B2 (en) On-die termination circuit and method for reducing on-chip DC current, and memory system including memory device having the same
KR100240539B1 (ko) 입력 버퍼 회로의 소모 전류가 저감된 동기형 반도체 기억 장치
KR100269313B1 (ko) 대기시전류소모가적은반도체메모리장치
GB2325322A (en) A high speed and low power signal line driver and semiconductor memory device using the same
JPH07141875A (ja) ラッチ制御型出力ドライバ
JP4472839B2 (ja) フラッシュメモリ装置
US11342038B2 (en) Nonvolatile memory including on-die-termination circuit and storage device including the nonvolatile memory
US20040057322A1 (en) Data output circuit in combined SDR/DDR semiconductor memory device
KR0172345B1 (ko) 반도체 메모리 장치의 하이퍼 페이지 모드의 데이터 출력신호 제어회로
KR100278648B1 (ko) 반도체장치및방법
JPH05312926A (ja) テストモードを表示するフラッグを有する半導体メモリ
US7139847B2 (en) Semiconductor memory device having externally controllable data input and output mode
KR100507855B1 (ko) 디디알 에스디램의 읽기 동작을 위한 데이터 스위치 제어 신호발생 회로
US5963077A (en) Auto mode selector
US6242940B1 (en) Data input buffer circuit
KR20010003657A (ko) 플래시 메모리 장치의 데이터 출력 구동 회로
KR100870424B1 (ko) 내부 전압 생성 회로
KR100209747B1 (ko) 출력버퍼회로
KR100434965B1 (ko) 센스앰프 구동장치
US20080147919A1 (en) Semiconductor memory device
US7286424B2 (en) Semiconductor integrated circuit device
JP3168977B2 (ja) 半導体装置
KR100333387B1 (ko) 출력 버퍼
KR100525909B1 (ko) 데이터 입력 버퍼
KR100571641B1 (ko) 라이트 드라이버

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination