JP4476704B2 - 半導体集積回路装置、信号処理装置、及びｆｍ多重データ処理装置 - Google Patents

半導体集積回路装置、信号処理装置、及びｆｍ多重データ処理装置 Download PDF

Info

Publication number
JP4476704B2
JP4476704B2 JP2004172251A JP2004172251A JP4476704B2 JP 4476704 B2 JP4476704 B2 JP 4476704B2 JP 2004172251 A JP2004172251 A JP 2004172251A JP 2004172251 A JP2004172251 A JP 2004172251A JP 4476704 B2 JP4476704 B2 JP 4476704B2
Authority
JP
Japan
Prior art keywords
integrated circuit
clock
semiconductor integrated
circuit device
electrode pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2004172251A
Other languages
English (en)
Other versions
JP2005353800A (ja
Inventor
宏昭 井上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lapis Semiconductor Co Ltd
Original Assignee
Oki Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Semiconductor Co Ltd filed Critical Oki Semiconductor Co Ltd
Priority to JP2004172251A priority Critical patent/JP4476704B2/ja
Priority to CNB2005100589708A priority patent/CN100442506C/zh
Priority to US11/097,264 priority patent/US7307484B2/en
Priority to KR1020050041555A priority patent/KR20060046081A/ko
Publication of JP2005353800A publication Critical patent/JP2005353800A/ja
Application granted granted Critical
Publication of JP4476704B2 publication Critical patent/JP4476704B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/10—Distribution of clock signals, e.g. skew
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B15/00—Suppression or limitation of noise or interference
    • H04B15/02—Reducing interference from electric apparatus by means located at or near the interfering apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B2215/00—Reducing interference at the transmission system level
    • H04B2215/064—Reduction of clock or synthesizer reference frequency harmonics

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Signal Processing (AREA)
  • General Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Noise Elimination (AREA)
  • Filters And Equalizers (AREA)

Description

本発明は、例えば、ＶＩＣＳ（ＶＥＨＩＣＬＥ ＩＮＦＯＲＭＡＴＩＯＮ ＡＮＤ ＣＯＭＭＵＮＩＣＡＴＩＯＮ ＳＹＳＴＥＭ：道路交通情報通信システム）ＦＭ多重放送受信機等において使用されるＦＭ多重データ処理装置のような信号処理装置、及びこの装置に搭載される半導体集積回路装置に関するものであり、特に、アナログフィルタＬＳＩのような半導体集積回路装置におけるクロックノイズの低減に関するものである。
図６は、ＶＩＣＳ−ＦＭ多重データを復号する従来のＦＭ多重放送受信機の構成を示す図である。図６に示されるＦＭ多重データ処理装置３１は、ＦＭアンテナ２及びＦＭチューナ３により受信された多重データを含むＦＭベースバンド信号（ＦＭ多重信号）からＶＩＣＳのデジタル信号ＢＰＦＯを抽出するためのアナログフィルタＩＣ３４と、アナログフィルタＩＣ３４から出力されるデジタル信号ＢＰＦＯを受信して復号化するＶＩＣＳロジックＩＣ３５と、ＶＩＣＳロジックＩＣ３５からＶＩＣＳのデータを取り出して処理するマイクロコントローラ（マイコン）３６とから構成されている。なお、ＶＩＣＳ−ＦＭ多重放送受信機は、例えば、特許文献１（特開平１１−２３４１５３号公報）に開示されている。
図７は、図６のアナログフィルタＩＣ３４の構成を示す図である。図７に示されるように、アナログフィルタＩＣ３４は、半導体集積回路素子（ＩＣチップ）４０と、複数のリード端子（信号ＢＰＦＣＬＫ，ＡＩＮ，ＳＧ，ＢＰＦＯが入力又は出力される。）と、これらリード端子とＩＣチップ４０の電極パッド４１，４３，４４，５２とを接続するボンディングワイヤ端子４１ａ，４３ａ，４４ａ，５２ａとを有している。アナログフィルタＩＣ３４の電極パッド４１には、ＶＩＣＳロジックＩＣ３５からの単相クロック（例えば、２ＭＨｚ）が供給される。ＩＣチップ４０は、半導体基板上に形成された各種の集積回路ブロック、例えば、ローパスフィルタ（ＬＰＦ）４５と、増幅回路（Ａｍｐ）４６と、スイッチドキャパシタ（ＳＣ）フィルタによって構成されたバンドパスフィルタ（ＢＰＦ）４７と、増幅回路（Ａｍｐ）４８と、遅延検波回路（１／Ｔ）４９と、ローパスフィルタ（ＬＰＦ）５０と、増幅回路（Ａｍｐ）５１とを有している。ローパスフィルタ４５、増幅回路４６、バンドパスフィルタ４７、及び増幅回路４８は、ＦＭ多重信号ＡＩＮから、例えば、７６ｋＨｚ±４ｋＨｚのＬＭＳＫ（Ｌｅｖｅｌ ｃｏｎｔｒｏｌｌｅｄ Ｍｉｎｉｍｕｍ Ｓｈｉｆｔ Ｋｅｙｉｎｇ）変調されたデジタル信号を取り出すためのフィルタ部としての機能を持つ。遅延検波回路４９、ローパスフィルタ５０、及び増幅回路５１は、上記ＬＭＳＫ変調されたデジタル信号から、例えば、１６ｋｂｉｔ／ｓのデジタル信号ＢＰＦＯを再生する遅延検波部として機能する。
特開平１１−２３４１５３号公報（図１、段落００１７−００１９） 特開２００１−１２５７４４号公報（段落００１３） 特開２０００−２６９７９３号公報（段落００３０）
しかしながら、ＶＩＣＳロジックＩＣ３５から供給される単相クロックＢＰＦＣＬＫが入力されるアナログフィルタＩＣ３４においては、ＩＣチップ４０の電極パッド４１と各集積回路ブロック４５，４７，４９，５０との間の寄生容量（図８に符号Ｃｐ１，Ｃｐ２，Ｃｐ３，Ｃｐ４により示す。）により発生するノイズが、ローパスフィルタ４５，５０やバンドパスフィルタ４７の動作特性に悪影響を与えていた。特に、一時的にフローティング状態が生じるキャパシタであって、相対的に容量値が小さいキャパシタを備えた回路の特性には大きな影響を与えるという問題があった。なお、ノイズ信号の影響の低減に関しては、例えば、特許文献２（特開２００１−１２５７４４号公報）に開示があり、浮遊容量に関しては、例えば、特許文献３（特開２０００−２６９７９３号公報）に開示がある。
そこで、本発明は、上記したような従来技術の課題を解決するためになされたものであり、その目的は、クロックノイズの影響を低減することができる半導体集積回路装置、信号処理装置、及びＦＭ多重データ処理回路を提供することにある。
本発明の半導体集積回路装置は、半導体基板と、前記半導体基板上に形成された集積回路ブロックと、前記半導体基板上に備えられ、第１のクロックが入力される第１の電極パッドと、前記半導体基板上に備えられ、前記集積回路ブロックと前記第１の電極パッドとを接続する配線ラインと、前記半導体基板上の前記第１の電極パッドと隣り合う位置に備えられ、前記集積回路ブロックと非接続であり、前記第１のクロックと同じ周波数を持ち且つ極性が逆転した期間を持つ第２のクロックが入力される第２の電極パッドとを有し、前記半導体基板に形成される回路は、前記第２の電極パッドには接続されないことを特徴とするものである。
また、本発明の信号処理装置は、上記半導体集積回路装置と同じ構成を有する第１の半導体集積回路装置と、前記第１のクロック及び前記第２のクロックを出力する第２の半導体集積回路装置と、前記第２の半導体集積回路装置から出力された前記第１のクロックを前記第１の半導体集積回路装置の前記第１のリード端子に供給するための第１のクロック用配線と、前記第２の半導体集積回路装置から出力された前記第２のクロックを前記第１の半導体集積回路装置の前記第２のリード端子に供給するための第２のクロック用配線とを有するものである。
さらに、本発明のＦＭ多重データ処理装置は、上記半導体集積回路装置と同じ構成を有する第１の半導体集積回路装置と、前記第１のクロック及び前記第２のクロックを出力する第２の半導体集積回路装置と、前記第２の半導体集積回路装置から出力された前記第１のクロックを前記第１の半導体集積回路装置の前記第１のリード端子に供給するための第１のクロック用配線と、前記第２の半導体集積回路装置から出力された前記第２のクロックを前記第１の半導体集積回路装置の前記第２のリード端子に供給するための第２のクロック用配線とを有し、前記第１の半導体集積回路装置が、多重データを含むＦＭベースバンド信号からデジタルデータを抽出するためのアナログフィルタ回路を有し、前記第２の半導体集積回路装置が、前記アナログフィルタ回路により抽出されたデジタルデータに対して復号処理を行う復号回路を有するものである。
本発明の半導体集積回路装置、演算処理装置、及びＦＭ多重データ処理装置によれば、第１の電極パッドに入力される第１のクロックにより集積回路ブロックにおいて発生するノイズと、第１のクロックと同じ周波数を持ち且つ極性が逆転した期間を持ち、第２の電極パッドに入力される第２のクロックにより集積回路ブロックにおいて発生するノイズとが、互いに打ち消し合うので、集積回路ブロックから出力されるデジタル信号のノイズを低減することができるという効果を得ることができる。
また、本発明のＦＭ多重データ処理装置によれば、出力されるデジタル信号のノイズを低減できるので、ＦＭ信号の受信感度（受信範囲）を向上させることができるという効果を得ることができる。
図１は、ＶＩＣＳ−ＦＭ多重データを復号する本発明の実施の形態に係るＦＭ放送受信機の構成を示す図である。図１に示されるＦＭ多重データ処理装置１は、ＦＭアンテナ２及びＦＭチューナ３により受信された多重データを含むＦＭベースバンド信号（ＦＭ多重信号）ＡＩＮからＶＩＣＳのデジタル信号を抽出するためのアナログフィルタＩＣ４と、アナログフィルタＩＣ４から出力されるデジタル信号ＢＰＦＯを受信して復号化するＶＩＣＳロジックＩＣ５と、ＶＩＣＳロジックＩＣ５からＶＩＣＳのデータを取り出して処理するマイクロコントローラ（マイコン）６とから構成される。なお、図１において、符号７は、ＶＩＣＳロジックＩＣ５から出力された第１のクロックＢＰＦＣＬＫ１をアナログフィルタＩＣ４の第１のリード端子（図２及び図３における符号６１）に供給するための第１のクロック用配線であり、符号８は、ＶＩＣＳロジックＩＣ５から出力された第２のクロックＢＰＦＣＬＫ２をアナログフィルタＩＣ４の第２のリード端子（図２及び図３における符号６２）に供給するための第２のクロック用配線である。
図２は、図１のアナログフィルタＩＣ４の構成を示す図である。図２に示されるように、アナログフィルタＩＣ４は、半導体集積回路素子（ＩＣチップ）１０と、複数のリード端子６１〜６５と、これらリード端子６１〜６５とＩＣチップ１０の電極パッド１１，１２，１３，１４，２２とを接続するボンディングワイヤ１１ａ，１２ａ，１３ａ，１４ａ，２２ａとを有している。アナログフィルタＩＣ４には、ＶＩＣＳロジックＩＣ５からの第１のクロックＢＰＦＣＬＫ１（例えば、２ＭＨｚ）、及び、第１のクロックＢＰＦＣＬＫ１と同じ周波数を持ち且つ極性が逆転した期間を持つ第２のクロックＢＰＦＣＬＫ２が入力される。第２のクロックＢＰＦＣＬＫ２は、通常は、第１のクロックＢＰＦＣＬＫ１の反転信号である。
図１及び図２のアナログフィルタＩＣ４において、ＡＩＮは、リード端子６３から入力されるＦＭ多重信号を示し、ＳＧは、雑音防止用のコンデンサ６６をグランド間に接続したリード端子６４におけるアナログ基準電圧を示す。また、図１及び図２のアナログフィルタＩＣ４において、ＢＰＦＣＬＫ１は、第１のリード端子６１に入力される第１のクロックを示し、ＢＰＦＣＬＫ２は、第２のリード端子６２に入力される第２のクロックを示し、ＢＰＦＯは、リード端子６５から出力されるデジタル信号を示す。
図１のＶＩＣＳロジックＩＣ５において、ＢＰＦＣＬＫ１は、ＶＩＣＳロジックＩＣ５から出力される第１のクロックを示し、ＢＰＦＣＬＫ２は、ＶＩＣＳロジックＩＣ５から出力される第２のクロックを示し、ＢＰＦＯは、ＶＩＣＳロジックＩＣ５に入力されるデジタル信号を示す。また、図１のＶＩＣＳロジックＩＣ５及びマイコン６において、Ａｄｄｒは、ＶＩＣＳロジックＩＣ５内の内部レジスタ（図示せず）へのアドレス信号を示し、Ｄａｔａは、ＶＩＣＳロジックＩＣ５内の内部レジスタ（図示せず）へのデータバス信号を示す。また、図１のＶＩＣＳロジックＩＣ５及びマイコン６において、ＷＲＮは、ＶＩＣＳロジックＩＣ５内の内部レジスタ（図示せず）へのライト信号を示し、ＲＤＮは、ＶＩＣＳロジックＩＣ５内の内部レジスタ（図示せず）へのリード信号を示し、ＩＮＴＮは、マイコン６への割り込み信号を示す。
ＩＣチップ１０は、半導体基板上に形成された各種の集積回路ブロック、例えば、ローパスフィルタ（ＬＰＦ）１５、増幅回路（Ａｍｐ）１６、スイッチドキャパシタ（ＳＣ）フィルタによって構成されたバンドパスフィルタ（ＢＰＦ）１７、増幅回路（Ａｍｐ）１８、遅延検波回路（１／Ｔ）１９、ローパスフィルタ（ＬＰＦ）２０、及び増幅回路（Ａｍｐ）２１を有している。第１のクロックＢＰＦＣＬＫ１は、配線ライン２３，２４によってバンドパスフィルタ１７、遅延検波回路１９に供給される。ローパスフィルタ１５、増幅回路１６、バンドパスフィルタ１７、及び増幅回路１８は、ＦＭ多重信号ＡＩＮから、例えば、７６ｋＨｚ±４ｋＨｚのＬＭＳＫ変調されたデジタル信号を取り出すためのフィルタ部としての機能を持つ。遅延検波回路１９、ローパスフィルタ２０、及び増幅回路２１は、上記ＬＭＳＫ変調されたデジタル信号から、例えば、１６ｋｂｉｔ／ｓのデジタル信号ＢＰＦＯを再生する遅延検波部として機能する。
図３は、図１のアナログフィルタＩＣ４の一部のレイアウトを概略的に示す図である。図３に示されるように、半導体集積回路装置４は、半導体基板１０ａと、半導体基板１０ａ上に形成された集積回路ブロック１７（又は１９）と、第１のリード端子６１及び第１のボンディングワイヤ１１ａを通して第１のクロックＢＰＦＣＬＫ１が入力される第１の電極パッド１１と、集積回路ブロック１７（又は１９）と第１の電極パッド１１とを接続する配線ライン２３（又は２４）と、半導体基板１０ａ上の第１の電極パッド１１と隣り合う位置に備えられ、集積回路ブロック１７及び１９と非接続であり、第２のリード端子６２及び第２のボンディングワイヤ１２ａを通して、第１のクロックＢＰＦＣＬＫ１と同じ周波数を持ち且つ極性が逆転した期間を持つ第２のクロックＢＰＦＣＬＫ２が入力される第２の電極パッド１２とを有する。また、第１のリード端子６１の内側部分、第２のリード端子６２の内側部分、第１のボンディングワイヤ１１ａ、第２のボンディングワイヤ１２ａ、半導体基板１０ａ、及び半導体基板１０ａ上の構成（第１の電極パッド１１、第２の電極パッド１２、配線ライン２３，２４、集積回路ブロック１７，１９など）は、封止樹脂によってパッケージングされている。さらに、集積回路ブロック１７（又は１９）から第１の電極パッド１１までの距離と第２の電極パッド１２までの距離とは、ほぼ等しいことが望ましい。なお、第１のリード端子６１と第２のリード端子６２との間隔は、パッケージの端子ピッチ（端子の間隔）で決まっており、一般的には、０．３ｍｍ〜１．３ｍｍの範囲内である。また、第１の電極パッド１１と第２の電極パッド１２の間隔は、一般的には、４０μｍ〜１．３ｍｍの範囲内である。また、ＬＳＩでは、基本的にパッドの形状は、四角形をしています。また、第１の電極パッド１１及び第２の電極パッド１２はそれぞれ、一般的には、１００平方μｍ程度の四角形である。さらにまた、アナログフィルタＩＣ４のレイアウトは、図３の例に限定されず、種々の変形が可能である。
図４は、図２のアナログフィルタＩＣの寄生容量の説明図である。ＶＩＣＳロジックＩＣ５から供給される第１のクロックＢＰＦＣＬＫ１が入力されるアナログフィルタＩＣ４においては、ＩＣチップ１０の電極パッド１１と各集積回路ブロック１５，１７，１９，２０との間の寄生容量（図４に符号Ｃｐ１，Ｃｐ２，Ｃｐ３，Ｃｐ４により示す。）により発生するノイズが、ローパスフィルタ１５，２０やバンドパスフィルタ１７の動作特性に悪影響を与えていた。特に、一時的にフローティング状態が生じるキャパシタであって、相対的に容量値が小さいキャパシタを備えた回路には大きな影響を与えていた。そこで、本発明においては、半導体基板１０ａ上の第１の電極パッド１１と隣り合う位置に備えられ、集積回路ブロックと非接続であり、第１のクロックＢＰＦＣＬＫ１と同じ周波数を持ち且つ極性が逆転した期間を持つ第２のクロックＢＰＦＣＬＫ２が入力される第２の電極パッド１２を備えている。そして、第２の電極パッド１２には、ＶＩＣＳロジックＩＣ５から第２のリード端子６２及び第２のボンディングワイヤ１２ａを介して第２のクロックＢＰＦＣＬＫ２が入力されている。第２のクロックＢＰＦＣＬＫ２が入力されるアナログフィルタＩＣ４においては、ＩＣチップ１０の第２の電極パッド１２と各集積回路ブロック１５，１７，１９，２０との間の寄生容量（図４に符号Ｃｎ１，Ｃｎ２，Ｃｎ３，Ｃｎ４により示す。）によりノイズが発生する。本発明においては、第１の電極パッド１１に入力される第１のクロックＢＰＦＣＬＫ１により集積回路ブロックにおいて発生するノイズと、第２のクロックＢＰＦＣＬＫ２により集積回路ブロックにおいて発生するノイズとが加算され、互いに打ち消し合うので、集積回路ブロックから出力されるデジタル信号ＢＰＦＯのノイズを低減することができる。
図５は、クロックノイズの影響低減を説明するための波形図である。図５の上段に示される波形は、周期Ｔの第１のクロックＢＰＦＣＬＫ１（又は第１のクロックＢＰＦＣＬＫ１により発生するノイズ波形）であり、図５の中段に示される波形は、周期Ｔの第２のクロックＢＰＦＣＬＫ２（又は第２のクロックＢＰＦＣＬＫ２により発生するノイズ波形）である。また、図５の下段に示される波形は、図５の上段に示される第１のクロックＢＰＦＣＬＫ１によるノイズと、図５の中段に示される第２のクロックＢＰＦＣＬＫ２によるノイズとが加算して、互いに打ち消し合う結果生じる、雑音モデルの波形である。また、図５において、Ｔｗは、第１のクロックＢＰＦＣＬＫ１の立ち上がりから第２のクロックＢＰＦＣＬＫ２の立ち下がりまでの遅延時間である。この遅延時間Ｔｗは、第１のクロックＢＰＦＣＬＫ１を反転回路で反転させて第２のクロックＢＰＦＣＬＫ２を生成する際に生じる遅延時間である。
図５に示される信号波形は次式
Ｆ（ｔ）
＝Σ ２＊ｓｉｎ（２π＊ｎ＊ａ／Ｔ）／（２π＊ｎ）＊ｅｘｐ（ｊ＊ｎ＊ω０＊ｔ）
で表すことができる。ここで、ｅｘｐ（ｊ＊ｎ＊ω０＊ｔ）は周期を表しており、図５の第１のクロックＢＰＦＣＬＫ１と第２のクロックＢＰＦＣＬＫ２の周期は同じであるので、図５の上段の波形と図５の下段の波形の比較に際して、この項を計算する必要はない。
ここで、図５の上段に示される波形について、
Ｔ＝５００ｎｓ（周波数が２ＭＨｚである場合）
ａ＝Ｔ／２／２＝５００／２／２
ｎ＝１（周波数が２ＭＨｚの場合）
とすると、
２＊ｓｉｎ（２π＊ｎ＊ａ／Ｔ）
＝２＊ｓｉｎ（２π＊１＊（５００／２／２）／５００）
＝２＊ｓｉｎ（π／２）
＝２
となる。
また、図５の下段に示される波形について、
Ｔ＝５００ｎｓ（周波数が２ＭＨｚの場合）
ａ＝２０／２（２０ｎｓのずれの場合）
ｎ＝１（周波数が２ＭＨｚの場合）
とすると、
２＊ｓｉｎ（２π＊ｎ＊ａ／Ｔ）
＝２＊ｓｉｎ（２π＊１＊（２０／２）／５００）
＝０．１２５
となる。
よって、第２のクロックＢＰＦＣＬＫ２を入力しない場合の雑音と、第２のクロックＢＰＦＣＬＫ２を入力した場合の雑音とは、２ＭＨｚ成分について、１：０．１２５となり、第２のクロックＢＰＦＣＬＫ２を入力した場合に雑音レベルが低減されたことがわかる。
以上説明したように、本発明の実施の形態に係る半導体集積回路装置４及びＦＭ多重データ処理装置１によれば、第１の電極パッド１１に入力される第１のクロックＢＰＦＣＬＫ１により集積回路ブロック１５，１７，１９，２０において発生するノイズと、第１のクロックＢＰＦＣＬＫ１と同じ周波数を持ち且つ極性が逆転した期間を持ち、第２の電極パッド１２に入力される第２のクロックＢＰＦＣＬＫ２により集積回路ブロック１５，１７，１９，２０において発生するノイズとが、互いに打ち消し合うので、集積回路ブロックから出力されるデジタル信号ＢＰＦＯのノイズを低減することができる。
また、本発明の実施の形態に係るＦＭ多重データ処理装置１によれば、出力されるデジタル信号のノイズを低減できるので、ＦＭ信号の受信感度（受信範囲）が向上させることができる。
さらに、本発明の実施の形態に係るＦＭ多重データ処理装置１を用いたＦＭ多重放送受信機によれば、ノイズを低減できるので、ＶＩＣＳ用基板（図示せず）上に搭載されたＦＭチューナ３の近傍にアナログフィルタＩＣ４を配置することが可能になり、ＶＩＣＳ用基板上のＩＣの配置の自由度が向上するという利点がある。さらにまた、ＦＭチューナ用ＩＣ（ＦＭチューナ３）とアナログフィルタＩＣ４とを１つのＩＣとすることが可能になるという利点もある。
なお、上記説明においては、半導体集積回路装置がアナログフィルタＩＣ４である場合を説明したが、本発明は、外部からクロックが入力される他のＩＣにも適用できる。また、本発明は、ＦＭ多重データ処理装置１以外の信号処理装置にも適用できる。
本発明の実施の形態に係るＦＭ多重放送受信機の構成を示す図である。 図１のアナログフィルタＩＣの構成を示す図である。 図１のアナログフィルタＩＣのレイアウトの一部を概略的に示す図である。 図２のアナログフィルタＩＣの寄生容量の説明図である。 クロックノイズの影響低減を説明するための波形図である。 従来のＦＭ多重放送受信機の構成を示す図である。 図６のアナログフィルタＩＣの構成を示す図である。 図７のアナログフィルタＩＣの寄生容量の説明図である。
符号の説明
１ ＦＭ多重データ処理装置、
２ ＦＭアンテナ、
３ ＦＭチューナ、
４ アナログフィルタＩＣ、
５ ＶＩＣＳロジックＩＣ、
６ マイクロコントローラ（マイコン）、
７ 第１のクロック用配線、
８ 第２のクロック用配線、
１０ ＩＣチップ（半導体集積回路素子）、
１０ａ 半導体基板、
１１ 第１のクロックが入力される第１の電極パッド、
１１ａ 第１のボンディングワイヤ、
１２ 第２のクロックが入力される第２の電極パッド、
１２ａ 第２のボンディングワイヤ、
１３，１４，２２ 電極パッド、
１５ ローパスフィルタ（ＬＰＦ）、
１６，１８，２１ 増幅回路（Ａｍｐ）、
１７ バンドパスフィルタ（ＢＰＦ）、
１９ 遅延検波回路（１／Ｔ）、
２０ ローパスフィルタ（ＬＰＦ）、
２３，２４ 配線ライン、
６１ 第１のリード端子、
６２ 第２のリード端子、
ＢＰＦＣＬＫ１ 第１のクロック、
ＢＰＦＣＬＫ２ 第２のクロック、
ＢＰＦＯ デジタル信号。

Claims (7)

  1. 半導体基板と、
    前記半導体基板上に形成された集積回路ブロックと、
    前記半導体基板上に備えられ、第１のクロックが入力される第１の電極パッドと、
    前記半導体基板上に備えられ、前記集積回路ブロックと前記第１の電極パッドとを接続する配線ラインと、
    前記半導体基板上の前記第１の電極パッドと隣り合う位置に備えられ、前記集積回路ブロックと非接続であり、前記第１のクロックと同じ周波数を持ち且つ極性が逆転した期間を持つ第２のクロックが入力される第２の電極パッドと
    を有し、
    前記半導体基板に形成される回路は、前記第２の電極パッドには接続されない
    ことを特徴とする半導体集積回路装置。
  2. 前記第２のクロックは、前記第１のクロックの反転信号であることを特徴とする請求項１に記載の半導体集積回路装置。
  3. 前記集積回路ブロックから前記第１の電極パッドまでの距離と前記第２の電極パッドまでの距離とがほぼ等しいことを特徴とする請求項１又は２のいずれかに記載の半導体集積回路装置。
  4. 前記配線ラインにより前記第１の電極パッドと接続された前記集積回路ブロックが前記半導体基板上に複数備えられており、
    前記複数の集積回路ブロックの一つが、バンドパスフィルタ機能を持つ第１の集積回路ブロックであり、
    前記複数の集積回路ブロックの他の一つが、遅延検波機能を持つ第２の集積回路ブロックである
    ことを特徴とする請求項１から３までのいずれかに記載の半導体集積回路装置。
  5. 第１のリード端子と、
    前記第１のリード端子と前記第１の電極パッドとを電気的に接続する第１のボンディングワイヤと、
    第２のリード端子と、
    前記第２のリード端子と前記第２の電極パッドとを電気的に接続する第２のボンディングワイヤと
    を有し、
    前記第１のクロックが前記第１のリード端子及び前記第１のボンディングワイヤを経由して前記第１の電極パッドに入力され、
    前記第２のクロックが前記第２のリード端子及び前記第２のボンディングワイヤを経由して前記第２の電極パッドに入力される
    ことを特徴とする請求項１から４までのいずれかに記載の半導体集積回路装置。
  6. 請求項５に記載の半導体集積回路装置と同じ構成を有する第１の半導体集積回路装置と、
    前記第１のクロック及び前記第２のクロックを出力する第２の半導体集積回路装置と、
    前記第２の半導体集積回路装置から出力された前記第１のクロックを前記第１の半導体集積回路装置の前記第１のリード端子に供給するための第１のクロック用配線と、
    前記第２の半導体集積回路装置から出力された前記第２のクロックを前記第１の半導体集積回路装置の前記第２のリード端子に供給するための第２のクロック用配線と
    を有することを特徴とする信号処理装置。
  7. 請求項５に記載の半導体集積回路装置と同じ構成を有する第１の半導体集積回路装置と、
    前記第１のクロック及び前記第２のクロックを出力する第２の半導体集積回路装置と、
    前記第２の半導体集積回路装置から出力された前記第１のクロックを前記第１の半導体集積回路装置の前記第１のリード端子に供給するための第１のクロック用配線と、
    前記第２の半導体集積回路装置から出力された前記第２のクロックを前記第１の半導体集積回路装置の前記第２のリード端子に供給するための第２のクロック用配線と
    を有し、
    前記第１の半導体集積回路装置が、多重データを含むＦＭベースバンド信号からデジタルデータを抽出するためのアナログフィルタ回路を有し、
    前記第２の半導体集積回路装置が、前記アナログフィルタ回路により抽出されたデジタルデータに対して復号処理を行う復号回路を有する
    ことを特徴とするＦＭ多重データ処理装置。
JP2004172251A 2004-06-10 2004-06-10 半導体集積回路装置、信号処理装置、及びｆｍ多重データ処理装置 Expired - Lifetime JP4476704B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2004172251A JP4476704B2 (ja) 2004-06-10 2004-06-10 半導体集積回路装置、信号処理装置、及びｆｍ多重データ処理装置
CNB2005100589708A CN100442506C (zh) 2004-06-10 2005-03-25 半导体集成电路装置、信号处理装置及fm多重数据处理装置
US11/097,264 US7307484B2 (en) 2004-06-10 2005-04-04 Semiconductor integrated circuit device with noise reduction function
KR1020050041555A KR20060046081A (ko) 2004-06-10 2005-05-18 반도체 집적회로장치, 신호처리장치, 및 에프엠 다중데이터 처리장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004172251A JP4476704B2 (ja) 2004-06-10 2004-06-10 半導体集積回路装置、信号処理装置、及びｆｍ多重データ処理装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2010014435A Division JP5283639B2 (ja) 2010-01-26 2010-01-26 半導体集積回路装置、信号処理装置、及び半導体モジュール

Publications (2)

Publication Number Publication Date
JP2005353800A JP2005353800A (ja) 2005-12-22
JP4476704B2 true JP4476704B2 (ja) 2010-06-09

Family

ID=35461156

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004172251A Expired - Lifetime JP4476704B2 (ja) 2004-06-10 2004-06-10 半導体集積回路装置、信号処理装置、及びｆｍ多重データ処理装置

Country Status (4)

Country Link
US (1) US7307484B2 (ja)
JP (1) JP4476704B2 (ja)
KR (1) KR20060046081A (ja)
CN (1) CN100442506C (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100541655B1 (ko) * 2004-01-07 2006-01-11 삼성전자주식회사 패키지 회로기판 및 이를 이용한 패키지
CN101577260B (zh) * 2009-06-05 2011-01-19 深圳华映显示科技有限公司 线路基板及光源模组

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3566066B2 (ja) * 1998-02-13 2004-09-15 アルパイン株式会社 Ｆｍ多重放送受信機
JP4114265B2 (ja) * 1999-03-17 2008-07-09 ソニー株式会社 半導体装置
JP3750905B2 (ja) * 1999-10-29 2006-03-01 エスアイアイ・データサービス株式会社 座標入力装置
JP2005072031A (ja) * 2003-08-22 2005-03-17 Renesas Technology Corp 高周波用半導体装置および通信用電子部品並びに無線通信システム

Also Published As

Publication number Publication date
KR20060046081A (ko) 2006-05-17
CN1707794A (zh) 2005-12-14
JP2005353800A (ja) 2005-12-22
US20050277394A1 (en) 2005-12-15
CN100442506C (zh) 2008-12-10
US7307484B2 (en) 2007-12-11

Similar Documents

Publication Publication Date Title
US20050206427A1 (en) Semiconductor integrated circuit device
US20020074162A1 (en) Substrate layout method and structure for reducing cross talk of adjacent signals
US20020118528A1 (en) Substrate layout method and structure for reducing cross talk of adjacent signals
JP2005328032A (ja) 半導体装置およびプリント回路板
TW200610110A (en) LSI package possessing interface function with exterior, circuit device including the same, and manufacturing method of circuit device
JPWO2008056739A1 (ja) システムデバッグ方法、システムデバッグ装置、データプロセッサ及び無線通信インタフェースｉｃ、インタフェース方法
JP4476704B2 (ja) 半導体集積回路装置、信号処理装置、及びｆｍ多重データ処理装置
JP5283639B2 (ja) 半導体集積回路装置、信号処理装置、及び半導体モジュール
TW200520389A (en) Semiconductor circuit
US11209272B2 (en) Circuit device, physical quantity measurement device, electronic apparatus, and vehicle
US5912581A (en) Spurious-emission-reducing terminal configuration for an integrated circuit
JP2009283673A (ja) 半導体装置
KR900004179A (ko) 잡음저감회로
WO2000065651A1 (fr) Ci a semi-conducteur
JP2010073792A (ja) 半導体装置および１チップマイコン
JP7125020B2 (ja) イグナイタ、および、当該イグナイタを備える車両
WO2006057106A1 (ja) ラジオ用半導体装置の回路ブロックへの電源供給方法及びラジオ用半導体装置
US20030160294A1 (en) Substrate for semiconductor package
JP2006310463A (ja) プリント基板
JP2002299568A (ja) Ｉｃチップ
JP3850814B2 (ja) 半導体集積装置
JP2000269431A (ja) 半導体集積回路装置
JPH06310656A (ja) 半導体集積回路
JPH1145980A (ja) 低電流発振器においてノイズを減少させる方法及び装置
JP3491498B2 (ja) 復調ユニット

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060811

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20081126

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20090129

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20090129

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090728

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090730

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090925

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20091027

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100126

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20100205

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100309

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100310

R150 Certificate of patent or registration of utility model

Ref document number: 4476704

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130319

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140319

Year of fee payment: 4

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350