CN1707794A - 半导体集成电路装置、信号处理装置及fm多重数据处理装置 - Google Patents

半导体集成电路装置、信号处理装置及fm多重数据处理装置 Download PDF

Info

Publication number
CN1707794A
CN1707794A CNA2005100589708A CN200510058970A CN1707794A CN 1707794 A CN1707794 A CN 1707794A CN A2005100589708 A CNA2005100589708 A CN A2005100589708A CN 200510058970 A CN200510058970 A CN 200510058970A CN 1707794 A CN1707794 A CN 1707794A
Authority
CN
China
Prior art keywords
aforementioned
integrated circuit
clock
circuit device
conductor integrated
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2005100589708A
Other languages
English (en)
Other versions
CN100442506C (zh
Inventor
井上宏昭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lapis Semiconductor Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Publication of CN1707794A publication Critical patent/CN1707794A/zh
Application granted granted Critical
Publication of CN100442506C publication Critical patent/CN100442506C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/10—Distribution of clock signals, e.g. skew
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B15/00—Suppression or limitation of noise or interference
    • H04B15/02—Reducing interference from electric apparatus by means located at or near the interfering apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B2215/00—Reducing interference at the transmission system level
    • H04B2215/064—Reduction of clock or synthesizer reference frequency harmonics

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Signal Processing (AREA)
  • General Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Noise Elimination (AREA)
  • Filters And Equalizers (AREA)

Abstract

本发明是有关于一种半导体集成电路装置、信号处理装置及FM多重数据处理装置。本发明提供一种能够降低时钟杂讯的影响的半导体集成电路装置、搭载有该半导体集成电路的信号处理装置及FM多重数据处理电路。半导体集成电路装置(4)包括半导体基板(10a)、在其上所形成的集成电路区块(17，23)、通过第1引线端子(61)及第1接合线(11a)而输入第1时钟BPFCLK1的第1电极焊接垫(11)、将集成电路区块(17，23)和第1电极焊接垫(11)进行连接的配线线路(23，24)、配置在与半导体基板(10a)上的第1电极焊接垫(11)邻接的位置上，且不与集成电路区块(17，23)连接，并通过第2引线端子(62)及第2接合线(12a)，输入具有与第1时钟BPFCLK1相同的频率且具有极性进行反转的期间的第2时钟BPFCLK2的第2电极焊接垫(12)。

Description

半导体集成电路装置、信号处理装置及FM多重数据处理装置
技术领域
本发明是关于一种例如VICS(VEHICLE INFORMATION AND COMMUNICATIONSYSTEM：道路交通信息通信系统)FM多重广播接收机等所使用的FM(frequency modulation：调频)多重数据处理装置这样的信号处理装置，以及该装置中所搭载的半导体集成电路装置，特别是关于模拟滤波器LSI(larg scale integration：大规模集成电路)这样的半导体集成电路装置的时钟杂讯的降低。
背景技术
图6所示为将VICS-FM多重数据进行解码的习知的FM多重广播接收机的构成图。图6所示的FM多重数据处理装置31由模拟滤波器IC 34、VICS逻辑IC 35、微控制器(微型计算机)36构成；其中，模拟滤波器IC 34用于从利用FM天线2及FM调谐器3所接收的具有多重数据的FM基本频带信号(FM多重信号)中，抽出VICS的数字信号BPFO；VICS逻辑IC 35用于接收从模拟滤波器IC 34所输出的数字式信号BPFO并进行解码；微控制器36用于从VICS逻辑IC 35取出VICS的数据并进行处理。另外，在例如专利文献1(特开平11-234153号公报)中揭示了一种VICS-FM多重广播接收机。
图7所示为图6的模拟滤波器IC 34的构成图。如图7所示，模拟滤波器IC 34包括半导体集成电路元件(IC芯片)40、复数个引线端子(对信号BPFCLK、AIN、SG、BPFO进行输入或输出。)、将这些引线端子和IC芯片40的电极焊接垫(pad)41，43，44，52进行连接的接合线端子(bondingwire)41a，43a，44a，52a。对模拟滤波器IC 34的电极焊接垫41，供给来自VICS逻辑IC 35的单层时钟(例如2MHz)。IC芯片40包括在半导体基板上所形成的各种集成电路区块(block)，例如低通滤波器(LPF)45、放大电路(Amp)46、由开关电容器(SC)滤波器所构成的带通滤波器(BPF)47、放大电路(Amp)48、延迟检波电路(1/T)49、低通滤波器(LPF)50、以及放大电路(Amp)51。低通滤波器43、放大电路46、带通滤波器47及放大电路48具有作为滤波器部的机能，用于从FM多重信号AIN中取出例如76kHz±4kHz的经过了LMSK(Level controlled Minimum ShiftKeying)调制的数字信号。延迟检波电路49、低通滤波器50及放大电路51发挥作为延迟检波部的作用，从上述经过了LMSK调制的数字信号中，将例如16kbit/s的数字信号BPFO进行还原。
[专利文献1]日本专利早期公开的特开平11-234153号公报(图1，段落0017-0019)
[专利文献2]日本专利早期公开的特开2001-125744号公报(段落0013)
[专利文献3]日本专利早期公开的特开2000-269793号公报(段落0030)
但是，在输入从VICS逻辑IC 35所供给的单层时钟BPFCLK的模拟滤波器IC 34中，因IC芯片40的电极焊接垫41和各集成电路区块45、47、49、50之间的寄生电容(在图8中以符号Cp1、Cp2、Cp3、Cp4表示)所产生的杂讯，会对低通滤波器45、50和带通滤波器47的动作特性带来不良影响。存在特别是对具有临时产生浮动(floating)状态的电容器且相对容量值小的电容器的电路的特性，会带来大的影响的问题。另外，关于杂讯信号的影响的降低，在例如专利文献2(日本专利早期公开的特开2001-125744号公报)中有所揭示，关于杂散电容，在例如专利文献3(日本专利早期公开的特开2000-269793号公报)中有所揭示。
发明内容
因此，本发明是为了解决上述这种习知技术的课题而形成的，其目的是提供一种能够降低时钟杂讯的影响的半导体集成电路装置、信号处理装置及FM多重数据处理电路。
本发明的半导体集成电路装置包括半导体基板、在前述半导体基板上所形成的集成电路区块、配置在前述半导体基板上且输入第1时钟的第1电极焊接垫、配置在前述半导体基板上且将前述集成电路区块和前述第1电极焊接垫进行连接的配线线路、配置在与前述半导体基板上的前述第1电极焊接垫邻接的位置上，且不与前述集成电路区块连接，并输入具有与前述第1时钟相同的频率且具有极性进行反转的期间的第2时钟的第2电极焊接垫。
而且，本发明的信号处理装置包括与上述半导体集成电路装置具有相同构成的第1半导体集成电路装置、输出前述第1时钟及前述第2时钟的第2半导体集成电路装置、用于将前述第2半导体集成电路装置所输出的前述第1时钟，供给到前述第1半导体集成电路装置的前述第1引线端子的第1时钟用配线、用于将前述第2半导体集成电路装置所输出的前述第2时钟，供给到前述第1半导体集成电路装置的前述第2引线端子的第2时钟用配线。
另外，本发明的FM多重数据处理装置包括与上述半导体集成电路装置具有相同构成的第1半导体集成电路装置、输出前述第1时钟及前述第2时钟的第2半导体集成电路装置、用于将前述第2半导体集成电路装置所输出的前述第1时钟，供给到前述第1半导体集成电路装置的前述第1引线端子的第1时钟用配线、用于将前述第2半导体集成电路装置所输出的前述第2时钟，供给到前述第1半导体集成电路装置的前述第2引线端子的第2时钟用配线；前述第1半导体集成电路装置包括用于从含有多重数据的FM基本频带信号中，抽出数字式数据的模拟滤波器电路；前述第2半导体集成电路装置包括对由前述模拟滤波器电路所抽出的数字式数据，进行解码处理的解码电路。
如利用本发明的半导体集成电路、运算处理装置及FM多重数据处理装置，则因在第1电极焊接垫所输入的第1时钟，而在集成电路区块中产生的杂讯，和因具有与第1时钟相同的频率且具有极性进行反转的期间，并被输入到第2电极焊接垫的第2时钟，而在集成电路区块中产生的杂讯，彼此抵消，所以可得到降低从集成电路区块所输出的数字式信号的杂讯这样的效果。
而且，如利用本发明的FM多重数据处理装置，可降低所输出的数字式信号的杂讯，所以能够得到可使FM信号的接收感度(接收范围)提高这样的效果。
附图说明
图1所示为关于本发明的实施形态的FM多重广播接收机的构成图。
图2所示为图1的模拟滤波器IC的构成图。
图3所示为图1的模拟滤波器IC的布局的一部分的概略图。
图4所示为图2的模拟滤波器IC的寄生电容的说明图。
图5为用于说明时钟杂讯的影响降低的波形图。
图6所示为习知的FM多重广播接收机的构成图。
图7所示为图6的模拟滤波器IC的构成图。
图8为图7的模拟滤波器IC的寄生电容的说明图。
1：FM多重数据处理装置        2：FM天线
3：FM调谐器                  4：模拟滤波器IC
5：VICS逻辑IC                6：微控制器(微型计算机)
7：第1时钟用配线             8：第2时钟用配线
10：IC芯片(半导体集成电路元件)
10a：半导体基板
11：输入第1时钟的第1电极焊接垫
11a：第1接合线               12：输入第2时钟的第2电极焊接垫
12a：第2接合线                13、14、22：电极焊接垫
13a、14a、22a：接合线端子     15：低通滤波器(LPF)
16：放大电路(Amp)             17：带通滤波器(BPF)
18：放大电路(Amp)             19：延迟检波电路(1/T)
20：低通滤波器(LPF)           21：放大电路(Amp)
23、24：配线线路              31：FM多重数据处理装置
34：模拟滤波器IC              35：VICS逻辑IC
36：微控制器(微型计算机)      40：半导体集成电路元件(IC芯片)
41、43、44、52：电极焊接垫
41a、43a、44a、52a：接合线端子
45：低通滤波器(LPF)           46：放大电路(Amp)
47：带通滤波器(BPF)           48：放大电路(Amp)
49：延迟检波电路(1/T)         50：低通滤波器(LPF)
51：放大电路(Amp)             61：第1引线端子
62：第2引线端子               63、64、65：引线端子
Addr：地址信号                AIN：FM多重信号
BPFCLK1：第1时钟              BPFCLK2：第2时钟
BPFO：数字式信号              Cp1、Cp2、Cp3、Cp4：寄生电容
Cn1、Cn2、Cn3、Cn4：寄生电容  Data：数据总线信号
INTN：中断信号                RDN：读出信号
SG：模拟基准电压              WRN：写入信号
具体实施方式
图1所示为将VICS-FM多重数据进行解码的关于本发明的实施形态的FM广播接收机的构成图。图1所示的FM多重数据处理装置1是由模拟滤波器IC 4、VICS逻辑IC 5、微控制器(微型计算机)6构成，其中模拟滤波器IC 4用于从包括利用FM天线2及FM调谐器3所接收的多重数据的FM基本频带信号(FM多重信号)AIN中，抽出VICS的数字式信号，VICS逻辑IC 5用于接收从模拟滤波器IC4所输出的数字式信号BPFO并进行解码，微控制器(微型计算机)6用于从VICS逻辑IC 5取出VICS的数据并进行处理。另外，在图1中，符号7为用于将从VICS逻辑IC 5所输出的第1时钟BPFCLK1，供给到模拟滤波器IC 4的第1引线端子(图2及图3中的符号61)的第1时钟用配线，符号8为用于将从VICS逻辑IC 5所输出的第2时钟BPFCLK2，供给到模拟滤波器IC 4的第2引线端子(图2及图3中的符号62)的第2时钟用配线。
图2所示为图1的模拟滤波器IC 4的构成图。如图2所示，模拟滤波器IC4包括半导体集成电路元件(IC芯片)10、复数个引线端子61～65、将这些引线端子61～65和IC芯片10的电极焊接垫(pad)11，12，13，14，22进行连接的接合线端子11a，12a，13a，14a，22a。对模拟滤波器IC4，输入来自VICS逻辑IC 5的第1时钟BPFCLK1(例如2MHz)，以及具有与第1时钟BPFCLK1相同的频率且具有极性进行反转期间的第2时钟BPFCLK2。第2时钟BPFCLK2通常为第1时钟BPFCLK1的反转信号。
在图1及图2的模拟滤波器IC 4中，AIN表示从引线端子63所输入的FM多重信号，SG表示将杂讯防止用的电容器66在接地间进行连接的引线端子64上的模拟基准电压。而且，在图1及图2的模拟滤波器IC4中，BPFCLK1表示被输入到第1引线端子61的第1时钟，BPFCLK2表示被输入到第2引线端子62的第2时钟，BPFO表示从引线端子65所输出的数字式信号。
在图1的VICS逻辑IC 5中，BPFCLK1表示从VICS逻辑IC 5所输出的第1时钟，BPFCLK2表示从VICS逻辑IC 5所输出的第2时钟，BPFO表示被输入到VICS逻辑IC 5的数字式信号。而且，在图1的VICS逻辑IC5及微型计算机6中，Addr表示向VICS逻辑IC 5内的内部寄存器(未图示)的地址信号，Data表示向VICS逻辑IC 5内的内部寄存器(未图示)的数据总线信号。而且，在图1的VICS逻辑IC 5及微型计算机6中，WRN表示向VICS逻辑IC 5内的内部寄存器(未图示)的写入信号，RDN表示向VICS逻辑IC 5内的内部寄存器(未图示)的读出信号，INTN表示向微型计算机6的中断信号。
IC芯片10包括在半导体基板上所形成的各种集成电路区块(block)，例如低通滤波器(LPF)15、放大电路(Amp)16、利用开关电容(SC)滤波器所构成的带通滤波器(BPF)17、放大电路(Amp)18、延迟检波电路(1/T)19、低通滤波器(LPF)20及放大电路(Amp)21。第1时钟BPFCLK1利用配线线路23、24，被供给到带通滤波器17、延迟检波电路19。低通滤波器15、放大电路16、带通滤波器17及放大电路18具有作为滤波器部的机能，用于从FM多重信号AIN中取出例如76kHz±4kHz的经过了LMSK调制的数字式信号。延迟检波电路19、低通滤波器20及放大电路21是作为延迟检波部而发挥作用，用于从上述经过了LMSK调制的数字式信号中，还原了例如是16kbit/s的数字式信号BPFO。
图3所示为图1的模拟滤波器IC 4的一部分的布局(layout)的概略图。如图3所示，半导体集成电路装置4包括半导体基板10a、在半导体基板10a上所形成的集成电路区块17(或19)、通过第1引线端子61及第1接合线11a而输入第1时钟BPFCLK1的第1电极焊接垫11、将集成电路区块17(或19)和第1电极焊接垫11进行连接的配线线路23(或24)、以及配置在与半导体基板10a上的第1电极焊接垫11邻接的位置上，且不与集成电路区块17及19连接，并通过第2引线端子62及第2接合线12a，输入具有与第1时钟BPFCLK1相同的频率且具有极性进行反转期间的第2时钟BPFCLK2的第2电极焊接垫12。而且，第1引线端子61的内侧部分、第2引线端子62的内侧部分、第1接合线11a、第2接合线12a、半导体基板10a及半导体基板10a上的构成(第1电极焊接垫11、第2电极焊接垫12、配线线路23，24、集成电路区块17、19等)，利用密封树脂进行封装。另外，从集成电路区块17(或19)到第1电极焊接垫11的距离和到第2电极焊接垫12的距离，最好大致相等。另外，第1引线端子61和第2引线端子62之间隔，由封装引出线之间距(引出线之间隔)而决定，一般在0.3mm～1.3mm的范围内。而且，第1电极焊接垫11和第2电极焊接垫12之间隔，一般在40μm～1.3mm的范围内。而且，在LSI(Large SemiconductorIntegrity，大型半导体集成电路)中，基本的焊接垫形状采用矩形。而且，第1电极焊接垫11及第2电极焊接垫12分别是一般为100平方μm左右的矩形。另外，模拟滤波器IC 4的布局并不限定于图3的例子，可进行各种各样的变形。
图4为图2的模拟滤波器IC的寄生电容的说明图。在输入有从VICS逻辑IC 5所供给的第1时钟BPFCLK1的模拟滤波器IC 4中，因IC芯片10的电极焊接垫11和各集成电路区块15、17、19、20间的寄生电容(在图4中利用符号Cp1、Cp2、Cp3、Cp4)所产生的杂讯，对低通滤波器15、20和带通滤波器17的动作特性带来不良影响。特别是对具有临时产生浮动(floating)状态的电容器且相对容量值小的电容器的电路的特性，会带来大的影响。因此，在本发明中，在与半导体基板10a上的第1电极焊接垫11邻接的位置上，配置有不与集成电路区块连接，并输入具有与第1时钟BPFCLK1相同的频率且具有极性进行反转期间的第2时钟BPFCLK2的第2电极焊接垫12。而且，对第2电极焊接垫12而言，可从VICS逻辑芯片IC 5通过第2引线端子62及第2接合线12a，输入第2时钟BPFCLK2。在输入第2时钟BPFCLK2的模拟滤波器IC 4中，因IC芯片10的第2电极焊接垫12和各集成电路区块15、17、19、20间的寄生电容(在图4中以符号Cn1、Cn2、Cn3、Cn4表示)而产生杂讯。在本发明中，因被输入到第1电极焊接垫11的第1时钟BPFCLK1而在集成电路区块中所产生的杂讯，和因第2时钟BPFCLK2而在集成电路区块中所产生的杂讯进行加法运算，且彼此抵消，所以能够降低从集成电路区块所输出的数字式信号BPFO的杂讯。
图5为用于说明时钟杂讯的影响降低的波形图。图5的上部所示的波形，为周期T的第1时钟BPFCLK1(或由第1时钟BPFCLK1所产生的杂讯波形)，图5的中部所示的波形，为周期T的第2时钟BPFCLK2(或由第2时钟BPFCLK2所产生的杂讯波形)。而且，图5的下部所示的波形，为图5的上部所示的第1时钟BPFCLK1所产生的杂讯，和图5的中部所示的第2时钟BPFCLK2所产生的杂讯进行加法运算，并产生彼此相互抵消的结果的杂讯模型的波形。而且，在图5中，Tw为从第1时钟BPFCLK1的上升到第2时钟BPFCLK2的下降的延迟时间。该延迟时间Tw为使第1时钟BPFCLK1以反转电路进行反转，并生成第2时钟BPFCLK2时所产生的延迟时间。
图5所示的信号波形可以下式
F(t)
＝∑2*sin(2π*n*a/T)/(2π*n)*exp(j*n*ωo*t)
进行表示。这里，exp(j*n*ωo*t)表示周期，由于图5的第1时钟BPFCLK1和第2时钟BPFCLK2的周期相同，所以在对图5上部的波形和图5下部的波形进行比较时，没有必要计算该项。
这里，对图5的上部所示的波形，如使
T＝500ns(频率为2MHz的情况)
a＝T/2/2＝500/2/2
n＝1(频率为2MHz的情况)，则
2*sin(2π*n*a/T)
＝2*sin(2π*1*(500/2/2)/500)
＝2*sin(π/2)
＝2
而且，对图5的下部所示的波形，如使
T＝500ns(频率为2MHz的情况)
a＝20/2(20ns的偏差的情况)
n＝1(频率为2MHz的情况)，则
2*sin(2π*n*a/T)
＝2*sin(2π*1*(20/2)/500)
＝0.125
藉此，在不输入第2时钟BPFCLK2的情况下的杂讯，和输入了第2时钟BPFCLK2的情况下的杂讯，关于2MHz成分形成1∶0.125的关系，可知在输入了第2时钟BPFCLK2的情况下可使杂讯水平降低。
如以上所说明的，如利用关于本发明的实施形态的半导体集成电路装置4及FM多重数据处理装置1，则因在第1电极焊接垫11所输入的第1时钟BPFCLK1，而在集成电路区块15、17、19、20中产生的杂讯，和因具有与第1时钟BPFCLK1相同的频率且具有极性进行反转期间，并被输入到第2电极焊接垫12的第2时钟BPFCLK2，而在集成电路区块15、17、19、20中产生的杂讯，彼此相互抵消，所以可降低从集成电路区块所输出的数字式信号BPFO的杂讯。
而且，如利用关于本发明的实施形态的FM多重数据处理装置1，可降低所输出的数字式信号的杂讯，所以能够使FM信号的接收感度(接收范围)提高。
另外，如藉由利用关于本发明的实施形态的FM多重数据处理装置1的FM多重广播接收机，则可降低杂讯，所以可在VICS用基板(未图示)上所搭载的FM调谐器3的附近配置模拟滤波器IC4，具有提高VICS用基板上的IC配置的自由度的优点。另外，还具有可使FM调谐器用IC(FM调谐器3)和模拟滤波器IC 4形成1个IC的优点。
另外，在上述说明中，是对半导体集成电路装置为模拟滤波器IC 4的情况进行了说明，但本发明也适用于从外部输入时钟的其它的IC。而且，本发明也适用于FM多重数据处理装置1以外的信号处理装置。

Claims (7)

1.一种半导体集成电路装置，其特征在于，其包括：
半导体基板、
在前述半导体基板上所形成的集成电路区块、
配置在前述半导体基板上，且输入第1时钟的第1电极焊接垫、
配置在前述半导体基板上，且将前述集成电路区块和前述第1电极焊接垫进行连接的配线线路、以及
配置在与前述半导体基板上的前述第1电极焊接垫邻接的位置上，且不与前述集成电路区块连接，并输入具有与前述第1时钟相同的频率且具有极性进行反转的期间的第2时钟的第2电极焊接垫。
2.根据权利要求1所述的半导体集成电路装置，其特征在于：前述第2时钟为前述第1时钟的反转信号。
3.根据权利要求1或2中的任一项所述的半导体集成电路装置，其特征在于：从前述集成电路区块到前述第1电极焊接垫的距离和到前述第2电极焊接垫的距离大致相等。
4.根据权利要求1所述的半导体集成电路装置，其特征在于：
利用前述配线线路而与前述第1电极焊接垫进行连接的前述集成电路区块，在前述半导体基板上设置有复数个；
前述复数个集成电路区块中的一个，为具有带通滤波器机能的第1集成电路区块；以及
前述复数个集成电路区块中的另外的一个，为具有延迟检波机能的第2集成电路区块。
5.根据权利要求1所述的半导体集成电路装置，包括：
第1引线端子、
将前述第1引线端子和前述第1电极焊接垫进行电气连接的第1接合线、
第2引线端子、
将前述第2引线端子和前述第2电极焊接垫进行电气连接的第2接合线；
其特征在于：
前述第1时钟经由前述第1引线端子及前述第1接合线而输入前述第1电极焊接垫，以及
前述第2时钟经由前述第2引线端子及前述第2接合线而输入前述第2电极焊接垫。
6.一种信号处理装置，其特征在于，包括：
与权利要求5所述的半导体集成电路装置具有相同构成的第1半导体集成电路装置、
输出前述第1时钟及前述第2时钟的第2半导体集成电路装置、
用于将前述第2半导体集成电路装置所输出的前述第1时钟，供给到前述第1半导体集成电路装置的前述第1引线端子的第1时钟用配线、以及
用于将前述第2半导体集成电路装置所输出的前述第2时钟，供给到前述第1半导体集成电路装置的前述第2引线端子的第2时钟用配线。
7.一种FM多重数据处理装置，包括：
与权利要求5所述的半导体集成电路装置具有相同构成的第1半导体集成电路装置、
输出前述第1时钟及前述第2时钟的第2半导体集成电路装置、
用于将前述第2半导体集成电路装置所输出的前述第1时钟，供给到前述第1半导体集成电路装置的前述第1引线端子的第1时钟用配线、
用于将前述第2半导体集成电路装置所输出的前述第2时钟，供给到前述第1半导体集成电路装置的前述第2引线端子的第2时钟用配线；
其特征在于：
前述第1半导体集成电路装置包括用于从含有多重数据的FM基本频带信号中，抽出数字式数据的模拟滤波器电路，以及
前述第2半导体集成电路装置包括对由前述模拟滤波器电路所抽出的数字式数据，进行解码处理的解码电路。
CNB2005100589708A 2004-06-10 2005-03-25 半导体集成电路装置、信号处理装置及fm多重数据处理装置 Expired - Fee Related CN100442506C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004172251 2004-06-10
JP2004172251A JP4476704B2 (ja) 2004-06-10 2004-06-10 半導体集積回路装置、信号処理装置、及びｆｍ多重データ処理装置

Publications (2)

Publication Number Publication Date
CN1707794A true CN1707794A (zh) 2005-12-14
CN100442506C CN100442506C (zh) 2008-12-10

Family

ID=35461156

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2005100589708A Expired - Fee Related CN100442506C (zh) 2004-06-10 2005-03-25 半导体集成电路装置、信号处理装置及fm多重数据处理装置

Country Status (4)

Country Link
US (1) US7307484B2 (zh)
JP (1) JP4476704B2 (zh)
KR (1) KR20060046081A (zh)
CN (1) CN100442506C (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101577260B (zh) * 2009-06-05 2011-01-19 深圳华映显示科技有限公司 线路基板及光源模组

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100541655B1 (ko) * 2004-01-07 2006-01-11 삼성전자주식회사 패키지 회로기판 및 이를 이용한 패키지

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3566066B2 (ja) * 1998-02-13 2004-09-15 アルパイン株式会社 Ｆｍ多重放送受信機
JP4114265B2 (ja) * 1999-03-17 2008-07-09 ソニー株式会社 半導体装置
JP3750905B2 (ja) * 1999-10-29 2006-03-01 エスアイアイ・データサービス株式会社 座標入力装置
JP2005072031A (ja) * 2003-08-22 2005-03-17 Renesas Technology Corp 高周波用半導体装置および通信用電子部品並びに無線通信システム

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101577260B (zh) * 2009-06-05 2011-01-19 深圳华映显示科技有限公司 线路基板及光源模组

Also Published As

Publication number Publication date
CN100442506C (zh) 2008-12-10
US20050277394A1 (en) 2005-12-15
US7307484B2 (en) 2007-12-11
JP2005353800A (ja) 2005-12-22
JP4476704B2 (ja) 2010-06-09
KR20060046081A (ko) 2006-05-17

Similar Documents

Publication Publication Date Title
CN1183593C (zh) 半导体装置
CN1113584C (zh) 印刷电路板装置
CN1767342A (zh) 半导体集成电路、非接触电子装置和便携式信息终端
CN1674281A (zh) 混合集成电路装置
CN1295746C (zh) 半导体器件及其制造方法和半导体器件的测试方法
CN1707794A (zh) 半导体集成电路装置、信号处理装置及fm多重数据处理装置
TW200631153A (en) High performance IC package and method
CN1941641A (zh) 信号接收装置
CN1841354A (zh) 总线接收器及总线信号相位同步方法
CN1573675A (zh) 数据处理装置和移动装置
EP1635456A3 (en) Surface acoustic wave device and method for manufacturing the same
CN1258406A (zh) 使用容性绝缘壁的调制解调器装置和绝缘耦合器以及调制解调器装置中使用的集成电略
CN1465103A (zh) 模拟·数字混装集成电路
CN1417969A (zh) 半导体器件
US10056321B2 (en) Semiconductor package and method for routing the package
CN1523672A (zh) 半导体集成电路器件
CN1426109A (zh) 半导体集成电路装置
CN1777022A (zh) 数字音频放大器、包括其的系统和放大音频信号的方法
TW200715512A (en) Semiconductor device, electronic module, and method of manufacturing electronic module
CN1969486A (zh) 用于在电子设备的音频信号路径中进行接口并且抑制esd和无线电信号的无源处理设备
CN1173740A (zh) 半导体集成电路器件
CN1905345A (zh) 采用标准cmos逻辑工艺实现高耐压的整流器
CN1169292C (zh) 时钟输入电路
CN1842808A (zh) 集成电路卡及其制造方法
CN215299242U (zh) 一种无线射频芯片和封装结构

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: OKI SEMICONDUCTOR CO., LTD.

Free format text: FORMER OWNER: OKI ELECTRIC INDUSTRY CO., LTD.

Effective date: 20140107

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20140107

Address after: Kanagawa, Japan

Patentee after: Lapis Semiconductor Co., Ltd.

Address before: Tokyo, Japan, Japan

Patentee before: Oki Electric Industry Co., Ltd.

CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20081210

Termination date: 20170325

CF01 Termination of patent right due to non-payment of annual fee