JP2005353800A - 半導体集積回路装置、信号処理装置、及びfm多重データ処理装置 - Google Patents
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Abstract
【解決手段】半導体集積回路装置4は、半導体基板10aと、この上に形成された集積回路ブロック17,23と、第1のリード端子61及び第1のボンディングワイヤ11aを通して第1のクロックBPFCLK1が入力される第1の電極パッド11と、集積回路ブロック17,23と第1の電極パッド11とを接続する配線ライン23,24と、半導体基板10a上の第1の電極パッド11と隣り合う位置に備えられ、集積回路ブロック17,23と非接続であり、第2のリード端子62及び第2のボンディングワイヤ12aを通して、第1のクロックBPFCLK1と同じ周波数を持ち且つ極性が逆転した期間を持つ第2のクロックBPFCLK2が入力される第2の電極パッド12とを有する。
【選択図】 図3
Description
F(t)
=Σ 2*sin(2π*n*a/T)/(2π*n)*exp(j*n*ω0*t)
で表すことができる。ここで、exp(j*n*ω0*t)は周期を表しており、図5の第1のクロックBPFCLK1と第2のクロックBPFCLK2の周期は同じであるので、図5の上段の波形と図5の下段の波形の比較に際して、この項を計算する必要はない。
T=500ns(周波数が2MHzである場合)
a=T/2/2=500/2/2
n=1(周波数が2MHzの場合)
とすると、
2*sin(2π*n*a/T)
=2*sin(2π*1*(500/2/2)/500)
=2*sin(π/2)
=2
となる。
T=500ns(周波数が2MHzの場合)
a=20/2(20nsのずれの場合)
n=1(周波数が2MHzの場合)
とすると、
2*sin(2π*n*a/T)
=2*sin(2π*1*(20/2)/500)
=0.125
となる。
2 FMアンテナ、
3 FMチューナ、
4 アナログフィルタIC、
5 VICSロジックIC、
6 マイクロコントローラ(マイコン)、
7 第1のクロック用配線、
8 第2のクロック用配線、
10 ICチップ(半導体集積回路素子)、
10a 半導体基板、
11 第1のクロックが入力される第1の電極パッド、
11a 第1のボンディングワイヤ、
12 第2のクロックが入力される第2の電極パッド、
12a 第2のボンディングワイヤ、
13,14,22 電極パッド、
15 ローパスフィルタ(LPF)、
16,18,21 増幅回路(Amp)、
17 バンドパスフィルタ(BPF)、
19 遅延検波回路(1/T)、
20 ローパスフィルタ(LPF)、
23,24 配線ライン、
61 第1のリード端子、
62 第2のリード端子、
BPFCLK1 第1のクロック、
BPFCLK2 第2のクロック、
BPFO デジタル信号。
Claims (7)
- 半導体基板と、
前記半導体基板上に形成された集積回路ブロックと、
前記半導体基板上に備えられ、第1のクロックが入力される第1の電極パッドと、
前記半導体基板上に備えられ、前記集積回路ブロックと前記第1の電極パッドとを接続する配線ラインと、
前記半導体基板上の前記第1の電極パッドと隣り合う位置に備えられ、前記集積回路ブロックと非接続であり、前記第1のクロックと同じ周波数を持ち且つ極性が逆転した期間を持つ第2のクロックが入力される第2の電極パッドと
を有することを特徴とする半導体集積回路装置。 - 前記第2のクロックは、前記第1のクロックの反転信号であることを特徴とする請求項1に記載の半導体集積回路装置。
- 前記集積回路ブロックから前記第1の電極パッドまでの距離と前記第2の電極パッドまでの距離とがほぼ等しいことを特徴とする請求項1又は2のいずれかに記載の半導体集積回路装置。
- 前記配線ラインにより前記第1の電極パッドと接続された前記集積回路ブロックが前記半導体基板上に複数備えられており、
前記複数の集積回路ブロックの一つが、バンドパスフィルタ機能を持つ第1の集積回路ブロックであり、
前記複数の集積回路ブロックの他の一つが、遅延検波機能を持つ第2の集積回路ブロックである
ことを特徴とする請求項1から3までのいずれかに記載の半導体集積回路装置。 - 第1のリード端子と、
前記第1のリード端子と前記第1の電極パッドとを電気的に接続する第1のボンディングワイヤと、
第2のリード端子と、
前記第2のリード端子と前記第2の電極パッドとを電気的に接続する第2のボンディングワイヤと
を有し、
前記第1のクロックが前記第1のリード端子及び前記第1のボンディングワイヤを経由して前記第1の電極パッドに入力され、
前記第2のクロックが前記第2のリード端子及び前記第2のボンディングワイヤを経由して前記第2の電極パッドに入力される
ことを特徴とする請求項1から4までのいずれかに記載の半導体集積回路装置。 - 請求項5に記載の半導体集積回路装置と同じ構成を有する第1の半導体集積回路装置と、
前記第1のクロック及び前記第2のクロックを出力する第2の半導体集積回路装置と、
前記第2の半導体集積回路装置から出力された前記第1のクロックを前記第1の半導体集積回路装置の前記第1のリード端子に供給するための第1のクロック用配線と、
前記第2の半導体集積回路装置から出力された前記第2のクロックを前記第1の半導体集積回路装置の前記第2のリード端子に供給するための第2のクロック用配線と
を有することを特徴とする信号処理装置。 - 請求項5に記載の半導体集積回路装置と同じ構成を有する第1の半導体集積回路装置と、
前記第1のクロック及び前記第2のクロックを出力する第2の半導体集積回路装置と、
前記第2の半導体集積回路装置から出力された前記第1のクロックを前記第1の半導体集積回路装置の前記第1のリード端子に供給するための第1のクロック用配線と、
前記第2の半導体集積回路装置から出力された前記第2のクロックを前記第1の半導体集積回路装置の前記第2のリード端子に供給するための第2のクロック用配線と
を有し、
前記第1の半導体集積回路装置が、多重データを含むFMベースバンド信号からデジタルデータを抽出するためのアナログフィルタ回路を有し、
前記第2の半導体集積回路装置が、前記アナログフィルタ回路により抽出されたデジタルデータに対して復号処理を行う復号回路を有する
ことを特徴とするFM多重データ処理装置。
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