JP4472339B2 - マルチコアマルチスレッドプロセッサ - Google Patents

マルチコアマルチスレッドプロセッサ Download PDF

Info

Publication number
JP4472339B2
JP4472339B2 JP2003538904A JP2003538904A JP4472339B2 JP 4472339 B2 JP4472339 B2 JP 4472339B2 JP 2003538904 A JP2003538904 A JP 2003538904A JP 2003538904 A JP2003538904 A JP 2003538904A JP 4472339 B2 JP4472339 B2 JP 4472339B2
Authority
JP
Japan
Prior art keywords
processor
input
thread
cores
core
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2003538904A
Other languages
English (en)
Other versions
JP2005507115A (ja
Inventor
コーン・レスリー・ディ．
オルコチュン・クンレ・エー．
ウォン・マイケル・ケー．
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sun Microsystems Inc
Original Assignee
Sun Microsystems Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=23354532&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=JP4472339(B2) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Sun Microsystems Inc filed Critical Sun Microsystems Inc
Publication of JP2005507115A publication Critical patent/JP2005507115A/ja
Application granted granted Critical
Publication of JP4472339B2 publication Critical patent/JP4472339B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/3004—Arrangements for executing specific machine instructions to perform operations on memory
    • G06F9/30043—LOAD or STORE instructions; Clear instruction
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L47/00—Traffic control in data switching networks
    • H04L47/10—Flow control; Congestion control
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3206—Monitoring of events, devices or parameters that trigger a change in power modality
    • G06F1/3215—Monitoring of peripheral devices
    • G06F1/3225—Monitoring of peripheral devices of memory devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/325—Power saving in peripheral device
    • G06F1/3275—Power saving in memory, e.g. RAM, cache
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
    • G06F11/108—Parity data distribution in semiconductor storages, e.g. in SSD
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/0811—Multiuser, multiprocessor or multiprocessing cache systems with multilevel cache hierarchies
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/0813—Multiuser, multiprocessor or multiprocessing cache systems with a network or matrix configuration
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/084—Multiuser, multiprocessor or multiprocessing cache systems with a shared cache
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1689—Synchronisation and timing concerns
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/163—Interprocessor communication
    • G06F15/173—Interprocessor communication using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake
    • G06F15/17356—Indirect interconnection networks
    • G06F15/17368—Indirect interconnection networks non hierarchical topologies
    • G06F15/17375—One dimensional, e.g. linear array, ring
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7839—Architectures of general purpose stored program computers comprising a single central processing unit with memory
    • G06F15/7842—Architectures of general purpose stored program computers comprising a single central processing unit with memory on one IC chip (single chip microcontrollers)
    • G06F15/7846—On-chip cache and off-chip main memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/71—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information
    • G06F21/72—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information in cryptographic circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/14—Digital output to display device ; Cooperation and interconnection of the display device with other functional units
    • G06F3/1423—Digital output to display device ; Cooperation and interconnection of the display device with other functional units controlling a plurality of local displays, e.g. CRT and flat panel display
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
    • G06F9/3851—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution from multiple instruction streams, e.g. multistreaming
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3877—Concurrent instruction execution, e.g. pipeline or look ahead using a slave processor, e.g. coprocessor
    • G06F9/3879—Concurrent instruction execution, e.g. pipeline or look ahead using a slave processor, e.g. coprocessor for non-native instruction execution, e.g. executing a command; for Java instruction set
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3885—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units
    • G06F9/3889—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units controlled by multiple instructions, e.g. MIMD, decoupled access or execute
    • G06F9/3891—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units controlled by multiple instructions, e.g. MIMD, decoupled access or execute organised in groups of units sharing resources, e.g. clusters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L45/00—Routing or path finding of packets in data switching networks
    • H04L45/74—Address processing for routing
    • H04L45/745—Address table lookup; Address filtering
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L47/00—Traffic control in data switching networks
    • H04L47/10—Flow control; Congestion control
    • H04L47/24—Traffic characterised by specific attributes, e.g. priority or QoS
    • H04L47/2441—Traffic characterised by specific attributes, e.g. priority or QoS relying on flow classification, e.g. using integrated services [IntServ]
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/90—Buffering arrangements
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/90—Buffering arrangements
    • H04L49/9057—Arrangements for supporting packet reassembly or resequencing
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/90—Buffering arrangements
    • H04L49/9084—Reactions to storage capacity overflow
    • H04L49/9089—Reactions to storage capacity overflow replacing packets in a storage arrangement, e.g. pushout
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
    • H04L9/40—Network security protocols
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2352/00—Parallel handling of streams of display data
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2360/00—Aspects of the architecture of display systems
    • G09G2360/12—Frame memory handling
    • G09G2360/121—Frame memory handling using a cache memory
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2370/00—Aspects of data communication
    • G09G2370/02—Networking aspects
    • G09G2370/022—Centralised management of display operation, e.g. in a server instead of locally
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2370/00—Aspects of data communication
    • G09G2370/20—Details of the management of multiple sources of image data
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L69/00—Network arrangements, protocols or services independent of the application payload and not provided for in the other groups of this subclass
    • H04L69/22—Parsing or analysis of headers
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Software Systems (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Computer Hardware Design (AREA)
  • Computer Security & Cryptography (AREA)
  • Mathematical Physics (AREA)
  • Multimedia (AREA)
  • Quality & Reliability (AREA)
  • Human Computer Interaction (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)
  • Multi Processors (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Power Sources (AREA)
  • Hardware Redundancy (AREA)
  • Advance Control (AREA)
  • Information Transfer Systems (AREA)
  • Microcomputers (AREA)
  • Communication Control (AREA)
  • Exchange Systems With Centralized Control (AREA)
  • Steering Control In Accordance With Driving Conditions (AREA)
  • Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Storage Device Security (AREA)

Description

本発明は、一般に、サーバに関し、特に、ネットワークを介してデータをクライアントコンピュータに供給するためのプロセッサアーキテクチャおよび方法に関する。
インターネットの導入によってもたらされた爆発的なネットワーク化の普及に伴い、複数のクライアントにサービスするための複数のスレッドを有するサーバアプリケーションが増えている。電子商取引では、大企業ともなると、潜在的に数百万人の顧客にサービスを提供する必要がある。この多大な要求に対応するため、サービスアプリケーションは、デスクトップアプリケーション用のメモリ特性と異なるメモリ特性を有する。特に、サービスアプリケーションは、多数のクライアントに応じるために、大きなメインメモリ帯域幅を必要とし、比較的貧弱なキャッシュ動作を有する。
さらに、従来のプロセッサは、性能を向上させるために、命令レベルの並列処理に重点を置いている。したがって、それらのプロセッサは、非常に大型になる傾向があり、パイプラインが非常に複雑になる。そのため、インテルプロセッサなどのプロセッサについては、パイプラインが複雑であるために、ダイ上に設けられるコアは１つだけである。それ故、メインメモリへのキャッシュミス、または、ブランチ予測ミスなど、待ち時間の長い他のイベントが生じた場合には、通常、パイプラインをアイドル状態にする停止が生じる。その結果、メモリフットプリントが大きく、キャッシュの局所性とブランチの予測性能が貧弱なサービスアプリケーションは、スレッド当たりの命令レベル並列処理が非常に少なくなる傾向がある。そのため、サーバの作業負荷のアプリケーションを備えた従来のプロセッサの実装の特性から、従来のプロセッサは、命令レベル並列処理に重点を置くため、ハードウェア稼働率が悪くなり、不必要に電力を浪費することになる。
さらに、命令レベル並列処理に基づいたプロセッサの性能は、ダイのサイズ、電力、および複雑さの関数で表され、飽和点に達しつつある。図１は、命令レベル並列処理に基づく従来のプロセッサの性能と電力／サイズとの間の関係を示すグラフである。図１の曲線１００で示すように、従来のプロセッサの電力およびサイズが増大しても、命令レベル並列処理（ＩＬＰ）アーキテクチャの制約のために、性能が線形的に増大することはない。従来のＩＬＰプロセッサとしては、ＰＥＮＴＩＵＭ（登録商標）、ＩＴＡＮＩＵＭ（登録商標）、ＰＯＷＥＲ（登録商標）、ＵＬＴＲＡＳＰＡＲＣ（登録商標）など、よく知られたプロセッサが挙げられる。
以上の点から、サービスアプリケーションにより適したアーキテクチャであって、サービスアプリケーションのマルチスレッドの特性を活用するよう構成されたアーキテクチャを有するプロセッサが求められている。
概して、本発明は、これらの要求を満たすために、サーバアプリケーションを効率的に処理するよう構成されたアーキテクチャを有するプロセッサを提供する。本発明は、装置、システム、デバイス、方法を含む数多くの態様で実施可能であることを理解されたい。以下では、本発明のいくつかの実施形態について説明する。
一実施形態では、プロセッサが提供される。そのプロセッサは、少なくとも２つのコアを備えており、各コアは、第１レベルキャッシュメモリを備えている。コアの各々は、マルチスレッド化されている。別の実施形態では、各コアは、４つのスレッドを備える。クロスバーが備えられている。クロスバーを介してコアと通信する複数の第２レベルキャッシュバンクメモリが提供されている。複数のレベル２キャッシュバンクメモリの各々は、メインメモリインターフェースと通信する。さらに、複数のキャッシュバンクメモリの各々と通信するバッファスイッチコアが備えられている。
別の実施形態では、サーバが提供される。そのサーバは、アプリケーションプロセッサチップを備える。アプリケーションプロセッサチップは、複数のマルチスレッド化中央処理装置コアを備える。複数のマルチスレッド化中央処理装置コアの各々は、第１レベルキャッシュメモリを備える。アプリケーションプロセッサチップは、クロスバーと、クロスバーを介してコアと通信する複数のキャッシュバンクメモリとを備える。複数の第２レベルキャッシュバンクメモリの各々は、メインメモリインターフェースと通信する。アプリケーションプロセッサチップは、複数のキャッシュバンクメモリの各々と通信するバッファスイッチコアを備える。
さらに別の実施形態では、マルチスレッド化プロセッサコアの利用を最適化するための方法が提供されている。この方法は、第１のスレッドの動作によってプロセッサコアにアクセスする動作から始まる。次に、プロセッサコアにアクセスする第１のスレッドの動作が完了した後に、待ち時間の長い動作が第１のスレッドによって実行される。次に、第１のスレッドは中断される。次に、プロセッサコアへのアクセスの準備ができた第２のスレッドの動作が、特定および選択される。第１のスレッドが、待ち時間の長い動作をバックグラウンドで実行する間に、第２のスレッドの動作が、プロセッサコアによって処理される。
本発明のその他の態様および利点は、例を用いて本発明の原理を示すために添付の図面に沿って行われる以下の詳細な説明から明らかになる。
商業利用での作業負荷を実行するプロセッサのスループットおよび効率を改善するための装置および方法について説明する。しかしながら、これらの具体的な詳細の一部またはすべてがなくとも、本発明を実現できることは、当業者にとって明らかである。また、本発明を不必要にわかりにくくすることがないよう、周知のプロセス動作の説明は省略してある。本明細書で用いた用語「約」は、対応する値の±１０％の範囲を表す。
ここで説明されている実施形態は、チップ上に複数の簡単なコアを有しており、各コアは、専用の第１レベルキャッシュを有し、それらのコアは、クロスバーを通して第２レベルキャッシュを共有している。さらに、各コアは、２以上のスレッドを有している。メモリロード、キャッシュミス、およびその他の待ち時間の長いイベントによる待ち時間が、マルチスレッド化により隠される。一実施形態では、待ち時間の長い命令が出されると、その命令の結果が準備されるまでスレッドが中断される。次に、コア上の残りの実行可能なスレッドの１つが選択され、（コンテキストスイッチのオーバーヘッドを起こすことなく）次のクロックでの実行のためにパイプラインに送られる。一実施形態では、スケジューリングアルゴリズムが、各コアにおいて実行可能スレッドからの選択を行う。このように、待ち時間の長いイベントは、バックグラウンドで実行され、中央処理装置の利用は、複数のスレッドによって最適化されるため、高スループットのアーキテクチャが実現される。
図２は、本発明の一実施形態に従って、スレッドレベル並列処理（ＴＬＰ）に基づいたアーキテクチャを有するプロセッサを備えたサーバを示す簡単な説明図である。サーバ１１０は、プロセッサ１１２、例えば、中央処理装置（ＣＰＵ）を備える。プロセッサ１１２は、後に詳しく説明するように、チップ上に複数のコアを備え、複数のコアの各々は、２以上のスレッドを有している。サーバ１１０は、インターネット１１４などの分散型ネットワークと通信しており、それにより、サーバ１１０とクライアント１〜ｎ １１６ａ〜１１６ｎとの通信が可能となる。一実施形態では、サーバ１１０は、アプリケーションサーバでの利用やデータベースでの利用など、商業利用のためのサーバである。
図３は、本発明の一実施形態に従って、複数のスレッドを備えた複数の処理コアを有するプロセッサチップであって、各コアは第１レベルキャッシュを含み、複数のコアは第２レベルキャッシュを共有するプロセッサチップを示す簡単な説明図である。プロセッサチップ１１２は、プロセッサコア０〜ｎ １１８−１〜１１８−ｎを備える。一実施形態では、プロセッサチップ１１２は、８つのプロセッサコアを備えるが、本発明は、８つのプロセッサコアに限定されないことを理解されたい。プロセッサコア１１８−１〜１１８−ｎは、それぞれ、第１レベルキャッシュ１２４−１〜１２４−ｎを備える。各コアは、クロスバー１２０を介して第２レベルキャッシュ１２２を共有する。クロスバー１２０は、プロセッサコア１１８−１〜１１８−ｎと第２レベルキャッシュ１２２との間の通信を可能とする。一実施形態では、クロスバー１２０は、各クロック周期で処理される多数の独立したアクセスに対応するよう構成されている。
図４は、本発明の一実施形態に従って、８つのマルチスレッド化プロセッサコアを有するプロセッサチップを示す詳細な説明図である。スレッド化コア１１８−１〜１１８−８は、それぞれ、レベル１キャッシュ１２４−１〜１２４−８を備える。レベル１キャッシュ１２４−１は、命令キャッシュ（Ｉ＄）セグメントとデータキャッシュ（Ｄ＄）セグメントとを備える。スレッド化コア１１８−１には、ロード／格納部１２８−１が備えられている。プロセッサコア１１８−１〜１１８−８の各々が、命令キャッシュ、データキャッシュ、およびロード格納部を備えることを理解されたい。別の実施形態では、各プロセッサコアは、本発明の譲受人のＳＰＡＲＣ（登録商標）Ｖ９アーキテクチャに基づいている。各プロセッサコア１１８−１〜１１８−８は、クロスバー１２０と通信している。クロスバー１２０は、極めて短い待ち時間を実現することが望ましい場合には、プロセッサトラフィックに対して最適化される。レベル２（Ｌ２）キャッシュバンク１２２−１〜１２２−４は、プロセッサコア１１８−１〜１１８−８によって共有される。Ｌ２キャッシュバンク１２２−１〜１２２−４を共有することにより、同時に複数のバンクへ同時アクセスを行うことが可能となり、高帯域幅のメモリシステムが実現されることを理解されたい。一実施形態では、Ｌ２キャッシュバンクの各々は、約１メガバイト（ＭＢ）のサイズを有する。４つのＬ２キャッシュバンク１２２−１〜１２２−４が図４に示されているが、本発明は、４つのＬ２キャッシュバンクに限定されないことを理解されたい。すなわち、Ｌ２キャッシュバンクの数は、ほとんど常に、すべてのコアをビジー状態に保つのに十分な帯域幅をＬ２キャッシュから提供できる数であればよい。一実施形態では、各プロセッサコアは、４つのスレッドを備える。したがって、８つのコアを備える１つのプロセッサチップは、この構成では３２のスレッドを有することになる。各Ｌ２キャッシュバンク１２２−１〜１２２−４は、メインメモリインターフェース１２６−１〜１２６−４と通信して、メインメモリへのアクセスを実現する。プロセッサチップ上に８つのコアが示されているが、図４は、例示的なものであって限定を意図しないので、より多数または少数のコアを備えることができることを理解されたい。相互接続構造（すなわち、クロスバー１２０およびバッファスイッチコア１３０）によって提供される機能が、キャッシュバンク１２２−１〜１２２−４、処理コア１１８−１〜１１８−８、および入出力装置１３２−１〜１３２−ｎに適している周知の等価な構造によって提供されてもよいことは、当業者にとって明らかである。
さらに、図４において、バッファスイッチコア（ＢＳＣ）は、入出力直接メモリアクセス（ＤＭＡ）トランザクションのためにメインメモリへの最大帯域幅を提供するよう最適化されたブロックである。一実施形態では、様々な入出力装置および入出力インターフェースがＢＳＣ１３０と通信することから、ＢＳＣ１３０のスイッチ構造は、複数のポートを取り扱うよう構成されたＤＭＡトラフィックスイッチとして機能することができる。別の実施形態では、ＢＳＣ１３０は、メモリ待ちを実行することが可能となっている。ＢＳＣ１３０は、入出力ポートを介して各種の異なる入出力インターフェースと通信し、入出力装置によって生成されるＤＭＡトラフィックをバッファに格納するよう構成された回路を備える。バッファに格納された信号は、待ち行列に入れられ、次いで、Ｌ２キャッシュバンク１２２−１〜１２２−４に伝送される。次に、Ｌ２キャッシュバンク１２２−１〜１２２−４は、Ｌ２キャッシュバンク内のデータと、それに対応するメインメモリ内のデータとの間の一貫性を維持する。
一実施形態では、図４のＢＳＣ１３０、Ｌ２キャッシュバンク１２２−１〜１２２−４、およびメインメモリインターフェース１２６−１〜１２６−４を含むパスを用いて、入出力装置１３２−１〜１３２−ｎとメインメモリとの間の直接メモリアクセス（ＤＭＡ）転送が実行される。入出力装置への制御レジスタアクセスのために、クロスバー１２０のさらなるポートが、入出力ブリッジ１３４と通信し、入出力ブリッジ１３４が、入出力装置１３２−１〜１３２−ｎと通信している。したがって、プロセッサコア１１８−１〜１１８−８は、メモリを通して通信する代わりに、入出力装置１３２−１〜１３２−ｎのいずれかのレジスタにアクセスすることができる。例えば、プロセッサコア１１８−１〜１１８−８の１つが、ロード命令をクロスバー１２０に送ってもよい。クロスバー１２０は、次いで、Ｌ２キャッシュバンク１２２−１〜１２２−４ではなく、入出力ブリッジ１３４に信号を送信する。入出力ブリッジ１３４は、次に、対応する入出力装置１３２−１〜１３２−ｎに対するトランザクションを生成して、必要なデータを取得する。入出力ブリッジ１３４によってデータが受信されると、そのデータは、クロスバー１２０に送信され、次いで、それぞれのプロセッサコア１１８−１〜１１８−８に送信される。したがって、プロセッサコア１１８−１〜１１８−８の内の任意のプロセッサコア、すなわち、プロセッサコアが備える任意のスレッドは、Ｌ２キャッシュバンク１２２−１〜１２２−４を迂回して、ＤＭＡ転送のための入出力装置のプログラミングのために、入出力装置１３２−１〜１３２−ｎにアクセスできる。ＤＭＡ転送を実行する前に、入出力装置１３２−１〜１３２−ｎにおいていくつかのパラメータを設定しなければならないことは、当業者にとって明らかである。入出力装置１３２−１〜１３２−ｎにおいて設定されるパラメータは、例えば、転送長、転送アドレス、転送数などである。一実施形態では、入出力ブリッジ１３４は、制御信号（例えば、制御信号を設定するコマンドや状況を読み込むコマンド）を処理する。このように、入出力装置１３２−１〜１３２−ｎ、入出力ブリッジ１３４、およびクロスバー１２０の間のパスは、制御パスを規定する。クロスバー１２０、キャッシュバンク１２２−１〜１２２−４、ＢＳＣ１３０、およびメインメモリインターフェース１２６−１〜１２６−４の間に規定されたパスは、データパスを規定する。
図５は、本発明の一実施形態に従って、３２のマルチスレッド化プロセッサコアを有するプロセッサチップを示す説明図である。ここでは、４組のプロセッサコア１１８ａ１−１１８ａ８、１１８ｂ１−１１８ｂ８、１１８ｃ１−１１８ｃ８、および１１８ｄ１−１１８ｄ８が、プロセッサチップ１４０に備えられている。４組の各々は、８つのプロセッサコアを備えている。一実施形態では、プロセッサコアの各々は、４つのスレッドを備えており、したがって、本実施形態のプロセッサチップ１４０は、合計１２８のスレッドを備えている。もちろん、プロセッサコア当たりに、より多数または少数のスレッドが備えられてもよいし、プロセッサチップに、より多数または少数のプロセッサコアが備えられてもよい。図４を参照して上述したように、各組のプロセッサコアのためのデータパスは、クロスバー１２０、それぞれのＬ２キャッシュバンク１２２ａ１〜１２２ａ４、１２２ｂ１〜１２２ｂ４、１２２ｃ１〜１２２ｃ４、および１２２ｄ１〜１２２ｄ４、バッファスイッチコア１３０、および、それぞれのメインメモリインターフェース１２６ａ１〜１２６ａ４、１２６ｂ１〜１２６ｂ４、１２６ｃ１〜１２６ｃ４、および１２６ｄ１〜１２６ｄ４によって規定される。ＢＳＣ１３０は、図示の都合上、４つに分けて示されていることを理解されたい。すなわち、単一のＢＳＣ１３０が、入出力装置１３２ａ１〜１３２ａｎ、１３２ｂ１〜１３２ｂｎ、１３２ｃ１〜１３２ｃｎ、および１３２ｄ１〜１３２ｄｎすべてを、第２レベルキャッシュバンク１２２ａ１〜１２２ａ４、１２２ｂ１〜１２２ｂ４、１２２ｃ１〜１２２ｃ４、および１２２ｄ１〜１２２ｄ４の各々に接続している。同様に、各組のプロセッサコアのための制御パスは、クロスバー１２０、入出力ブリッジ１３４、および、それぞれの入出力装置１３２ａ１〜１３２ａｎ、１３２ｂ１〜１３２ｂｎ、１３２ｃ１〜１３２ｃｎ、および１３２ｄ１〜１３２ｄｎによって規定されている。以下で詳細に説明するように、電力およびダイのサイズと、性能とのトレードオフは、インオーダー実行を用いる単一発行パイプラインにより、プロセッサコアごとに最適化される。したがって、複数の簡単なコアに複数のスレッドを提供し、スレッドレベルの並列処理と、簡略なパイプラインと、によって、プロセッサチップが、命令レベル並列処理に基づく従来のプロセッサよりも、電力消費の少ない小型のダイに適合することを可能にすることで、性能が向上する。
図６は、図５のプロセッサチップを示す別の説明図である。この図によると、クロスバー１２０は、データパス１４４ａ〜１４４ｄ、ＢＳＣ１３０、およびキャッシュバンク１２２と通信する。この構成を２次元的に図示する際の制限から、キャッシュバンク１２２は２組のみしか示していないことを理解されたい。さらに２つのキャッシュバンクが準備されるが、図示されていないため、各データパス１４４ａ〜１４４ｄは、１つのキャッシュバンクに関連付けられている。イーサネットインターフェース１４２ａおよび１４２ｂが、分散型ネットワークへのアクセスを提供する。一実施形態では、イーサネットインターフェース１４２ａおよび１４２ｂは、ギガビットイーサネットインターフェースである。データパス１４４ａ〜１４４ｄと関連付けられた各プロセッサコアには、レベル１キャッシュメモリ１４６ａ〜１４６ｄが準備されている。
図７は、本発明の一実施形態に従って、４つのスレッドを有するプロセッサコアのための高スループットアーキテクチャを示すグラフである。スレッド０は、中央処理装置（ＣＰＵ）を利用し、次に、メモリ内でアクティブとなる。例えば、待ち時間の長いイベントにより、そのスレッドは、メモリ内でアクティブとなることがある。スレッド０がメモリ内でアクティブである間に、スレッド１は、スレッド３および４の各々のためにＣＰＵなどにアクセスする。メモリ内でアクティブであるスレッド０の動作は、バックグラウンドで実行されることを理解されたい。さらに、本明細書に記載されたメモリシステムは、並列メモリシステムなので、複数の参照が同時に起こりうる。そのため、ＣＰＵの利用は、時差技術でコアごとに最適化される。パイプラインは、比較的複雑ではなく（すなわち、命令レベル並列処理を用いない単一発行パイプライン）、従来の命令レベル並列処理のパイプラインと同じ領域で何回も複製できる。要するに、パイプラインは、複数のスレッドの実行を重複させ、ＣＰＵのパイプラインの利用を最大化する。
図８は、本発明の一実施形態に従って、スレッド内で実行される単一発行インオーダーパイプラインのパイプライン段階を示す簡単な説明図である。パイプラインの第１の段階は、命令が取得される命令フェッチである。パイプラインの第２の段階は、命令の命令コード、オペランドソース／宛先、および制御信号がデコードされるデコード段階であり、レジスタフェッチ段階とも呼ばれる。第３の段階は、実行段階に送るべきスレッドの選択が、クロック周期ごとに実行されるスイッチ段階である。なお、実行段階は、パイプラインの第４の段階である。上述のように、プロセッサコアが４つのスレッドを有する場合には、ハードウェアの４つのスレッドが、段階１ないし３に対して存在することを理解されたい。一実施形態では、段階４におけるロードおよび格納の命令に対して、有効なアドレスが算出される。２以上の命令が、対応するステージに存在しうる従来のＩＬＰプロセッサと異なり、別の実施形態では、段階１〜６のすべてについて、どの段階においても、処理される命令は１つである（すなわち、パイプラインは、単一発行パイプラインである）。段階５は、レジスタエラーコード訂正段階であり、段階６は、ある特定のスレッドの結果がレジスタファイルに書き込まれる書き込み段階である。
図９は、本発明の一実施形態に従って、マルチスレッド化プロセッサコアの利用を最適化するための方法の動作を示すフローチャートである。この方法は、プロセッサコアが第１のスレッドの動作によってアクセスされる動作１６０から始まる。プロセッサコアは、上述のように、少なくとも２つのスレッドを有するマルチスレッド化コアであることを理解されたい。その方法は、次に、プロセッサコアにアクセスする第１のスレッドの動作が完了した後に、待ち時間の長い動作が実行される動作１６２に進む。例えば、スレッドは、図７を参照して説明したように、メモリ内でアクティブであってよい。待ち時間の長い動作としては、キャッシュミス、ブランチ、および浮動小数点演算が挙げられる。この方法は、次に、第１のスレッドが中断される動作１６４に進む。図７を参照して説明したように、第１のスレッドは、メモリ内でアクティブである状態で、バックグラウンドで実行されている。その方法は、次に、プロセッサコアにアクセスする準備のできた第２のスレッドの動作が特定される動作１６６に進む。図８を参照して説明したように、第２のスレッドの動作は、パイプラインのスイッチ段階で特定および選択される。一実施形態では、スケジューリングアルゴリズムが、第２のスレッドの選択に用いられる。その方法は、次に、第１のスレッドに関連付けられた待ち時間の長い動作がバックグラウンドで実行される（例えば、メモリ内でアクティブである）間に、第２のスレッドの動作がプロセッサコアによって処理される動作１６８に進む。もちろん、第１のスレッドの待ち時間の長い命令が完了するまでに、複数の命令が第２のスレッドから送られてもよい。したがって、複数のスレッドが重複され、パイプラインの利用が最大化される。
要約すると、上述の実施形態は、少なくとも２つのスレッドをそれぞれ有する複数のコアをチップ上に提供する。マルチスレッド化された複数のコアは、複数のクライアントサービスすることができるサーバアプリケーションを効率的にサポートするよう構成された高スループットのアーキテクチャを規定する。さらに、アーキテクチャは、サーバアプリケーションの複数のスレッドを活用する。一実施形態では、プロセッサコアのアーキテクチャは、スレッドレベル並列処理および簡略化されたパイプライン（すなわち、単一発行パイプライン）によって簡略化されている。
さらに、本発明は、携帯型の装置、マイクロプロセッサシステム、マイクロプロセッサベースまたはプログラム可能な家庭用電化製品、小型コンピュータ、メインフレームコンピュータなど、他のコンピュータシステム構成で実施されてもよい。また、本発明は、ネットワークを介して接続された遠隔処理装置によってタスクが実行される分散型コンピュータ環境で実施されてもよい。
上述の実施形態に関して、本発明は、コンピュータシステムに格納されたデータを含む様々なコンピュータによる動作を用いてよいことを理解されたい。これらの動作は、物理量の物理的な操作を必要とするものである。これらの量は、必ずとは限らないが、格納、転送、結合、比較、およびその他の操作が可能な電気または磁気信号の形態をとるのが通常である。さらに、実行される操作は、生成、特定、決定、または比較などの用語で呼ばれることが多い。
本明細書に記載され、発明の一部を形成する動作は、有用なマシン動作である。本発明は、また、これらの動作を実行するためのデバイスまたは装置に関する。この装置は、必要とされる目的に応じて特別に構築されてもよいし、コンピュータに格納されたコンピュータプログラムによって選択的に起動または構成される汎用コンピュータであってもよい。特に、本明細書の教示に従って書かれたコンピュータプログラムと共に、様々な汎用マシンを使用してもよいし、必要な動作を実行するために、より特殊化された装置を構築する方が好都合な場合もある。
以上では、理解を明確にする目的で本発明を詳細に説明したが、添付した特許請求の範囲の範囲内で、変更および修正が可能であることは明らかである。したがって、上述した実施形態は、例示を目的としたものであって限定的ではなく、本発明は、本明細書で取り上げた詳細に限定されず、添付した請求項の範囲および均等物の範囲内で修正することが可能である。
命令レベル並列処理に基づく従来のプロセッサの性能と電力／サイズとの間の関係を示すグラフ。 本発明の一実施形態に従って、スレッドレベル並列処理（ＴＬＰ）に基づいたアーキテクチャを有するプロセッサを備えたサーバを示す簡単な説明図。 本発明の一実施形態に従って、複数のスレッドを備えた複数の処理コアを有するプロセッサチップであって、各コアは第１レベルキャッシュを含み、複数のコアは第２レベルキャッシュを共有するプロセッサチップを示す簡単な説明図。 本発明の一実施形態に従って、８つのマルチスレッド化プロセッサコアを有するプロセッサチップを示す詳細な説明図。 本発明の一実施形態に従って、３２のマルチスレッド化プロセッサコアを有するプロセッサチップを示す説明図。 図５のプロセッサチップを示す別の説明図。 本発明の一実施形態に従って、４つのスレッドを有するプロセッサコアのパイプラインの利用を示すグラフ。 本発明の一実施形態に従って、スレッド内で実行される単一発行インオーダーパイプラインのパイプライン段階を示す簡単な説明図。 本発明の一実施形態に従って、マルチスレッド化プロセッサコアの利用を最適化するための方法の動作を示すフローチャート。

Claims (20)

  1. サービスアプリケーションを実行するサーバに用いられるプロセッサであって、
    それぞれ第１レベルキャッシュメモリを有すると共に、それぞれマルチスレッド化された少なくとも２つのコアと、
    相互接続構造と、
    複数のキャッシュバンクメモリと
    を備え、
    前記相互接続構造は、前記複数のキャッシュバンクメモリと通信するバッファスイッチコアであって、入出力装置のための複数の入出力インタフェースと通信し、かつ該入出力インタフェースからのＤＭＡ転送をバッファするバッファスイッチコアを含み、
    前記キャッシュバンクメモリは、前記相互接続構造を介して前記少なくとも２つのコアと通信すると共に、それぞれメインメモリインターフェースと通信する
    プロセッサ。
  2. 請求項１に記載のプロセッサであって、前記相互接続構造は、前記複数のキャッシュバンクメモリおよび前記少なくとも２つのコアの各々と通信するクロスバーを含む、プロセッサ。
  3. 請求項２に記載のプロセッサであって、さらに、
    前記クロスバーおよび入出力装置と通信する入出力ブリッジを含み、
    前記入出力ブリッジは、前記入出力装置との制御レジスタ転送を可能にする、プロセッサ。
  4. 請求項２に記載のプロセッサであって、前記バッファスイッチコアは、前記入出力装置との直接メモリアクセスを可能にする、プロセッサ。
  5. 請求項１に記載のプロセッサであって、前記第１レベルキャッシュメモリは、命令キャッシュ部とデータキャッシュ部とを含む、プロセッサ。
  6. 請求項１に記載のプロセッサであって、前記少なくとも２つのコアに関連付けられた各スレッドは、パイプライン上で実行されるよう構成されている、プロセッサ。
  7. 請求項６に記載のプロセッサであって、前記パイプラインは、単一発行パイプラインである、プロセッサ。
  8. 請求項１に記載のプロセッサであって、前記キャッシュバンクメモリは、単一ポートのスタティクランダムアクセスメモリである、プロセッサ。
  9. サービスアプリケーションを実行するサーバであって、
    アプリケーション実行用のプロセッサチップを備え、
    前記アプリケーション実行用のプロセッサチップは、
    それぞれ第１レベルキャッシュメモリを有すると共に、マルチスレッド化された少なくとも２つのプロセッサコアと、
    相互接続構造と、
    複数のキャッシュバンクメモリと
    を備え、
    前記相互接続構造は、前記複数のキャッシュバンクメモリと通信するバッファスイッチコアであって、入出力装置のための複数の入出力インタフェースと通信し、かつ該入出力インタフェースからのＤＭＡ転送をバッファするバッファスイッチコアを含み、
    前記キャッシュバンクメモリは、前記相互接続構造を介して前記少なくとも２つのコアと通信すると共に、それぞれメインメモリインターフェースと通信する
    サーバ。
  10. 請求項９に記載のサーバであって、前記相互接続構造は、前記複数のキャッシュバンクメモリおよび前記少なくとも２つのプロセッサコアの各々と通信するクロスバーを含む、サーバ。
  11. 請求項１０のサーバであって、
    前記アプリケーション実行用のプロセッサチップは、前記クロスバーおよび入出力装置と通信する入出力ブリッジを含み、
    前記入出力ブリッジは、前記入出力装置との制御レジスタの転送を可能にする、サーバ。
  12. 請求項９に記載のサーバであって、前記第１レベルキャッシュメモリは、命令キャッシュ部とデータキャッシュ部とを含む、サーバ。
  13. 請求項９に記載のサーバであって、前記プロセッサコアの各スレッドは、単一発行パイプライン上で実行されるよう構成されている、サーバ。
  14. サービスアプリケーションを実行するサーバに用いられるプロセッサを動作させる方法であって、
    前記プロセッサは、
    それぞれ第１レベルキャッシュメモリを有すると共に、それぞれマルチスレッド化された少なくとも２つのプロセッサコアと、
    バッファ機能を有するバッファスイッチコアを備えた相互接続構造と、
    複数のキャッシュバンクメモリと
    を備えるものであり、
    前記方法においては、
    前記相互接続構造において、前記バッファスイッチコアを、前記複数のキャッシュバンクメモリおよび入出力装置のための複数の入出力インタフェースと通信させると共に、該入出力インタフェースからのＤＭＡ転送を前記バッファスイッチコアにバッファさせ、
    前記キャッシュバンクメモリに、前記相互接続構造を介して前記少なくとも２つのプロセッサコアと通信させ、それぞれメインメモリインターフェースと通信させる
    方法。
  15. 請求項１４記載の方法であって、更に、
    第１のスレッドの動作として、プロセッサコアが処理を行なう工程と、
    前記第１のスレッドに基づき待ち時間の長い動作を発行する工程と、
    前記第１のスレッドを中断する工程と、
    前記プロセッサコアによる処理の準備ができた第２のスレッドの動作を特定する工程と、
    前記第１のスレッドに基づき前記待ち時間の長い動作をバックグラウンドで実行する間に、前記プロセッサコアにより前記第２のスレッドの動作を処理する工程と、
    を備え、
    マルチスレッド化されたプロセッサコアの利用を最適化する方法。
  16. 請求項１５に記載の方法であって、
    前記プロセッサコアによる処理の準備ができた第２のスレッドの動作を特定する工程は、スケジューリングアルゴリズムに従って前記第２のスレッドの動作を選択する工程を含む、方法。
  17. 請求項１４に記載の方法であって、前記プロセッサコアは４つのスレッドを含む、方法。
  18. 請求項１４に記載の方法であって、さらに、
    前記プロセッサは、８つのプロセッサコアを有する集積回路チップとして構成されており、
    前記プロセッサコアの各々は４つのスレッドを含む、方法。
  19. 請求項１５に記載の方法であって、前記第１のスレッドを中断する工程は、
    前記待ち時間の長い動作から結果を取得する工程と、
    前記待ち時間の長い動作から前記結果を取得した後に、前記第１のスレッドが前記プロセッサコア上で実行される準備のできていることを示す工程と、を含む、方法。
  20. 請求項１４に記載の方法であって、前記マルチスレッド化されたプロセッサコアの各スレッドは、インオーダー実行を用いる単一発行パイプラインとして構成される、方法。
JP2003538904A 2001-10-22 2002-10-21 マルチコアマルチスレッドプロセッサ Expired - Lifetime JP4472339B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US34531501P 2001-10-22 2001-10-22
PCT/US2002/033762 WO2003036482A2 (en) 2001-10-22 2002-10-21 Multi-core multi-thread processor

Publications (2)

Publication Number Publication Date
JP2005507115A JP2005507115A (ja) 2005-03-10
JP4472339B2 true JP4472339B2 (ja) 2010-06-02

Family

ID=23354532

Family Applications (6)

Application Number Title Priority Date Filing Date
JP2003538872A Expired - Lifetime JP3768993B2 (ja) 2001-10-22 2002-10-18 Ｄｒａｍ電力管理
JP2003538929A Expired - Lifetime JP3789454B2 (ja) 2001-10-22 2002-10-18 暗号コプロセッサを有するストリームプロセッサ
JP2003538907A Expired - Lifetime JP3926795B2 (ja) 2001-10-22 2002-10-18 出口バッファを使用してｄｒａｍをキャッシュするシステムおよび方法
JP2003539266A Pending JP2005507212A (ja) 2001-10-22 2002-10-21 パケット分類のための方法および装置
JP2003538904A Expired - Lifetime JP4472339B2 (ja) 2001-10-22 2002-10-21 マルチコアマルチスレッドプロセッサ
JP2003539249A Pending JP2005508032A (ja) 2001-10-22 2002-10-21 複数の通信リンクとリモートダイレクトメモリアクセスプロトコルとの統合のための方法および装置

Family Applications Before (4)

Application Number Title Priority Date Filing Date
JP2003538872A Expired - Lifetime JP3768993B2 (ja) 2001-10-22 2002-10-18 Ｄｒａｍ電力管理
JP2003538929A Expired - Lifetime JP3789454B2 (ja) 2001-10-22 2002-10-18 暗号コプロセッサを有するストリームプロセッサ
JP2003538907A Expired - Lifetime JP3926795B2 (ja) 2001-10-22 2002-10-18 出口バッファを使用してｄｒａｍをキャッシュするシステムおよび方法
JP2003539266A Pending JP2005507212A (ja) 2001-10-22 2002-10-21 パケット分類のための方法および装置

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2003539249A Pending JP2005508032A (ja) 2001-10-22 2002-10-21 複数の通信リンクとリモートダイレクトメモリアクセスプロトコルとの統合のための方法および装置

Country Status (10)

Country Link
US (7) US7248585B2 (ja)
EP (6) EP1442355B1 (ja)
JP (6) JP3768993B2 (ja)
KR (6) KR20040083464A (ja)
CN (1) CN1286019C (ja)
AT (1) ATE518192T1 (ja)
AU (2) AU2002337940A1 (ja)
DE (4) DE60211730T2 (ja)
TW (1) TWI240163B (ja)
WO (6) WO2003036450A2 (ja)

Families Citing this family (366)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2728559B1 (fr) * 1994-12-23 1997-01-31 Saint Gobain Vitrage Substrats en verre revetus d'un empilement de couches minces a proprietes de reflexion dans l'infrarouge et/ou dans le domaine du rayonnement solaire
US7600131B1 (en) 1999-07-08 2009-10-06 Broadcom Corporation Distributed processing in a cryptography acceleration chip
CA2404665A1 (en) * 2000-03-30 2001-10-11 The Penn State Research Foundation Novel compounds for enhancing chemotherapy
US7013302B2 (en) * 2000-12-22 2006-03-14 Nortel Networks Limited Bit field manipulation
US7529242B1 (en) * 2002-02-15 2009-05-05 Symantec Corporation Routing network packets for multi-processor network flow analysis
US7400722B2 (en) * 2002-03-28 2008-07-15 Broadcom Corporation Methods and apparatus for performing hash operations in a cryptography accelerator
US7415723B2 (en) * 2002-06-11 2008-08-19 Pandya Ashish A Distributed network security system and a hardware processor therefor
US7944920B2 (en) 2002-06-11 2011-05-17 Pandya Ashish A Data processing system using internet protocols and RDMA
US7631107B2 (en) * 2002-06-11 2009-12-08 Pandya Ashish A Runtime adaptable protocol processor
US20040010781A1 (en) * 2002-07-12 2004-01-15 Maly John Warren Parameter parsing system
US20050044324A1 (en) * 2002-10-08 2005-02-24 Abbas Rashid Advanced processor with mechanism for maximizing resource usage in an in-order pipeline with multiple threads
US7924828B2 (en) * 2002-10-08 2011-04-12 Netlogic Microsystems, Inc. Advanced processor with mechanism for fast packet queuing operations
US20050033831A1 (en) * 2002-10-08 2005-02-10 Abbas Rashid Advanced processor with a thread aware return address stack optimally used across active threads
US8037224B2 (en) 2002-10-08 2011-10-11 Netlogic Microsystems, Inc. Delegating network processor operations to star topology serial bus interfaces
US7461215B2 (en) * 2002-10-08 2008-12-02 Rmi Corporation Advanced processor with implementation of memory ordering on a ring based data movement network
US8015567B2 (en) 2002-10-08 2011-09-06 Netlogic Microsystems, Inc. Advanced processor with mechanism for packet distribution at high line rate
US7467243B2 (en) * 2002-10-08 2008-12-16 Rmi Corporation Advanced processor with scheme for optimal packet flow in a multi-processor system on a chip
US9088474B2 (en) * 2002-10-08 2015-07-21 Broadcom Corporation Advanced processor with interfacing messaging network to a CPU
US20050033889A1 (en) * 2002-10-08 2005-02-10 Hass David T. Advanced processor with interrupt delivery mechanism for multi-threaded multi-CPU system on a chip
US7961723B2 (en) * 2002-10-08 2011-06-14 Netlogic Microsystems, Inc. Advanced processor with mechanism for enforcing ordering between information sent on two independent networks
US7346757B2 (en) * 2002-10-08 2008-03-18 Rmi Corporation Advanced processor translation lookaside buffer management in a multithreaded system
US7334086B2 (en) * 2002-10-08 2008-02-19 Rmi Corporation Advanced processor with system on a chip interconnect technology
US20040103248A1 (en) * 2002-10-08 2004-05-27 Hass David T. Advanced telecommunications processor
US8176298B2 (en) * 2002-10-08 2012-05-08 Netlogic Microsystems, Inc. Multi-core multi-threaded processing systems with instruction reordering in an in-order pipeline
US7627721B2 (en) * 2002-10-08 2009-12-01 Rmi Corporation Advanced processor with cache coherency
US7984268B2 (en) * 2002-10-08 2011-07-19 Netlogic Microsystems, Inc. Advanced processor scheduling in a multithreaded system
US8478811B2 (en) * 2002-10-08 2013-07-02 Netlogic Microsystems, Inc. Advanced processor with credit based scheme for optimal packet flow in a multi-processor system on a chip
US7461213B2 (en) 2002-10-08 2008-12-02 Rmi Corporation Advanced processor system using request, data, snoop, and response rings
US20040123123A1 (en) * 2002-12-18 2004-06-24 Buer Mark L. Methods and apparatus for accessing security association information in a cryptography accelerator
US7434043B2 (en) 2002-12-18 2008-10-07 Broadcom Corporation Cryptography accelerator data routing unit
US7568110B2 (en) * 2002-12-18 2009-07-28 Broadcom Corporation Cryptography accelerator interface decoupling from cryptography processing cores
US20040123120A1 (en) * 2002-12-18 2004-06-24 Broadcom Corporation Cryptography accelerator input interface data handling
US7673118B2 (en) * 2003-02-12 2010-03-02 Swarztrauber Paul N System and method for vector-parallel multiprocessor communication
US7519833B2 (en) 2003-04-18 2009-04-14 Via Technologies, Inc. Microprocessor apparatus and method for enabling configurable data block size in a cryptographic engine
US7529367B2 (en) 2003-04-18 2009-05-05 Via Technologies, Inc. Apparatus and method for performing transparent cipher feedback mode cryptographic functions
US7925891B2 (en) 2003-04-18 2011-04-12 Via Technologies, Inc. Apparatus and method for employing cryptographic functions to generate a message digest
US7900055B2 (en) 2003-04-18 2011-03-01 Via Technologies, Inc. Microprocessor apparatus and method for employing configurable block cipher cryptographic algorithms
US7502943B2 (en) 2003-04-18 2009-03-10 Via Technologies, Inc. Microprocessor apparatus and method for providing configurable cryptographic block cipher round results
US7392400B2 (en) 2003-04-18 2008-06-24 Via Technologies, Inc. Microprocessor apparatus and method for optimizing block cipher cryptographic functions
US7532722B2 (en) 2003-04-18 2009-05-12 Ip-First, Llc Apparatus and method for performing transparent block cipher cryptographic functions
US7542566B2 (en) 2003-04-18 2009-06-02 Ip-First, Llc Apparatus and method for performing transparent cipher block chaining mode cryptographic functions
US7529368B2 (en) 2003-04-18 2009-05-05 Via Technologies, Inc. Apparatus and method for performing transparent output feedback mode cryptographic functions
US8060755B2 (en) 2003-04-18 2011-11-15 Via Technologies, Inc Apparatus and method for providing user-generated key schedule in a microprocessor cryptographic engine
US7536560B2 (en) 2003-04-18 2009-05-19 Via Technologies, Inc. Microprocessor apparatus and method for providing configurable cryptographic key size
US7539876B2 (en) 2003-04-18 2009-05-26 Via Technologies, Inc. Apparatus and method for generating a cryptographic key schedule in a microprocessor
US7321910B2 (en) 2003-04-18 2008-01-22 Ip-First, Llc Microprocessor apparatus and method for performing block cipher cryptographic functions
US7844053B2 (en) * 2003-04-18 2010-11-30 Ip-First, Llc Microprocessor apparatus and method for performing block cipher cryptographic functions
US7392399B2 (en) * 2003-05-05 2008-06-24 Sun Microsystems, Inc. Methods and systems for efficiently integrating a cryptographic co-processor
US20050004937A1 (en) * 2003-05-12 2005-01-06 Colarik Andrew Michael Integrity mechanism for file transfer in communications networks
US20040230813A1 (en) * 2003-05-12 2004-11-18 International Business Machines Corporation Cryptographic coprocessor on a general purpose microprocessor
US8266379B2 (en) * 2003-06-02 2012-09-11 Infineon Technologies Ag Multithreaded processor with multiple caches
US20050108518A1 (en) * 2003-06-10 2005-05-19 Pandya Ashish A. Runtime adaptable security processor
US7685254B2 (en) * 2003-06-10 2010-03-23 Pandya Ashish A Runtime adaptable search processor
US8730923B2 (en) * 2003-06-11 2014-05-20 Alcatel Lucent Method for controlling resource allocation in a wireless communication system
JP3761544B2 (ja) 2003-06-25 2006-03-29 インターナショナル・ビジネス・マシーンズ・コーポレーション 設定装置、情報処理装置、設定方法、プログラム、及び記録媒体
US7996839B2 (en) * 2003-07-16 2011-08-09 Hewlett-Packard Development Company, L.P. Heterogeneous processor core systems for improved throughput
US7873785B2 (en) * 2003-08-19 2011-01-18 Oracle America, Inc. Multi-core multi-thread processor
US7133950B2 (en) 2003-08-19 2006-11-07 Sun Microsystems, Inc. Request arbitration in multi-core processor
US20050044320A1 (en) 2003-08-19 2005-02-24 Sun Microsystems, Inc. Cache bank interface unit
US8463996B2 (en) * 2003-08-19 2013-06-11 Oracle America, Inc. Multi-core multi-thread processor crossbar architecture
EP1522923A3 (fr) * 2003-10-08 2011-06-22 STMicroelectronics SA Architecture de processeur à plusieurs contextes d'exécution simultanés
US7536692B2 (en) * 2003-11-06 2009-05-19 Intel Corporation Thread-based engine cache partitioning
US7617241B2 (en) * 2003-11-07 2009-11-10 Rmi Corporation Method and apparatus for enhanced hashing
US8516179B2 (en) * 2003-12-03 2013-08-20 Digital Rna, Llc Integrated circuit with coupled processing cores
US7222299B1 (en) * 2003-12-19 2007-05-22 Google, Inc. Detecting quoted text
US7007128B2 (en) * 2004-01-07 2006-02-28 International Business Machines Corporation Multiprocessor data processing system having a data routing mechanism regulated through control communication
US7308558B2 (en) * 2004-01-07 2007-12-11 International Business Machines Corporation Multiprocessor data processing system having scalable data interconnect and data routing mechanism
US7634655B2 (en) * 2004-02-13 2009-12-15 Microsoft Corporation Efficient hash table protection for data transport protocols
US7564381B1 (en) * 2004-02-16 2009-07-21 Cisco Technology, Inc. System and method for code-based compression in a communications environment
US8028164B2 (en) * 2004-03-19 2011-09-27 Nokia Corporation Practical and secure storage encryption
US7649879B2 (en) * 2004-03-30 2010-01-19 Extreme Networks, Inc. Pipelined packet processor
US7292591B2 (en) 2004-03-30 2007-11-06 Extreme Networks, Inc. Packet processing system architecture and method
US7580350B1 (en) 2004-03-30 2009-08-25 Extreme Networks, Inc. System for deriving packet quality of service indicator
US7889750B1 (en) 2004-04-28 2011-02-15 Extreme Networks, Inc. Method of extending default fixed number of processing cycles in pipelined packet processor architecture
US7480302B2 (en) * 2004-05-11 2009-01-20 Samsung Electronics Co., Ltd. Packet classification method through hierarchical rulebase partitioning
KR100594755B1 (ko) * 2004-05-11 2006-06-30 삼성전자주식회사 계층적 룰베이스 분할을 통한 패킷 분류 방법
US7418582B1 (en) 2004-05-13 2008-08-26 Sun Microsystems, Inc. Versatile register file design for a multi-threaded processor utilizing different modes and register windows
US7664810B2 (en) * 2004-05-14 2010-02-16 Via Technologies, Inc. Microprocessor apparatus and method for modular exponentiation
US20060041715A1 (en) * 2004-05-28 2006-02-23 Chrysos George Z Multiprocessor chip having bidirectional ring interconnect
US7369557B1 (en) * 2004-06-03 2008-05-06 Cisco Technology, Inc. Distribution of flows in a flow-based multi-processor system
US7366829B1 (en) 2004-06-30 2008-04-29 Sun Microsystems, Inc. TLB tag parity checking without CAM read
US7509484B1 (en) 2004-06-30 2009-03-24 Sun Microsystems, Inc. Handling cache misses by selectively flushing the pipeline
US20060009265A1 (en) * 2004-06-30 2006-01-12 Clapper Edward O Communication blackout feature
US7519796B1 (en) 2004-06-30 2009-04-14 Sun Microsystems, Inc. Efficient utilization of a store buffer using counters
US7571284B1 (en) 2004-06-30 2009-08-04 Sun Microsystems, Inc. Out-of-order memory transactions in a fine-grain multithreaded/multi-core processor
US7543132B1 (en) 2004-06-30 2009-06-02 Sun Microsystems, Inc. Optimizing hardware TLB reload performance in a highly-threaded processor with multiple page sizes
US7760719B2 (en) 2004-06-30 2010-07-20 Conexant Systems, Inc. Combined pipelined classification and address search method and apparatus for switching environments
US7290116B1 (en) 2004-06-30 2007-10-30 Sun Microsystems, Inc. Level 2 cache index hashing to avoid hot spots
US7492763B1 (en) * 2004-07-16 2009-02-17 Applied Micro Circuits Corporation User-specified key creation from attributes independent of encapsulation type
US7389375B2 (en) * 2004-07-30 2008-06-17 International Business Machines Corporation System, method and storage medium for a multi-mode memory buffer device
US7296129B2 (en) * 2004-07-30 2007-11-13 International Business Machines Corporation System, method and storage medium for providing a serialized memory interface with a bus repeater
US20060036826A1 (en) * 2004-07-30 2006-02-16 International Business Machines Corporation System, method and storage medium for providing a bus speed multiplier
US7681105B1 (en) * 2004-08-09 2010-03-16 Bakbone Software, Inc. Method for lock-free clustered erasure coding and recovery of data across a plurality of data stores in a network
US7941585B2 (en) 2004-09-10 2011-05-10 Cavium Networks, Inc. Local scratchpad and data caching system
US7594081B2 (en) * 2004-09-10 2009-09-22 Cavium Networks, Inc. Direct access to low-latency memory
DK1794979T3 (en) * 2004-09-10 2017-07-24 Cavium Inc Selective copying of data structure
US9626194B2 (en) 2004-09-23 2017-04-18 Intel Corporation Thread livelock unit
US7748001B2 (en) * 2004-09-23 2010-06-29 Intel Corporation Multi-thread processing system for detecting and handling live-lock conditions by arbitrating livelock priority of logical processors based on a predertermined amount of time
US7788670B2 (en) * 2004-10-26 2010-08-31 Intel Corporation Performance-based workload scheduling in multi-core architectures
US7441060B2 (en) * 2004-10-29 2008-10-21 International Business Machines Corporation System, method and storage medium for providing a service interface to a memory system
US7331010B2 (en) * 2004-10-29 2008-02-12 International Business Machines Corporation System, method and storage medium for providing fault detection and correction in a memory subsystem
US7356737B2 (en) * 2004-10-29 2008-04-08 International Business Machines Corporation System, method and storage medium for testing a memory module
US7512762B2 (en) 2004-10-29 2009-03-31 International Business Machines Corporation System, method and storage medium for a memory subsystem with positional read data latency
US7395476B2 (en) * 2004-10-29 2008-07-01 International Business Machines Corporation System, method and storage medium for providing a high speed test interface to a memory subsystem
US7277988B2 (en) * 2004-10-29 2007-10-02 International Business Machines Corporation System, method and storage medium for providing data caching and data compression in a memory subsystem
US7305574B2 (en) * 2004-10-29 2007-12-04 International Business Machines Corporation System, method and storage medium for bus calibration in a memory subsystem
US20060095620A1 (en) * 2004-10-29 2006-05-04 International Business Machines Corporation System, method and storage medium for merging bus data in a memory subsystem
US7299313B2 (en) * 2004-10-29 2007-11-20 International Business Machines Corporation System, method and storage medium for a memory subsystem command interface
US7564847B2 (en) * 2004-12-13 2009-07-21 Intel Corporation Flow assignment
US8473750B2 (en) * 2004-12-15 2013-06-25 Nvidia Corporation Chipset security offload engine
US7920701B1 (en) 2004-12-15 2011-04-05 Nvidia Corporation System and method for digital content protection
US8756605B2 (en) * 2004-12-17 2014-06-17 Oracle America, Inc. Method and apparatus for scheduling multiple threads for execution in a shared microprocessor pipeline
US20060136717A1 (en) 2004-12-20 2006-06-22 Mark Buer System and method for authentication via a proximate device
US8295484B2 (en) 2004-12-21 2012-10-23 Broadcom Corporation System and method for securing data from a remote input device
US7937709B2 (en) * 2004-12-29 2011-05-03 Intel Corporation Synchronizing multiple threads efficiently
US7430643B2 (en) * 2004-12-30 2008-09-30 Sun Microsystems, Inc. Multiple contexts for efficient use of translation lookaside buffer
US8719819B2 (en) 2005-06-30 2014-05-06 Intel Corporation Mechanism for instruction set based thread execution on a plurality of instruction sequencers
US7428619B2 (en) * 2005-01-18 2008-09-23 Sony Computer Entertainment Inc. Methods and apparatus for providing synchronization of shared data
US7426649B2 (en) * 2005-02-09 2008-09-16 International Business Machines Corporation Power management via DIMM read operation limiter
US7421598B2 (en) * 2005-02-09 2008-09-02 International Business Machines Corporation Dynamic power management via DIMM read operation limiter
US7769858B2 (en) * 2005-02-23 2010-08-03 International Business Machines Corporation Method for efficiently hashing packet keys into a firewall connection table
US7443878B2 (en) 2005-04-04 2008-10-28 Sun Microsystems, Inc. System for scaling by parallelizing network workload
WO2006128112A2 (en) * 2005-05-25 2006-11-30 Terracotta, Inc. Clustering server providing virtual machine data sharing
US8397013B1 (en) 2006-10-05 2013-03-12 Google Inc. Hybrid memory module
US8089795B2 (en) 2006-02-09 2012-01-03 Google Inc. Memory module with memory stack and interface with enhanced capabilities
US8081474B1 (en) 2007-12-18 2011-12-20 Google Inc. Embossed heat spreader
US8438328B2 (en) 2008-02-21 2013-05-07 Google Inc. Emulation of abstracted DIMMs using abstracted DRAMs
US7639613B1 (en) * 2005-06-24 2009-12-29 Packeteer, Inc. Adaptive, flow-based network traffic measurement and monitoring system
US8335894B1 (en) 2008-07-25 2012-12-18 Google Inc. Configurable memory system with interface circuit
US8060774B2 (en) 2005-06-24 2011-11-15 Google Inc. Memory systems and memory modules
US8327104B2 (en) 2006-07-31 2012-12-04 Google Inc. Adjusting the timing of signals associated with a memory system
US7392338B2 (en) 2006-07-31 2008-06-24 Metaram, Inc. Interface circuit system and method for autonomously performing power management operations in conjunction with a plurality of memory circuits
US20080082763A1 (en) 2006-10-02 2008-04-03 Metaram, Inc. Apparatus and method for power management of memory circuits by a system or component thereof
US10013371B2 (en) 2005-06-24 2018-07-03 Google Llc Configurable memory circuit system and method
US9171585B2 (en) 2005-06-24 2015-10-27 Google Inc. Configurable memory circuit system and method
US8111566B1 (en) 2007-11-16 2012-02-07 Google, Inc. Optimal channel design for memory devices for providing a high-speed memory interface
US8077535B2 (en) 2006-07-31 2011-12-13 Google Inc. Memory refresh apparatus and method
US8244971B2 (en) 2006-07-31 2012-08-14 Google Inc. Memory circuit system and method
US7472220B2 (en) * 2006-07-31 2008-12-30 Metaram, Inc. Interface circuit system and method for performing power management operations utilizing power management signals
US8130560B1 (en) 2006-11-13 2012-03-06 Google Inc. Multi-rank partial width memory modules
US8796830B1 (en) 2006-09-01 2014-08-05 Google Inc. Stackable low-profile lead frame package
US9507739B2 (en) 2005-06-24 2016-11-29 Google Inc. Configurable memory circuit system and method
US8359187B2 (en) 2005-06-24 2013-01-22 Google Inc. Simulating a different number of memory circuit devices
US20080028136A1 (en) 2006-07-31 2008-01-31 Schakel Keith R Method and apparatus for refresh management of memory modules
US9542352B2 (en) 2006-02-09 2017-01-10 Google Inc. System and method for reducing command scheduling constraints of memory circuits
US8055833B2 (en) 2006-10-05 2011-11-08 Google Inc. System and method for increasing capacity, performance, and flexibility of flash storage
US7386656B2 (en) * 2006-07-31 2008-06-10 Metaram, Inc. Interface circuit system and method for performing power management operations in conjunction with only a portion of a memory circuit
US8386722B1 (en) 2008-06-23 2013-02-26 Google Inc. Stacked DIMM memory interface
US8090897B2 (en) 2006-07-31 2012-01-03 Google Inc. System and method for simulating an aspect of a memory circuit
US8041881B2 (en) 2006-07-31 2011-10-18 Google Inc. Memory device with emulated characteristics
US8407432B2 (en) * 2005-06-30 2013-03-26 Intel Corporation Cache coherency sequencing implementation and adaptive LLC access priority control for CMP
US20070005899A1 (en) * 2005-06-30 2007-01-04 Sistla Krishnakanth V Processing multicore evictions in a CMP multiprocessor
CN100458757C (zh) * 2005-07-28 2009-02-04 大唐移动通信设备有限公司 嵌入式实时操作系统中多核处理器的核间通信方法及装置
US20070086456A1 (en) * 2005-08-12 2007-04-19 Electronics And Telecommunications Research Institute Integrated layer frame processing device including variable protocol header
DE112006002300B4 (de) * 2005-09-02 2013-12-19 Google, Inc. Vorrichtung zum Stapeln von DRAMs
GB0519981D0 (en) 2005-09-30 2005-11-09 Ignios Ltd Scheduling in a multicore architecture
US7159082B1 (en) * 2005-10-03 2007-01-02 Hewlett-Packard Development Company, L.P. System and method for throttling memory accesses
US7984180B2 (en) 2005-10-20 2011-07-19 Solarflare Communications, Inc. Hashing algorithm for network receive filtering
US7478259B2 (en) * 2005-10-31 2009-01-13 International Business Machines Corporation System, method and storage medium for deriving clocks in a memory system
US20070124728A1 (en) * 2005-11-28 2007-05-31 Mark Rosenbluth Passing work between threads
US7685392B2 (en) * 2005-11-28 2010-03-23 International Business Machines Corporation Providing indeterminate read data latency in a memory system
JP2009519513A (ja) * 2005-12-06 2009-05-14 ボストンサーキッツ インコーポレイテッド 専用スレッド管理を用いたマルチコアの演算処理方法及び装置
DE602006009366D1 (de) * 2005-12-14 2009-11-05 Nvidia Corp Chipsatzsicherheits-Offload-Engine
US7750915B1 (en) * 2005-12-19 2010-07-06 Nvidia Corporation Concurrent access of data elements stored across multiple banks in a shared memory resource
US20070168377A1 (en) * 2005-12-29 2007-07-19 Arabella Software Ltd. Method and apparatus for classifying Internet Protocol data packets
US7894451B2 (en) * 2005-12-30 2011-02-22 Extreme Networks, Inc. Method of providing virtual router functionality
US7725624B2 (en) * 2005-12-30 2010-05-25 Intel Corporation System and method for cryptography processing units and multiplier
US20070157030A1 (en) * 2005-12-30 2007-07-05 Feghali Wajdi K Cryptographic system component
US7900022B2 (en) * 2005-12-30 2011-03-01 Intel Corporation Programmable processing unit with an input buffer and output buffer configured to exclusively exchange data with either a shared memory logic or a multiplier based upon a mode instruction
US7817633B1 (en) 2005-12-30 2010-10-19 Extreme Networks, Inc. Method of providing virtual router functionality through abstracted virtual identifiers
US7822033B1 (en) 2005-12-30 2010-10-26 Extreme Networks, Inc. MAC address detection device for virtual routers
US9632929B2 (en) 2006-02-09 2017-04-25 Google Inc. Translating an address associated with a command communicated between a system and memory circuits
US7774590B2 (en) * 2006-03-23 2010-08-10 Intel Corporation Resiliently retaining state information of a many-core processor
US7610330B1 (en) * 2006-03-30 2009-10-27 Packeteer, Inc. Multi-dimensional computation distribution in a packet processing device having multiple processing architecture
CN100407705C (zh) * 2006-04-12 2008-07-30 华为技术有限公司 一种路由器控制方法和系统
WO2007123520A1 (en) 2006-04-21 2007-11-01 Sun Microsystems, Inc. Method and system for scaling by parallelizing network workload
US7852850B2 (en) * 2006-04-26 2010-12-14 Marvell Israel (M.I.S.L.) Ltd. Double-hash lookup mechanism for searching addresses in a network device
US7865694B2 (en) * 2006-05-12 2011-01-04 International Business Machines Corporation Three-dimensional networking structure
EP1858228A1 (en) * 2006-05-16 2007-11-21 THOMSON Licensing Network data storage system with distributed file management
US7636813B2 (en) * 2006-05-22 2009-12-22 International Business Machines Corporation Systems and methods for providing remote pre-fetch buffers
US7640386B2 (en) * 2006-05-24 2009-12-29 International Business Machines Corporation Systems and methods for providing memory modules with multiple hub devices
US7594055B2 (en) * 2006-05-24 2009-09-22 International Business Machines Corporation Systems and methods for providing distributed technology independent memory controllers
DE102006025133A1 (de) * 2006-05-30 2007-12-06 Infineon Technologies Ag Speicher- und Speicherkommunikationssystem
US7584336B2 (en) * 2006-06-08 2009-09-01 International Business Machines Corporation Systems and methods for providing data modification operations in memory subsystems
US7584286B2 (en) * 2006-06-28 2009-09-01 Intel Corporation Flexible and extensible receive side scaling
EP2035928A2 (en) * 2006-06-30 2009-03-18 Symbol Technologies, Inc. Systems and methods for processing data packets using a multi-core abstraction layer (mcal)
US20080002702A1 (en) * 2006-06-30 2008-01-03 Symbol Technologies, Inc. Systems and methods for processing data packets using a multi-core abstraction layer (MCAL)
US20080002681A1 (en) * 2006-06-30 2008-01-03 Symbol Technologies, Inc. Network wireless/RFID switch architecture for multi-core hardware platforms using a multi-core abstraction layer (MCAL)
KR100724527B1 (ko) * 2006-07-11 2007-06-04 이평범 농산물의 잔류 농약을 제거한 파우더의 제조 방법 및 그제조 시스템
US7724589B2 (en) 2006-07-31 2010-05-25 Google Inc. System and method for delaying a signal communicated from a system to at least one of a plurality of memory circuits
US7493439B2 (en) * 2006-08-01 2009-02-17 International Business Machines Corporation Systems and methods for providing performance monitoring in a memory system
US7669086B2 (en) 2006-08-02 2010-02-23 International Business Machines Corporation Systems and methods for providing collision detection in a memory system
US7581073B2 (en) * 2006-08-09 2009-08-25 International Business Machines Corporation Systems and methods for providing distributed autonomous power management in a memory system
US7587559B2 (en) * 2006-08-10 2009-09-08 International Business Machines Corporation Systems and methods for memory module power management
US20080263324A1 (en) * 2006-08-10 2008-10-23 Sehat Sutardja Dynamic core switching
WO2008045341A1 (en) * 2006-10-05 2008-04-17 Arc International Inter-processor communication method
CN100452757C (zh) * 2006-10-12 2009-01-14 杭州华三通信技术有限公司 报文转发方法和装置
US7477522B2 (en) * 2006-10-23 2009-01-13 International Business Machines Corporation High density high reliability memory module with a fault tolerant address and command bus
US7870459B2 (en) 2006-10-23 2011-01-11 International Business Machines Corporation High density high reliability memory module with power gating and a fault tolerant address and command bus
WO2008050248A2 (en) * 2006-10-27 2008-05-02 Nokia Corporation System and method for improved broadband wireless gateway reliability
US8356361B2 (en) * 2006-11-07 2013-01-15 Spansion Llc Secure co-processing memory controller integrated into an embedded memory subsystem
US7996348B2 (en) 2006-12-08 2011-08-09 Pandya Ashish A 100GBPS security and search architecture using programmable intelligent search memory (PRISM) that comprises one or more bit interval counters
US9141557B2 (en) 2006-12-08 2015-09-22 Ashish A. Pandya Dynamic random access memory (DRAM) that comprises a programmable intelligent search memory (PRISM) and a cryptography processing engine
US7721140B2 (en) 2007-01-02 2010-05-18 International Business Machines Corporation Systems and methods for improving serviceability of a memory system
US7603526B2 (en) * 2007-01-29 2009-10-13 International Business Machines Corporation Systems and methods for providing dynamic memory pre-fetch
CN101043446A (zh) * 2007-03-08 2007-09-26 华为技术有限公司 数据转发处理的方法和装置
US7979683B1 (en) * 2007-04-05 2011-07-12 Nvidia Corporation Multiple simultaneous context architecture
US8095782B1 (en) 2007-04-05 2012-01-10 Nvidia Corporation Multiple simultaneous context architecture for rebalancing contexts on multithreaded processing cores upon a context change
PL1997737T3 (pl) * 2007-05-11 2010-11-30 Sca Hygiene Prod Ab Urządzenie pakujące i podające do grupowania wyrobów
US7552241B2 (en) * 2007-05-18 2009-06-23 Tilera Corporation Method and system for managing a plurality of I/O interfaces with an array of multicore processor resources in a semiconductor chip
US7840821B2 (en) * 2007-05-18 2010-11-23 Globalfoundries Inc. Method and apparatus for monitoring energy consumption of an electronic device
US8209479B2 (en) 2007-07-18 2012-06-26 Google Inc. Memory circuit system and method
CN101350010B (zh) * 2007-07-20 2011-08-17 迈普通信技术股份有限公司 一种哈希表的操作方法
US20090034734A1 (en) * 2007-07-31 2009-02-05 Viasat, Inc. Multi-Level Key Manager
US7913529B2 (en) * 2007-08-28 2011-03-29 Cisco Technology, Inc. Centralized TCP termination with multi-service chaining
US7818497B2 (en) * 2007-08-31 2010-10-19 International Business Machines Corporation Buffered memory module supporting two independent memory channels
US8082482B2 (en) 2007-08-31 2011-12-20 International Business Machines Corporation System for performing error correction operations in a memory hub device of a memory module
US8086936B2 (en) 2007-08-31 2011-12-27 International Business Machines Corporation Performing error correction at a memory device level that is transparent to a memory channel
US7861014B2 (en) * 2007-08-31 2010-12-28 International Business Machines Corporation System for supporting partial cache line read operations to a memory module to reduce read data traffic on a memory channel
US7865674B2 (en) * 2007-08-31 2011-01-04 International Business Machines Corporation System for enhancing the memory bandwidth available through a memory module
US7584308B2 (en) * 2007-08-31 2009-09-01 International Business Machines Corporation System for supporting partial cache line write operations to a memory module to reduce write data traffic on a memory channel
US7899983B2 (en) * 2007-08-31 2011-03-01 International Business Machines Corporation Buffered memory module supporting double the memory device data width in the same physical space as a conventional memory module
US7840748B2 (en) * 2007-08-31 2010-11-23 International Business Machines Corporation Buffered memory module with multiple memory device data interface ports supporting double the memory capacity
US7558887B2 (en) * 2007-09-05 2009-07-07 International Business Machines Corporation Method for supporting partial cache line read and write operations to a memory module to reduce read and write data traffic on a memory channel
US8019919B2 (en) 2007-09-05 2011-09-13 International Business Machines Corporation Method for enhancing the memory bandwidth available through a memory module
KR100899526B1 (ko) * 2007-09-07 2009-05-27 삼성네트웍스 주식회사 다중 프로세서 기반의 패킷 처리 장치 및 방법
US8080874B1 (en) 2007-09-14 2011-12-20 Google Inc. Providing additional space between an integrated circuit and a circuit board for positioning a component therebetween
US7890472B2 (en) 2007-09-18 2011-02-15 Microsoft Corporation Parallel nested transactions in transactional memory
US8560634B2 (en) * 2007-10-17 2013-10-15 Dispersive Networks, Inc. Apparatus, systems and methods utilizing dispersive networking
US8539098B2 (en) * 2007-10-17 2013-09-17 Dispersive Networks, Inc. Multiplexed client server (MCS) communications and systems
IL187038A0 (en) * 2007-10-30 2008-02-09 Sandisk Il Ltd Secure data processing for unaligned data
US20090119114A1 (en) * 2007-11-02 2009-05-07 David Alaniz Systems and Methods for Enabling Customer Service
US8838817B1 (en) 2007-11-07 2014-09-16 Netapp, Inc. Application-controlled network packet classification
US8019970B2 (en) * 2007-11-28 2011-09-13 International Business Machines Corporation Three-dimensional networking design structure
US20090172370A1 (en) * 2007-12-31 2009-07-02 Advanced Micro Devices, Inc. Eager execution in a processing pipeline having multiple integer execution units
US8086825B2 (en) * 2007-12-31 2011-12-27 Advanced Micro Devices, Inc. Processing pipeline having stage-specific thread selection and method thereof
US7793080B2 (en) * 2007-12-31 2010-09-07 Globalfoundries Inc. Processing pipeline having parallel dispatch and method thereof
US8375395B2 (en) * 2008-01-03 2013-02-12 L3 Communications Integrated Systems, L.P. Switch-based parallel distributed cache architecture for memory access on reconfigurable computing platforms
US7770077B2 (en) * 2008-01-24 2010-08-03 International Business Machines Corporation Using cache that is embedded in a memory hub to replace failed memory cells in a memory subsystem
US7930469B2 (en) * 2008-01-24 2011-04-19 International Business Machines Corporation System to provide memory system power reduction without reducing overall memory system performance
US7925824B2 (en) * 2008-01-24 2011-04-12 International Business Machines Corporation System to reduce latency by running a memory channel frequency fully asynchronous from a memory device frequency
US7925826B2 (en) * 2008-01-24 2011-04-12 International Business Machines Corporation System to increase the overall bandwidth of a memory channel by allowing the memory channel to operate at a frequency independent from a memory device frequency
US7925825B2 (en) * 2008-01-24 2011-04-12 International Business Machines Corporation System to support a full asynchronous interface within a memory hub device
US7930470B2 (en) * 2008-01-24 2011-04-19 International Business Machines Corporation System to enable a memory hub device to manage thermal conditions at a memory device level transparent to a memory controller
US8140936B2 (en) 2008-01-24 2012-03-20 International Business Machines Corporation System for a combined error correction code and cyclic redundancy check code for a memory channel
US9596324B2 (en) * 2008-02-08 2017-03-14 Broadcom Corporation System and method for parsing and allocating a plurality of packets to processor core threads
JP4621747B2 (ja) * 2008-02-15 2011-01-26 株式会社東芝 通信制御装置および情報処理装置
US8510370B2 (en) * 2008-02-26 2013-08-13 Avid Technology, Inc. Array-based distributed storage system with parity
US8566833B1 (en) 2008-03-11 2013-10-22 Netapp, Inc. Combined network and application processing in a multiprocessing environment
US8209493B2 (en) * 2008-03-26 2012-06-26 Intel Corporation Systems and methods for scheduling memory requests during memory throttling
KR100976628B1 (ko) * 2008-05-09 2010-08-18 한국전자통신연구원 다중 프로세서 시스템 및 그 시스템에서의 다중 프로세싱방법
US8667556B2 (en) * 2008-05-19 2014-03-04 Cisco Technology, Inc. Method and apparatus for building and managing policies
US20090288104A1 (en) * 2008-05-19 2009-11-19 Rohati Systems, Inc. Extensibility framework of a network element
US8094560B2 (en) * 2008-05-19 2012-01-10 Cisco Technology, Inc. Multi-stage multi-core processing of network packets
US8677453B2 (en) * 2008-05-19 2014-03-18 Cisco Technology, Inc. Highly parallel evaluation of XACML policies
JP5583893B2 (ja) 2008-05-28 2014-09-03 富士通株式会社 演算処理装置及び演算処理装置の制御方法
KR101427409B1 (ko) * 2008-05-30 2014-08-07 어드밴스드 마이크로 디바이시즈, 인코포레이티드 분산형 레벨 1 캐시 시스템 및 중앙집중형 레벨 2 캐시를 구비한 복합형 쉐이더
US8194582B2 (en) * 2008-06-30 2012-06-05 The Boeing Company Method and apparatus for hosting commercially-derived packet routers on satellite payloads
US7944844B2 (en) 2008-07-10 2011-05-17 At&T Intellectual Property I, L.P. Methods and apparatus to monitor network layer functionalities
TWI362596B (en) * 2008-07-23 2012-04-21 Inst Information Industry Intermediary apparatus, intermediary method, computer program product for storing a data in a storage apparatus, and data storage system comprising the same
US7979671B2 (en) * 2008-07-28 2011-07-12 CacheIQ, Inc. Dual hash indexing system and methodology
JP5395383B2 (ja) * 2008-08-21 2014-01-22 株式会社東芝 パイプライン演算プロセッサを備える制御システム
US20100070471A1 (en) * 2008-09-17 2010-03-18 Rohati Systems, Inc. Transactional application events
US8688911B1 (en) * 2008-11-25 2014-04-01 Marvell Israel (M.I.S.L) Ltd. Transparent processing core and L2 cache connection
US8484421B1 (en) 2008-11-25 2013-07-09 Marvell Israel (M.I.S.L) Ltd. Cache pre-fetch architecture and method
CN101799750B (zh) * 2009-02-11 2015-05-06 上海芯豪微电子有限公司 一种数据处理的方法与装置
US8549260B2 (en) * 2009-01-29 2013-10-01 Infineon Technologies Ag Apparatus for processing data and method for generating manipulated and re-manipulated configuration data for processor
JP5081847B2 (ja) * 2009-02-20 2012-11-28 株式会社日立製作所 マルチプロセッサによるパケット処理装置およびパケット処理方法
US9461930B2 (en) 2009-04-27 2016-10-04 Intel Corporation Modifying data streams without reordering in a multi-thread, multi-flow network processor
US8514874B2 (en) * 2010-03-12 2013-08-20 Lsi Corporation Thread synchronization in a multi-thread network communications processor architecture
US9444757B2 (en) 2009-04-27 2016-09-13 Intel Corporation Dynamic configuration of processing modules in a network communications processor architecture
EP2441007A1 (en) 2009-06-09 2012-04-18 Google, Inc. Programming of dimm termination resistance values
JP2010288233A (ja) * 2009-06-15 2010-12-24 Toshiba Corp 暗号処理装置
US8565239B2 (en) * 2009-07-14 2013-10-22 Broadcom Corporation Node based path selection randomization
US8665879B2 (en) * 2009-07-14 2014-03-04 Broadcom Corporation Flow based path selection randomization using parallel hash functions
US9047217B2 (en) * 2009-08-27 2015-06-02 Cleversafe, Inc. Nested distributed storage unit and applications thereof
US8473818B2 (en) * 2009-10-12 2013-06-25 Empire Technology Development Llc Reliable communications in on-chip networks
US8484439B1 (en) 2009-10-27 2013-07-09 Juniper Networks, Inc. Scalable hash tables
US8446824B2 (en) * 2009-12-17 2013-05-21 Intel Corporation NUMA-aware scaling for network devices
US8452835B2 (en) * 2009-12-23 2013-05-28 Citrix Systems, Inc. Systems and methods for object rate limiting in multi-core system
US9367462B2 (en) 2009-12-29 2016-06-14 Empire Technology Development Llc Shared memories for energy efficient multi-core processors
US8391305B2 (en) * 2009-12-30 2013-03-05 International Business Machines Corporation Assignment constraint matrix for assigning work from multiple sources to multiple sinks
US8295305B2 (en) * 2009-12-30 2012-10-23 International Business Machines Corporation Dual scheduling of work from multiple sources to multiple sinks using source and sink attributes to achieve fairness and processing efficiency
US8532129B2 (en) * 2009-12-30 2013-09-10 International Business Machines Corporation Assigning work from multiple sources to multiple sinks given assignment constraints
JP5477112B2 (ja) * 2010-03-31 2014-04-23 富士通株式会社 ネットワークシステムの試験方法
US9015441B2 (en) 2010-04-30 2015-04-21 Microsoft Technology Licensing, Llc Memory usage scanning
US8699484B2 (en) 2010-05-24 2014-04-15 At&T Intellectual Property I, L.P. Methods and apparatus to route packets in a network
US9491085B2 (en) * 2010-05-24 2016-11-08 At&T Intellectual Property I, L.P. Methods and apparatus to route control packets based on address partitioning
US8559332B2 (en) * 2010-05-25 2013-10-15 Telefonaktiebolaget L M Ericsson (Publ) Method for enhancing table lookups with exact and wildcards matching for parallel environments
US8381004B2 (en) 2010-05-26 2013-02-19 International Business Machines Corporation Optimizing energy consumption and application performance in a multi-core multi-threaded processor system
WO2012001783A1 (ja) 2010-06-30 2012-01-05 富士通株式会社 データ復元プログラム、データ復元装置およびデータ復元方法
US8681973B2 (en) * 2010-09-15 2014-03-25 At&T Intellectual Property I, L.P. Methods, systems, and computer program products for performing homomorphic encryption and decryption on individual operations
CN102446087B (zh) * 2010-10-12 2014-02-26 无锡江南计算技术研究所 指令预取方法与预取装置
GB2485142A (en) 2010-10-27 2012-05-09 Nds Ltd Secure broadcast/multicast of media content
US8751720B2 (en) 2010-11-08 2014-06-10 Moon J. Kim Computationally-networked unified data bus
KR101153940B1 (ko) * 2010-11-09 2012-06-08 아주대학교산학협력단 패킷 분류 장치 및 그 방법
US8955110B1 (en) 2011-01-14 2015-02-10 Robert W. Twitchell, Jr. IP jamming systems utilizing virtual dispersive networking
US8941659B1 (en) 2011-01-28 2015-01-27 Rescon Ltd Medical symptoms tracking apparatus, methods and systems
US8605732B2 (en) 2011-02-15 2013-12-10 Extreme Networks, Inc. Method of providing virtual router functionality
FR2971872B1 (fr) * 2011-02-18 2014-06-20 Bull Sas Circuit integre programmable de cryptographie
US9158592B2 (en) 2011-05-02 2015-10-13 Green Hills Software, Inc. System and method for time variant scheduling of affinity groups comprising processor core and address spaces on a synchronized multicore processor
CN102779110B (zh) * 2011-05-11 2014-08-06 扬智科技股份有限公司 基于远端代码调用和数据访问的多核心系统及其控制方法
JP2012243105A (ja) * 2011-05-19 2012-12-10 Buffalo Inc ファイル管理装置及びその制御プログラム
US9996403B2 (en) 2011-09-30 2018-06-12 Oracle International Corporation System and method for providing message queues for multinode applications in a middleware machine environment
US9612934B2 (en) * 2011-10-28 2017-04-04 Cavium, Inc. Network processor with distributed trace buffers
US9330002B2 (en) * 2011-10-31 2016-05-03 Cavium, Inc. Multi-core interconnect in a network processor
US8850557B2 (en) 2012-02-29 2014-09-30 International Business Machines Corporation Processor and data processing method with non-hierarchical computer security enhancements for context states
WO2013072773A2 (en) * 2011-11-18 2013-05-23 Marvell World Trade Ltd. Data path acceleration using hw virtualization
US9075768B2 (en) 2011-11-30 2015-07-07 Rs Stata Llc Hierarchical multi-core processor and method of programming for efficient data processing
WO2013100984A1 (en) * 2011-12-28 2013-07-04 Intel Corporation High bandwidth full-block write commands
US9069912B2 (en) * 2012-03-31 2015-06-30 Qualcomm Technologies, Inc. System and method of distributed initiator-local reorder buffers
US9311228B2 (en) 2012-04-04 2016-04-12 International Business Machines Corporation Power reduction in server memory system
US9237128B2 (en) * 2013-03-15 2016-01-12 International Business Machines Corporation Firewall packet filtering
US9420008B1 (en) * 2012-05-10 2016-08-16 Bae Systems Information And Electronic Systems Integration Inc. Method for repurposing of communications cryptographic capabilities
US8910179B2 (en) * 2012-05-15 2014-12-09 Freescale Semiconductor, Inc. Systems and methods for providing semaphore-based protection of system resources
US9514069B1 (en) 2012-05-24 2016-12-06 Schwegman, Lundberg & Woessner, P.A. Enhanced computer processor and memory management architecture
WO2014038582A1 (ja) * 2012-09-04 2014-03-13 日本電気株式会社 パケット振分装置、パケット振分方法、およびパケット振分プログラム
US9164570B2 (en) * 2012-12-13 2015-10-20 Advanced Micro Devices, Inc. Dynamic re-configuration for low power in a data processor
US10140129B2 (en) 2012-12-28 2018-11-27 Intel Corporation Processing core having shared front end unit
US9417873B2 (en) 2012-12-28 2016-08-16 Intel Corporation Apparatus and method for a hybrid latency-throughput processor
US9361116B2 (en) 2012-12-28 2016-06-07 Intel Corporation Apparatus and method for low-latency invocation of accelerators
US10346195B2 (en) 2012-12-29 2019-07-09 Intel Corporation Apparatus and method for invocation of a multi threaded accelerator
KR101448951B1 (ko) * 2013-02-27 2014-10-13 주식회사 시큐아이 패킷 처리 장치 및 방법
US8954992B2 (en) * 2013-03-15 2015-02-10 Lenovo Enterprise Solutions (Singapore) Pte. Ltd. Distributed and scaled-out network switch and packet processing
CN105229980B (zh) 2013-04-11 2018-11-16 马维尔以色列(M.I.S.L.)有限公司 利用可变关键字大小的精确匹配查找的方法及设备
JP5803972B2 (ja) 2013-04-18 2015-11-04 株式会社デンソー マルチコアプロセッサ
KR101499890B1 (ko) * 2013-05-15 2015-03-06 주식회사 코스콤 Ｌｏｗ Ｌａｔｅｎｃｙ 프레임워크 시스템
US9454196B2 (en) * 2013-06-27 2016-09-27 Apple Inc. Active peak power management of a high performance embedded microprocessor cluster
CN104302100A (zh) * 2013-07-18 2015-01-21 群联电子股份有限公司 焊垫结构及应用其的印刷电路板与存储器存储装置
JP5742908B2 (ja) * 2013-10-03 2015-07-01 富士通株式会社 マルチコアプロセッサシステム、制御方法および制御プログラム
CN104572275B (zh) * 2013-10-23 2017-12-29 华为技术有限公司 一种进程加载方法、装置及系统
US9825857B2 (en) * 2013-11-05 2017-11-21 Cisco Technology, Inc. Method for increasing Layer-3 longest prefix match scale
US10515231B2 (en) * 2013-11-08 2019-12-24 Symcor Inc. Method of obfuscating relationships between data in database tables
GB201322883D0 (en) * 2013-12-23 2014-02-12 Bae Systems Plc Data capture
ES2817054T3 (es) 2013-12-23 2021-04-06 Bae Systems Plc Captura de datos
KR20150086718A (ko) * 2014-01-20 2015-07-29 삼성전자주식회사 메모리를 이용하여 파이프라인이 데이터를 처리하는 방법 및 장치
US10078613B1 (en) * 2014-03-05 2018-09-18 Mellanox Technologies, Ltd. Computing in parallel processing environments
US9547331B2 (en) 2014-04-03 2017-01-17 Qualcomm Incorporated Apparatus and method to set the speed of a clock
US10721160B2 (en) 2014-05-15 2020-07-21 Samsung Electronics Co., Ltd. Method of distributing data and device supporting the same
US9413783B1 (en) * 2014-06-02 2016-08-09 Amazon Technologies, Inc. Network interface with on-board packet processing
CN105591914B (zh) * 2014-10-21 2020-07-03 中兴通讯股份有限公司 一种openflow流表的查表方法和装置
US10230824B2 (en) * 2014-11-17 2019-03-12 Keysight Technologies Singapore (Holdings) Pte. Lte. Packet classification using memory pointer information
CN104391821A (zh) * 2014-11-20 2015-03-04 天津大学 一种多核共享simd协处理器的系统级模型构建方法
DE102015200301A1 (de) 2015-01-13 2016-07-14 Robert Bosch Gmbh Verfahren zum Klassifizieren eines Datensegments bezüglich dessen Weiterverarbeitung
US9830187B1 (en) 2015-06-05 2017-11-28 Apple Inc. Scheduler and CPU performance controller cooperation
US10552619B2 (en) * 2015-07-20 2020-02-04 Intel Corporation Technologies for secure trusted I/O access control
CN105468705A (zh) * 2015-11-18 2016-04-06 广东南方通信建设有限公司 一种移动通信后台数据文件导入方法
CN106059792B (zh) * 2016-05-13 2019-03-29 北京英诺威尔科技股份有限公司 一种低延迟的流量解析处理方法
CN107077390B (zh) * 2016-07-29 2021-06-29 华为技术有限公司 一种任务处理方法以及网卡
US10348506B2 (en) 2016-09-30 2019-07-09 International Business Machines Corporation Determination of state of padding operation
US20180122038A1 (en) * 2016-10-28 2018-05-03 Qualcomm Incorporated Multi-layer fetch during composition
US11392488B2 (en) 2017-04-07 2022-07-19 Keysight Technologies Singapore (Sales) Pte. Ltd. Optimizing storage of application data in memory
JP6390748B1 (ja) * 2017-04-19 2018-09-19 富士通株式会社 情報処理装置、情報処理方法および情報処理プログラム
US10599481B2 (en) 2017-06-04 2020-03-24 Apple Inc. Scheduler for amp architecture using a closed loop performance controller and deferred inter-processor interrupts
US10681607B2 (en) * 2018-06-22 2020-06-09 Intel Corporation Receive-side scaling for wireless communication devices
CN109729021A (zh) * 2018-12-27 2019-05-07 北京天融信网络安全技术有限公司 一种报文处理方法及电子设备
US11488650B2 (en) * 2020-04-06 2022-11-01 Memryx Incorporated Memory processing unit architecture
GB201911802D0 (en) * 2019-08-16 2019-10-02 Pqshield Ltd Lattice Coprocessor
CN111225021B (zh) * 2019-11-13 2020-11-27 北京连山时代科技有限公司 一种基于文件破碎与重组的多链路并发传输方法和系统
US11210248B2 (en) 2019-12-20 2021-12-28 Advanced Micro Devices, Inc. System direct memory access engine offload
WO2021234765A1 (ja) * 2020-05-18 2021-11-25 日本電信電話株式会社 パケット識別装置、パケット識別方法およびパケット識別プログラム
US11303609B2 (en) 2020-07-02 2022-04-12 Vmware, Inc. Pre-allocating port groups for a very large scale NAT engine
US11115381B1 (en) 2020-11-30 2021-09-07 Vmware, Inc. Hybrid and efficient method to sync NAT sessions
DE102020133312A1 (de) * 2020-12-14 2022-06-15 Infineon Technologies Ag Kryptographische verarbeitungsvorrichtung und verfahren zur kryptographischen verarbeitung von daten
EP4095704B1 (en) * 2021-05-26 2023-08-23 STMicroelectronics Application GmbH Processing system, related integrated circuit, device and method
CN115408313A (zh) * 2021-05-26 2022-11-29 意法半导体应用有限公司 处理系统、相关的集成电路、设备和方法

Family Cites Families (68)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3736569A (en) * 1971-10-13 1973-05-29 Ibm System for controlling power consumption in a computer
US4096571A (en) * 1976-09-08 1978-06-20 Codex Corporation System for resolving memory access conflicts among processors and minimizing processor waiting times for access to memory by comparing waiting times and breaking ties by an arbitrary priority ranking
US4777595A (en) * 1982-05-07 1988-10-11 Digital Equipment Corporation Apparatus for transferring blocks of information from one node to a second node in a computer network
US4754394A (en) * 1984-10-24 1988-06-28 International Business Machines Corporation Multiprocessing system having dynamically allocated local/global storage and including interleaving transformation circuit for transforming real addresses to corresponding absolute address of the storage
US5226171A (en) * 1984-12-03 1993-07-06 Cray Research, Inc. Parallel vector processing system for individual and broadcast distribution of operands and control information
US4744078A (en) * 1985-05-13 1988-05-10 Gould Inc. Multiple path multiplexed host to network data communication system
JPS63163912A (ja) * 1986-12-26 1988-07-07 Toshiba Corp マイクロコンピユ−タシステム
JPH05503181A (ja) 1990-11-26 1993-05-27 アダプティブ・ソリューションズ・インコーポレーテッド 集積回路のための温度感知制御システム及び方法
US5422654A (en) * 1991-10-17 1995-06-06 Chips And Technologies, Inc. Data stream converter with increased grey levels
US5583561A (en) * 1994-06-07 1996-12-10 Unisys Corporation Multi-cast digital video data server using synchronization groups
DE4421640C1 (de) * 1994-06-21 1995-08-03 Siemens Ag Hash-Adressierungs- und Speicherverfahren zum Ablegen und Wiedergewinnen von Daten in einem adressierbaren Speicher
US5671377A (en) * 1994-07-19 1997-09-23 David Sarnoff Research Center, Inc. System for supplying streams of data to multiple users by distributing a data stream to multiple processors and enabling each user to manipulate supplied data stream
US5838603A (en) * 1994-10-11 1998-11-17 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same, memory core chip and memory peripheral circuit chip
US5878217A (en) * 1994-11-21 1999-03-02 Cirrus Logic, Inc. Network controller for switching into DMA mode based on anticipated memory overflow and out of DMA mode when the host processor is available
JP3132749B2 (ja) 1994-12-05 2001-02-05 インターナショナル・ビジネス・マシーンズ・コーポレ−ション マルチプロセッサ・データ処理システム
JPH096633A (ja) 1995-06-07 1997-01-10 Internatl Business Mach Corp <Ibm> データ処理システムに於ける高性能多重論理経路の動作用の方法とシステム
DE69521616T2 (de) 1995-11-28 2001-10-18 Bull Sa Speicherzugangsbegrenzer für dynamischen RAM
US5923654A (en) * 1996-04-25 1999-07-13 Compaq Computer Corp. Network switch that includes a plurality of shared packet buffers
US5764896A (en) * 1996-06-28 1998-06-09 Compaq Computer Corporation Method and system for reducing transfer latency when transferring data from a network to a computer system
US5802576A (en) * 1996-07-01 1998-09-01 Sun Microsystems, Inc. Speculative cache snoop during DMA line update
US5778243A (en) * 1996-07-03 1998-07-07 International Business Machines Corporation Multi-threaded cell for a memory
DE19630861A1 (de) * 1996-07-31 1998-02-05 Philips Patentverwaltung Datenverarbeitungseinrichtung mit einem Mikroprozessor und einer zusätzlichen Recheneinheit
US5828753A (en) * 1996-10-25 1998-10-27 Intel Corporation Circuit and method for ensuring interconnect security within a multi-chip integrated circuit package
US5895487A (en) 1996-11-13 1999-04-20 International Business Machines Corporation Integrated processing and L2 DRAM cache
US6088788A (en) 1996-12-27 2000-07-11 International Business Machines Corporation Background completion of instruction and associated fetch request in a multithread processor
US6098110A (en) * 1996-12-30 2000-08-01 Compaq Computer Corporation Network switch with a multiple bus structure and a bridge interface for transferring network data between different buses
US5974496A (en) * 1997-01-02 1999-10-26 Ncr Corporation System for transferring diverse data objects between a mass storage device and a network via an internal bus on a network card
US6269098B1 (en) * 1997-02-14 2001-07-31 Advanced Micro Devices, Inc. Method and apparatus for scaling number of virtual lans in a switch using an indexing scheme
US6151681A (en) * 1997-06-25 2000-11-21 Texas Instruments Incorporated Dynamic device power management
US5892966A (en) * 1997-06-27 1999-04-06 Sun Microsystems, Inc. Processor complex for executing multimedia functions
US6094435A (en) * 1997-06-30 2000-07-25 Sun Microsystems, Inc. System and method for a quality of service in a multi-layer network element
US6567839B1 (en) 1997-10-23 2003-05-20 International Business Machines Corporation Thread switch control in a multithreaded processor system
US6272520B1 (en) 1997-12-31 2001-08-07 Intel Corporation Method for detecting thread switch events
FR2775369B1 (fr) * 1998-02-26 2001-08-03 Sgs Thomson Microelectronics Procede de mise en oeuvre d'une multiplication modulaire specifique relative a la methode de montgomery
US6151685A (en) * 1998-05-15 2000-11-21 International Business Machines Corporation System and method for recovering a segment directory for a log structured array
US6216205B1 (en) * 1998-05-21 2001-04-10 Integrated Device Technology, Inc. Methods of controlling memory buffers having tri-port cache arrays therein
US6021076A (en) * 1998-07-16 2000-02-01 Rambus Inc Apparatus and method for thermal regulation in memory subsystems
US6320964B1 (en) * 1998-08-26 2001-11-20 Intel Corporation Cryptographic accelerator
JP3374820B2 (ja) * 1999-01-08 2003-02-10 セイコーエプソン株式会社 出力バッファ回路
US6453360B1 (en) * 1999-03-01 2002-09-17 Sun Microsystems, Inc. High performance network interface
US7243133B2 (en) * 1999-03-30 2007-07-10 Sedna Patent Services, Llc Method and apparatus for reducing latency in an interactive information distribution system
US6341347B1 (en) * 1999-05-11 2002-01-22 Sun Microsystems, Inc. Thread switch logic in a multiple-thread processor
US6938147B1 (en) * 1999-05-11 2005-08-30 Sun Microsystems, Inc. Processor with multiple-thread, vertically-threaded pipeline
JP2001043084A (ja) * 1999-05-24 2001-02-16 Toshiba Microelectronics Corp プロセッサ装置
US6334180B1 (en) * 1999-06-27 2001-12-25 Sun Microsystems, Inc. Processor coupled by visible register set to modular coprocessor including integrated multimedia unit
US6751698B1 (en) * 1999-09-29 2004-06-15 Silicon Graphics, Inc. Multiprocessor node controller circuit and method
US6434662B1 (en) * 1999-11-02 2002-08-13 Juniper Networks, Inc. System and method for searching an associative memory utilizing first and second hash functions
US6950434B1 (en) * 1999-12-07 2005-09-27 Advanced Micro Devices, Inc. Arrangement for searching packet policies using multi-key hash searches in a network switch
TW536672B (en) * 2000-01-12 2003-06-11 Hitachi Ltd IC card and microcomputer
WO2001076129A2 (en) * 2000-03-31 2001-10-11 General Dynamics Decision Systems, Inc. Scalable cryptographic engine
GB2377528B (en) 2000-04-11 2004-10-27 Cube Ltd P A method for wire-speed generation of an m-bit hash address from an n-bit tuple of a packet
JP2001339383A (ja) * 2000-05-29 2001-12-07 Hitachi Ltd 認証通信用半導体装置
US6845099B2 (en) * 2000-06-14 2005-01-18 Mindspeed Technologies, Inc. Communication packet processor with a look-up engine and content-addressable memory for modifying selectors to retrieve context information for a core processor
US6754662B1 (en) * 2000-08-01 2004-06-22 Nortel Networks Limited Method and apparatus for fast and consistent packet classification via efficient hash-caching
US6567900B1 (en) * 2000-08-31 2003-05-20 Hewlett-Packard Development Company, L.P. Efficient address interleaving with simultaneous multiple locality options
US6785783B2 (en) * 2000-11-30 2004-08-31 International Business Machines Corporation NUMA system with redundant main memory architecture
US6963977B2 (en) * 2000-12-19 2005-11-08 International Business Machines Corporation Circuits and methods for modular exponentiation
US20020083344A1 (en) * 2000-12-21 2002-06-27 Vairavan Kannan P. Integrated intelligent inter/intra networking device
US6463510B1 (en) * 2000-12-29 2002-10-08 Compaq Information Technologies Group, L.P. Apparatus for identifying memory requests originating on remote I/O devices as noncacheable
US6980550B1 (en) * 2001-01-16 2005-12-27 Extreme Networks, Inc Method and apparatus for server load balancing
US6968453B2 (en) * 2001-01-17 2005-11-22 International Business Machines Corporation Secure integrated device with secure, dynamically-selectable capabilities
US20020184487A1 (en) * 2001-03-23 2002-12-05 Badamo Michael J. System and method for distributing security processing functions for network applications
US6874014B2 (en) * 2001-05-29 2005-03-29 Hewlett-Packard Development Company, L.P. Chip multiprocessor with multiple operating systems
US7114011B2 (en) * 2001-08-30 2006-09-26 Intel Corporation Multiprocessor-scalable streaming data server arrangement
US6904040B2 (en) * 2001-10-05 2005-06-07 International Business Machines Corporaiton Packet preprocessing interface for multiprocessor network handler
US7283538B2 (en) * 2001-10-12 2007-10-16 Vormetric, Inc. Load balanced scalable network gateway processor architecture
US7145914B2 (en) * 2001-12-31 2006-12-05 Maxxan Systems, Incorporated System and method for controlling data paths of a network processor subsystem
US7036040B2 (en) * 2002-11-26 2006-04-25 Microsoft Corporation Reliability of diskless network-bootable computers using non-volatile memory cache

Also Published As

Publication number Publication date
US20030097518A1 (en) 2003-05-22
KR20050013191A (ko) 2005-02-03
DE60236309D1 (de) 2010-06-17
US20030093614A1 (en) 2003-05-15
WO2003036508A2 (en) 2003-05-01
JP3926795B2 (ja) 2007-06-06
WO2003036485A3 (en) 2003-11-06
DE60239227D1 (de) 2011-03-31
US20070162911A1 (en) 2007-07-12
JP2005507117A (ja) 2005-03-10
KR20040084893A (ko) 2004-10-06
AU2002337940A1 (en) 2003-05-06
US7209996B2 (en) 2007-04-24
KR20040091608A (ko) 2004-10-28
EP1438818B1 (en) 2010-08-04
KR20050012220A (ko) 2005-01-31
WO2003036450A2 (en) 2003-05-01
WO2003036884A2 (en) 2003-05-01
WO2003036482A3 (en) 2003-12-18
EP1442365A2 (en) 2004-08-04
EP1442374B1 (en) 2011-07-27
CN1286019C (zh) 2006-11-22
EP1466448B1 (en) 2011-02-16
US20030084309A1 (en) 2003-05-01
WO2003036508A3 (en) 2003-12-18
JP2005508032A (ja) 2005-03-24
US20030105907A1 (en) 2003-06-05
US6901491B2 (en) 2005-05-31
EP1466448A2 (en) 2004-10-13
AU2002335878A1 (en) 2003-05-06
EP1442355A2 (en) 2004-08-04
DE60237222D1 (de) 2010-09-16
EP1442374A2 (en) 2004-08-04
JP2005507212A (ja) 2005-03-10
US7248585B2 (en) 2007-07-24
EP1438667A2 (en) 2004-07-21
CN1608249A (zh) 2005-04-20
TWI240163B (en) 2005-09-21
ATE518192T1 (de) 2011-08-15
WO2003036884A3 (en) 2004-08-12
WO2003036485A2 (en) 2003-05-01
US20030088610A1 (en) 2003-05-08
KR20040083464A (ko) 2004-10-02
WO2003036482A2 (en) 2003-05-01
EP1438818A2 (en) 2004-07-21
JP3789454B2 (ja) 2006-06-21
JP2005507111A (ja) 2005-03-10
US20030081615A1 (en) 2003-05-01
US6938119B2 (en) 2005-08-30
WO2003036902A2 (en) 2003-05-01
JP3768993B2 (ja) 2006-04-19
WO2003036450A3 (en) 2003-12-31
WO2003036902A3 (en) 2003-08-21
EP1442355B1 (en) 2010-05-05
DE60211730D1 (de) 2006-06-29
DE60211730T2 (de) 2007-05-16
EP1438667B1 (en) 2006-05-24
JP2005532604A (ja) 2005-10-27
JP2005507115A (ja) 2005-03-10
KR20040080431A (ko) 2004-09-18
US7865667B2 (en) 2011-01-04

Similar Documents

Publication Publication Date Title
JP4472339B2 (ja) マルチコアマルチスレッドプロセッサ
US9606797B2 (en) Compressing execution cycles for divergent execution in a single instruction multiple data (SIMD) processor
JP4128956B2 (ja) デュアル・インライン・メモリモジュール・フォーマットにおいて一連のマルチアダプティブプロセッサを採用したクラスタ型コンピュータ用スイッチ／ネットワークアダプタポート
JP5801372B2 (ja) システム管理モードのためのプロセッサにおける状態記憶の提供
EP4398113A2 (en) Systems, methods, and apparatuses for heterogeneous computing
US6671827B2 (en) Journaling for parallel hardware threads in multithreaded processor
US6925643B2 (en) Method and apparatus for thread-based memory access in a multithreaded processor
Schuiki et al. Stream semantic registers: A lightweight risc-v isa extension achieving full compute utilization in single-issue cores
TW201734758A (zh) 使用硬體佇列裝置的多核心通訊加速
US11360809B2 (en) Multithreaded processor core with hardware-assisted task scheduling
US20080077815A1 (en) Power consumption reduction in a multiprocessor system
Agrawal et al. Rhythm: Harnessing data parallel hardware for server workloads
US8635621B2 (en) Method and apparatus to implement software to hardware thread priority
US20020049892A1 (en) Computer processing architecture having a scalable number of processing paths and pipelines
CN110647404A (zh) 用于多线程处理器中的屏障同步的系统、设备和方法
KR102254585B1 (ko) 에뮬레이션된 공유 메모리 구조를 위한 메모리 장치
US10241885B2 (en) System, apparatus and method for multi-kernel performance monitoring in a field programmable gate array
TW201543357A (zh) 基於同時多執行緒（ｓｍｔ）的中央處理單元以及用於檢測指令的資料相關性的裝置
Ibrahim et al. An evaluation of one-sided and two-sided communication paradigms on relaxed-ordering interconnect
US6757807B1 (en) Explicitly clustered register file and execution unit architecture
Miwa et al. Progression of MPI non-blocking collective operations using hyper-threading
WO2022121275A1 (zh) 处理器、多线程处理方法、电子设备以及存储介质
Lenir et al. Exploiting instruction-level parallelism: the multithreaded approach
Luc et al. A high performance dataflow processor for multiprocessor systems
Ibrahim et al. An evaluation of one-sided and two-sided communication paradigms on relaxed-ordering

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050906

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090304

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090317

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20090615

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20090622

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090915

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091006

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100106

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100209

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100303

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130312

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4472339

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130312

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140312

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term