JP4471001B2 - 半導体センサ及び半導体センサの製造方法 - Google Patents

Description

本発明は、半導体センサ及び半導体センサの製造方法に関する。

近年、環境への配慮から、水晶振動子や表面弾性波素子等の圧電素子上に化学物質の分子を吸着させる感応膜を形成し、この感応膜の質量変化を圧電素子の発振周波数の変化として捉えることにより空気中に含まれる化学物質を検出する化学センサ、匂いセンサ、ガスセンサ等の開発が進められている。

例えば、下記特許文献１には、吸着感度（つまりセンサ感度）の向上を図るために、感応膜材料と微粒子とを混合する工程と、感応膜材料と微粒子との混合物を薄膜に形成する工程と、この薄膜を乾燥する工程と、乾燥後の薄膜表面に露出する微粒子を除去する工程とを実施することにより薄膜（感応膜）の吸着面積を増大させる製造方法、及びこの製造方法で製造した薄膜を用いた化学センサが開示されている。
特開２００７−１４７５５６号公報

上記従来技術では、感応膜の吸着感度向上のために上記のような特殊な製造工程が別途必要であるため、製造コストの増大を招き、化学センサが高価になるという問題があった。

本発明は、このような事情に鑑みてなされたものであり、安価且つ高感度の半導体センサ及び当該半導体センサの製造方法を提供することを目的とする。

上記目的を達成するために、本発明に係る半導体センサは、半導体基板上に形成された層間膜と、該層間膜上に形成された第１の圧電薄膜と、該第１の圧電薄膜の前記層間膜とは反対側の面上に形成された第２の圧電薄膜と、前記第１の圧電薄膜と前記第２の圧電薄膜との界面に形成された表面弾性波励起用の１対の電極と、前記第１の圧電薄膜と前記層間膜との界面に形成され、前記第１の圧電薄膜の表面における第１の凸凹部の生成と、前記第２の圧電薄膜の表面における第２の凸凹部の生成と、を促進させる金属薄膜と、前記第２の圧電薄膜上において少なくとも前記第２の凸凹部上に形成された分子吸着用の感応膜とを備え、前記感応膜は前記表面弾性波励起用の１対の電極と平面視で重複するように形成され、且つ、前記第２の凸凹部の結晶粒径は前記第１の凸凹部の結晶粒径よりも大きいことを特徴とする。
このような特徴を有する半導体センサでは、最下層の圧電薄膜と当該最下層の圧電薄膜の直下の薄膜との界面に前記金属薄膜を形成することにより、最上層の圧電薄膜の表面に凸凹部を発生させることができる。すなわち、この最上層の圧電薄膜の表面に形成する分子吸着用の感応膜の表面積（分子吸着面積）を大きくすることができ、高感度の半導体センサとすることができる。また、このような金属薄膜の形成プロセスは、従来から使用されている半導体製造プロセスを利用することができるため、従来技術（特許文献１）のような感応膜の表面積を大きくするための特殊な工程を必要とせず、製造コストを抑えることができる。従って、本発明によると、安価且つ高感度の半導体センサを提供することができる。

また、上述した半導体センサにおいて、金属薄膜は、前記第１の圧電薄膜または前記第２の圧電薄膜におけるウルツ鉱構造のｃ軸方向への結晶成長を促進させる金属であることが好ましい。
このような金属薄膜を用いることにより、最上層の圧電薄膜の表面における凸凹部の生成を促進させることができる。 さらに、このような金属薄膜としては、Ｐｔ、Ａｕ、Ａｌ、Ａｇ、Ｃｕ、Ｍｏ、Ｃｒ、Ｎｂ、Ｗ、Ｎｉ、Ｆｅ、Ｔｉ、Ｃｏ、Ｚｎ、Ｚｒの内のいずれかを用いることが好ましい。

また、上述した半導体センサにおいて、前記第１の圧電薄膜と前記半導体基板との間にインバータ回路を構成する薄膜が積層されており、前記金属薄膜と前記第１の圧電薄膜と前記第２の圧電薄膜と前記電極と前記感応膜とから構成される表面弾性波素子と前記インバータ回路とが電気的に接続されて成る発振回路を備えることが好ましい。
このようなインバータ型の発振回路の発振周波数は表面弾性波素子の周波数特性に依存して決まる。表面弾性波素子には分子吸着用の感応膜が設けられているため、この感応膜の分子吸着量に応じて表面弾性波素子の周波数特性は変化し、その結果、発振回路の発振周波数も変化する。このような分子吸着量に応じた発振周波数の変化を外部の周波数カウンタなどによって計測することにより、空気中に含まれる化学物質を高感度に検出することができる。

また、上述した半導体センサにおいて、前記インバータ回路は、ＣＭＯＳ回路から構成されることが好ましい。
このようにインバータ回路としてＣＭＯＳ回路を用いることにより、半導体センサの低消費電力化及び高レスポンス化を図ることができる。

また、上述した半導体センサにおいて、前記発振回路を複数備え、当該複数の発振回路の少なくとも１つに含まれる前記表面弾性波素子を、前記感応膜を形成しないリファレンス用素子とすることが好ましい。
このように、リファレンス素子として感応膜を形成しない表面弾性波素子を備える発振回路の発振周波数をリファレンス周波数とし、他の発振回路の発振周波数と比較することで、分子吸着により変動する周波数の検知を行いやすくなり、より高感度な半導体センサとすることができる。

一方、本発明に係る半導体センサの製造方法は、 半導体基板上に層間膜を形成する層間膜形成工程と、前記層間膜上に第１の圧電薄膜を形成し、前記第１の圧電薄膜の前記層間膜とは反対側の面上に第２の圧電薄膜を形成する圧電薄膜形成工程と、前記第１の圧電薄膜と前記第２の圧電薄膜との界面に表面弾性波励起用の１対の電極を形成する電極形成工程と、前記第１の圧電薄膜と前記層間膜との界面に、前記第１の圧電薄膜の表面における第１の凸凹部の生成と前記第２の圧電薄膜の表面における第２の凸凹部の生成と、を促進させる金属薄膜を形成する金属薄膜形成工程と、 前記第２の圧電薄膜上において少なくとも前記表面弾性波励起用の１対の電極と平面視で重複するように分子吸着用の感応膜を形成する感応膜形成工程とを有することを特徴とする。
このような特徴を有する半導体センサの製造方法によると、最上層の圧電薄膜の表面に形成する分子吸着用の感応膜の表面積（分子吸着面積）を大きくすることができ、高感度の半導体センサを製造することができる。また、このような金属薄膜の形成プロセスは、従来から使用されている半導体製造プロセスを利用することができるため、従来技術（特許文献１）のような感応膜の表面積を大きくするための特殊な工程を必要とせず、製造コストを抑えることができる。従って、本発明によると、安価且つ高感度の半導体センサを製造することができる。

また、上述した半導体センサの製造方法において、前記金属薄膜形成工程では、前記金属薄膜として、前記第１の圧電薄膜または前記第２の圧電薄膜におけるウルツ鉱構造のｃ軸方向への結晶成長を促進させる金属を用いることが好ましい。
また、このような金属薄膜として、Ｐｔ、Ａｕ、Ａｌ、Ａｇ、Ｃｕ、Ｍｏ、Ｃｒ、Ｎｂ、Ｗ、Ｎｉ、Ｆｅ、Ｔｉ、Ｃｏ、Ｚｎ、Ｚｒの内のいずれかを用いることが好ましい。 さらに、前記金属薄膜形成工程では、前記金属薄膜としてＰｔを用いる場合、当該金属薄膜の膜厚を１０００Å以上とすることが好ましい。
このように、Ｐｔ膜である金属薄膜の膜厚を１０００Å以上とすることで、結晶性の指標であるＸ線回折パターンの半値全幅２°以下を得ることができる。

また、上述した半導体センサの製造方法において、前記圧電薄膜形成工程では、前記第１の圧電薄膜としてＡｌＮを用いる場合、Ａｒ及びＮ_２の雰囲気中で純Ａｌターゲットをスパッタリングすることにより前記ＡｌＮからなる圧電薄膜を８０００〜１５０００Åの膜厚で形成する反応性スパッタリング法を用いると共に、成膜条件として成膜圧力を０．０５〜２．０Ｐａ、半導体基板温度を１５０〜４００°Ｃ、Ａｒ／Ｎ_２流量比を０．０〜１．０の範囲内で調整することが好ましい。
このような成膜条件とすることで、金属薄膜上に形成された最下層の圧電薄膜はウルツ鉱構造のｃ軸方向に揃った柱状結晶として配向成長し、その結晶粒径に応じた凸凹部をその圧電薄膜の最表面に発生させることができる。また、この最下層の圧電薄膜上に形成された圧電薄膜は、最下層の圧電薄膜の表面モフォロジを引き継いで成長するため、結晶粒径はさらに大きく成長し、最上層の圧電薄膜の表面に発生する凸凹部をさらに大きくすることができる（感応膜の表面積を大きくすることができる）。

また、上述した半導体センサの製造方法において、前記第１の圧電薄膜と前記半導体基板との間にインバータ回路を形成するインバータ形成工程と、前記金属薄膜と前記第１の圧電薄膜と前記第２の圧電薄膜と前記電極と前記感応膜とから構成される表面弾性波素子と前記インバータ回路とを電気的に接続して発振回路を構成するための配線を形成する配線形成工程と、をさらに有することが好ましい。
このようなインバータ型の発振回路の発振周波数は表面弾性波素子の周波数特性に依存して決まる。表面弾性波素子には分子吸着用の感応膜が設けられているため、この感応膜の分子吸着量に応じて表面弾性波素子の周波数特性は変化し、その結果、発振回路の発振周波数も変化する。このような分子吸着量に応じた発振周波数の変化を外部の周波数カウンタなどによって計測することにより、空気中に含まれる化学物質を高感度に検出することができる。

また、上述した半導体センサの製造方法において、前記インバータ形成工程では、前記インバータ回路としてＣＭＯＳ回路を形成することが好ましい。
このようにインバータ回路としてＣＭＯＳ回路を用いることにより、低消費電力及び高レスポンスの半導体センサを製造することができる。

また、上述した半導体センサの製造方法において、前記発振回路を複数形成した場合、前記感応膜形成工程では、複数の発振回路の少なくとも１つに含まれる前記表面弾性波素子に対して前記感応膜を形成しないことが好ましい。
このように、リファレンス素子として感応膜を形成しない表面弾性波素子を備える発振回路の発振周波数をリファレンス周波数とし、他の発振回路の発振周波数と比較することで、分子吸着により変動する周波数の検知を行いやすくなり、より高感度な半導体センサを製造することができる。

以下、本発明の一実施形態について図面を参照しながら説明する。
〔半導体センサ〕
図１（ａ）は、本実施形態に係る半導体センサＳＳの断面図である。図１（ｂ）は、図１（ａ）における半導体センサＳＳの要部詳細図である。図２（ａ）は、半導体センサＳＳの上面図である。図２（ｂ）は、半導体センサＳＳの等価回路図である。

図１（ａ）に示すように、本実施形態に係る半導体センサＳＳは、半導体基板１０、ＬＯＣＯＳ(Local oxidization of Silicon)膜２０、ＣＭＯＳ(Complementary Metal Oxide Semiconductor)回路３０、第１の層間膜４０、ＣＭＯＳ出力電極５０、第２の層間膜６０、金属薄膜７０、第１の圧電薄膜８０、第１の電極９０ａ、第２の電極９０ｂ、第２の圧電薄膜１００及び感応膜１１０を備えており、この内、金属薄膜７０、第１の圧電薄膜８０、第１の電極９０ａ、第２の電極９０ｂ、第２の圧電薄膜１００及び感応膜１１０は、表面弾性波素子１２０を構成している。

半導体基板１０は、シリコン（Ｓｉ）基板であり、本実施形態ではＰ型Ｓｉ基板を用いた場合を例示して説明する。ＬＯＣＯＳ膜２０は、半導体基板１０上におけるＣＭＯＳ回路形成領域と表面弾性波素子形成領域とを電気的に分離するために、ＬＯＣＯＳ分離法によって半導体基板１０上に形成されたシリコン酸化膜である。

ＣＭＯＳ回路３０は、分離絶縁層３１、Ｐチャネル型ＭＯＳトランジスタ（以下、Ｐ−ＭＯＳトランジスタと略す）３０ａ、Ｎチャネル型ＭＯＳトランジスタ（以下、Ｎ−ＭＯＳトランジスタと略す）３０ｂから構成されている。これらＰ−ＭＯＳトランジスタ３０ａとＮ−ＭＯＳトランジスタ３０ｂとは、分離絶縁層３１によって電気的に分離されている。Ｐ−ＭＯＳトランジスタ３０ａは、半導体基板１０に対するＮ型不純物イオンのドーピングによって形成されたＮ型ウェル３２ａ、Ｎ型ウェル３２ａ上に形成されたゲート絶縁膜３３ａ、ゲート絶縁膜３３ａ上に形成されたゲート電極３４ａ、Ｎ型ウェル３２ａに対するＰ型不純物イオンのドーピングによって形成されたソース領域３５ａ及びドレイン領域３６ａから構成されている。Ｎ−ＭＯＳトランジスタ３０ｂは、半導体基板１０上に形成されたゲート絶縁膜３３ｂ、ゲート絶縁膜３３ｂ上に形成されたゲート電極３４ｂ、半導体基板１０に対するＮ型不純物イオンのドーピングによって形成されたソース領域３５ｂ及びドレイン領域３６ｂから構成されている。

第１の層間膜４０は、ＣＶＤ(Chemical Vapor Deposition)法或いはスピンコート法によりＬＯＣＯＳ膜２０及びＣＭＯＳ回路３０上に形成された絶縁膜であり、ＳｉＯ_２（２酸化ケイ素）膜、ＴＥＯＳ（テトラエトキシラン）膜、ＰＳＧ（リン・ケイ酸ガラス）膜、ＢＰＳＧ（ホウ素・リン・ケイ酸ガラス）膜等のいずれか、またはこれらの組み合わせを用いることができる。本実施形態では、この第１の層間膜４０としてＳｉＯ_２膜上にＴＥＯＳ膜を堆積させたものを用いる。また、この第１の層間膜４０には、ＣＭＯＳ回路３０と表面弾性波素子１２０とを結線するためのコンタクトホール４０ａが形成されている。ＣＭＯＳ出力電極５０は、スパッタリング法によりコンタクトホール４０ａ及び第１の層間膜４０上に堆積させた金属層（例えばＡｌ−Ｃｕ）をフォトリソグラフィ法によりパターニングを施すことで形成されたＣＭＯＳ回路３０の出力側電極である。つまり、このＣＭＯＳ出力電極５０によって、ＣＭＯＳ回路３０におけるＰ−ＭＯＳトランジスタ３０ａのドレイン領域３６ａとＮ−ＭＯＳトランジスタ３０ｂのドレイン領域３６ｂとが電気的に接続されている。第２の層間膜６０は、ＣＶＤ(Chemical Vapor Deposition)法により第１の層間膜４０上に形成された絶縁膜であり、第１の層間膜４０と同様の材料を用いることができる。本実施形態では、この第２の層間膜６０としてＴＥＯＳ膜を用いる。

金属薄膜７０は、後述する第１の圧電薄膜８０におけるウルツ鉱構造のｃ軸方向への結晶成長を促進させる機能を有する金属であり、フォトリソグラフィ法によりパターニングを施すことで第２の層間膜６０上の表面弾性波素子形成領域に形成されている。この金属薄膜７０としては、例えば、Ｐｔ（白金）、Ａｕ（金）、Ａｌ（アルミニウム）、Ａｇ（銀）、Ｃｕ（銅）、Ｍｏ（モリブデン）、Ｃｒ（クロム）、Ｎｂ（ニオブ）、Ｗ（タングステン）、Ｎｉ（ニッケル）、Ｆｅ（鉄）、Ｔｉ（チタン）、Ｃｏ（コバルト）、Ｚｎ（亜鉛）、Ｚｒ（ジルコニウム）等のいずれかの金属、またはこれらの組み合わせを用いることができ、本実施形態ではＴｉとＰｔの組み合わせを用いる。

第１の圧電薄膜８０は、圧電特性を有するＡｌＮ（窒化アルミ）であり、反応性スパッタリング法によって第２の層間膜６０及び金属薄膜７０上に形成されている。また、この第１の圧電薄膜８０としては、ＺｎＯ（酸化亜鉛）、ＰＺＴ（チタン酸ジルコン酸鉛）、ＬｉＮｂＯ_３（ニオブ酸リチウム）、ＬｉＴａＯ_３（タンタル酸リチウム）等の金属酸化物系の圧電体を用いることができる。なお、第１の圧電薄膜８０及び第２の層間膜６０には、
ＣＭＯＳ出力電極５０と第１の電極９０ａとを電気的に接続するため（つまりＣＭＯＳ回路３０と表面弾性波素子１２０とを結線するため）のビアホール８０ａが形成されている。

第１の電極９０ａ及び第２の電極９０ｂは、スパッタリング法によりビアホール８０ａ及び第１の圧電薄膜８０上に堆積させた金属層（例えばＡｌ）をフォトリソグラフィ法によりパターニングを施すことで形成された表面弾性波励起用の１対の電極である。図２（ａ）に示すように、第１の電極９０ａと第２の電極９０ｂは、電極間距離Ｌが等間隔の櫛歯型電極を構成しており、第１の電極９０ａはＣＭＯＳ出力電極５０と電気的に接続され、第２の電極９０ｂはＣＭＯＳ回路３０の入力電極と電気的に接続されている。このＣＭＯＳ回路３０の入力電極とは、Ｐ−ＭＯＳトランジスタ３０ａのゲート電極３４ａ及びＮ−ＭＯＳトランジスタ３０ｂのゲート電極３４ｂと電気的に接続された電極であるが、図１（ａ）では図示を省略している。

第２の圧電薄膜１００は、第１の圧電薄膜８０と同様に圧電特性を有するＡｌＮであり、反応性スパッタリング法によって第１の圧電薄膜８０、第１の電極９０ａ及び第２の電極９０ｂ上に形成されている。感応膜１１０は、空気中に含まれる化学物質の分子吸着用薄膜であり、フォトリソグラフィ法によりパターニングを施すことで第２の圧電薄膜１００上の表面弾性波素子形成領域に形成されている。この感応膜１１０としては、ポリエステル、ポリアミド等を主成分とする合成高分子膜や、脂質などの天然高分子膜、またはシリコーン系高分子膜などのシリカ系無機化合物等を用いることができる。

上述したような金属薄膜７０、第１の圧電薄膜８０、第１の電極９０ａ、第２の電極９０ｂ、第２の圧電薄膜１００及び感応膜１１０によって表面弾性波素子１２０が構成されている。ここで、図１（ｂ）に示すように、金属薄膜７０は、第１の圧電薄膜８０におけるウルツ鉱構造のｃ軸方向への結晶成長を促進させる機能を有しているため、所定の成膜条件で第１の圧電薄膜８０を成膜した場合、金属薄膜７０上の第１の圧電薄膜８０はウルツ鉱構造のｃ軸方向に揃った柱状結晶として配向成長し、その結晶粒径に応じた凸凹部が第１の圧電薄膜８０の最表面に発生する。さらに、第２の圧電薄膜１００は、第１の圧電薄膜８０の表面モフォロジーを引き継いで成長するため、第２の圧電薄膜１００の結晶粒径は第１の圧電薄膜８０の結晶粒径よりも大きくなり、その結果、より大きな凸凹部が第２の圧電薄膜１００の最表面に発生することになる。

感応膜１００は上記のような凸凹部が生じた第２の圧電薄膜１００上に形成されるため、感応膜１１０にも同様な凸凹部が生じることになり、感応膜１１０の表面積が大きくなる。すなわち、ガス分子の吸着面積を大きくすることができ、高感度の半導体センサＳＳとすることができる。また、このような金属薄膜７０の形成プロセスは、従来から使用されている半導体製造プロセスを利用することができるため、従来技術（特許文献１）のような感応膜１１０の表面積を大きくするための特殊な工程を必要とせず、製造コストを抑えることができる。従って、本実施形態によると、安価且つ高感度の半導体センサＳＳを提供することができる。なお、具体的な半導体センサＳＳの製造方法については後述する。

続いて、半導体センサＳＳの動作原理について、図２（ｂ）の等価回路を参照して説明する。図２（ｂ）に示すように、半導体センサＳＳは、回路構成として、ＣＭＯＳ回路３０を構成するＰ−ＭＯＳトランジスタ３０ａとＮ−ＭＯＳトランジスタ３０ｂ、表面弾性波素子１２０、帰還抵抗２００、入力側コンデンサ２１０及び出力側コンデンサ２２０を備えている。なお、図１（ａ）では、上記の帰還抵抗２００、入力側コンデンサ２１０及び出力側コンデンサ２２０の図示を省略している。

ＣＭＯＳ回路３０の出力端子（つまりＣＭＯＳ出力電極５０）は、表面弾性波素子１２０の一方の電極（つまり第１の電極９０ａ）、帰還抵抗２００の一方の端子、出力側コンデンサ２２０の一方の端子と接続されていると共に、出力端子Ｐ_ＯＵＴを介して外部の周波数カウンタ３００と接続されている。ＣＭＯＳ回路３０の入力端子（つまりＰ−ＭＯＳトランジスタ３０ａのゲート電極３４ａとＮ−ＭＯＳトランジスタ３０ｂのゲート電極３４ｂ）は、表面弾性波素子１２０の他方の電極（つまり第２の電極９０ｂ）、帰還抵抗２００の他方の端子、入力側コンデンサ２１０の一方の端子と接続されている。Ｐ−ＭＯＳトランジスタ３０ａのソース電極（図１（ａ）では図示せず）は、電源端子Ｐ_ＶＤＤを介して外部電源ＶＤＤと接続されている。Ｎ−ＭＯＳトランジスタ３０ｂのソース電極（図１（ａ）では図示せず）は、グランド端子Ｐ_ＧＮＤを介してグランドと接続されている。入力側コンデンサ２１０及び出力側コンデンサ２２０の他方の端子は、グランド端子Ｐ_ＧＮＤを介してグランドと接続されている。

つまり、半導体センサＳＳは、ＣＭＯＳ回路３０をインバータとして用い、表面弾性波素子１２０を発振子として用いるインバータ型の発振回路を備えている。このようなインバータ型の発振回路の発振周波数は表面弾性波素子１２０の周波数特性に依存して決まる。上述したように表面弾性波素子１２０には分子吸着用の感応膜１１０が設けられているため、この感応膜１１０の分子吸着量に応じて表面弾性波素子１２０の周波数特性は変化し、その結果、発振回路の発振周波数も変化する。このような分子吸着量に応じた発振周波数の変化を外部の周波数カウンタ３００によって計測することにより、空気中に含まれる化学物質を高感度に検出することができる。なお、上述した櫛歯型電極である第１の電極９０ａと第２の電極９０ｂとの電極間距離Ｌは、発振周波数の波長を考慮して適宜設定されている。

〔半導体センサの製造方法〕
次に、本実施形態に係る半導体センサＳＳの製造方法について図３〜図８を参照して説明する。
まず、ＬＯＣＯＳ分離法を用いて、半導体基板１０上におけるＣＭＯＳ回路形成領域と表面弾性波素子形成領域とを電気的に分離する。始めに、図３（ａ）に示すように、半導体基板１０（Ｐ型Ｓｉ基板）上に、ＣＶＤ法を用いてシリコン窒化膜（ＳｉＮｘ）１１を堆積させる。そして、図３（ｂ）に示すように、フォトリソグラフィ法を用いてパターニングを施すことにより、ＣＭＯＳ回路形成領域のシリコン窒化膜１１を残し、表面弾性波素子形成領域のシリコン窒化膜１１を除去（エッチング）する。そして、図３（ｃ）に示すように、シリコン窒化膜１１を除去した領域に高温酸化処理を施すことにより、シリコン酸化膜（ＬＯＣＯＳ膜２０）を形成する。そして、図３（ｄ）に示すように、ＬＯＣＯＳ膜２０の形成後、ＣＭＯＳ回路形成領域に残ったシリコン窒化膜を熱リン酸で除去する。
以上のような工程により、半導体基板１０上におけるＣＭＯＳ回路形成領域と表面弾性波素子形成領域とが電気的に分離される。

続いて、図４（ａ）に示すように、半導体基板１０上のＣＭＯＳ回路形成領域に、Ｐ−ＭＯＳトランジスタ３０ａとＮ−ＭＯＳトランジスタ３０ｂとを電気的に分離するための分離絶縁層３１を形成した後、イオンインプランテーション法を用いて半導体基板１０に対するＮ型不純物イオンのドーピングを行い、Ｎ型ウェル３２ａを形成する。なお、分離絶縁層３１は、上記のＬＯＣＯＳ膜２０の形成時に一緒に形成しても良いし、また、ＬＯＣＯＳ膜２０とは別工程でＳＴＩ(Shallow Trench Isolation)法などを用いて形成しても良い。或いはＮ型不純物ドーピングはＬＯＣＯＳ膜２０形成前に行っても良い。そして、図４（ｂ）に示すように、ＣＶＤ法を用いて半導体基板１０及びＬＯＣＯＳ膜２０上にゲート絶縁膜３３を熱酸化にて成膜させた後、同じくＣＶＤ法を用いてゲート絶縁膜３３上にＣＭＯＳ回路３０のゲート電極となるｐｏｌｙ−Ｓｉ層３４を堆積させる。

そして、図４（ｃ）に示すように、フォトリソグラフィ法を用いてパターニングを施し、Ｐ−ＭＯＳトランジスタ３０ａとＮ−ＭＯＳトランジスタ３０ｂのゲート電極部以外のゲート絶縁膜３３及びｐｏｌｙ−Ｓｉ層３４を除去することにより、Ｐ−ＭＯＳトランジスタ３０ａのゲート絶縁膜３３ａ及びゲート電極３４ａと、Ｎ−ＭＯＳトランジスタ３０ｂのゲート絶縁膜３３ｂ及びゲート電極３４ｂを形成する。そして、図４（ｄ）に示すように、イオンインプランテーション法を用いてＮ型ウェル３２ａに対するＰ型不純物イオンのドーピングを行うことにより、Ｐ−ＭＯＳトランジスタ３０ａのソース領域３５ａ及びドレイン領域３６ａを形成する。また、同じくイオンインプランテーション法を用いて半導体基板１０に対するＮ型不純物イオンのドーピングを行うことにより、Ｎ−ＭＯＳトランジスタ３０ｂのソース領域３５ｂ及びドレイン領域３６ｂを形成する。なお、不純物のドーピング後は、熱処理を施すことにより不純物の活性化を行う。
以上のような工程により、半導体基板１０上におけるＣＭＯＳ回路形成領域に、ＣＭＯＳ回路３０（Ｐ−ＭＯＳトランジスタ３０ａ及びＮ−ＭＯＳトランジスタ３０ｂ）が形成される。

続いて、図５（ａ）に示すように、必要に応じてゲート電極３４ａ及び３４ｂの絶縁用側壁（サイドウオール：図示せず）を形成した後、第１の層間膜４０を半導体基板１０（ＣＭＯＳ回路３０を含む）及びＬＯＣＯＳ膜２０上に形成する。本実施形態では、低温酸化処理（ＬＴＯ）または高温酸化処理（ＨＴＯ）によって生成したＳｉＯ_２膜を、ＣＶＤ法を用いて１０００Å程度堆積させた後、ＴＥＯＳ膜を同じくＣＶＤ法を用いて８０００Å程度堆積させて第１の層間膜４０を形成する。なお、第１の層間膜４０として使用する絶縁膜としては、上記のＳｉＯ_２（２酸化ケイ素）膜、ＴＥＯＳ（テトラエトキシラン）膜の他、ＰＳＧ（リン・ケイ酸ガラス）膜、ＢＰＳＧ（ホウ素・リン・ケイ酸ガラス）膜等のいずれか、またはこれらの組み合わせであっても良い。そして、第１の層間膜４０の形成後、エッチングによってＣＭＯＳ回路３０と表面弾性波素子１２０とを結線するためのコンタクトホール４０ａを形成する。この際、コンタクトホール４０ａの開口領域に、Ｐ−ＭＯＳトランジスタ３０ａのドレイン領域３６ａとＮ−ＭＯＳトランジスタ３０ｂのドレイン領域３６ｂの一部が含まれるようにする必要がある。

そして、図５（ｂ）に示すように、スパッタリング法によりコンタクトホール４０ａ及び第１の層間膜４０上に堆積させた金属層（例えばＡｌ−Ｃｕ）を、フォトリソグラフィ法によりパターニングを施してエッチングすることにより、ＣＭＯＳ出力電極５０を形成する。これにより、ＣＭＯＳ回路３０におけるＰ−ＭＯＳトランジスタ３０ａのドレイン領域３６ａとＮ−ＭＯＳトランジスタ３０ｂのドレイン領域３６ｂとが電気的に接続される。そして、図５（ｃ）に示すように、ＣＶＤ法を用いて第１の層間膜４０及びＣＭＯＳ出力電極５０上に第２の層間膜６０をＴＥＯＳ膜などで形成した後、第２の層間膜６０の表面をＣＭＰ(Chemical Mechanical Polishing)法を用いて平坦化する。なお、ＣＭＯＳ回路３０において、第２のメタル配線層（例えば、ゲート電極３４ａ、３４ｂと接続されるゲート配線や、ソース領域３５ａ、３５ｂと接続されるソース配線など）の形成が必要な場合は、第３の層間膜（図示せず）を形成して平坦化する。

続いて、図６（ａ）に示すように、ＣＶＤ法を用いて第２の層間膜６０上に金属薄膜（Ｐｔ）７０を堆積させた後、図６（ｂ）に示すように、フォトリソグラフィ法によりパターニングを施してエッチングすることにより、第２の層間膜６０上の表面弾性波素子形成領域にのみ金属薄膜７０を残す。上述したように、金属薄膜７０は、次工程で形成する第１の圧電薄膜８０におけるウルツ鉱構造のｃ軸方向への結晶成長を促進させる機能を有する金属であり、金属薄膜７０の結晶性は第１の圧電薄膜８０の結晶性に多大な影響を与える。よって、金属薄膜７０の膜厚は比較的厚い方が良く、本実施形態ではＰｔ膜である金属薄膜７０の膜厚を１０００Å以上とすることで、結晶性の指標であるＸ線回折パターンの半値全幅２°以下を得ることができると確認された。この金属薄膜７０としては、Ｐｔの他、半値全幅の低いＡｕ、Ａｌ、Ａｇ、Ｃｕ、Ｍｏ、Ｃｒ、Ｎｂ、Ｗ、Ｎｉ、Ｆｅ、Ｔｉ、Ｃｏ、Ｚｎ、Ｚｒ等のいずれかの金属を用いても良い。

なお、金属薄膜７０と下地である第２の層間膜６０との密着性を向上させるために、金属薄膜７０と第２の層間膜６０との間に、Ｔｉ膜を１００〜１０００Å程度形成しても良い。また、このような密着性を向上するための薄膜として、上記Ｔｉの他、Ｃｏ、Ｎｉ、Ｗ、Ｍｏなどのシリサイド金属を形成する材料を用いても良い。

そして、図６（ｃ）に示すように、第２の層間膜６０及び金属薄膜７０上に、約８０００〜１５０００Å程度の膜厚を有する第１の圧電薄膜８０（ＡｌＮ）を形成する。本実施形態では、ＡｒとＮ_２とを含む雰囲気中で純Ａｌターゲットをスパッタする反応性スパッタリング法を用いることで第１の圧電薄膜８０を成膜した。この時、ＡｌＮ膜の結晶粒を大径化するために、成膜圧力を０．０５〜２．０Ｐａ、基板温度を１５０〜４００°Ｃ、Ａｒ／Ｎ_２流量比を０．０〜１．０の範囲内で調整した。この結果、金属薄膜７０上の第１の圧電薄膜８０は、ウルツ鉱構造のｃ軸方向に揃った柱状結晶として配向成長し、その結晶粒径は８０〜２００ｎｍとなったことが確認された。また、第１の圧電薄膜８０の最表面には、その結晶粒径に応じた凸凹部が発生することが確認された。この時、ＡＦＭ(Atomic Force Microscope)で第１の圧電薄膜８０の表面を観察した際の表面粗さは１０〜５０ｎｍ程度であった。

続いて、図７（ａ）に示すように、フォトリソグラフィ法を用いて第１の圧電薄膜８０及び第２の層間膜６０に、ＣＭＯＳ回路３０と表面弾性波素子１２０とを結線するためのビアホール８０ａのエッチングを行った後、スパッタリング法を用いてＡｌ電極膜９０を１０００Å程度形成する。ここで、第１の圧電薄膜８０（ＡｌＮ膜）はＴＭＡＨ等の強アルカリ溶液でエッチングし、第２の層間膜６０（ＴＥＯＳ膜）にはドライエッチングを用いる。また、Ａｌ電極膜９０の形成には第１の圧電薄膜８０の形成で使用した反応性スパッタリング法において、Ｎ２ガスの導入を停止することで純粋なＡｌ電極膜を形成する。そして、図７（ｂ）に示すように、フォトリソグラフィ法を用いてＡｌ電極膜９０にパターニングを施してエッチングすることにより、表面弾性波素子１２０に必要な櫛歯型電極（第１の電極９０ａ、第２の電極９０ｂ）を形成する。

そして、図７（ｃ）に示すように、第１の圧電薄膜８０と同様な反応性スパッタリング法を用いて、第１の電極９０ａ、第２の電極９０ｂ及び第１の圧電薄膜８０上に第２の圧薄膜１００（ＡｌＮ膜）を８０００〜１５０００Å程度形成する。ここで、第２の圧電薄膜１００は第１の圧電薄膜８０の表面モフォロジーを引き継いで成長するため、第２の圧電薄膜１００の結晶粒径は第１の圧電薄膜８０の結晶粒径よりさらに大きくなっていく（約５００ｎｍ）。従って、第２の圧電薄膜１００の最表面に発生する凸凹部は第１の圧電薄膜８０より大きくなる。

続いて、図８（ａ）に示すように、ＣＶＤ法またはスパッタリング法などを用いて、第２の圧電薄膜１００上に分子吸着用の感応膜１１０を堆積させる。そして、図８（ｂ）に示すように、フォトリソグラフィ法を用いて感応膜１１０にパターニングを施し、少なくとも第２の圧電薄膜１００表面の凸凹部以外の感応膜１１０をエッチングすることにより、表面弾性波素子１２０の感応膜１１０を形成する。
以上のような製造方法により、本実施形態に係る半導体センサＳＳを製造することができる。また、上記のような本実施形態に係る製造方法において、金属薄膜７０の形成プロセスは、従来から使用されている半導体製造プロセスを利用することができるため、従来技術（特許文献１）のような感応膜１１０の表面積を大きくするための特殊な工程を必要とせず、製造コストを抑えることができる。

なお、本発明は上記実施形態に限定されず、以下のような変形例が挙げることができる。
（１）上記実施形態では、ＣＭＯＳ回路３０、表面弾性波素子１２０、帰還抵抗２００、入力側コンデンサ２１０及び出力側コンデンサ２２０からなる発振回路を１組だけ備える半導体センサＳＳを例示して説明したが、複数組の発振回路を備えるような構成としても良い。例えば図９（ａ）には、発振周波数ｆ１を発生する発振回路（簡略化のためＣＭＯＳ回路３０−１、表面弾性波素子１２０−１のみを図示）と、発振周波数ｆ２を発生する発振回路（ＣＭＯＳ回路３０−２、表面弾性波素子１２０−２のみを図示）と、発振周波数ｆ３を発生する発振回路（ＣＭＯＳ回路３０−３、表面弾性波素子１２０−３のみを図示）との３組の発振回路を備える半導体センサＳＳ’を示す。これら３組の発振回路の発振周波数ｆ１、ｆ２、ｆ３の変化を計測して平均化することで、より正確に化学物質の検出を行うことができる。

また、例えば図９（ｂ）に示すように、リファレンス素子として感応膜１１０を形成しない表面弾性波素子１２０−３を作製して発振周波数ｆ３をリファレンス周波数とし、他の発振回路の発振周波数ｆ１、ｆ２と比較することで、ガス分子吸着により変動する周波数の検知を行いやすくなり、より高感度な半導体センサとすることができる。

（２）上記実施形態では、発振回路に用いるインバータ回路としてＣＭＯＳインバータを例示して説明したが、ＣＭＯＳ以外の他の半導体素子を用いてインバータ回路を構成しても良い。また、上記実施形態では、圧電薄膜を２層備える表面弾性波素子１２０を例示して説明したが、必要に応じて２層以上の圧電薄膜を形成しても良い。

本発明の一実施形態に係る半導体センサの断面図及び要部詳細図である。 本発明の一実施形態に係る半導体センサの上面図及び等価回路図である。 本発明の一実施形態に係る半導体センサの製造方法に関する第１説明図である。 本発明の一実施形態に係る半導体センサの製造方法に関する第２説明図である。 本発明の一実施形態に係る半導体センサの製造方法に関する第３説明図である。 本発明の一実施形態に係る半導体センサの製造方法に関する第４説明図である。 本発明の一実施形態に係る半導体センサの製造方法に関する第５説明図である。 本発明の一実施形態に係る半導体センサの製造方法に関する第６説明図である。 本発明の一実施形態に係る半導体センサの変形例に関する説明図である。

符号の説明

ＳＳ…半導体センサ、１０…半導体基板、２０…ＬＯＣＯＳ膜、３０…ＣＭＯＳ回路、４０…第１の層間膜、５０…ＣＭＯＳ出力電極、６０…第２の層間膜、７０…金属薄膜、８０…第１の圧電薄膜、９０ａ…第１の電極、９０ｂ…第２の電極、１００…第２の圧電薄膜、１１０…感応膜、１２０…表面弾性波素子

Claims (14)

1. 半導体基板上に形成された層間膜と、該層間膜上に形成された第１の圧電薄膜と、該第１の圧電薄膜の前記層間膜とは反対側の面上に形成された第２の圧電薄膜と、
   前記第１の圧電薄膜と前記第２の圧電薄膜との界面に形成された表面弾性波励起用の１対の電極と、
   前記第１の圧電薄膜と前記層間膜との界面に形成され、前記第１の圧電薄膜の表面における第１の凸凹部の生成と、前記第２の圧電薄膜の表面における第２の凸凹部の生成と、を促進させる金属薄膜と、
   前記第２の圧電薄膜上において少なくとも前記第２の凸凹部上に形成された分子吸着用の感応膜とを備え、
   前記感応膜は前記表面弾性波励起用の１対の電極と平面視で重複するように形成され、且つ、前記第２の凸凹部の結晶粒径は前記第１の凸凹部の結晶粒径よりも大きいことを特徴とする半導体センサ。
2. 前記金属薄膜は、前記第１の圧電薄膜または前記第２の圧電薄膜におけるウルツ鉱構造のｃ軸方向への結晶成長を促進させる金属であることを特徴とする請求項１記載の半導体センサ。
3. 前記金属薄膜は、Ｐｔ、Ａｕ、Ａｌ、Ａｇ、Ｃｕ、Ｍｏ、Ｃｒ、Ｎｂ、Ｗ、Ｎｉ、Ｆｅ、Ｔｉ、Ｃｏ、Ｚｎ、Ｚｒの内のいずれかであることを特徴とする請求項２記載の半導体センサ。
4. 前記第１の圧電薄膜と前記半導体基板との間にインバータ回路を構成する薄膜が積層されており、前記金属薄膜と前記第１の圧電薄膜と前記第２の圧電薄膜と前記電極と前記感応膜とから構成される表面弾性波素子と前記インバータ回路とが電気的に接続されて成る発振回路を備えることを特徴とする請求項１〜３のいずれか一項に記載の半導体センサ。
5. 前記インバータ回路は、ＣＭＯＳ回路から構成されることを特徴とする請求項４記載の半導体センサ。
6. 前記発振回路を複数備え、当該複数の発振回路の少なくとも１つに含まれる前記表面弾性波素子を、リファレンス用素子とすることを特徴とする請求項４または５に記載の半導体センサ。
7. 半導体基板上に層間膜を形成する層間膜形成工程と、
   前記層間膜上に第１の圧電薄膜を形成し、前記第１の圧電薄膜の前記層間膜とは反対側の面上に第２の圧電薄膜を形成する圧電薄膜形成工程と、
   前記第１の圧電薄膜と前記第２の圧電薄膜との界面に表面弾性波励起用の１対の電極を形成する電極形成工程と、
   前記第１の圧電薄膜と前記層間膜との界面に、前記第１の圧電薄膜の表面における第１の凸凹部の生成と前記第２の圧電薄膜の表面における第２の凸凹部の生成と、を促進させる金属薄膜を形成する金属薄膜形成工程と、
   前記第２の圧電薄膜上において少なくとも前記表面弾性波励起用の１対の電極と平面視で重複するように分子吸着用の感応膜を形成する感応膜形成工程と、
   を有することを特徴とする半導体センサの製造方法。
8. 前記金属薄膜形成工程では、前記金属薄膜として、前記第１の圧電薄膜または前記第２の圧電薄膜におけるウルツ鉱構造のｃ軸方向への結晶成長を促進させる金属を用いることを特徴とする請求項７記載の半導体センサの製造方法。
9. 前記金属薄膜は、Ｐｔ、Ａｕ、Ａｌ、Ａｇ、Ｃｕ、Ｍｏ、Ｃｒ、Ｎｂ、Ｗ、Ｎｉ、Ｆｅ、Ｔｉ、Ｃｏ、Ｚｎ、Ｚｒの内のいずれかであることを特徴とする請求項８記載の半導体センサの製造方法。
10. 前記金属薄膜形成工程では、前記金属薄膜としてＰｔを用いる場合、当該金属薄膜の膜厚を１０００Å以上とすることを特徴とする請求項９記載の半導体センサの製造方法。
11. 前記圧電薄膜形成工程では、前記第１の圧電薄膜としてＡｌＮを用いる場合、Ａｒ及びＮ_２の雰囲気中で純Ａｌターゲットをスパッタリングすることにより前記ＡｌＮからなる圧電薄膜を８０００〜１５０００Åの膜厚で形成する反応性スパッタリング法を用いると共に、成膜条件として成膜圧力を０．０５〜２．０Ｐａ、半導体基板温度を１５０〜４００°Ｃ、Ａｒ／Ｎ_２流量比を０．０〜１．０の範囲内で調整することを特徴とする請求項７〜１０のいずれか一項に記載の半導体センサの製造方法。
12. 前記第１の圧電薄膜と前記半導体基板との間にインバータ回路を形成するインバータ形成工程と、
    前記金属薄膜と前記第１の圧電薄膜と前記第２の圧電薄膜と前記電極と前記感応膜とから構成される表面弾性波素子と前記インバータ回路とを電気的に接続して発振回路を構成するための配線を形成する配線形成工程と、をさらに有することを特徴とする請求項７〜１１のいずれか一項に記載の半導体センサの製造方法。
13. 前記インバータ形成工程では、前記インバータ回路としてＣＭＯＳ回路を形成することを特徴とする請求項１２記載の半導体センサの製造方法。
14. 前記発振回路を複数形成した場合において、
    前記感応膜形成工程では、複数の発振回路の少なくとも１つに含まれる前記表面弾性波素子に対して前記感応膜を形成しないことを特徴とする請求項１２または１３に記載の半導体センサの製造方法。

Images