JP4467622B2 - 出力回路 - Google Patents

出力回路 Download PDF

Info

Publication number
JP4467622B2
JP4467622B2 JP2008027746A JP2008027746A JP4467622B2 JP 4467622 B2 JP4467622 B2 JP 4467622B2 JP 2008027746 A JP2008027746 A JP 2008027746A JP 2008027746 A JP2008027746 A JP 2008027746A JP 4467622 B2 JP4467622 B2 JP 4467622B2
Authority
JP
Japan
Prior art keywords
output
circuit
node
signal
potential
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2008027746A
Other languages
English (en)
Other versions
JP2008182719A (ja
Inventor
秀人 日高
正和 広瀬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Priority to JP2008027746A priority Critical patent/JP4467622B2/ja
Publication of JP2008182719A publication Critical patent/JP2008182719A/ja
Application granted granted Critical
Publication of JP4467622B2 publication Critical patent/JP4467622B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Logic Circuits (AREA)
  • Electronic Switches (AREA)
  • Dram (AREA)

Description

この発明は出力回路に関し、特に、半導体記憶装置に用いられるデータ出力回路の改良に関する。
図８６は、一般的なダイナミック型半導体記憶装置の全体の構成を概略的に示すブロック図である。図８６を参照して、ダイナミック型半導体記憶装置は、ダイナミック型メモリセルＭＣが行および列のマトリクス状に配列されたメモリセルアレイ９００を含む。メモリセルアレイ９００においては、メモリセルの各行に対応してワード線ＷＬが配設される。メモリセルＭＣの各列に対応してビット線対ＢＬおよびＺＢＬが配置される。メモリセルＭＣは、１本のワード線ＷＬと、１対のビット線ＢＬおよびＺＢＬの交点に対応して配置される。図８６においては、１本のワード線ＷＬと、１対のビット線ＢＬおよびＺＢＬを代表的に示す。ビット線ＢＬと相補ビット線ＺＢＬ上には互いに相補なデータが現われる。
ダイナミック型半導体記憶装置はさらに、外部から与えられるアドレス信号Ａｄに従って内部ロウアドレス信号ＲＡおよび内部コラムアドレス信号ＣＡを発生するアドレスバッファ９０２と、アドレスバッファ９０２からの内部ロウアドレス信号ＲＡをデコードし、メモリセルアレイ９００において対応のワード線を選択するロウデコーダ９０４と、アドレスバッファ９０２からの内部コラムアドレス信号ＣＡをデコードし、メモリセルアレイ９００における対応の列（ビット線対）を選択する信号を発生するコラムデコーダ９０６を含む。
アドレスバッファ９０２は、内部ロウアドレスストローブ信号ＺＲＡＳに応答して活性化され、与えられたアドレス信号Ａｄをラッチして内部ロウアドレス信号ＲＡを発生するロウラッチ９０５と、内部コラムアドレスストローブ信号ＺＣＡＳに応答して与えられたアドレス信号Ａｄをラッチして内部コラムアドレス信号ＣＡを発生するコラムラッチ９０７を含む。
アドレスバッファ９０２へは、ロウアドレス信号とコラムアドレス信号とが時分割多重化して与えられる。内部ロウアドレスストローブ信号ＺＲＡＳは、外部ロウアドレスストローブ信号／ＲＡＳを受けるＲＡＳバッファ９１０から発生される。内部コラムアドレスストローブ信号ＺＣＡＳは、内部ロウアドレスストローブ信号ＺＲＡＳの活性化に応答して活性化され、外部コラムアドレスストローブ信号／ＣＡＳを取込むＣＡＳバッファ９１２から発生される。
ダイナミック型半導体記憶装置はさらに、メモリセルアレイ９００において選択されたワード線に接続されるメモリセルのデータを検知し増幅するセンスアンプ９１４と、コラムデコーダ９０６からの列選択信号に応答して、メモリセルアレイ９００における対応の列（ビット線対）を内部データバス９１５へ接続するＩＯゲート９１６を含む。センスアンプ９１４は、内部ロウアドレスストローブ信号ＺＲＡＳに応答して所定のタイミングでセンスアンプ活性化信号（明確には示さず）を発生するクロック制御回路９１８によりその動作が制御される。このクロック制御回路９１８は、またロウデコーダ９０４の活性／非活性化をも制御する。
半導体記憶装置はさらに、コラムラッチ９０７からの内部コラムアドレス信号ＣＡの変化を検出し、該検出時にアドレス変化検出信号φＡＴＤを発生するＡＴＤ回路９２０と、ＣＡＳバッファ９１２からの内部コラムアドレスストローブ信号ＺＣＡＳと外部からの書込／読出指示信号（ライトイネーブル信号）／ＷＥとアドレス変化検出信号φＡＴＤに従ってデータの入出力を決定するタイミング制御信号を発生する入出力制御回路９２２と、入出力制御回路９２２からのデータ書込指示信号（明確には示さず）に従って外部データＤに従って内部データバス９１５に内部書込データを伝達する入力回路９２４と、入出力制御回路９２２からのデータ出力許可信号に従って内部データバス９１５上に現われた内部読出データから外部読出データＱを生成して出力する出力回路９２６を含む。
ライトイネーブル信号／ＷＥは、“Ｌ”のときにデータ書込を指定し、“Ｈ”のときにデータ読出動作を指定する。次に動作について簡単に説明する。
外部ロウアドレスストローブ信号／ＲＡＳが“Ｌ”となり、応じてＲＡＳバッファ９１０からの内部ロウアドレスストローブ信号ＺＲＡＳが“Ｌ”となると、メモリサイクルが始まる。この内部ロウアドレスストローブ信号ＺＲＡＳの“Ｌ”に応答して、アドレスバッファ９０２に含まれるロウラッチ９０５が、アドレス信号Ａｄをラッチして内部アドレス信号ＲＡを生成してロウデコーダ９０４へ与える。クロック制御回路９１８が、この内部ロウアドレスストローブ信号ＺＲＡＳに従ってロウデコーダ９０４へ活性化信号を与える。ロウデコーダ９０４が内部ロウアドレス信号ＲＡをデコードし、メモリセルアレイ９００における対応のワード線を選択する。これにより、選択されたワード線に接続されるメモリセルのデータが対応のビット線ＢＬ（またはＺＢＬ）に読出される。次いで、クロック制御回路９１８からのセンスアンプ活性化信号（明確には示さず）に従ってメモリアレイ９１４が活性化され、ビット線対ＢＬおよびＺＢＬ上に現われた電位を差動的に増幅する。
一方、外部コラムアドレスストローブ信号／ＣＡＳが外部ロウアドレスストローブ信号／ＲＡＳの立下がり後“Ｌ”となり、“Ｌ”の内部ロウアドレスストローブ信号ＺＲＡＳによりイネーブル状態とされたＣＡＳバッファ９１２から“Ｌ”の内部コラムアドレスストローブ信号ＺＣＡＳが発生される。この内部コラムアドレスストローブ信号ＺＣＡＳに応答して、コラムラッチ９０７が与えられたアドレス信号Ａｄをラッチし、内部コラムアドレス信号ＣＡを発生する。コラムデコーダ９０６がこの内部コラムアドレス信号ＣＡをデコードし、メモリセルアレイ９００における列（ビット線対）を選択する信号を発生する。センスアンプ９１４により、メモリセルのデータが各ビット線対において検知増幅された後、ＩＯゲート９１６がコラムデコーダ９０６からの列選択信号に応答して導通し、対応のビット線対を内部データバス９１５に接続する。次いで入力回路９２４または出力回路９２６を介してデータの書込または読出が行なわれる。
図８７は、出力回路９２６における１ビットのデータ出力部の構成を示す図である。図８６に示す半導体記憶装置がたとえば４ビット、８ビットなどのマルチビットデータを入出力する構成の場合、この図８７に示す入出力回路が複数個データのビット数に応じて設けられる。
図８７を参照して、出力回路９２６は、内部データバス線９１５ｂ上に現われたデータＺＤＤを反転するインバータ５と、出力許可信号ＯＥＭとインバータ５の出力とを受ける２入力ＡＮＤ回路３と、出力許可信号ＯＥＭと内部読出データＺＤＤとを受ける２入力ＡＮＤ回路４と、ＡＮＤ回路３の出力に応答して出力ノード６を電源電位Ｖｃｃレベルへ駆動する第１の出力駆動トランジスタ１と、ＡＮＤ回路４の出力に応答して出力ノード６を接地電位ＧＮＤレベルへと放電する第２の駆動トランジスタ２を含む。駆動トランジスタ１および２は、ともにｎチャネルＭＯＳトランジスタで構成される。出力許可信号ＯＥＭは、図８６に示す入出力制御回路９２２から内部コラムアドレスストローブ信号ＺＣＡＳおよびアドレス変化検出信号φＡＴＤに従って発生される。次に、この図８７に示す出力回路の動作をその動作波形図である図８８を参照して説明する。
内部コラムアドレスストローブ信号ＺＣＡＳが“Ｌ”になると、所定期間経過後、内部データバス線９１５ｂ上に、選択されたメモリセルが有するデータと論理が反転した信号が伝達される。この内部データバス線９１５ｂは、スタンバイ時においては中間電位にプリチャージされている。図８８においては、内部データバス線９１５ｂに“Ｌ”のデータ信号が現われた状態が示される。
出力許可信号ＯＥＭが“Ｌ”の間、ＡＮＤ回路３および４の出力はともに“Ｌ”であり、ドライブトランジスタ１および２はともにオフ状態である。この状態においては、出力ノード６はハイインピーダンス状態（Ｈｉ−Ｚ）の状態を維持している。
出力許可信号ＯＥＭが“Ｈ”となると、ＡＮＤ回路３および４がイネーブル状態とされる。内部データバス線９１５ｂ上のデータ信号ＺＤＤは“Ｈ”であり、インバータ５の出力は“Ｌ”となる。したがって、“Ｈ”の出力許可信号ＯＥＭに従って、ＡＮＤ回路４の出力、すなわちノードＮ２の電位が“Ｈ”となり、第２のドライブトランジスタ２がオン状態となる。出力ノード６が第２のドライブトランジスタ２を介して接地電位レベルＧＮＤレベルにまで放電され、“Ｌ”の出力データＱが出力される。
データ信号ＺＤＤが“Ｌ”の場合、出力許可信号ＯＥＭの立上がりに応答して、ＡＮＤ回路３の出力、すなわちノードＮ１の電位が“Ｈ”となり、第１のドライブトランジスタ１がオン状態となる。これにより、出力ノード６が電源電位Ｖｃｃレベルからトランジスタ１のしきい値電圧だけ低い電圧レベルにまで充電され、出力データＱは“Ｈ”となる。
データ出力回路において、リンギングの発生を抑制して、安定に高速で出力信号を生成することを図る構成が、特許文献１（特開昭６２−３８６１７号公報）、特許文献２（特開平２−３２６１６号公報）、および特許文献３（特開平２−１２８６７号公報）に示されている。
特開昭６２−３８６１７号公報 特開平２−３２６１６号公報 特開平２−１２８６７号公報
ドライブトランジスタ１および２は、外部負荷を高速で充放電してデータを高速で出力するためにその電流駆動力が、たとえば数ｍＡと大きくされている。半導体記憶装置は、パッケージに封入される。この場合、図８９に示すように、出力ノード６は、ボンディングワイヤを介して出力端子を形成するフレームリードに接続される。図８９においては、このボンディングワイヤおよびフレームリードを出力端子９３０として示す。このようなボンディングワイヤおよびフレームリードには寄生キャパシタンスＣのみならず寄生インダクタンスＬも存在する。寄生インダクタンスＬに電流変化が生じると、次式で表わされる電圧が生じる。
Ｖ＝−Ｌ・ｄｉ／ｄｔ
ここで、ｄｉ／ｄｔは、インダクタンスＬを流れる電流ｉの時間微分を示す。
ドライブトランジスタ１および２がともにオフ状態のときには、出力ノード６は、ハイインピーダンス状態となっている。このハイインピーダンス状態においては、先の出力データＱの電位レベルが保持されている。したがって、“Ｈ”の出力データＱが出力された後に、“Ｌ”のデータＱを出力する場合、図９０（Ａ）に示すように、出力ノード６は、大きな電流駆動力を有するドライブトランジスタ２を介して放電されるため、この出力ノード６にリンギングが発生する。
また、“Ｌ”の出力データＱが出力された後に、“Ｈ”のデータＱを出力する場合、出力ノード６は大きな電流駆動力を有するドライブトランジスタ１を介して充電される。この場合においても、図９０（Ａ）に示すように、寄生インダクタンスＬに大きな電流変化が生じるため、オーバーシュートが生じる。
また、出力ノード６をハイインピダンス状態に維持する構成と異なり、中間電位に保持する場合においても、出力されるべきデータの論理に従って、中間電位にプリチャージされていた出力ノードが充放電され、このとき大きな電流駆動力を有するドライブトランジスタ１を介してこの充放電が行なわれるため、同様に出力ノードにリンギングが発生する。
このようなオーバーシュートまたはアンダーシュートのようなリンギングが生じた場合、この出力データが安定するまでデータを読出すことができず、アクセス時間が長くなるという問題が生じる。またこのアンダーシュート発生時の振幅が大きい場合、出力ドライブトランジスタ１のゲートとドレイン（出力ノード６に接続されるノード端子）の間に大きな電圧が印加されることになり、トランジスタ１の耐圧特性が劣化するという問題が生じる。これはまたドライブトランジスタ２においても同様である。
上述のようなリンギングの発生を防止するために、図９１に示すように、出力ノードの駆動を２段階で行なうことが考えられる。ここで、図９１には、出力ノードの放電を２段階で行なう部分の構成を示す。
図９１において、出力回路は、出力ノード６と接地電位ノードとの間に並列に設けられるドライブトランジスタ２ａおよび２ｂを含む。ドライブトランジスタ２ａおよび２ｂは、ｎチャネルＭＯＳトランジスタで構成される。ドライブトランジスタ２ａの電流駆動力は、ドライブトランジスタ２ｂの電流駆動力よりも小さくされる。これは、トランジスタのチャネル長またはチャネル幅を調整することにより実現される。ドライブトランジスタ２ａのゲートへは、出力許可信号ＯＥＭと内部読出データ信号ＺＤＤを受けるＡＮＤ回路４の出力が与えられる。ドライブトランジスタ２ｂのオン／オフを制御するために、ノードＮ２上の電位を所定時間遅延させる遅延ステージ７と、この遅延ステージ７の出力とノードＮ２上の信号電位を受けるＡＮＤ回路８が設けられる。ＡＮＤ回路８の出力がドライブトランジスタ２ｂのゲートへ与えられる。遅延ステージ７は、偶数個のインバータ（図９１においては４個のインバータ）を備え、与えられた信号を所定時間遅延させる。次にこの図９１に示す出力回路の動作をその動作波形図である図９２を参照して説明する。
内部コラムアドレスストローブ信号ＺＣＡＳが活性状態の“Ｌ”となると、列選択動作が開始され、内部データバス線９１５ｂ上に選択されたメモリセルのデータが伝達される。出力許可信号ＯＥＭが“Ｈ”となると、ノードＮ２の電位が“Ｈ”となり、ドライブトランジスタ２ａがオン状態となり、出力ノード６は緩やかに放電される。このときまだ遅延ステージ７の出力はローレベルであり、ノードＮ３の電位は“Ｌ”であり、ドライブトランジスタ２ｂはオフ状態にある。
所定時間が経過し、遅延ステージ７の出力が“Ｈ”となると、ＡＮＤ回路８の出力が“Ｈ”となり、ドライブトランジスタ２ｂがオン状態となる。これにより、出力ノード６は高速で放電される。ドライブトランジスタ２ｂがオン状態となるときには、出力ノード６の電位が十分に低下しており、これにより出力ノード６を高速で放電してもリンギングはほとんど生じない。ＲＬＣ回路における減衰振動が生じるときの最大振幅は、その急速放電が行なわれるときの電圧値に比例するためである。
また、ダイナミック型半導体記憶装置において、スタティックコラムモードという動作モードが知られている。このスタティックコラムモードは、図９３にその動作波形図を示すように、行アドレス信号Ｘにより指定された１行のメモリセルに対し、アドレス信号のみを入力することによりランダムにデータを入出力する動作モードである。
すなわち、図９３に示すように、ロウアドレスストローブ信号ＺＲＡＳをまず“Ｌ”に立下げ、ロウアドレス信号を取込み、ワード線を選択する。この選択されたワード線に接続されるメモリセルのデータをセンスアンプで検知増幅しかつラッチする。このとき、コラムアドレス信号Ｙを非同期的に入力して所定時間保持すると、対応する列アドレスのデータが出力される。このスタティックコラムモードにおいては、コラムアドレスストローブ信号ＺＣＡＳはコラムアドレスラッチ指示の機能はなく出力イネーブルの機能を備え、“Ｌ”に保持される。このスタティックコラムモードでは、コラムアドレスストローブ信号／ＣＡＳをトグルしてコラムアドレス信号を取込む必要がなく、高速でデータを出力することができる。
しかしながらこのようなスタティックコラムモードの場合、図９３に示すように、出力許可信号ＯＥＭは“Ｈ”の状態に保持される。このため、ドライブトランジスタ１および２ａの一方がオン状態となっており、出力ノード６は、“Ｈ”または“Ｌ”に保持される。したがって、このスタティックコラムモード動作において、“Ｈ”のデータが出力された後“Ｌ”のデータが出力される場合、出力ノード６の電位振幅が大きくなり、遅延ステージ７の与える遅延時間が短ければ、リンギングが発生するという問題が生じる。このようなリンギングの発生を防止するために、遅延ステージ７の遅延時間を長くすれば、アクセス時間が長くなり、高速アクセスというスタティックコラムモードの特徴が失われる。
また遅延ステージはインバータにより構成されている。このようなインバータとして、通常ＣＭＯＳインバータが用いられることが多い。ＭＯＳトランジスタは、そのゲート電圧により駆動力が決定される。すなわち、この遅延ステージの構成するインバータの動作電源電圧が高くなればインバータの動作速度が増大し、遅延ステージの遅延時間が短くなる。また、動作温度が高くなれば、ＭＯＳトランジスタの動作速度が遅くなる（熱キャリア生成によるしきい値電圧の増大およびチャネル抵抗値の増大などによる）。したがって、動作温度が高くなればこの遅延ステージを構成するインバータの動作速度が遅くなり、遅延ステージの遅延時間が長くなる。このように遅延ステージの遅延時間が異なれば、図９１に示すドライブトランジスタ２ｂのオンタイミングが異なる。この場合、遅延時間が短ければ、出力ノードの電位が十分に低下しないときにドライブトランジスタ２ｂがオン状態となり、高速で出力ノード６を放電するため、リンギングが発生する。このとき、電源電圧が高くなった場合または低温度時においては、出力ドライブトランジスタの駆動力も大きくなる。したがってリンギングがより発生しやすくなるという問題が生じる。
前述の特許文献１から３においては、出力ノードの電位に応じて出力ノードの駆動力を調整する構成は示されているものの、このような電源電圧および動作温度に応じて、出力回路のトランジスタの動作特性が変化する際の出力ノードの駆動力の調整をどのようにするのかについては、何ら考慮していない。
それゆえ、この発明の目的は、リンギングの発生を伴うことなく安定に信号を高速で出力することのできる出力回路を提供することである。
この発明の他の目的は、アクセス時間を増加させることなくデータ信号を安定に出力することのできる半導体記憶装置における出力回路を提供することである。
この発明に係る出力回路は、出力許可信号と入力信号とに応答して第１のノードに入力信号の論理に対応する論理を有する信号を伝達するゲート手段と、ゲート手段の出力に応答して、出力ノードを入力信号の論理に対応する電位レベルへと第１の速度で駆動する第１の駆動素子と、ゲート手段の出力を遅延させる遅延手段と、遅延手段の出力に応答して、出力ノードを前記入力信号の論理に対応する電位レベルへと第１の速度よりも速い速度で駆動する第２の駆動素子と、出力許可信号と入力信号が出力されるべきことを示す出力指示信号とに従って遅延手段の遅延時間を調節する調節手段とを備える。
この発明に係る出力回路においては、遅延手段の遅延時間が出力許可信号と出力指示信号とに従って調節される。この出力許可信号と出力指示信号とのタイミング関係により、無効データが出力ノードに出力されるか否かが判る。したがって、無効出力信号が出力されてから有効出力信号が出力される場合、特に両者の論理が異なる場合であっても最適なタイミングで第２のドライブ素子を活性化することができ、リンギングの発生を確実に防止することができる。
［実施の形態１］
図１はこの発明の第１の実施の形態である出力回路の構成を示す図である。図１においては、出力ノード６を接地電位レベルへ駆動するための部分を示す。この図１に示す構成と同様の構成を出力ノード６を電源電位Ｖｃｃレベルに駆動する部分に用いれば出力ノードのオーバシュートを防止できる。
図１において、出力回路９２６は、出力許可信号ＯＥＭと内部データバス線９１５ａ上の読出データ信号ＤＤを受ける２入力ＡＮＤ回路１０と、出力許可信号ＯＥＭと内部データバス線９１５ｂ上の相補内部読出データ信号ＺＤＤを受けるＡＮＤ回路１１と、ＡＮＤ回路１０の出力に応答して出力ノード６を電源電位Ｖｃｃレベルに駆動する第１のドライブトランジスタ１と、ＡＮＤ回路１１の出力に応答して出力ノード６を接地電位レベルへ駆動するドライブトランジスタ２ａと、このドライブトランジスタ２ａと並列に設けられるドライブトランジスタ２ｂを含む。ドライブトランジスタ２ａの電流駆動力はドライブトランジスタ２ｂの電流駆動力よりも小さくされる。ドライブトランジスタ１、２ａおよび２ｂは、ともに、ｎチャネルＭＯＳトランジスタで構成される。ドライブトランジスタ２ａおよび２ｂの電流駆動力の差は、サイズもしくはゲート（チャネル）幅、またはゲート幅とゲート長の比を適当に設定することにより実現される。
出力回路９２６はさらに、ＡＮＤ回路１０の出力、すなわちノードＮ１の信号電位を遅延させかつその論理を反転する反転遅延回路１５と、ノードＮ１上の信号と遅延回路１５の出力とを受ける２入力ＮＯＲ回路１６と、出力許可信号ＯＥＭを所定時間遅延させかつその論理を反転する反転遅延回路１７と、反転遅延回路１７の出力と出力許可信号ＯＥＭとを受ける２入力ＮＯＲ回路１８と、列アドレス信号の変化時に発生されるデータ出力指示信号ＤＯＴを所定時間遅延させかつその論理を反転する反転遅延回路１９と、出力指示信号ＤＯＴと反転遅延回路１９の出力を受けるＮＯＲ回路２０と、ＮＯＲ回路１８および２０の出力を受ける２入力ＯＲ回路２１と、ＮＯＲ回路１６の出力とＯＲ回路２１の出力とを受ける２入力ＮＡＮＤ回路２２を含む。
２入力ＮＯＲ回路１６は、ノードＮ１の電位が“Ｈ”から“Ｌ”に立下がるときに、反転遅延回路１５の有する遅延時間で決定される時間幅を有する正極性のワンショットパルス信号を発生する。
２入力ＮＯＲ回路１８は、出力許可信号ＯＥＭの“Ｈ”から“Ｌ”への変化時に反転遅延回路１７が有する遅延時間により決定される時間幅を有する正極性のワンショットのパルス信号を発生する。
２入力ＮＯＲ回路２０は、出力指示信号ＤＯＴの“Ｈ”から“Ｌ”への変化時に遅延回路１９が有する遅延時間により決定される時間幅を有するワンショットの正極性のパルス信号を発生する。出力指示信号ＤＯＴは、コラムアドレス信号の変化時に所定時間“Ｌ”となるワンショットパルスの形態で発生される。
出力回路９２６はさらに、ＡＮＤ回路１１の出力、すなわちノードＮ２上の信号を所定時間遅延させる遅延回路１２と、ノードＮ２上の信号と遅延回路１２の出力とを受ける２入力ＮＡＮＤ回路１３と、ＮＡＮＤ回路１３の出力とＮＡＮＤ回路２２の出力とを受ける２入力ＮＡＮＤ回路１４を含む。ＮＡＮＤ回路１４の出力が“Ｈ”のときにドライブトランジスタ２ｂがオン状態となる。次に図１に示す出力回路の動作をその動作波形図である図２を参照して説明する。
今、選択されたメモリセルがデータ“Ｌ”を記憶している場合のデータ読出動作について説明する。内部コラムアドレスストローブ信号ＺＣＡＳが活性状態の“Ｌ”へ立下がると、内部コラムアドレス信号Ｙ１が発生される。アドレスバッファから内部アドレス信号Ｙ１が発生されると、アドレス変化検出回路から出力されるアドレス変化検出信号φＡＴＤがワンショットのパルスの形態で発生される。このアドレス変化検出信号に従って出力指示信号ＤＯＴが所定期間“Ｌ”となる。この出力指示信号ＤＯＴに従って、内部データバス線９１５ａおよび９１５ｂは一旦“Ｌ”にプリチャージされる。スタンバイ時においては、出力指示信号ＯＥＭが“Ｌ”にあり、ノードＮ１およびＮ２の電位は“Ｌ”であり、ドライブトランジスタ１、２ａおよび２ｂはすべてオフ状態にある。
ワンショットの出力指示信号ＤＯＴに従ってＮＯＲ回路２０から反転遅延回路１９の有する遅延時間の時間幅を有するパルスが発生されてＯＲ回路２１の出力が“Ｈ”となる。このときまだノードＮ１の電位は“Ｌ”にあり、ノードＮ４の電位は“Ｈ”にある。出力許可信号ＯＥＭは“Ｌ”にあり、ノードＮ５の電位は“Ｈ”である。したがってこの出力指示信号ＤＯＴが所定期間“Ｌ”となっても、ＮＡＮＤ回路２２の出力（ノードＮ８の電位）は“Ｈ”にあり変化しない。
このときまた、ノードＮ２の電位は“Ｌ”であり、ＮＡＮＤ回路１３の出力は“Ｈ”であり、ＮＡＮＤ回路１４の出力（ノードＮ９の電位）は“Ｌ”にある。
出力許可信号ＯＥＭが活性状態の“Ｈ”となると、ノードＮ１の電位は“Ｌ”、ノードＮ２の電位が“Ｈ”となる。これにより、ドライブトランジスタ１はオフ状態を維持する。一方、ドライブトランジスタ２ａがオン状態となり、出力ノード６の電位を緩やかに接地電位レベルへと放電する。遅延回路１２が有する遅延時間が経過すると、遅延回路１２の出力が“Ｈ”となり、ＮＡＮＤ回路１３の出力が“Ｌ”となる。これにより、ＮＡＮＤ回路１４の出力が“Ｈ”となり、ドライブトランジスタ２ｂがオン状態となる。ドライブトランジスタ２ｂが出力ノード６を高速に接地電位レベルへと放電する。
外部のコラムアドレス信号Ａｄが変化すると、応じて出力指示信号ＤＯＴが所定期間“Ｌ”となる。この動作モードはスタティックコラムモードと呼ばれる。この出力指示信号ＤＯＴが“Ｌ”となると、出力ノード６に現われているデータは、次のサイクルでは無効とされるデータであることが示される。すなわち、出力指示信号ＤＯＴは、そのときに出力ノード６に現われているデータを無効とすべきことを示す信号と言える。この出力指示信号ＤＯＴの“Ｌ”への移行に応答して、内部データ線９１５ａおよび９１５ｂは再びともに接地電位レベルへとプリチャージされる。これにより、ノードＮ１およびＮ２の電位がともに“Ｌ”となり、ドライブトランジスタ１、２ａおよび２ｂはオフ状態となる。出力指示信号ＤＯＴが“Ｌ”に立下がった後、所定時間（列アドレス信号に従ってビット線対が選択されてその選択されたデータが内部データバスに読出されるまでに必要とされる時間）が経過すると、内部データバス線９１５ａおよび９１５ｂの電位はそれぞれ“Ｈ”、および“Ｌ”となる。これにより、ドライブトランジスタ１がオン状態とされ、出力ノード６を電源電位Ｖｃｃレベルにまで充電する。
内部コラムアドレスストローブ信号ＺＣＡＳが不活性状態の“Ｈ”となると、応じて出力許可信号ＯＥＭも“Ｌ”となる。これに応答して、ＮＯＲ回路１８からは、ワンショットのパルスが発生される。一方このとき、ノードＮ１の電位も“Ｈ”から“Ｌ”に立下がり、ドライブトランジスタ１がオフ状態となる。このノードＮ１の電位の立下がりに応答して、ＮＯＲ回路１６からは、ノードＮ４上にワンショットのパルス信号が発生される。反転遅延回路１５はたとえば５段のインバータで構成されており、反転遅延回路１７は、たとえば３段のインバータ回路で構成されており、反転遅延回路１５の有する遅延時間は反転遅延回路１７の有する遅延時間よりも長い。したがって、ノードＮ４の電位が“Ｈ”のときにノードＮ７の電位（ＯＲ回路２１の出力）が“Ｈ”となりＮＡＮＤ回路２２からノードＮ８上には、反転遅延回路１７が有する遅延時間で決定される時間幅の“Ｌ”のワンショットのパルス信号が発生される。応じてＮＡＮＤ回路１４からノードＮ９上に“Ｈ”のワンショットのパルスが発生され、ドライブトランジスタ２ｂがオン状態となる。これにより、出力ノード６は、電源電位Ｖｃｃレベルから所定時間接地電位レベルへと放電され、出力ノード６の電位は電源電位Ｖｃｃと接地電位ＧＮＤとの間の中間電位レベルとなる。この出力ノード６の中間電位レベルは、ドライブトランジスタ２ｂの駆動力、外部負荷および反転遅延回路１７の有する遅延時間により決定される。
上述のように、“Ｈ”のデータ読出完了後、接地電位レベルへの放電するドライブトランジスタ２ｂが所定時間オン状態となるため、出力ノード６の電位を中間電位に保持する構成が設けられていない場合でも出力ノード６の電位は中間電位レベルとなる。したがって、次のサイクルに読出されるデータが“Ｈ”および“Ｌ”のいずれであっても、この出力ノード６は中間電位レベルから駆動されるため、出力振幅は小さく、リンギングが発生することがなく、高速で安定した出力信号Ｑを得ることができる。この高速で安定した出力信号Ｑを得ることにより、たとえばスタティックコラムモード時において“Ｈ”のデータが出力された後に“Ｌ”のデータが出力される場合においても、出力ノード６にリンギングが生じることはなく、安定な出力信号Ｑを出力することができる。
ここで、図１に示す構成を、ドライブトランジスタ１に対しても設けることにより、図２において破線で示すように、“Ｌ”データ読出完了後出力ノード６をプルアップして中間電位レベルに設定することができる。
図３は、“Ｈ”および“Ｌ”両者のデータ読出に対し制御系を設けた際の出力回路の構成を示す図である。図３において、制御用ブロック４０ａおよび４０ｂ各々は、図１に示す、ＮＯＲ回路１６、１８、２０と、ＯＲ回路２１と、ＮＡＮＤ回路２２と、反転遅延回路１５、１７、および１９を含む。遅延回路１２ａおよび１２ｂは、図１に示す遅延回路１２に対応し、ＮＡＮＤ回路１３ａおよび１３ｂは、図１に示すＮＡＮＤ回路１３に対応し、ＮＡＮＤ回路１４ａおよび１４ｂは、図１に示すＮＡＮＤ回路１４に対応する。
したがって、図３に示す回路構成を用いれば、図４に示すように、スタティックコラムモード動作時においては、出力指示信号ＤＯＴに従って出力ノードが中間電位に駆動され、メモリサイクル完了時においては出力指示信号ＯＥＭに従って出力ノード６が中間電位に駆動される。したがって、いずれの場合においても、出力ノード６は、中間電位から“Ｈ”または“Ｌ”に駆動されるため、リンギングを発生することなく安定した出力信号を生成することができる。
図５は、出力指示信号および出力許可信号発生系の構成を示す図である。この図５に示す制御信号発生系は、図８６に示す入出力制御回路に含まれる。
図５を参照して、出力制御信号発生回路は、内部ロウアドレスストローブ信号ＺＲＡＳに応答して活性化され、アドレス変化検出信号φＡＴＤに応答してワンショットの“Ｌ”のパルス信号を発生するワンショットパルス発生回路５０と、内部コラムアドレスストローブ信号ＺＣＡＳを所定時間遅延させる遅延回路５１と、ワンショットパルス発生回路５０からの出力指示信号ＤＯＴの立上がりに応答してワンショットのパルス信号を発生するワンショットパルス発生回路５２と、内部ライトイネーブル信号ＺＷＥと内部コラムアドレスストローブ信号ＺＣＡＳとを受け、データ読出動作が指定されたときに“Ｈ”の信号を出力するゲート回路５７と、ワンショットパルス発生回路５２の出力とゲート回路５７の出力とを受ける２入力ＮＡＮＤ回路５５と、遅延回路５１からの遅延コラムアドレスストローブ信号ＺＣＡＳＥを反転するインバータ回路５４と、インバータ回路５４からの“Ｌ”の信号に応答してセットされ、ＮＡＮＤ回路５５からの“Ｌ”の信号に応答してリセットされるフリップフロップ５６と、フリップフロップ５６の出力を反転するインバータ回路５８を含む。インバータ回路５８から出力指示信号ＯＥＭが発生される。
ワンショットパルス発生回路５２は、出力指示信号ＤＯＴを所定時間遅延させる遅延回路６１と、遅延回路６１の出力と出力指示信号ＤＯＴを受ける２入力ＡＮＤ回路６２を含む。遅延回路６１は、偶数段のインバータ（図５に示す構成においては２つのインバータ回路）により構成される。
フリップフロップ５６は、２つの交差結合されたＮＡＮＤ回路ＮＡ１およびＮＡ２を含む。ＮＡＮＤ回路ＮＡ１は、その一方入力にインバータ回路５４の出力を受け、その他方入力にＮＡＮＤ回路ＮＡ２の出力を受ける。ＮＡＮＤ回路ＮＡ２は、その一方入力にＮＡＮＤ回路５５の出力を受け、その他方入力にＮＡＮＤ回路ＮＡ１の出力を受ける。ＮＡＮＤ回路ＮＡ１の出力がインバータ回路５８へ与えられる。
ゲート回路５７は、内部コラムアドレスストローブ信号ＺＣＡＳが“Ｌ”であり、ライトイネーブル信号ＺＷＥが“Ｈ”のときに、“Ｈ”の信号を出力する。このゲート回路５７は、用いられるダイナミック型半導体記憶装置が出力イネーブル信号ＺＯＥを利用する構成の場合、この出力イネーブル信号ＺＯＥを反転するインバータで置換えられてもよい。データ読出動作時に“Ｈ”の信号を出力する構成が利用されればよい。
制御信号発生系はさらに、ワンショットパルス発生回路５０からの出力指示信号ＤＯＴを反転するインバータ回路５９と、インバータ回路５９の出力に応答して、内部データバス線９１５ａおよび９１５ｂを接地電位レベルへとプリチャージするプリチャージトランジスタ６０ａおよび６０ｂを含む。プリチャージトランジスタ６０ａおよび６０ｂはともにｎチャネルＭＯＳトランジスタで構成される。次に図５に示す制御信号発生系の動作をその動作波形図である図６を参照して説明する。
ロウアドレスストローブ信号ＺＲＡＳが“Ｈ”の非活性状態時においては、出力指示信号ＤＯＴは“Ｌ”にありまたコラムアドレスストローブ信号ＺＣＡＳは非活性状態の“Ｈ”にある。このとき、内部ノードＮ１１およびＮ１２およびＮ１３の電位は“Ｌ”、ノードＮ１０、Ｎ１４およびＮ１５の電位は“Ｈ”にある。
ロウアドレスストローブ信号ＺＲＡＳが“Ｌ”と活性化されると、メモリサイクルが始まる。この“Ｌ”の内部ロウアドレスストローブ信号ＺＲＡＳに応答して、ワンショットパルス発生回路５０が活性状態とされ、その出力である出力指示信号ＤＯＴを“Ｈ”に立上げる。この出力指示信号ＤＯＴが“Ｈ”となってから所定時間経過すると、ワンショットパルス発生回路５２から“Ｈ”の信号が出力される。コラムアドレス信号が変化すると、これに応答して、アドレス変化検出信号φＡＴＤが発生される。スタティックコラム動作モードが可能な半導体記憶装置においては、コラムアドレスストローブ信号は、単に出力イネーブル信号の機能を備えているだけであり、アドレスラッチ指示機能は備えていないことに注目されたい。このアドレス変化検出信号φＡＴＤに応答して、出力指示信号ＤＯＴが所定期間“Ｌ”となる。この出力指示信号ＤＯＴが“Ｌ”となると、ワンショットパルス発生回路５２の出力（ノードＮ１２の出力）が“Ｌ”となる。ワンショットパルス発生回路５２からは、このワンショットの出力指示信号ＤＯＴよりも遅延回路６１が与える遅延時間だけパルス幅が長い“Ｌ”の信号が出力される。
ワンショットパルス発生回路５２からノード１２上に“Ｌ”の信号が出力されると、ＮＡＮＤ回路５５は、ノードＮ１３上に“Ｈ”の信号を出力する。
次いでコラムアドレスストローブ信号ＺＣＡＳが“Ｌ”となると、遅延回路５１から所定時間経過後に“Ｌ”となる遅延コラムアドレスストローブ信号ＺＣＡＳＥが発生される。この“Ｌ”の遅延コラムアドレスストローブ信号ＺＣＡＳＥにより、インバータ回路５４からノードＮ１１上に“Ｈ”の信号が出力される。
一方、ノードＮ１４の電位は“Ｈ”にあり、ノードＮ１３の電位の立上がりに応答してノードＮ１５は“Ｌ”となる。ノードＮ１５の電位がノードＮ１３の電位の立上がりに応答して“Ｌ”となると、ノードＮ１５の電位は“Ｈ”となり、ＮＡＮＤ回路ＮＡ１からノードＮ１４に“Ｌ”の信号が出力される。このノードＮ１４の電位の立下がりに応答して、インバータ回路５８からの出力信号、すなわち出力許可信号ＯＥＭが“Ｈ”となる。
内部コラムアドレスストローブ信号ＺＣＡＳ（ＺＣＡＳＥ）が“Ｌ”にあり、ノードＮ１５の電位が“Ｈ”にある間、ノードＮ１４の電位は“Ｈ”に固定される。すなわち出力許可信号ＯＥＭは“Ｈ”となる。
内部遅延コラムアドレスストローブ信号ＺＣＡＳＥが“Ｌ”の状態において、出力指示信号ＤＯＴが“Ｌ”となり、ノードＮ１３の電位が“Ｈ”となっても、ノードＮ１４の電位は“Ｌ”であり、ノードＮ１５の電位は変化しない。すなわち、遅延コラムアドレスストローブ信号ＺＣＡＳＥが“Ｌ”の間、出力指示信号ＤＯＴが発生されても、出力許可信号ＯＥＭは“Ｈ”の状態を維持する。
一方、出力指示信号ＤＯＴが“Ｌ”となると、インバータ回路５９の出力が“Ｈ”となり、プリチャージトランジスタ６０ａおよび６０ｂがともにオン状態となり、内部データバス線９１５ａおよび９１５ｂを所定時間接地電位レベルへと放電する。これにより、スタティックコラムモード時およびノーマルモード時において、新しくデータが読出されるべきときに、内部データバス線９１５ａおよび９１５ｂを一旦所定電位の接地電位レベルのプリチャージ状態とすることができる。
この内部データバス線９１５ａおよび９１５ｂの接地電位レベルへのプリチャージ動作は、データ読出時においてのみ実行する場合には、ゲート回路５７の出力が“Ｈ”のときに、インバータ回路５９が動作可能状態とされるように構成されればよい。この構成は、ゲート回路５７の出力と出力指示信号ＤＯＴをＡＮＤ回路で受け、このＡＮＤ回路出力をプリチャージトランジスタ６０ａおよび６０ｂへ与えるようにすれば容易に実現される。
上述の制御回路の構成により、“Ｈ”および“Ｌ”のデータのいずれが読出されても、次に新しくデータが読出されるべきときには、出力ノード６は、中間電位レベルに確実にプリチャージすることができる。
なお、図１に示す遅延回路１５、１７、１９および１２ならびに図５に示す遅延回路６１のインバータ回路の段数は、図示の段数に限定されず、適当な遅延時間を与える段数に設定されればよい。
［変形例１］
図７は、この第１の実施の形態の出力回路の変形例を示す図である。図７に示す構成においては、ＮＡＮＤ回路２２の出力に応答して導通し、出力ノード６を所定期間基準電位ＶＲＥＦへ駆動するｎチャネルＭＯＳトランジスタ６２が設けられる。駆動力の大きなドライブトランジスタ２ｂへは、ＮＡＮＤ回路１３の出力がインバータ６３を介して与えられる。この構成においては、出力ノード６の放電時においては、まずドライブトランジスタ２ａが動作して緩やかに出力ノード６を放電し、次いで所定時間経過後ドライブトランジスタ２ｂがオン状態となり、出力ノード６を急速に接地電位レベルへと放電する。１つの読出動作が完了したとき、または、スタティックコラムモードにおいて“Ｈ”の出力信号が出力された後、次いで“Ｌ”の出力信号が出力される場合において、トランジスタ６２がＮＡＮＤ回路２２の出力に応答して導通し、出力ノード６を基準電位ＶＲＥＦへドライブする。この基準電位ＶＲＥＦとして、たとえばダイナミック型半導体記憶装置において用いられているＶｃｃ／２の電位レベルが利用されれば、出力ノード６を中間電位Ｖｃｃ／２へ確実に駆動することができ、“Ｈ”データ読出時および“Ｌ”データ読出時において、リンギングを何ら生じさせることなく、そのデータ確定タイミングを同一とすることができ、高速アクセスを実現することができる（アクセス時間が、“Ｈ”データおよび“Ｌ”データ読出時の長い方のデータ確定時間により決定されるためである）。
［変形例２］
図８は、第１の実施の形態のさらに他の変形例を示す図である。図８においては、ノードＮ２の電位の立下がりに応答して所定期間“Ｈ”となる信号を発生するために、遅延回路１５ｂおよびＮＯＲ回路１６ｂが設けられる。遅延回路１５ｂは、ノードＮ１の電位の立下がりに応答してワンショットのパルスを発生するための反転遅延回路１５ａと同様の構成を備える。ＮＯＲ回路１６ａおよび１６ｂの出力はＯＲ回路６４へ与えられる。ＯＲ回路６４の出力はＮＡＮＤ回路２２へ与えられる。
図８に示す構成によれば、ノードＮ１およびＮ２の電位の立下がり時ワンショットのパルス信号を発生して、プリチャージトランジスタ６２を所定期間オン状態とすることができる。したがって、出力ノード６に現われるデータ信号が“Ｈ”および“Ｌ”いずれの場合であっても、１つのデータ読出サイクル完了時または新しくデータが読出されるべきときには、プリチャージトランジスタ６２をオン状態として、出力ノード６を中間電位ＶＲＥＦにプリチャージすることが可能となる。
以上のように、この第１の実施の形態に従えば、出力ノードをデータ信号読出動作完了時または次に新しくデータが読出されるべきときに中間電位にドライブするように構成している。このため、新しく信号を出力する場合、“Ｈ”および“Ｌ”いずれのデータ信号を出力する場合においても、出力ノード６は中間電位から対応の論理レベルの電位へ駆動されることになり、出力ノードの電位振幅を小さくすることができ、リンギングの発生を防止することができ、安定に高速でデータ信号を出力することができる。このときまた出力ノードが中間電位に保持されているため、“Ｈ”および“Ｌ”のレベルの電位確定までに要する時間を短くすることができ、高速アクセスが可能となる。
さらに、中間電位から“Ｈ”または“Ｌ”の電位レベルへ出力ノードを駆動しているため、データ信号出力時における消費電流を低減することができる。
［実施の形態２］
図９は、この発明の第２の実施の形態である出力回路の構成を示す図である。図９においては、出力ノード６を接地電位レベルへ放電するための回路構成が示される。
図９を参照して、出力回路は、内部読出データ信号ＺＤＤを反転するインバータ回路５と、出力許可信号ＯＥＭおよびインバータ回路５の出力を受けるＡＮＤ回路３と、出力許可信号ＯＥＭと内部読出データ信号ＺＤＤを受けるＡＮＤ回路４を含む。内部読出データ信号ＺＤＤは、データＤＤと論理が反対のデータ信号である。
出力回路はさらに、ＡＮＤ回路４の出力、すなわちノードＮ２上の信号を所定時間遅延する遅延回路１２と、ノードＮ２上の信号と遅延回路１２の出力を受けるＮＡＮＤ回路１３と、ＮＡＮＤ回路１３の出力を受けるインバータ回路６４と、出力ノード６上の信号電位に応答して、このインバータ６４の“Ｈ”駆動力を調節するｐチャネルＭＯＳトランジスタ６７を含む。インバータ回路６４は、互いに相補接続されたｐチャネルＭＯＳトランジスタ６６およびｎチャネルＭＯＳトランジスタ６５を含む。トランジスタ６７は、ｐチャネルＭＯＳトランジスタ６６と電源電位Ｖｃｃを供給する電源電位ノードとの間に設けられ、かつそのゲートに出力ノード６上の信号を受ける。
出力回路はさらに、ＡＮＤ回路３の出力に応答して、出力ノード６を電源電位Ｖｃｃレベルに充電するためのｎチャネルＭＯＳトランジスタ１と、ＡＮＤ回路４の出力に応答して、出力ノード６の電位は比較的緩やかに放電するためのｎチャネルＭＯＳトランジスタ（ドライブトランジスタ）２ａと、インバータ回路６４の出力に応答して、出力ノード６の電位を接地電位レベルへ放電するｎチャネルＭＯＳトランジスタ（ドライブトランジスタ）２ｂを含む。トランジスタ２ａの電流駆動力は、トランジスタ２ｂの電流駆動力よりも小さくされている。次に図９に示す出力回路の動作をその動作波形図である図１０を参照して説明する。
まず内部読出データ信号ＺＤＤが“Ｈ”となる場合の動作について説明する。出力許可信号ＯＥＭが“Ｌ”のとき、ＡＮＤ回路３および４の出力がともに“Ｌ”になり、ドライブトランジスタ１、２ａおよび２ｂはすべてオフ状態にある。
出力許可信号ＯＥＭが“Ｈ”に立上がると、ＡＮＤ回路４の出力が“Ｈ”となる。これにより、ドライブトランジスタ２ａがオン状態となり、出力ノード６を比較的緩やかに放電する。この出力ノード６上の信号電位はトランジスタ６７のゲートへ与えられている。トランジスタ６７は、そのゲート電位が低下するにつれで、その駆動力が大きくなる（コンダクタンスが大きくなる）。所定時間が経過すると、ＮＡＮＤ回路１３の出力（ノードＮ３上の信号電位）が“Ｌ”となる。このノードＮ３上の信号電位の立下がりに応答して、インバータ回路６４の出力が“Ｈ”となる。このインバータ６４が出力する“Ｈ”の信号の電位レベルは、出力ノード６の電位レベルにより変化する。トランジスタ６７がインバータ回路６４のｐチャネルＭＯＳトランジスタ６６へ伝達する電圧は、Ｖｃｃ−Ｖ（６）−Ｖｔｈである。ここで、Ｖ（６）は、出力ノード６の電位を示し、ＶｔｈはｐチャネルＭＯＳトランジスタ６７のしきい値電圧の絶対値を示す。したがって、出力ノード６の電位低下に伴って、インバータ回路６４が出力する“Ｈ”の電位レベルが上昇し、ドライブトランジスタ２ｂがより強くオン状態となり、高速で出力ノード６の電位を接地電位レベルへと放電する。すなわち、インバータ回路６４の出力の“Ｈ”の電位レベルが出力ノード６の電位低下に伴って上昇し、応じてドライブトランジスタ２ｂが強くオン状態となり、出力ノード６の電位が十分に低下したときに、ドライブトランジスタ２ｂはより速く出力ノード６を接地電位レベルへと放電する。これにより、リンギングが生じない電位レベルに出力ノード６の電位が到達したときに、ドライブトランジスタ２ｂが高速に接地電位レベルへと出力ノード６を放電するため、リンギングが生じず、安定に出力信号を発生することができる。
このｐチャネルＭＯＳトランジスタ６７は、ノーマリオン状態のトランジスタが用いられており、その抵抗値（コンダクタンス）が出力ノード６の電位低下に伴って大きくなる抵抗素子として考えられてもよい。この場合、インバータ６４の出力が“Ｈ”となるとき、この出力電位の立上がりが出力ノード６の電位の立下がりに応じて速くなり、ドライブトランジスタ２ｂが、電位出力ノード６の電位の立下がりに応じて強くオン状態となる。
図１０に示す動作波形図においては、出力ノード６が接地電位レベルへ放電され、かつ出力許可信号ＯＥＭが“Ｌ”となったときには、ドライブトランジスタ１、２ａおよび２ｂがすべてオフ状態となった状態の動作波形が示される。しかしながら、この出力ノード６は、第１の実施の形態のように、中間電位レベルに保持される構成と組合せて用いられてもよい。図１０においては、このときの出力ノード６の電位変化をＱ′として示す。この出力ノード６を中間電位レベルに保持する場合には、この電位低下に伴って放電力を強くすることにより、以下のような利点が得られる。
図１１に、出力許可信号ＯＥＭが活性状態となってから、有効な読出データが伝達された際の動作波形を示す。この図１１において、出力ノード６が、中間電位にプリチャージされている状態が示される。出力許可信号ＯＥＭが“Ｌ”のときには、出力ノード６は中間電位にプリチャージされている。出力許可信号ＯＥＭが“Ｈ”に立上がり、このときに内部読出データ信号ＺＤＤが“Ｌ”であるとすると、ノードＮ１の電位が“Ｈ”に立上がり、出力ノード６の電位が上昇し、出力データＱ′は“Ｈ”となる。所定時間経過後に、有効データが現われ、内部読出データ信号ＺＤＤが“Ｈ”となると、ノードＮ２の電位が“Ｈ”に立上がり、またノードＮ１の電位は“Ｌ”に立下がる。これにより、ドライブトランジスタ２ａがオン状態となり、出力ノード６を接地電位レベルへと緩やかに放電し、出力信号Ｑ′の電位が徐々に低下する。
次いで、所定時間経過後、ノードＮ３（ＮＡＮＤ回路１３の出力）が“Ｌ”となると、インバータ回路６４の出力が緩やかに立上がる。このインバータ回路６４の出力の立上がり速度は、出力ノード６の電位により決定される。したがって、出力信号Ｑ′の電位が高い場合には、インバータ回路６４の出力は緩やかに立上がり、出力信号Ｑ′の電位が十分低くなると、インバータ回路６０の出力が急速に電源電位Ｖｃｃレベルにまで立上がる。ドライブトランジスタ２ｂの駆動力は、出力ノード６の電位、すなわち出力信号Ｑ′の電位が十分に低下したときに大きくされ、高速で出力ノード６を接地電位レベルへと放電する。これにより、無効データが出力され、次いで有効データが出力される動作時において、この有効データと無効データの論理が異なる場合においても、ドライブトランジスタ２ｂの、電流駆動力を出力ノード６の電位レベルに応じて調節することにより、安定にリンギングを発生することなく出力信号を発生することができる。
この出力ノード６に、無効データが現われる動作モードについては後に詳細に説明する。
図１２は、出力ノードを“Ｈ”レベルに駆動する部分の構成を示す図である。図１２において、出力ノード６を電源電位Ｖｃｃレベルにドライブ（充電）するために、ノードＮ１上の信号電位に応答して導通するｎチャネルＭＯＳトランジスタからなるドライブトランジスタ１ａが設けられかつドライブトランジスタ１ａに並列にドライブトランジスタ１ｂが設けられる。
出力回路の制御部はさらにノードＮ１上の信号電位を所定時間遅延させる遅延回路１２ａと、ノードＮ１上の信号と遅延回路１２ａの出力とを受けるＮＡＮＤ回路１３ａと、ＮＡＮＤ回路１３ａの出力をゲートに受けるｐチャネルＭＯＳトランジスタ７１およびｎチャネルＭＯＳトランジスタ７３と、トランジスタ７１および７３の間に設けられるｐチャネルＭＯＳトランジスタ７２と、出力ノード６の上の信号をゲートに受けるｎチャネルＭＯＳトランジスタ７５と、トランジスタ７５と電源電位供給ノードとの間に設けられるｐチャネルＭＯＳトランジスタ７４を含む。トランジスタ７４のゲートは、トランジスタ７２および７３の接続点およびドライブトランジスタ１ｂのゲートに接続される。トランジスタ７２のゲートは、トランジスタ７４および７５の接続点に接続される。次にこの図１２に示す回路の動作をその動作波形図である図１３を参照して説明する。
今、内部読出データ信号ＺＤＤは“Ｌ”であるとする。出力許可信号ＯＥＭが“Ｌ”の場合には、ノードＮ１およびＮ２の電位はともに“Ｌ”であり、ドライブトランジスタ１ａおよび２はともにオフ状態にある。ノードＮ１の電位が“Ｌ”であるため、ＮＡＮＤ回路１３ａの出力は“Ｈ”であり、ドライブトランジスタ１ｂへは、トランジスタ７３がオン状態であるため、“Ｌ”の信号が与えれらる。したがって、ドライブトランジスタ１ｂもオフ状態にある。
出力許可信号ＯＥＭが“Ｈ”に立上がると、ノードＮ１の電位が“Ｈ”に立上がり、ドライブトランジスタ１ａがオン状態となる。ドライブトランジスタ１ａの電流駆動力は比較的小さくされており、出力ノード６の電位を緩やかに上昇させる。所定時間が経過すると、ＮＡＮＤ回路１３ａの出力（ノードＮ３ａの出力電位）が“Ｌ”となり、トランジスタ７３がオフ状態、トランジスタ７１がオン状態となる。出力ノード６の電位はトランジスタ７５のゲートへ与えられている。出力ノード６の電位レベルが中間電位レベルのときには、このトランジスタ７５の電流駆動力は小さく（コンダクタンスが小さく）、トランジスタ７４の電流駆動力の方が大きく、このためトランジスタ７２のゲート電位は比較的高く、トランジスタ７２のコンダクタンスは小さい。
したがって、この状態では、ドライブトランジスタ１ｂの電位は緩やかに上昇し、ドライブトランジスタ１ｂはその電流駆動力が制限されて比較的緩やかに出力ノード６を充電する。出力ノード６の電位が十分に上昇すると、ドライブトランジスタ７５の電流駆動力が大きくなり、応じてトランジスタ７２の電位が十分低くなり、トランジスタ７２の電流駆動力が大きくなり、トランジスタ１ｂの電位が高速で上昇し、その電流駆動力が大きくされて高速で出力ノード６を充電する。このとき、またトランジスタ７４の電流駆動力がトランジスタ１ｂのゲート電位の上昇に伴って小さくされており、トランジスタ７２のゲート電位が出力ノード６の電位上昇に伴って高速に放電され、トランジスタ７２が十分強いオン状態となり、応じてドライブトランジスタ１ｂの電流駆動力が高速で大きくされる。
これにより、出力ノード６の電位がリンギングが発生しない電位レベルに上昇したときに、その電位が高速に上昇し、リンギングの発生を伴うことなく、安定に出力信号を発生することができる。図１３においては、また出力ノード６が中間電位に充電されている場合の動作波形を出力信号Ｑ′として併せて示している。
以上のように、この第２の実施の形態による出力回路の構成に従えば出力ノードの電位レベルに応じて出力ノードの駆動力を調節しているため、出力ノードの電位がリンギングが発生しない電位レベルに到達したときにその出力ノードの電位が高速に変化させられており、リンギングが発生することのない安定な出力信号を生成することができる。
［実施の形態３］
スタティックコラムモード機能付のダイナミック型半導体記憶装置においては、列選択動作は列アドレス信号の変化に応じて発生されるアドレス変化検出信号φＡＴＤに従って実行される。コラムアドレスストローブ信号ＺＣＡＳは、データ出力タイミングを決定するために利用されるだけである。したがって、この場合ロウアドレスストローブ信号ＺＲＡＳが活性状態となってからコラムアドレスストローブ信号ＺＣＡＳが活性状態となるまでに要する時間すなわちＲＡＳ−ＣＡＳ遅延時間ＴＲＣＤと、列アドレス信号Ａｄが変化してからコラムアドレスストローブ信号ＺＣＡＳが変化するまでに要する時間列アドレス−ＣＡＳ遅延時間ＴＡＳＣの関係に応じて出力ノードに、無効データが生じる場合がある。まずこの実施の形態３を説明する前に、無効データが出る場合、および無効データが出ない場合の動作について図５に示す制御信号発生回路を参照して説明する。
まず図５、および図１４を参照して、無効データが出ない場合の動作について説明する。
ロウアドレスストローブ信号ＺＲＡＳが活性化され“Ｌ”となると、メモリサイクルが始まり、そのときに与えられたアドレス信号Ａｄがロウアドレス信号Ｘとして取込まれ、行選択動作が実行される。この状態においては、図５に示す制御回路は初期状態にあり、出力許可信号ＯＥＭは“Ｌ”にある。
ロウアドレスストローブ信号ＺＲＡＳが活性化されて“Ｌ”となると、ワンショットパルス発生回路５０がイネーブルされ、その出力が“Ｈ”となる。この列アドレス変化検出信号φＡＴＤは、コラムアドレスバッファ９０７が、スタティックコラムモード時においては、ロウアドレスストローブ信号ＺＲＡＳに応答してイネーブル状態とされるため、行アドレス信号Ｘの変化時点においては、コラムバッファ９０７出力は変化しないため、ワンショットのアドレス変化検出信号φＡＴＤは発生されない（図６０参照）。またはこれに代えてパルス変化検出回路（ＡＴＤ回路）９２０が、ロウアドレスストローブ信号ＺＲＡＳが“Ｌ”のときに動作可能状態とされるように構成されてもよい。
ロウアドレスホールド時間が経過すると、次いで、アドレス信号Ａｄが変化し、コラムアドレス信号Ｙが発生される。このアドレス信号Ａｄの変化に応答して、アドレス変化検出信号φＡＴＤが活性状態とされ、ワンショットパルス発生回路５０から発生される出力指示信号ＤＯＴが所定期間“Ｌ”となる。この出力指示信号ＤＯＴの“Ｌ”の移行に応答して、ワンショットパルス発生回路５２からノードＮ１２へ、この出力指示信号ＤＯＴよりも“Ｌ”の期間が長い“Ｌ”のパルス信号が与えられる。このノードＮ１２上に与えられる“Ｌ”のワンショットのパルス信号のパルス幅は、遅延回路６１が与える遅延時間分出力指示信号ＤＯＴが“Ｌ”の期間よりも長い。
ノードＮ１２の電位が“Ｌ”となると、ＮＡＮＤ回路５５からノード１３上に“Ｈ”の信号が出力される。
データ読出時においては、ゲート回路５７の出力は“Ｈ”にある。
初期状態においては、ノードＮ１４の電位は“Ｈ”にあり、このノードＮ１３の電位が“Ｈ”となると、ノードＮ１５の電位が“Ｌ”となる。これにより、ノードＮ１４の電位は確実に“Ｈ”レベルに設定される。この状態においては、出力指示信号ＯＥＭがまだ“Ｌ”の不活性にある。
アドレス−ＣＡＳ遅延時間ＴＡＳＣが十分長い場合には出力指示信号ＤＯＴが“Ｈ”となっても、まだ遅延コラムアドレスストローブ信号ＺＣＡＳＥは“Ｈ”にある。この状態においては、まだノードＮ１４の電位は“Ｈ”にある。したがって、出力指示信号ＤＯＴが“Ｈ”になると、ノードＮ１３の電位が“Ｌ”に立下がり、応じてノードＮ１５の電位が“Ｈ”に立上がる。
次いで、アドレス−ＣＡＳ遅延時間ＴＡＣＤが経過すると、コラムアドレスストローブ信号ＺＣＡＳが活性化され、“Ｌ”となり、応じて遅延コラムアドレスストローブ信号ＺＣＡＳＥが“Ｌ”となる。この遅延コラムアドレスストローブ信号ＺＣＡＳＥが“Ｌ”となると、インバータ回路５４からノードＮ１１上に“Ｈ”の信号が出力される。ノードＮ１５の電位が“Ｈ”であるため、ノードＮ１１の電位の立上がりに応答して、ノードＮ１４の電位が“Ｌ”となり、出力指示信号ＯＥＭが“Ｈ”となる。
出力許可信号ＯＥＭが“Ｈ”となると、既に、有効データＺＤＤが現われており、このデータ信号ＺＤＤに従って、ノードＮ１の電位は“Ｌ”、ノードＮ２の電位が“Ｈ”となる。ノードＮ２の電位が“Ｈ”となると、ドライブトランジスタ２ａがオン状態となり、出力Ｑが緩やかに低下し、次いでドライブトランジスタ２ｂがオン状態となり、高速でこの出力Ｑの電位を低下させる。
上述のように、時間ＴＡＳＣが十分長ければ、無効データは出力されず、出力信号Ｑはたとえば中間電位レベルから接地電位レベルまたは電源電位レベルへとリンギングを生じさせることなく安定に変化することができる。
図１５に、無効データが出力する場合の動作波形を示す。以下、この無効データ出力の動作について図１５および図５を参照して説明する。
ロウアドレスストローブ信号ＺＲＡＳが活性化されて“Ｌ”となる。このロウアドレスストローブ信号ＺＲＡＳの活性化に応答して、出力指示信号ＤＯＴが“Ｈ”となる。この内部ロウアドレスストローブ信号ＺＲＡＳの活性化に応答して、そのときに与えられていたアドレスＡｄがロウアドレス信号（Ｘアドレス）として取込まれ、このＸアドレスに対応する行が選択される。
アドレス信号Ａｄが変化すると、アドレス変化検出信号φＡＴＤが発生される。このアドレス変化検出信号φＡＴＤに従って、ワンショットパルス発生回路５０から、所定時間経過後に、“Ｌ”のワンショットのパルス信号である出力指示信号ＤＯＴが発生される。
列アドレス信号発生後、すぐにコラムアドレスストローブ信号ＺＣＡＳが“Ｌ”に立下がる。すなわちアドレス−ＣＡＳ遅延時間ＴＡＳＣが極めて短い状態を考える。このとき、出力指示信号ＤＯＴが“Ｌ”となる前に、先に遅延コラムアドレスストローブ信号ＺＣＡＳＥが“Ｌ”となる。これに応答して、ノードＮ１１の電位が“Ｈ”となり、ノードＮ１５の電位が“Ｈ”であるため、ＮＡＮＤ回路ＮＡ１の出力（ノードＮ１４の電位）が“Ｌ”となり、出力許可信号ＯＥＭが“Ｈ”となる。出力指示信号ＤＯＴが“Ｌ”となってから、所定時間経過後に有効データが出力され、内部読出データＺＤＤが“Ｈ”に立上がる。したがって、出力許可信号ＯＥＭが“Ｈ”のときには、無効データが現われており、この“Ｌ”の無効データ信号ＺＤＤに従って出力信号Ｑの電位が上昇する。次いで、有効データが現われ、“Ｈ”の内部読出信号ＺＤＤに従って出力信号Ｑが低下する。
したがって、このように、無効データとして“Ｈ”のデータが出力された後に有効データとして“Ｌ”のデータが出力される場合には、出力信号Ｑが中間電位に設定されていた場合でも、その電位振幅が大きくなり、ドライブトランジスタ２ｂがオン状態となったとき、出力ノード６の電位は十分低下しておらず、出力信号Ｑにリンギングが発生する状態が生じることが考えられる。そこで、以下にこのような無効データが出力される場合においても、リンギングが発生することのない構成について説明する。なお、以下の説明においては、出力信号Ｑは中間電位にプリチャージされている状態を前提として説明する。また出力信号Ｑの“Ｌ”への駆動部に対してのみ説明するが、これは出力信号Ｑが“Ｈ”に立上がる場合の経路についても同様の構成を設けることができる。
図１６は、この発明の第３の実施の形態である出力回路の構成を示す図である。図１６においては、出力ノード６に、“Ｌ”のデータ信号を出力する際のリンギングの発生を防止するための構成を示す。同様の構成がノードＮ１（ＡＮＤ回路３の出力）に対して設けられれば、“Ｈ”のデータ出力時におけるリンギングの発生を防止するための構成を実現することができる。
図１６を参照して、出力回路は、基本構成として、出力許可信号ＯＥＭと内部読出データ信号ＺＤＤを受けるＡＮＤ回路４と、内部読出データ信号ＺＤＤを反転するインバータ回路５と、インバータ回路５の出力と出力許可信号ＯＥＭを受けるＡＮＤ回路３と、ＡＮＤ回路３の出力に応答して出力ノード６を電源電位Ｖｃｃレベルに充電するドライブトランジスタ１と、ＡＮＤ回路４の出力に応答して、出力ノード６を接地電位レベルへ緩やかに放電する電流駆動力の小さなドライブトランジスタ２ａと、ドライブトランジスタ２ａと並列に設けられ、出力ノード６をドライブトランジスタ２ａよりも大きな電流駆動力で放電するドライブトランジスタ２ｂを含む。
ドライブトランジスタ２ｂの動作を制御するための制御系は、出力指示信号ＤＯＴを反転するインバータ回路８１と、ノードＮ２の信号（ＡＮＤ回路４の出力）とインバータ回路８１の出力を受けるＮＡＮＤ回路８２と、ＮＡＮＤ回路８２の出力とノードＮ２上の信号とを受けるフリップフロップ８４とを含む。このフリップフロップ８４は交差結合されたＮＡＮＤ回路ＮＡ３およびＮＡ４を含む。ＮＡＮＤ回路ＮＡ３はその一方入力がＮＡＮＤ回路８２の出力を受け、その他方入力がＮＡＮＤ回路ＮＡ４の出力を受ける。ＮＡＮＤ回路ＮＡ４は、その一方入力にＮＡＮＤ回路ＮＡ３の出力を受け、その他方入力にノードＮ２上の信号を受ける。このフリップフロップ８４は、ノードＮ２に有効データが現われているか否かを判別する機能を備える。
制御系は、さらに、フリップフロップ８４に含まれるＮＡＮＤ回路ＮＡ３の出力（ノードＮ２５上の信号）を受けるインバータ回路８５と、インバータ回路８５の出力とＡＮＤ回路８３の出力を受けるＮＡＮＤ回路８６と、インバータ回路８５の出力を所定時間遅延する遅延回路８７と、ＮＡＮＤ回路８６の出力を遅延する遅延回路８８と、遅延回路８７および８８の出力を受けるＮＡＮＤ回路８９と、ノードＮ２上の信号とＮＡＮＤ回路８９の出力を受けるＡＮＤ回路９０を含む。ＡＮＤ回路９０の出力はドライブトランジスタ２ｂのゲートへ与えられる。
遅延回路８７の遅延時間Ｔ１は遅延回路８８の遅延時間Ｔ２よりも長く設定される。次に図１６に示す出力回路の動作をその動作波形図である図１７を参照して説明する。
まず図１７（Ａ）を参照して、無効データ信号が出力される場合の動作について説明する。ここで、無効データ信号は“Ｌ”のデータ信号ＺＤＤであり、有効データ信号は“Ｈ”のデータ信号ＺＤＤであると仮定する。
無効データ信号が出力される場合、まず出力指示信号ＯＥＭが“Ｈ”となり、その後出力指示信号ＤＯＴが活性状態の“Ｌ”となる。出力許可信号ＯＥＭが“Ｈ”に立上がると、ノードＮ２の電位は無効データ信号ＺＤＤに従って“Ｌ”にある。この状態では、ドライブトランジスタ１がオン状態となり、ドライブトランジスタ２ａはオフ状態であり、出力ノード６はドライブトランジスタ１を介して充電されてその電位が上昇する。この状態で、出力指示信号ＤＯＴが“Ｌ”に立下がると、インバータ８１からノードＮ２３に“Ｈ”の信号が出力される。出力指示信号ＤＯＴが“Ｌ”のときに、有効データが現われ、内部読出データ信号ＺＤＤが“Ｈ”に立上がる。これにより、ノードＮ２の電位が“Ｈ”に立上がり、ドライブトランジスタ２ａがオン状態、ドライブトランジスタ１がオフ状態となり、出力ノード６は緩やかに放電される。
ノードＮ２の電位が“Ｈ”に立上がると、ノードＮ２３の電位が“Ｈ”であるため、ＮＡＮＤ回路８２からノードＮ２４へ“Ｌ”の信号が出力される。ノードＮ２４の電位が“Ｌ”となると、フリップフロップ８４がセットされ、そのノードＮ２５の電位が“Ｈ”となる（ノードＮ２６の電位は“Ｈ”にある）。ノードＮ２５が“Ｈ”に立上がると、フリップフロップ８４に含まれるＮＡＮＤ回路ＮＡ４は、その両入力に“Ｈ”の信号を受けるため、ノードＮ２６の電位が“Ｌ”となり、ノードＮ２５の電位が“Ｈ”に固定される。
ノードＮ２５の電位が“Ｈ”に立上がると、ノードＮ２７の電位が“Ｌ”となる。ノードＮ２７の電位が“Ｈ”のとき、ＡＮＤ回路８３の出力は、出力指示信号ＤＯＴが“Ｌ”であり、“Ｌ”となる。したがって、ＮＡＮＤ回路８６の出力は“Ｈ”に固定される。
遅延回路８７が有する遅延時間Ｔ１が経過すると、ＮＡＮＤ回路８９は、遅延回路８７から“Ｌ”の信号を受け、ノードＮ３０に“Ｈ”の信号を出力する。このときノードＮ２の電位は“Ｈ”であり、ＡＮＤ回路９０はノードＮ３１上に“Ｈ”の信号を出力し、ドライブトランジスタ２ｂをオン状態とする。これにより出力ノード６はドライブトランジスタ２ｂを介して高速で放電される。
上述のように、無効データが存在する場合には、出力指示信号ＤＯＴの変化よりも先に出力許可信号ＯＥＭが活性状態となる。この場合には、遅延時間の長い遅延回路８７により、出力ドライブトランジスタ２ｂのオン移行タイミングが決定される。これにより出力ノード６の電位が十分低下した後に出力ノード６はドライブトランジスタ２ｂを介して高速で放電される。論理の異なる無効データおよび有効データが出力される場合であってもリンギングの発生を安定に確実に防止することができる。
次に図１７（Ｂ）を参照して無効データ信号が出力されない場合の動作について説明する。
無効データが出力されない場合には、出力許可信号ＯＥＭは、出力指示信号ＤＯＴが発生された後に“Ｈ”となる。図５の回路構成から明らかなように、出力指示信号ＤＯＴが“Ｈ”のときに、遅延コラムアドレスストローブ信号ＺＣＡＳＥに従って、出力許可信号ＯＥＭが発生される。
この状態においては、出力許可信号ＯＥＭが“Ｈ”に立上がったとき、既に有効な“Ｈ”の読出データ信号ＺＤＤが出力されており、ノードＮ２の電位は出力許可信号ＯＥＭの電位の立上がりに応答して“Ｈ”となる。ノードＮ２の電位が“Ｈ”に立上がると、出力指示信号ＤＯＴは既に“Ｈ”に復帰しており、ＡＮＤ回路８３は、ノードＮ２８に“Ｈ”の信号を出力する。一方、フリップフロップ８４においては、ノードＮ２６は、初期状態において“Ｈ”に設定されており、ノードＮ２５は初期状態において“Ｌ”に設定されている。したがって、ノードＮ２の電位が“Ｌ”のときに、出力指示信号ＤＯＴが“Ｌ”となっても、このフリップフロップ８４のラッチ状態は変化しない。同様に、ノードＮ２の電位が“Ｌ”から“Ｈ”に立上がっても、ＮＡＮＤ回路８２の出力は“Ｈ”であり（インバータ回路８１の出力は既に“Ｌ”に立下がっている）、フリップフロップ８４のラッチ状態は変化しない。したがって、ノードＮ２７の電位は“Ｈ”に固定される。
この状態においては、ノードＮ２の電位が“Ｈ”に立上がり、応じてノードＮ２８の電位が“Ｈ”に立上がると、ノードＮ２９の電位がＮＡＮＤ回路８６により“Ｌ”に立下がる。遅延回路８８が有する遅延時間Ｔ２の経過後、ＮＡＮＤ回路８９は、ノードＮ３０に“Ｈ”の信号を出力する。これにより、ＡＮＤ回路９０がノードＮ３１上に“Ｈ”の信号を出力し、ドライブトランジスタ２ｂをオン状態とする。
無効データが出力されない場合は、アドレスアクセス時間ＴＡＳＣが比較的長い場合である。この場合、無効データ信号は出力されないため、出力許可信号ＯＥＭが活性化されると、出力ノード６はドライブトランジスタ２ａにより緩やかに放電され、その電位が低下する。このとき遅延回路８８が与える遅延時間Ｔ２の経過後、ドライブトランジスタ２ｂがオン状態となり、出力ノード６を高速で接地電位レベルまで放電する。このとき、無効データは出力されていないため、出力ノード６の電位が十分に低下してから駆動力の大きいドライブトランジスタ２ｂが活性化されており、したがって、リンギングが生じることなく安定な出力信号が得られる。
なお、この図１７に示す動作波形図において、内部読出データ信号ＺＤＤは、“Ｌ”の状態にスタンバイ時に設定されている。これは第１の実施の形態の場合と同様に、出力ノードを中間電位に保持する場合に内部データ線９１５ａおよび９１５ｂをともに接地電位レベルにプリチャージする構成が利用されている。
ドライブトランジスタ２ａおよび２ｂの電流駆動力は、ドライブトランジスタ２ａおよび２ｂのサイズ、すなわちゲート幅Ｗとゲート長Ｌの比を異ならせることにより実現することができる。ドライブトランジスタ２ａおよび２ｂのβ（Ｗ／Ｌに比例する定数）を異ならせればよい。
またドライブトランジスタ２ａおよび２ｂは特にその電流駆動力を異ならせる必要はない。ドライブトランジスタ２ｂがオン状態のとき、ドライブトランジスタ２ａもオン状態となっているため、２つのトランジスタを介して出力ノード６が放電されるため、等価的に出力ノード６の放電能力が大きくされており、このドライブトランジスタ２ａおよび２ｂの電流駆動力が同じであっても同様の効果を得ることができる。
また出力ノード６を放電するトランジスタが３以上の複数個設けられており、出力ノード６の放電が複数段階にわたって実現されるものであっても上記実施の形態と同様の効果を得ることができる。この構成は、図１６に示す構成において、ＡＮＤ回路９０の出力にさらに遅延回路を設け、この遅延回路出力に応答して導通するトランジスタを出力ノード６と接地電位との間に余分に設けることにより容易に実現することができる。
また図１６に示す遅延回路８７および８８は、遅延回路８７の遅延時間が遅延回路８７の遅延時間よりも短いという条件を満足する限りインバータの段数は任意であり、またインバータと異なる遅延素子が用いられてもよい（たとえばＲＣ遅延素子）。
［変形例１］
図１８は、図１６に示す出力回路の変更例の要部の構成および動作を示す図である。図１８（Ａ）において、出力制御部には、図１６に示す遅延回路８７および８８は設けられない。ＮＡＮＤ回路８９は、図１６に示すＮＡＮＤ回路８６およびインバータ回路８５からの信号を受ける。ＮＡＮＤ回路８９の出力は図１６に示すＡＮＤ回路９０へ与えられる。
図１８（Ａ）において、ＮＡＮＤ回路８９は、電源電位供給ノードと出力ノード８９４との間に設けられ、そのゲートにＮＡＮＤ回路８６からの出力信号Ａを受けるｐチャネルＭＯＳトランジスタ８９０と、電源電位供給ノードと出力ノード８９４との間に設けられ、そのゲートにインバータ回路８５からの出力信号Ｂを受けるｐチャネルＭＯＳトランジスタ８９１を含む。トランジスタ８９０の電流駆動力はトランジスタ８９１の電流駆動力よりも大きくされる。ＮＡＮＤ回路８９は、さらに、ＮＡＮＤ回路８６からの出力信号Ａをゲートに受けるｎチャネルＭＯＳトランジスタ８９２と、インバータ回路８５からの出力信号Ｂをゲートに受けるｎチャネルＭＯＳトランジスタ８９３を含む。トランジスタ８９２および８９３は、出力ノード８９４と接地電位ノードとの間に直列に接続される。出力ノード８９４上の信号は、次段のＡＮＤ回路９０へ与えられる。トランジスタ８９２および８９３の電流駆動力は同一に設定されていればよい。次にこの図１８（Ａ）に示すＮＡＮＤ回路の動作をその動作波形図である図１８（Ｂ）を参照して説明する。
ＮＡＮＤ回路８６からの出力信号Ａが“Ｌ”にあれば、ｐチャネルＭＯＳトランジスタ８９０がオン状態となる。これにより出力ノード８９４の電位はトランジスタ８９０により比較的大きい駆動力で充電され、比較的高速で“Ｈ”へ立上がる。
一方、インバータ回路８５からの出力信号Ｐが“Ｌ”となると、ｐチャネルＭＯＳトランジスタ８９１がオン状態となり、出力ノード８９４は、このトランジスタ８９１を介して比較的緩やかに充電される。この出力ノード８９４上の信号は次段のＡＮＤ回路９０へ与えられる。出力ノード８９４上の信号電位が次段のＡＮＤ回路９０の入力論理しきい値を超えると、ＡＮＤ回路９０からは“Ｈ”の信号が出力される。したがって、図１８（Ｂ）に示すように、このトランジスタ８９０および８９１の電流駆動力を適当な値に設定することにより、ＡＮＤ回路９０の出力が“Ｈ”に立上がるのに要する時間を、図１６に示す遅延回路８７および８８が与える遅延時間と同一時間に設定することができる。
［変形例２］
図１９は、第３の実施の形態の第２の変形例の出力回路の制御部の構成を示す図である。図１９におい、制御部は、出力許可信号ＤＯＴおよび出力指示信号ＯＥＭを受けるゲート回路９１および９２と、ゲート回路９１の出力の立上がりに応答してセットされるフリップフロップ９３と、ゲート回路９２の出力の立上がりに応答してセットされるフリップフロップ９４と、ノードＮ２上の信号を所定時間遅延させる遅延回路９５と、遅延回路９５の出力とフリップフロップ９３の出力とを受けるＡＮＤ回路９６と、フリップフロップ９４のＱ出力と遅延回路９５の出力とを受けるＡＮＤ回路９７と、ノードＮ２上の信号とＡＤＮ回路９６の出力を受けるＡＮＤ回路９８と、ノードＮ２上の信号とＡＮＤ回路９７の出力とを受けるＡＮＤ回路９９と、ＡＮＤ回路９８の出力に応答して出力ノード６を接地電位レベルへと放電するドライブトランジスタ２ｂａと、ＡＮＤ回路９９の出力に応答して出力ノード６を接地電位レベルへ放電するドライブトランジスタ２ｂｂを含む。
ゲート回路９１は、信号ＤＯＴおよびＯＥＭがともに“Ｌ”のときに“Ｈ”の信号を出力する。出力許可信号ＯＥＭが“Ｌ”のときに出力指示信号ＤＯＴが“Ｌ”となる場合は、図１７（Ｂ）に示すように、無効データが出力されない場合である。このときには、ゲート回路９１は“Ｈ”の信号を出力してフリップフロップ９３をセットし、このフリップフロップ９３のＱ出力から“Ｈ”の信号を出力させる。
ゲート回路９２は、出力許可信号ＯＥＭが“Ｈ”のときに出力指示信号ＤＯＴが“Ｌ”となると“Ｈ”の信号を出力する。出力許可信号ＯＥＭが“Ｈ”のときに出力指示信号ＤＯＴが“Ｌ”となるのは、無効データ信号が出力される場合である。このときは、ゲート回路９２が“Ｈ”の信号を出力し、フリップフロップ９４をセットし、このフリップフロップ９４のＱ出力が“Ｈ”の信号を出力させる。
次に動作について簡単に説明する。出力ノードＮ２上の電位が“Ｈ”となると、ドライブトランジスタ２ａがオン状態となり、出力ノード６を緩やかに放電する。所定時間が経過すると、遅延回路９５の出力が“Ｈ”となる。無効データが出力される可能性のある場合、ゲート回路９２によりフリップフロップ９４がセットされており、そのＱ出力から“Ｈ”の信号を出力する。無効データが出力される可能性のない場合には、ゲート回路９１によりフリップフロップ９３がセットされてそのＱ出力から“Ｈ”の信号を出力する。
遅延回路９５の出力が“Ｈ”となると、ＡＮＤ回路９６および９７の一方の出力が“Ｈ”となる。応じてＡＮＤ回路９８および９９の一方の出力が“Ｈ”となる。
ドライブトランジスタ２ｂａの電流駆動力はドライブトランジスタ２ｂｂの電流駆動力よりも大きくされている。したがって、無効データが出力されない場合には、フリップフロップ９３、ＡＮＤ回路９６および９８により、ドライブトランジスタ２ｂａがオン状態とされ、この出力ノード６の電位を高速で放電する。無効データが出力されない場合、出力ノード６の電位振幅は、既にドライブトランジスタ２ａにより放電されており、大きな駆動力でこの出力ノード６を放電してもリンギングは生じることはなく、安定に出力信号を生成することができる。
無効データが出力される可能性のある場合、フリップフロップ９４、ＡＮＤ回路９７および９９を介してドライブトランジスタ２ｂｂがオン状態となる。この無効データ信号が出力される可能性のある場合、出力ノード６の電位は十分に立下がっていないことが考えられる。したがってこのとき、出力ノード６は、比較的小さな駆動力を有するドライブトランジスタ２ｂｂにより緩やかに放電される。このとき、ドライブトランジスタ２ａおよび２ｂｂがともにオン状態となるため、ドライブトランジスタ１個で出力ノード６を駆動する場合よりも高速で放電される。これにより、リンギングが生じることなく安定に出力信号を生成することができる。
スタティックコラム動作モード時においては、信号ＯＥＭが“Ｈ”のときに、出力指示信号ＤＯＴが“Ｌ”となる。先に無効データが出力される可能性がある場合、フリップフロップ９３がセットされており、このスタティックコラム動作モード時には続けてセット状態とされる。フリップフロップ９３および９４は出力許可信号ＯＥＭの立下がりに応答してリセットされている。スタティックコラムモード時においては、フリップフロップ９３および９４がともにセット状態とされ、ドライブトランジスタ２ｂａおよび２ｂｂがともにオン状態となることが考えられる。しかしながら、スタティックコラムモード時において、先に第１の実施の形態において示したように、データ信号の出力完了後出力ノード６は中間電位に一旦設定されており、ドライブトランジスタ２ａ、２ｂａおよび２ｂｂがすべてオン状態となっても、リンギングが発生する可能性はない。
このとき、フリップフロップ９３および９４は、アドレス変化検出信号φＡＴＤによってもリセットされるように構成されてもよい。この場合、出力信号ＯＥＭの反転信号とアドレス変化検出信号φＡＴＤとの論理和をとり、その論理和出力をフリップフロップ９３および９４のリセット入力へ与えればよい。このように列アドレス変化検出信号φＡＴＤに従ってフリップフロップ９３および９４をリセットする場合、スタティックコラムモード動作時においては、フリップフロップ９４がセットされ、ドライブトランジスタ２ａおよび２ｂｂにより出力ノード６の放電が実行される。
出力ノード６は中間電位から接地電位レベルへと放電されるため、２つのドライブトランジスタ２ａおよび２ｂｂのみで出力ノード６をドライブしても、十分高速で出力ノード６を接地電位レベルへと放電することができる。
また、図１９に示す構成において、ＡＮＤ回路９６が遅延回路９５の出力信号とＮＡＮＤ回路８６の出力信号とを受け、また、ＡＮＤ回路９７が遅延回路９５の出力信号とインバータ８５（図１６参照）の出力信号を受けるように構成されても、同様の効果を得ることができる。
［変形例３］
図２０は、この実施の形態３の出力回路の第３の変形例を示す図である。図２０においては、図１６に示すＮＡＮＤ回路８９と遅延回路８７ａおよび８８の部分の構成を示す。図２０において、遅延回路８７ａは、インバータ８５からノードＮ２７へ与えられた信号を遅延するための遅延回路８７ａと、ノードＮ２９（ＮＡＮＤ回路８６出力）を所定時間遅延させる遅延回路８８を含む。遅延回路８７ａは、３段の縦続接続されたインバータ回路８７１〜８７３と、遅延回路８８の出力を一方入力に受け、インバータ回路８７３の出力を他方入力に受けるゲート回路８７４を含む。ゲート回路８７４は、インバータ回路８７３の出力が“Ｌ”であり、遅延回路８８の出力が“Ｈ”のときに“Ｈ”の信号を出力する。この遅延回路８７ａおよび８８の出力はＮＡＮＤ回路８９へ与えられる。ＮＡＮＤ回路８９の出力はＡＮＤ回路９０へ与えられる。ＡＮＤ回路９０は、ノードＮ２上の電位が“Ｈ”にあり、かつＮＡＮＤ回路８９の出力が“Ｈ”のときに、ドライブトランジスタ２ｂをオン状態とする。
図２１は、図２０に示すＮＡＮＤ回路８９の構成を示す図である。図２１において、ＮＡＮＤ回路８９は、ノードＮ４０上の信号電位をゲートに受けるｐチャネルＭＯＳトランジスタ８９ａおよび８９ｃと、ノードＮ４１上の信号電位をゲートに受けるｐチャネルＭＯＳトランジスタ８９ｂおよびｎチャネルＭＯＳトランジスタ８９ｄを含む。トランジスタ８９ａおよび８９ｂは、電源電位ノードと出力ノードＮ３０との間に互いに並列に設けられる。トランジスタ８９ｃおよび８９ｄは、出力ノードＮ３０と接地電位との間に直列に接続される。トランジスタ８９ａおよび８９ｂは同一サイズとされてもよく、また、トランジスタ８９ｂのサイズ（チャネル幅）はトランジスタ８９ａのそれよりも大きくされてもよい。次にこの図２０および図２１に示す回路の動作をその動作波形図である図２２を参照して説明する。
無効出力が存在する場合、ノードＮ２９の電位レベルは“Ｈ”であり、応じてノードＮ４１上の信号電位も“Ｈ”にある。この場合、遅延回路８７ａに含まれるゲート回路８７４はインバータ回路として機能する。したがって、ノードＮ２７上の信号電位が“Ｌ”となると、所定時間経過後にノードＮ４０の電位が“Ｌ”となる。このとき、図２１に示すように、ＮＡＮＤ回路８９においては、ｐチャネルＭＯＳトランジスタ８９ａのみがオン状態とされており、出力ノードＮ３０は、このトランジスタ８９ａのみを介して充電される。このため、ノードＮ３０の電位上昇が比較的緩やかとなる。ノードＮ３０の電位レベルがＡＮＤ回路９０の入力論理しきい値を超えると、ノードＮ２の電位は“Ｈ”にあるため、ＡＮＤ回路９０の出力が“Ｈ”となる（ノードＮ３１の電位）。
一方、無効出力が存在しない場合には、ノードＮ２７上の電位は“Ｈ”であり、このときゲート回路８７４はバッファ回路として機能する。ノードＮ２９の電位が“Ｌ”となると、遅延回路８８により、所定時間経過後のノードＮ４１上の電位が“Ｌ”となり、ゲート回路８７４の出力が“Ｌ”となる。ＮＡＮＤ回路８９においては、ｐチャネルＭＯＳトランジスタ８９ａおよび８９ｂがともにオン状態となり、出力ノードＮ３０は、この２つのトランジスタ８９ａおよび８９ｂにより充電され、その電位が上昇する。ノードＮ３０の電位がＡＮＤ回路９０の入力論理しきい値を超えると、ＡＮＤ回路９０はノードＮ３１上に“Ｈ”の信号を出力する。
このノードＮ３０上の信号電位の立上がりが、無効出力がある場合には、比較的緩やかであり、無効出力がない場合には比較的速くなる。これにより、ノードＮ３１上の信号電位の立上がり時間を異ならせることができ、出力ドライブトランジスタ２ｂのオンタイミングを無効出力がある場合と無効出力がない場合とで異ならせることができる。このとき、ＡＮＤ回路９０の入出力応答特性が比較的なだらかなものであれば、ノードＮ３１上の信号電位の立上がりもノードＮ３０のそれに類似するものとなり、出力ドライブトランジスタ２ｂは、無効出力がある場合には、その駆動力が徐々に増大し、無効出力がない場合にはその駆動力は急速に増加する。これにより、リンギングの発生が生じる可能性のない場合には、出力ノード６を高速で放電することができる。
［実施の形態４］
図２３は、第４の実施の形態の出力回路の制御部の構成を示す図である。図２３においても、出力信号Ｑを接地電位レベルへ放電するための回路構成が示される。
図２３において、出力回路は、出力許可信号ＯＥＭと内部読出データ信号ＺＤＤを受けるインバータ回路５の出力とを受けるＡＮＤ回路３と、内部読出データ信号ＺＤＤと出力許可信号ＯＥＭを受けるＡＮＤ回路４と、ＡＮＤ回路３の出力に応答して導通して、出力ノード６を電源電位Ｖｃｃレベルに充電するドライブトランジスタ１と、ＡＮＤ回路４の出力に応答して出力ノード６を接地電位レベルへと放電するドライブトランジスタ２ａと、ドライブトランジスタ２ａと並列に設けられ、制御回路１００からの制御信号に応答して、出力ノード６を接地電位レベルへと放電するドライブトランジスタ２ｂを含む。
制御回路１００は、ノードＮ２上の信号（ＡＮＤ回路４の出力）の論理を反転するインバータ回路８１と、ノードＮ２上の信号電位とインバータ回路８１の出力を受けるＡＮＤ回路１０１と、出力指示信号ＤＯＴの論理を反転するインバータ回路１０２と、ＡＮＤ回路１０１の出力とインバータ回路１０２の出力を受けるＮＡＮＤ回路１０３と、ＡＮＤ回路１０１の出力と出力指示信号ＤＯＴを受けるＮＡＮＤ回路１０４と、ＮＡＮＤ回路１０３の出力とノードＮ２上の信号を受けるラッチ回路１０５と、ＮＡＮＤ回路１０４の出力とノードＮ２上の信号とを受けるラッチ回路１０６を含む。
ラッチ回路１０５は、ＮＡＮＤ回路１０３の出力を一方入力に受けるＮＡＮＤ回路ＮＡ５と、ノードＮ２上の信号を一方入力に受けるＮＡＮＤ回路ＮＡ６を含む。ＮＡＮＤ回路ＮＡ６の出力はＮＡＮＤ回路ＮＡ５の他方入力へ与えられる。ＮＡＮＤ回路ＮＡ５の出力はＮＡＮＤ回路ＮＡ６の他方入力へ与えられる。ラッチ回路１０６も、交差結合されたＮＡＮＤ回路ＮＡ７およびＮＡ８を含む。ＮＡＮＤ回路ＮＡ７は、その一方入力にＮＡＮＤ回路１０４の出力を受け、その他方入力にＮＡＮＤ回路ＮＡ８の出力を受ける。ＮＡＮＤ回路ＮＡ８は、その一方入力にノードＮ２上の信号を受け、その他方入力にＮＡＮＤ回路ＮＡ７の出力を受ける。
出力制御回路１００は、さらにフリップフロップ１０５のＮＡＮＤ回路ＮＡ５の出力（ノードＮ４６上の信号）を所定時間遅延させかつその論理を反転させる遅延段１０７と、フリップフロップ１０６のＮＡＮＤ回路ＮＡ７の出力を所定時間遅延させかつその論理を反転させる遅延回路１０８と、遅延回路１０７および１０８の出力を受けるＮＡＮＤ回路８９と、ノードＮ２上の信号とＮＡＮＤ回路８９の出力を受けるＡＮＤ回路９０を含む。ＡＮＤ回路９０の出力はドライブトランジスタ２ｂのゲートへ与えられる。
遅延回路１０７の遅延時間は遅延回路１０８の遅延時間よりも長く設定される。次に図２３に示す回路の動作をその動作波形図である図２４を参照して説明する。
まず図２４（Ａ）を参照して、無効データ信号が出力される場合の動作について説明する。この場合においても無効データ信号が“Ｌ”であり、有効データ信号が“Ｈ”の状態が示される。初期状態においては、出力許可信号ＯＥＭは“Ｌ”にあり、出力指示信号ＤＯＴは“Ｈ”にある。出力許可信号ＯＥＭが“Ｈ”に立上がっても、そのとき内部読出データ信号ＺＤＤは“Ｌ”にあり、ノードＮ２の電位は“Ｌ”にある。
この状態において、出力指示信号ＤＯＴが“Ｌ”に立下がると、インバータ回路１０２により、ノードＮ４３の電位が“Ｈ”となり、ＮＡＮＤ回路１０３はこの間インバータとして機能する。ＮＡＮＤ回路１０４の出力は、ＡＮＤ回路１０１の出力が“Ｌ”であり、“Ｈ”の状態を維持する。
有効データ信号ＺＤＤが内部データバス線９１５ｂに与えられると、応じてノードＮ２の電位が“Ｈ”に立上がる。これにより、インバータ回路８１の出力が“Ｌ”となるが、このインバータ回路８１の有する遅延時間により、ＡＮＤ回路１０１からは、インバータ回路８１が与える遅延時間の時間幅を有する“Ｈ”のパルス信号が発生される。
このＡＮＤ回路１０１からのワンショットのパルス信号に応答して、ＮＡＮＤ回路１０３からはノードＮ４５上に、ワンショットの“Ｌ”のパルス信号が発生される。これにより、ラッチ回路１０５において、ＮＡＮＤ回路ＮＡ５の出力が“Ｈ”となり、ノードＮ４６の電位は“Ｈ”にセットされる。
ノードＮ４４上にワンショットの“Ｈ”のパルス信号が発生されても、この間出力指示信号ＤＯＴが“Ｌ”であり、ラッチ回路１０６のラッチ状態は変化しない（ＮＡＮＤ回路１０４の出力は“Ｈ”を維持する）。すなわち、ノードＮ４９（ラッチ回路１０６のＮＡＮＤ回路ＮＡ７の出力）は“Ｌ”に固定される。遅延回路１０８の出力は“Ｈ”であり、ＮＡＮＤ回路８９がインバータ回路として機能する。
遅延回路１０７が有する遅延時間が経過すると、遅延回路１０７から“Ｌ”の信号が出力されてＮＡＮＤ回路８９の出力が“Ｈ”となる。次いで、ノードＮ２の電位が“Ｈ”であるため、ＡＮＤ回路９０の出力（ノードＮ３１上の信号電位）が“Ｈ”となり、ドライブトランジスタ２ｂがオン状態となる。
すなわち、無効データ信号が出力される場合には、ドライブトランジスタ２ａがオン状態となってから遅延回路１０７が有する遅延時間Ｔ１が経過した後にドライブトランジスタ２ｂがオン状態となる。これにより、無効データ信号と有効データ信号の論理が異なる場合、出力ノード６の電位が十分低下してリンギングが発生しないレベルに到達したときにドライブトランジスタ２ｂがオン状態とされる。
次に図２４（Ｂ）を参照して、無効データが出力されない場合の動作について説明する。この状態においては、まず出力指示信号ＤＯＴが所定期間“Ｌ”となる。この出力指示信号ＤＯＴに応答して、インバータ回路１０２の出力は、所定期間“Ｈ”となる。しかしながら、このときノードＮ２の電位は“Ｌ”であり、ＡＮＤ回路１０１の出力は“Ｌ”である。したがって、ＮＡＮＤ回路１０３および１０４の出力は、“Ｈ”を維持する。
この出力指示信号ＤＯＴが“Ｌ”の期間において、有効データが内部データバス線９１５ｂ上に伝達され、内部データ信号ＺＤＤが“Ｈ”となる。出力指示信号ＤＯＴが“Ｈ”となってから、出力許可信号ＯＥＭが“Ｈ”となり、ノードＮ２の電位が“Ｈ”となる。
ノードＮ２の電位の立上がりに応答して、ＡＮＤ回路１０１からノードＮ４４上に、ワンショットの“Ｈ”のパルス信号が発生される。このとき、出力指示信号ＤＯＴは既に“Ｈ”に復帰しており、インバータ回路１０２の出力は“Ｌ”である。したがって、ＮＡＮＤ回路１０３の出力は“Ｈ”を維持する。
一方、ＮＡＮＤ回路１０４は、このＡＮＤ回路１０１からのワンショットの“Ｈ”のパルス信号に応答して、“Ｌ”のパルス信号を発生する。これにより、ラッチ回路１０６のＮＡＮＤ回路ＮＡ７の出力が“Ｌ”から“Ｈ”に立上がる。このＮＡＮＤ回路ＮＡ７の出力（ノードＮ４９上の信号電位）の“Ｈ”への移行に応答して、ＮＡＮＤ回路ＮＡ８の出力が“Ｌ”に立下がり、ノードＮ４９の電位は“Ｌ”にラッチされる。
遅延回路１０８が有する遅延時間Ｔ２が経過した後、この遅延回路１０８の出力が“Ｈ”に立上がる。
ノードＮ４６の電位が“Ｌ”であり、遅延回路１０７の出力は“Ｈ”である。したがって、ＮＡＮＤ回路８９の出力が、この遅延回路１０８の出力に応答して“Ｈ”に立上がり、続いてＡＮＤ回路９０の出力が“Ｈ”に立上がる。ドライブトランジスタ２ｂがＡＮＤ回路９０の出力に応答して導通し、出力ノード６を接地電位レベルへと放電する。
上述のように、無効データ信号が出力されない場合には、遅延回路１０８が有する遅延時間が経過した後に、ドライブトランジスタ２ｂがオン状態とされている。遅延回路１０８の有する遅延時間は遅延回路１０７が有する遅延時間よりも短い。このため、無効データ信号が出力されない場合には、より速いタイミングでドライブトランジスタ２ｂをオン状態とさせることができる。
上述のように無効データ信号の発生の有無に従って、ドライブトランジスタ２ｂのオンタイミングを調節することにより、確実にリンギングの発生を防止することができる。
この図２３に示す構成においても、先の実施の形態１と同様様々な修正を行なうことができる。以下に述べる変形例においても、先の実施の形態において説明したものと同様、出力ノード６の電位をプルアップのための回路構成がさらに利用される、また遅延回路のインバータの段数は適当に設定される、などの修正を行なうことができる。
［変形例１］
図２５は、第４の実施の形態の第１の変形例を示す図である。図２５においても、出力ノード６の放電時におけるリンギングの発生を防止するための回路構成が示される。図２５において、制御回路１００は、ノードＮ２上の信号電位を反転するインバータ回路１１０と、ノードＮ２上の信号とインバータ回路１１０の出力を受けるＡＮＤ回路１１１と、出力指示信号ＤＯＴを受けるインバータ回路１１２と、ＡＮＤ回路１１１の出力とインバータ回路１１２の出力とを受けるＮＡＮＤ回路１１３と、ＮＡＮＤ回路１１３の出力を所定時間Ｔ１遅延させる遅延回路１１４と、ＡＮＤ回路１１１の出力と出力指示信号ＤＯＴを受けるＮＡＮＤ回路１１４と、ＮＡＮＤ回路１１８ａの出力を所定時間Ｔ２（Ｔ２＜Ｔ１）遅延させる遅延回路１１８ｂと、遅延回路１１８ａおよび１１８ｂの出力を受けるＮＡＮＤ回路１１５と、ＮＡＮＤ回路１１５の出力を反転するインバータ回路１１６と、インバータ回路１１６の出力とノードＮ２上の信号とを受けるラッチ回路１１７を含む。
ラッチ回路１１７は、交差結合されたＮＡＮＤ回路ＮＡ９およびＮＡ１０を含む。ＮＡＮＤ回路ＮＡ１０からドライブトランジスタ２ｂを駆動するための信号が出力される。ＮＡＮＤ回路ＮＡ９は、その一方入力にノードＮ２上の信号電位を受け、ＮＡＮＤ回路ＮＡ１０は、その一方入力にインバータ回路１１６の出力を受ける。ＮＡＮＤ回路ＮＡ９およびＮＡ１０の出力と他方入力とは交差結合される。次にこの図２５に示す回路の動作をその動作波形図である図２６を参照して説明する。
まず図２６（Ａ）を参照して、無効データ信号が出力される場合の動作について説明する。まず出力指示信号ＯＥＭが“Ｈ”に立上がる。この状態においては、読出データ信号ＺＤＤは、“Ｌ”にあり、無効データ信号である。この状態では、ノードＮ２の電位は“Ｌ”であり、ＡＮＤ回路１１１の出力も“Ｌ”にあり、ＮＡＮＤ回路１１３および１１４の出力は“Ｈ”にある。ＮＡＮＤ回路１１５は、遅延回路１１８ａおよび１１８ｂの出力に従って、“Ｌ”の信号を出力しており、インバータ回路１１６は“Ｈ”の信号を出力している。ノードＮ２の信号電位は“Ｌ”であり、ラッチ回路１１７において、ＮＡＮＤ回路ＮＡ９の出力は“Ｈ”にあり、ＮＡＮＤ回路ＮＡ１０の出力は“Ｌ”にある。
出力指示信号ＤＯＴが所定期間“Ｌ”となると、応じてインバータ回路１１２の出力が“Ｈ”となる。この出力指示信号ＤＯＴの“Ｌ”の期間において、有効データが読出され、内部読出データ信号ＺＤＤが“Ｈ”に立上がり、応じてノードＮ２の電位が“Ｈ”に立上がる。ノードＮ２の電位の立上がりに応答して、ＡＮＤ回路１１１およびインバータ回路１１０からなるワンショットパルス信号発生回路により、ノードＮ７４上にワンショットの“Ｈ”のパルス信号が発生される。ＮＡＮＤ回路１１３は、インバータ回路１１２を介して“Ｈ”の信号を一方入力に受けており、したがってＡＮＤ回路１１１の出力の立上がりに応答して、“Ｌ”の信号をノードＮ７５上に伝達する。
一方、ＮＡＮＤ回路１１４は、出力指示信号ＤＯＴが“Ｌ”にあるため、このＡＮＤ回路１１１からのワンショットのパルス信号に応答せず、“Ｈ”の信号を出力する。
遅延回路１１８ａが有する遅延時間Ｔ１が経過した後、この遅延回路１１８ａの出力が“Ｌ”となり、ＮＡＮＤ回路１１５の出力が“Ｈ”となる（遅延回路１１５の出力が“Ｈ”）。このＮＡＮＤ回路１１５の出力に従って、インバータ回路１１６からノードＮ７７上にワンショットの“Ｌ”の信号が出力される。これにより、ＮＡＮＤ回路ＮＡ１０が“Ｈ”の信号を出力し、ドライブトランジスタ２ｂがオン状態となる。
インバータ回路１１６の出力が“Ｈ”に復帰しても、ＮＡＮＤ回路ＮＡ９は、先のワンショットのパルス信号に応答してＮＡＮＤ回路ＮＡ１０から発生された“Ｈ”の信号に応答して“Ｌ”の信号を出力している。したがって、インバータ回路１１６の出力が“Ｈ”に復帰しても、ＮＡＮＤ回路ＮＡ１０の出力は“Ｈ”を維持する。
ノードＮ２の電位が“Ｌ”となると、ラッチ回路１１７において、ＮＡＮＤ回路ＮＡ９の出力が“Ｈ”となり、ＮＡＮＤ回路ＮＡ１０はその両入力に“Ｈ”の信号を受けるため、“Ｌ”の信号を受ける。これにより、ドライブトランジスタ２ｂがオフ状態となる。
上述のように、無効データ信号が出力される場合には、遅延時間が長い遅延回路１１４により、ドライブトランジスタ２ｂがオンするタイミングが決定される。
次に図２６（Ｂ）を参照して、無効データが出力されない場合の出力ノード６の放電動作について説明する。
まず出力指示信号ＤＯＴが“Ｌ”となりインバータ回路１１２の出力が“Ｈ”となる。このとき、まだノードＮ２の信号電位は“Ｌ”であり、ＡＮＤ回路１１１の出力は“Ｌ”であり、ＮＡＮＤ回路１１４の出力はこの出力指示信号ＤＯＴの変化とは無関係に“Ｈ”を維持する。この状態においては、遅延回路１１８ａおよび１１８ｂの出力はともに“Ｈ”であり、ＮＡＮＤ回路１１５の出力は“Ｌ”、インバータ回路１１６の出力が“Ｈ”にあり、ＮＡＮＤ回路ＮＡ１０の出力は“Ｌ”である。
有効データ信号が内部データバス線９１５ｂ上に与えられ、内部データ信号ＺＤＤが“Ｈ”に立上がる。この後出力許可信号ＯＥＭが“Ｈ”となり、ノードＮ２の電位が“Ｈ”となる。このノードＮ２の信号電位の立上がりに応答して、ＡＮＤ回路１１１からワンショットの“Ｈ”のパルス信号が発生される。このとき、出力指示信号ＤＯＴは“Ｈ”にあり、インバータ回路１１２の出力は“Ｌ”である。したがって、ＮＡＮＤ回路１１３の出力は変化せず、“Ｈ”の状態にあり、一方、ＮＡＮＤ回路１１４からノードＮ７６上にワンショットの“Ｌ”の信号が出力される。遅延回路１１８ｂが有する遅延時間Ｔ２が経過した後、この遅延回路１１８ｂの出力が“Ｌ”となり、ＮＡＮＤ回路１１５の出力が“Ｈ”となる。応じて、インバータ回路１１６の出力が“Ｌ”となり、ＮＡＮＤ回路ＮＡ１０がノードＮ７８上に“Ｈ”の信号を出力する。ノードＮ７８上の“Ｈ”の信号に応答してドライブトランジスタ２ｂがオン状態となる。
無効データ信号が出力されない場合には、したがって遅延回路１１８ｂが有する遅延時間により、ドライブトランジスタ２ｂがオン状態となるタイミングが決定される。無効データ信号が出力されない場合、ドライブトランジスタ２ｂがオン状態となっても、出力ノードの電位は十分低く、リンギングが生じることはなく、安定に“Ｌ”の信号を出力することができる。
この図２５に示す変形例においても、種々の修正を加えることができる。
［変形例２］
図２７は第４の実施の形態の第２の変形例の出力回路制御部の構成を示す図であるる図２７において、出力制御回路１００は、内部読出データ信号ＺＤＤと、インバータ回路５の出力と出力許可信号ＯＥＭを受けるＮＡＮＤ回路１２１と、出力許可信号ＯＥＭとＮＡＮＤ回路１２１の出力を受けるラッチ回路１２２を含む。ラッチ回路１２２は、ＮＡＮＤ回路ＮＡ１１およびＮＡ１２を含む。ＮＡＮＤ回路ＮＡ１１は、その一方入力に出力許可信号ＯＥＭを受け、その他方入力にＮＡＮＤ回路ＮＡ１２の出力を受ける。ＮＡＮＤ回路ＮＡ１２は、その一方入力にＮＡＮＤ回路１２１の出力を受け、その他方入力にＮＡＮＤ回路ＮＡ１１の出力を受ける。
出力制御回路１００は、さらに、ラッチ回路１２２のＮＡＮＤ回路ＮＡ１２の出力を受けるインバータ回路１２４と、ノードＮ２上の信号を所定時間遅延する遅延回路１２３と、インバータ回路１２４の出力と遅延回路１２３の出力を受けるＮＡＮＤ回路１２６と、インバータ回路１２４の出力を所定時間Ｔ４遅延する遅延回路１２５と、ＮＡＮＤ回路１２６の出力と遅延回路１２５の出力を受けるＮＡＮＤ回路８９と、ＮＡＮＤ回路８９の出力とノードＮ２上の信号を受けるＡＮＤ９０を含む。ＡＮＤ回路９０からドライブトランジスタ２ｂのゲートへドライブ制御信号が与えられる。次に、図２７に示す出力制御部の動作についてその動作波形図である図２８を参照して説明する。この図２７に示す出力制御回路においては、出力指示信号ＤＯＴは用いられていない。
まず図２８（Ａ）を参照して、無効出力が存在する場合の動作について説明する。無効データ信号が出力される場合には、内部読出データ信号ＺＤＤの変化よりもさきに出力許可信号ＯＥＭが“Ｈ”に立上がる。出力許可信号ＯＥＭＴ“Ｈ”となった状態で、内部読出データ信号ＺＤＤが“Ｈ”に立上がると、ノードＮ２の電位がＡＮＤ回路４を介して“Ｈ”に立上がる。
一方、内部読出データ信号ＺＤＤが“Ｈ”に立上がっても、インバータ回路５の有する遅延時間により、インバータ回路５の出力は“Ｈ”レベルにある。したがって、ＮＡＮＤ回路１２１はその３入力がすべて“Ｈ”となり、インバータ回路５が有する遅延時間の間“Ｌ”となる信号を出力する。
ＮＡＮＤ回路１２１からノードＮ８２に“Ｌ”の信号が出力されると、ラッチ回路１２２に含まれるＮＡＮＤ回路ＮＡ１２の出力が“Ｈ”となる。このＮＡＮＤ回路ＮＡ１２からノードＮ８４上に与えられた“Ｈ”の信号により、ＮＡＮＤ回路ＮＡ１１の出力が“Ｌ”となる。このラッチ回路１２２の出力ノードＮ８４の“Ｈ”の状態は、出力許可信号ＯＥＭが“Ｈ”の間保持される。
ノードＮ８４上の電位が“Ｈ”に立上がると、インバータ回路１２４により、ノードＮ８５の電位が“Ｌ”となる。遅延回路１２３の出力は、このインバータ回路１２４の出力が“Ｌ”に立下がる前は、“Ｌ”にある。遅延回路１２３の出力がノードＮ２の電位立上がりに応答して“Ｈ”となる場合には、既にノードＮ８５の電位は“Ｈ”となっている。したがって、ＮＡＮＤ回路１２６の出力は“Ｈ”に固定される。
ノードＮ８５上の“Ｌ”が遅延回路１２５を介してＮＡＮＤ回路８９の一方入力へ伝達されると、ＮＡＮＤ回路８９からノードＮ３０上に“Ｈ”の信号が出力される。これに応答して、ＡＮＤ回路９０からノードＮ３１上に“Ｈ”の信号が出力され、ドライブトランジスタ２ｂがオン状態となる。すなわち、無効データ信号が出力される場合には、遅延回路１２５が有する遅延時間Ｔ４により決定されるタイミングでドライブトランジスタ２ｂがオン状態となる。この遅延回路１２５の有する遅延時間は、遅延回路１２３が有する遅延時間Ｔ３よりも長く設定されている。したがって、出力ノード６の電位が十分低下した後にドライブトランジスタ２ｂがオン状態となり、リンギングの発生を効果的に防止することができる。
次に図２８（Ｂ）を参照して、無効データ信号が出力されない場合の動作について説明する。無効データ信号が出力されない場合には、内部読出データＺＤＤが“Ｈ”に立上がり、有効状態となってから、出力許可信号ＯＥＭが“Ｈ”となる。出力許可信号ＯＥＭが“Ｈ”となったとき、インバータ回路５の出力は既に“Ｌ”となっており、ＮＡＮＤ回路１２１の出力は“Ｈ”にある。また、内部読出データ信号ＺＤＤが“Ｌ”から“Ｈ”に変化しても、その場合には、出力許可信号ＯＥＭが“Ｌ”にある。したがって、ＮＡＮＤ回路１２１からは“Ｈ”の信号が常時出力される。
出力許可信号ＯＥＭが“Ｈ”となると、ノードＮ２の電位が“Ｈ”に立上がる。ラッチ回路１２２は、ＮＡＮＤ回路１２１の出力が“Ｈ”であり、出力許可信号ＯＥＭが“Ｌ”のときには、ＮＡＮＤ回路ＮＡ１１が“Ｌ”の信号を出力しており、ＮＡＮＤ回路ＮＡ１２からは“Ｈ”の信号が出力される。このため、ＮＡＮＤ回路ＮＡ１１は、出力許可信号ＯＥＭが“Ｈ”に立上がっても、ノードＮ８４の電位が“Ｌ”にあり、ＮＡＮＤ回路ＮＡ１１の出力は“Ｈ”固定である。すなわち、ノードＮ８４の電位は“Ｌ”に固定され、ノードＮ８５の電位は“Ｈ”に固定される。
ノードＮ２の電位が“Ｌ”から“Ｈ”に立上がり、遅延回路１２３が有する遅延時間Ｔ３が経過した後、遅延回路１２３の出力が“Ｈ”となり、ＮＡＮＤ回路１２６の出力が“Ｌ”となる。遅延回路１２５の出力は“Ｈ”に固定されているが、このＮＡＮＤ回路１２６からノードＮ８６に伝達された“Ｌ”の信号に応答して、ＮＡＮＤ回路８９の出力が“Ｈ”に立上がり、応じてＡＮＤ回路９０の出力が“Ｈ”に立上がる。すなわち、無効データ信号が出力されない場合には、遅延回路１２３が有する遅延時間Ｔ３により、ドライブトランジスタ２ｂがオン状態となるタイミングが決定される。有効データ信号が出力されてから比較的短い期間でドライブトランジスタ２ｂがオン状態となるが、この場合には、出力ノード６はたとえば中間電位から放電されており、その電位レベルが十分に低下しており、ドライブトランジスタ２ｂがオン状態となっても、何らリンギングは生じず、安定な出力信号が得られる。
この図２７に示す第２の変形例の出力制御回路の構成においても、第１の変形例と同様、出力信号をプルアップするための構成が用いられてもよく、また他の同様の修正が行なわれてもよい。
［変形例３］
図２９は、第４の実施の形態の第３の変形例の構成を示す図である。図２９においても、出力ノード６を接地電位レベルへ放電するための出力制御回路の構成が示される。
図２９において、出力制御回路１００は、出力許可信号ＯＥＭと、内部読出データ信号ＺＤＤと、インバータ回路５の出力を受けるＮＡＮＤ回路１３０と、ノードＮ２上の信号電位を所定時間遅延する遅延回路１３１と、出力許可信号ＯＥＭとＮＡＮＤ回路１３０の出力を受けるラッチ回路１３２を含む。ラッチ回路１３２は、交差結合されたＮＡＮＤ回路ＮＡ１３およびＮＡ１４を含む。ＮＡＮＤ回路ＮＡ１３はその一方入力に出力許可信号ＯＥＭを受け、その他方入力にＮＡＮＤ回路Ｎ１４の出力を受ける。ＮＡＮＤ回路ＮＡ１４は、その一方入力にＮＡＮＤ回路１３０の出力を受け、その他方入力にＮＡＮＤ回路ＮＡ１３の出力を受ける。
出力制御回路１００は、さらに、遅延回路１３１の出力とラッチ回路１３２に含まれるＮＡＮＤ回路ＮＡ１４の出力とを受けるＮＡＮＤ回路１３４と、ラッチ回路１３２からノードＮ９５へ出力される信号を受けるインバータ回路１３３と、インバータ回路１３３の出力と遅延回路１３１の出力を受けるＮＡＮＤ回路１３５と、ＮＡＮＤ回路１３４の出力を所定時間Ｔ１遅延する遅延回路１３６と、ＮＡＮＤ回路１３５の出力を所定時間Ｔ２遅延させる遅延回路１３７と、遅延回路１３６および１３７の出力を受けるＮＡＮＤ回路１３９と、ＮＡＮＤ回路８９の出力とノードＮ２上の信号電位とを受けるＡＮＤ回路９０を含む。ＡＮＤ回路９０からドライブトランジスタ２ｂのゲートへ信号が与えられる。次に図２９に示す出力制御回路の動作をその動作波形図である図３０を参照して説明する。
まず図３０（Ａ）を参照して無効出力がある場合の動作について説明する。この場合、まず内部読出データ信号ＺＤＤが“Ｌ”のときに出力許可信号ＯＥＭが“Ｈ”に立上がる。この状態において、ＮＡＮＤ回路１３０の出力（ノードＮ９２上の信号電位）は“Ｈ”にある。
有効データ信号が伝達され、内部読出データ信号ＺＤＤが“Ｈ”に立上がると、ノードＮ２の電位が“Ｈ”に立上がる。このときまた、インバータ回路５の有する遅延時間により、ＮＡＮＤ回路１３０は、ワンショットの“Ｌ”の信号を出力する。これにより、ラッチ回路１３２において、ＮＡＮＤ回路ＮＡ１４の出力が“Ｈ”に立上がり、ＮＡＮＤ回路ＮＡ１３はその両入力の信号がともに“Ｈ”となり、ノードＮ９４の電位が“Ｌ”に立下がる。このラッチ回路１３２のラッチ状態は、出力許可信号ＯＥＭが“Ｈ”の期間維持される。
ノードＮ２の電位が“Ｈ”に立上がってから、遅延回路１３１の有する遅延時間が経過した後、ノードＮ９３の電位が“Ｈ”に立上がる。ノードＮ９５の電位は“Ｈ”にあり、ＮＡＮＤ回路１３４からノードＮ９７上に“Ｌ”の信号が出力される。
一方、ＮＡＮＤ回路１３５は、ノードＮ９６の電位がインバータ回路１３３により“Ｌ”に設定されているため、“Ｈ”の状態を維持する。したがって、遅延回路１３７の出力も変化せず、“Ｈ”の状態を維持する。
遅延回路１３６が有する遅延時間Ｔ１が経過した後、この遅延回路１３６の出力が“Ｌ”となり、ＮＡＮＤ回路８９からノードＮ３０に“Ｈ”の信号が出力される。これにより、ＡＮＤ回路９０の出力が“Ｈ”となる（ノードＮ２の電位は既に“Ｈ”にある）。このノードＮ３１上の“Ｈ”の信号に応答して、ドライブトランジスタ２ｂがオン状態となり、出力ノード６を高速で放電する。
次に図３０（Ｂ）を参照して、無効データ信号が出力されない場合の動作について説明する。この場合には、内部読出データ信号ＺＤＤが“Ｈ”となってから、出力許可信号ＯＥＭが“Ｈ”となる。したがって、ＮＡＮＤ回路１３０の出力は“Ｈ”に固定され、ラッチ回路１３０により、その初期状態を維持する。初期状態においてラッチ回路１３２は、出力許可信号ＯＥＭが“Ｌ”にあるため、ＮＡＮＤ回路ＮＡ１４はノードＮ９５に“Ｌ”の信号を出力している。したがって、インバータ回路１３３からはノードＮ９６上に“Ｈ”の信号が常時出力される。
ノードＮ９２の電位が“Ｈ”に立上がってから、遅延回路１３１が有する遅延時間が経過した後、ノードＮ９３の電位が“Ｈ”に立上がる。ノードＮ９５の電位は“Ｌ”にあり、ノードＮ９６の電位は“Ｈ”にある。したがって、ノードＮ９３の電位が“Ｈ”に立上がると、ＮＡＮＤ回路１３５からノードＮ９８へ“Ｌ”の信号が出力される。遅延回路１３７が有する遅延時間Ｔ２が経過すると、遅延回路１３７の出力が“Ｈ”に立上がる。これにより、ＮＡＮＤ回路８９からノードＮ３０に“Ｈ”の信号が出力され、またノードＮ３１上にＡＮＤ回路９０により“Ｈ”の信号が出力され、ドライブトランジスタ２ｂがオン状態となる。
すなわち、無効データ信号が出力される可能性のある場合には、遅延回路１３１および１３６が有する遅延時間により、ドライブトランジスタ２ｂがオン状態となるタイミングが決定される。無効データ信号が出力されない場合には、遅延回路１３１と遅延回路１３７の有する遅延時間により、ドライブトランジスタ２ｂがオン状態となるタイミングが決定される。これにより、無効データ信号の出力の有無に応じて、最適なタイミングでドライブトランジスタ２ｂをオン状態とすることができ、リンギングの発生を伴うことなく安定に出力信号を出力することができる。
この図２９に示す出力制御回路においても、第１の変形例と同様種々の修正を加えることができる。
［変形例４］
図３１は、この第４の実施の形態の出力制御回路の第４の変更例を示す図である。図３１において、出力制御回路１００は、ノードＮ２上の信号電位の立上がりに応答して、ワンショットの“Ｈ”のパルス信号を発生するためのインバータ回路１１０およびＡＮＤ回路１１１と、出力指示信号ＤＯＴとＡＮＤ回路１１１の出力を受けるＮＡＮＤ回路１４１と、ノードＮ２上の信号とＮＡＮＤ回路１４１の出力を受けるラッチ回路１４２を含む。ラッチ回路１４２は、ＮＡＮＤ回路ＮＡ１５およびＮＡ１６を含む。ＮＡＮＤ回路ＮＡ１５は、その一方入力にＮＡＮＤ回路１４１の出力を受け、その他方入力にＮＡＮＤ回路ＮＡ１６の出力信号を受ける。ＮＡＮＤ回路ＮＡ１６は、その一方入力にノードＮ２の上の信号電位を受け、その他方入力にＮＡＮＤ回路ＮＡ１５の出力を受ける。
出力制御回路１００は、さらに、ラッチ回路１４２のＮＡＮＤ回路ＮＡ１５の出力を受ける遅延回路１４３と、ノードＮ２上の信号を受ける遅延回路１４６と、遅延回路１４６および１４３の出力を受けるＡＮＤ回路１４４と、ノードＮ２上の信号を反転するインバータ１４７と、インバータ１４７の出力とＮＯＲ回路１４５を含む。ＮＯＲ回路１４５から、ノードＮ３１を介してドライブトランジスタ２ｂのゲートにドライブ制御信号が与えられる。
遅延回路１４３および１４６は、与えられた信号を所定時間遅延するとともにその論理を反転する。インバータ回路１４７もまた遅延回路としての機能を備える。
次にこの図３１に示す出力制御回路の動作をその動作波形図である図３２を参照して説明する。
まず図３２（Ａ）を参照して無効データ信号が出力される場合の動作について説明する。
まず出力許可信号ＯＥＭが“Ｈ”に立上がる。この状態においては、ノードＮ２の電位は内部読出データ信号ＺＤＤが“Ｌ”であり、変化せず、“Ｌ”にある。
出力許可信号ＤＯＴが“Ｌ”に立下がると、所定時間経過後に“Ｈ”の有効データ信号が内部読出データ線９１５ｂ上に伝達される。この“Ｈ”の内部読出データ信号ＺＤＤに従って、ノードＮ２の電位は“Ｈ”に立上がる。このノードＮ２の電位の立上がりに応答して、ＡＮＤ回路１１１からは、ワンショットの“Ｈ”の信号が出力される。ＡＮＤ回路１１１が出力するワンショットパルス信号のパルス幅はインバータ回路１１０が有する遅延時間により決定される。
このワンショットパルス信号がＡＮＤ回路１１１から発生されたとき、まだ出力指示信号ＤＯＴは“Ｌ”にあり、ＮＡＮＤ回路１４１の出力は“Ｈ”に固定される。ラッチ回路１４２においては、初期状態において、ノードＮ２が“Ｌ”にあり、ＮＡＮＤ回路ＮＡ１６からは“Ｈ”の信号が出力されており、またＮＡＮＤ回路ＮＡ１５からは、“Ｌ”の信号を出力している。したがって、ノードＮ２の電位が“Ｈ”に立上がっても、ＮＡＮＤ回路ＮＡ１６からノードＮ１０６に与えられる信号は“Ｈ”にあり、変化しない。すなわち、ラッチ回路１４２のラッチ状態は何ら変化せず、ノードＮ１０５の電位は“Ｌ”に固定される。
ノードＮ２の電位が“Ｈ”に立上がると、インバータ１４７が有する遅延時間が経過した後、インバータ回路１４７からノードＮ１０７へ“Ｌ”の信号が出力される。ＡＮＤ回路１４４は、遅延回路１４３から“Ｈ”の信号を受けている。したがって、ノードＮ２の電位が“Ｈ”に立上がってから、遅延回路１４６が有する遅延時間が経過した後、ノードＮ１０８の電位が“Ｌ”となり、ＡＮＤ回路１４４の出力が“Ｌ”となる。ＮＯＲ回路１４５は、その両入力に“Ｌ”の信号を受け、ノードＮ３１の電位を上昇させる。このとき後に説明するが、ＮＯＲ回路１４５とＡＮＤ回路１４４は複合ゲートを構成しており、その出力部は、１つのｐチャネルＭＯＳトランジスタのみがオン状態となる。これにより、ノードＮ３１の電位は緩やかに上昇し、ドライブトランジスタ２ｂの駆動力は徐々に大きくされる。これにより出力ノード６の電位低下は緩やかにされる。これにより、無効信号が出力される場合においても、ドライブトランジスタ２ｂの駆動力が大きくされるのは、十分時間が経過してからであり、リンギングを発生させることなく安定に“Ｌ”の信号を出力することができる。
次に図３１（Ｂ）を参照して無効データが出力されない場合の動作について説明する。
まず出力指示信号ＤＯＴが発生される。この出力指示信号ＤＯＴに応答して有効データ信号ＺＤＤが“Ｈ”に立上がる。この状態において、ノードＮ２の電位は“Ｌ”にある。
出力指示信号ＤＯＴが“Ｈ”に立上がってから、出力許可信号ＯＥＭが“Ｈ”に立上がり、ノードＮ２の電位が“Ｈ”に立上がる。ノードＮ２の電位が“Ｈ”に立上がると、ＡＮＤ回路１１１は、インバータ回路１１０の遅延機能により、“Ｈ”のワンショットのパルス信号を発生する。ＡＮＤ回路１１１からの“Ｈ”のワンショットパルス信号に応答して、ＮＡＮＤ回路１４１からノードＮ１０４へワンショットの“Ｌ”のパルス信号が発生される（信号ＤＯＴは既に“Ｈ”にある）。このノードＮ１０４上の“Ｌ”の信号に応答して、ラッチ回路１４２のＮＡＮＤ回路ＮＡ１５の出力が“Ｈ”に立上がる。ＮＡＮＤ回路ＮＡ１５からノードＮ１０５へ与えられた“Ｈ”の信号により、ＮＡＮＤ回路ＮＡ１６がノードＮ１０６に“Ｌ”の信号を出力する。この状態は、ノードＮ２の電位が“Ｈ”の間保持される。
一方、ノードＮ２の電位の立上がりに応答して、インバータ回路１４７の出力が“Ｌ”となり、ＮＯＲ回路１４５の出力が徐々に立上がる。次いで、遅延回路１４６の出力がノードＮ２上の信号の立上がりに応答して遅延時間が経過後“Ｌ”に立下がりＡＮＤ回路１４４の出力が“Ｌ”となる。また遅延回路１４３の出力が“Ｌ”に立下がる。これによりＡＮＤ回路１４４およびＮＯＲ回路１４５からな複合ゲートにおいては、少なくとも２つのｐチャネルＭＯＳトランジスタがオン状態となり、無効データ信号が出力される場合と異なり、大きな駆動力でノードＮ３１の電位を上昇させ、ドライブトランジスタ２ｂは、有効データ信号がノードＮ２に現われてから比較的速いタイミングでオン状態となり、強い駆動力で出力ノード６を放電する。これにより、高速で出力ノード６の電位が立下がる。
上述のように、ドライブトランジスタ２ｂのゲートの電位を制御するゲートを複合ゲートで構成し、この複合ゲートのトランジスタのうちのオンとなる充電トランジスタの数を無効データ出力の有無に従って異ならせることにより、最適なタイミングで出力ノード６を接地電位レベルへと放電することができる。
図３３は、図３１に示すＡＮＤ回路とＮＯＲ回路の複合ゲートの具体的構成を示す図である。図３３を参照して、ＡＮＤ回路１４４およびＮＯＲ回路１４５は、電源電位供給ノードと出力ノードＮ３１との間に互いに直列に接続されかつそれぞれのゲートがノードＮ１０７およびＮ１０９に接続されるｐチャネルＭＯＳトランジスタ１５１および１５２と、電源電位供給ノードとノードＮ３１との間に直列に接続され、それぞれのゲートがノードＮ１０７およびＮ１０８に接続されるｐチャネルＭＯＳトランジスタ１５３および１５４と、出力ノードＮ３１と接地電位ノードとの間に接続され、そのゲートがノードＮ１０７に接続されるｎチャネルＭＯＳトランジスタ１５５と、ノードＮ３１と接地電位ノードとの間に直列に接続され、そのゲートにノードＮ１０８およびＮ１０９の電位を受けるｎチャネルＭＯＳトランジスタ１５６および１５７を含む。
この図３３に示す複合ゲートの構成においては、ノードＮ１０７の電位が“Ｌ”のとき、ＮＯＲ回路１４５はインバータ回路として機能する。このノードＮ１０７の電位が“Ｌ”のとき、図３３において、トランジスタ１５１および１５３がオン状態、トランジスタ１５５がオフ状態となる。ノードＮ１０８の電位が“Ｌ”のときには、トランジスタ１５４がオン状態となる。したがって、無効データ信号が出力される可能性のある場合には、出力ノードＮ３１は、トランジスタ１５３および１５４を介してのみ充電される。このときトランジスタ１５６がオフ状態にあり、放電経路は存在せず、ノードＮ３１の電位は緩やかに上昇する。
一方、ノードＮ１０８およびＮ１０９の電位がともに“Ｌ”のとき、ノードＮ１０７の電位は“Ｌ”であるため、トランジスタ１５１および１５２を介してノードＮ３１が充電されかつさらにトランジスタ１５３および１５４を介してノードＮ３１が充電される。このとき放電用のトランジスタ１５５、１５６および１５７はすべてオフ状態にあるため、ノードＮ３１は比較的高速で充電され、その電位が高速に立上がる。
ノードＮ１０７の電位が“Ｈ”となると、トランジスタ１５５がオン状態となり、ノードＮ３１は、このトランジスタ１５５を介して放電され、その電位が“Ｌ”となる。このときトランジスタ１５１および１５３はオフ状態である。
上述の図３３に示すような複合ゲートを用いることにより、ドライブトランジスタ２ｂのゲートすなわちノードＮ３１の電位の上昇速度を無効データ信号の出力の有無したがって切換えることができ、最適なタイミングでドライブトランジスタ２ｂの駆動力を大きくすることができる。
図３３に示す複合ゲートの構成において、ｐチャネルＭＯＳトランジスタ１５１および１５３は共用され、１つのｐチャネルＭＯＳトランジスタで構成されてもよい。この図３１に示す出力制御回路においても、先の実施の形態と同様種々の修正を付け加えることができる。
［変形例５］
図３４は、第４の実施の形態の第５の変形例である出力回路の構成を示す図である。図３４において、出力回路は、出力許可信号ＯＥＭを所定時間Ｔ５遅延させる遅延回路１６１と、内部読出データ信号ＺＤＤを反転するインバータ回路５と、遅延回路１６１の出力とインバータ回路５の出力とを受けるＡＮＤ回路３と、出力許可信号ＯＥＭと内部読出データ信号ＺＤＤとを受けるＡＮＤ回路４と、ＡＮＤ回路３の出力に応答して導通し、出力ノード６を電源電位Ｖｃｃレベルに充電するｎチャネルＭＯＳトランジスタからなるドライブトランジスタ１と、ＡＮＤ回路４の出力に応答して導通し、出力ノード６を接地電位レベルへと放電するｎチャネルＭＯＳトランジスタからなるドライブトランジスタ２ａを含む。
出力回路はさらに、ＡＮＤ回路４の出力を所定時間Ｔ６遅延させる遅延回路１６０と、ノードＮ２の信号（ＡＮＤ回路４の出力）と遅延回路１６０の出力を受けるＡＮＤ回路９０を含む。ＡＮＤ回路９０の出力は、ドライブトランジスタ２ｂのゲートへ与えられる。ドライブトランジスタ２ｂの電流駆動力はドライブトランジスタ２ａの電流駆動力よりも大きくされている。次にこの図３４に示す出力回路の動作をその動作波形図である図３５および図３６を参照して説明する。
まず図３５（Ａ）を参照して、無効データ信号が出力されない場合の動作について説明する。無効データ信号が出力されない場合、内部読出データ信号ＺＤＤが“Ｈ”に立上がってから出力許可信号“Ｈ”に立上がる。この出力許可信号ＯＥＭの立上がりに応答して、ＡＮＤ回路４は、ノードＮ２に“Ｈ”の信号を出力する。このノードＮ２の電位の立上がりに応答してドライブトランジスタ２ａがオン状態となり、出力ノード６の電位を接地電位レベルへと緩やかに放電する。
次いで遅延回路１６０が有する遅延時間Ｔ６が経過した後、遅延回路１６０の出力が“Ｈ”となり、ＡＮＤ回路９０の出力が“Ｈ”となる。これにより、ドライブトランジスタ２ｂがオン状態となり、出力ノード６の電位を高速で接地電位レベルへと放電する。ドライブトランジスタ２ｂがオン状態となるとき、出力ノード６の電位は十分に低くなっており、このドライブトランジスタ２ｂにより高速で出力ノード６の電位を放電してもリンギングが生じることなく安定に出力信号を得ることができる。
ここで、ノードＮ１は出力許可信号ＯＥＭが“Ｈ”に立上がっても、内部読出データ信号ＺＤＤがそのとき既に“Ｈ”にあるため、常時“Ｌ”の電位を保持し、ドライブトランジスタ１は、オフ状態にある。
次に図３５（Ｂ）を参照して、無効データ信号が出力される場合の動作について説明する。無効データ信号が出力される場合、出力許可信号ＯＥＭが“Ｈ”に立上がる。このときまだ内部読出データ信号ＺＤＤは“Ｌ”にある。したがってインバータ回路５の出力は“Ｈ”にある。出力許可信号ＯＥＭが“Ｈ”に立上がってから、遅延回路１６１が有する遅延時間Ｔ５が経過した後、ＡＮＤ回路３の出力（ノードＮ１の電位）が“Ｈ”に立上がり、ドライブトランジスタ１がオン状態となり、出力ノード６を充電する。
次いで、有効データ信号が伝達され、内部読出データ信号ＺＤＤが“Ｈ”に立上がると、インバータ回路５の出力が“Ｌ”となる。これにより、ＡＮＤ回路３の出力（ノードＮ１電位）が“Ｌ”となり、ドライブトランジスタ１がオフ状態となる。一方、この内部読出データ信号ＺＤＤの“Ｈ”への変化に応答して、ＡＮＤ回路４の出力（ノードＮ２の電位）が“Ｈ”に立上がり、ドライブトランジスタ２ａがオン状態となる。これにより、出力ノード６の電位が緩やかに接地電位レベルへと放電される。
次いで、遅延回路１６０が有する遅延時間Ｔ６が経過した後、遅延回路１６０の出力が“Ｈ”に立上がり、またＡＮＤ回路９０の出力が“Ｈ”に立上がる。これにより、ドライブトランジスタ２ｂがオン状態となり、出力ノード６の電位を高速で接地電位レベルへと放電する。
この無効データ信号が出力される場合、出力ノード６に無効データ信号が現われる時間は、遅延回路１６１が有する遅延時間Ｔ５だけ短くされる。したがって、無効データ信号が出力ノード６に現われる時間が短くなり、出力ノード６の無効データ信号による電位変化量を小さくすることができる。これにより、ドライブトランジスタ２ａがオン状態となって出力ノード６の電位を放電した後、ドライブトランジスタ２ｂがオン状態となるとき、出力ノード６の電位は十分に低くされており、リンギングの発生を効果的に防止して、安定な出力信号を得ることができる。
内部読出しデータ信号ＺＤＤが有効状態の“Ｈ”となるまでＡＮＤ回路３からノードＮ１に“Ｈ”の信号が出力されないように遅延回路１６１の遅延時間Ｔ５を設定すれば、無効データ信号が出力されるのを防止することができる。
図３４に示す構成の場合、無効データ信号が出力されない場合（図３５（Ａ）参照）、出力許可信号ＯＥＭが“Ｈ”となってからノードＮ１の電位が“Ｈ”になるのに遅延回路１６１が有する遅延時間Ｔ５だけ遅れる。したがって、この場合には、“Ｈ”出力のアクセス時間のみが遅れる。アクセス時間が“Ｌ”出力時間により決定されており、“Ｈ”アクセス時間が“Ｌ”アクセス時間よりも短い場合には、アクセス時間の悪化は防止できる。
図３４に示す構成においては、出力ノード６を接地電位レベルへ放電する構成が示されている。しかしながら、この図３４に示す構成においても、遅延回路１５１と同様の構成をＡＮＤ回路４に対しても設け、また遅延回路１６０およびＡＮＤ回路９０をノードＮ１に対して設けるとともに、ドライブトランジスタ１に対しそれより駆動力の大きいドライブトランジスタをドライブトランジスタ１と並列に設けることにより、出力ノード６の電位上昇時におけるリンギングの発生を防止することができる。
また図３４に示す遅延回路１６１および１６０は、インバータの段数が適当な値に設定されればよい。また遅延回路１６０および１６１は、インバータとは別の遅延素子で実現されてもよい。
［変形例６］
図３６は、第４の実施の形態の第６の変形例である出力回路の構成を示す図である。図３６において、出力回路は、内部読出データ信号ＺＤＤを反転するインバータ回路５と、出力許可信号ＯＥＭとインバータ回路５の出力を受けるＡＮＤ回路３と、出力許可信号ＯＥＭと内部読出データ信号ＺＤＤを受けるＡＮＤ回路４と、出力許可信号ＯＥＭを所定の時間Ｔａ遅延させる遅延回路１６０ａと、ＡＮＤ回路４の出力を所定時間Ｔｂ遅延させる遅延回路を含む。遅延回路１６０ａが有する遅延時間Ｔａは、遅延回路１６０ｂが有する遅延時間Ｔｂよりも短くされている。遅延回路１６０ａが有する遅延時間Ｔａは、“Ｌ”データ読出時における無効データ信号がノードＮ２に現われるのを防止する時間幅に設定される。この遅延回路１６０ａの遅延時間Ｔａは、したがって、列アドレス信号が変化してからコラムアドレスストローブ信号ＺＣＡＳが“Ｌ”に立下げられるまでに要する時間の仕様値のたとえば最大値に設定される。これにより、無効データ信号がノードＮ２に伝達されるのを防止することができる。次にこの図３６に示す回路の動作について説明する。
まず図３７の動作波形図を参照して、“Ｈ”のデータ信号Ｑが出力される場合の動作について説明する。
この場合、内部読出データ信号ＺＤＤは“Ｌ”である（スタンバイ時またはデータ読出動作前に内部読出データ信号ＺＤＤが一旦“Ｌ”にプリチャージされている）。この状態において、出力許可信号ＯＥＭが“Ｈ”に立上がると、ＡＮＤゲート３はノードＮ１上に“Ｈ”の信号を出力する。ノードＮ１上の電位の立上がりに応答して、ドライブトランジスタ１ａがオン状態となる。ドライブトランジスタ１ａの電流駆動力は比較的小さくされている。これにより、出力ノード６はドライブトランジスタ１ａを介して緩やかに充電される。
次いで、遅延回路１６０ａが有する遅延時間Ｔａが経過した後、遅延回路１６０ａの出力が“Ｈ”に立上がり、ＡＮＤ回路９０ａの出力が“Ｈ”に立上がる。これにより、ドライブトランジスタ１ａがオン状態となる。ドライブトランジスタ１ｂは、その電流駆動力が十分大きくされている。これにより、出力ノード６はドライブトランジスタ１ｂにより高速で充電され、その電位が急速に立上がる。
次に、図３８を参照して、“Ｌ”データ出力時における無効データ信号が出力される場合の動作について説明する。この場合、まず出力許可信号ＯＥＭが“Ｈ”に立上がる。このとき内部読出データ信号ＺＤＤは“Ｌ”にあり、インバータ回路５の出力は“Ｈ”にある。したがって、この出力許可信号ＯＥＭの立上がりに応答して、ＡＮＤ回路３はノードＮ１に“Ｈ”の信号を出力する。ノードＮ１上の信号電位の立上がりに応答して、電流駆動力の小さいドライブトランジスタ１ａがオン状態となり、出力ノード６の電位を緩やかに上昇させる。
次いで有効データ信号が伝達され、内部読出データ信号ＺＤＤが“Ｈ”に立上がると、ＡＮＤ回路３の出力が“Ｌ”となり、ドライブトランジスタ１ａがオフ状態となる。また、この“Ｈ”の内部読出データ信号ＺＤＤに応答して、ＡＮＤ回路４がノードＮ２に“Ｈ”の信号を出力し、電流駆動力の小さなドライブトランジスタ２ａがオン状態となる。これにより、出力ノード６の上昇した電位が緩やかに接地電位レベルへと放電される。
次いで遅延回路１６０ｂの有する遅延時間Ｔｂが経過すると、遅延回路１６０ｂの出力が“Ｈ”となり（ノードＮ３０ｂ電位）、ＡＮＤ回路９０ｂは、ノードＮ３１ｂに“Ｈ”の信号を出力する。これにより、電流駆動力の大きなドライブトランジスタ２ｂがオン状態となり、出力ノード６を高速で接地電位レベルへと放電する。
無効データ信号が出力される場合においても、まず電流駆動力の小さなドライブトランジスタ１ａがオン状態となって出力ノード６を充電している。この場合、ドライブトランジスタ１ａは電流駆動力が小さいため、その出力ノード６の電位上昇はごくわずかである。したがって、この出力ノード６の電位振幅を十分小さくすることができ、リンギングの発生を効果的に防止することができる。
なお、電流駆動力の大きいドライブトランジスタ１ｂは、ノードＮ３１ａの電位レベルは“Ｌ”に固定されるため、オフ状態を維持する。遅延回路１６０ａの出力が“Ｈ”となったとき、ノードＮ１の電位は既に“Ｌ”となっているためである。
次に図３９を参照して無効データ信号が出力されない場合の動作について説明する。この場合、まず内部読出データ信号ＺＤＤが“Ｈ”に立上がる。これにより、ノードＮ１の電位は“Ｌ”に固定される。
次いで、出力許可信号ＯＥＭが“Ｈ”に立上がると、ＡＮＤ回路４を介して、ノードＮ２の電位が“Ｈ”に立上がる。所定時間Ｔａが経過すると、遅延回路１６０ａの出力が“Ｈ”に立上がる。しかしながらノードＮ１の電位は“Ｌ”にあるため、ＡＮＤ回路９０ａの出力は“Ｌ”であり、ドライブトランジスタ１ｂは、ドライブトランジスタ１ａとともにオフ状態を維持する。
一方、ノードＮ２の電位の立上がりに応答して、ドライブトランジスタ２ａがオン状態となり、出力ノード６を緩やかに放電する。次いで、遅延回路１６０ｂの出力が“Ｈ”に立上がると、ＡＮＤ回路９０ｂを介してノードＮ３１ｂの電位が“Ｈ”に立上がり、ドライブトランジスタ２ｂがオン状態となる。これにより、出力ノード６は高速で接地電位レベルまで放電される。ドライブトランジスタ２ｂがオン状態となるときには、既にドライブトランジスタ２ａにより十分出力ノード６の電位は低くされており、リンギングの発生を伴うことなく安定に出力信号を生成することができる。
なお図３６に示す構成において、ドライブトランジスタ１ａおよび１ｂは、その電流駆動力の差はサイズまたはゲート幅、またはゲート幅とゲート長の比を適当に設定することにより実現されてもよい。さらに、ドライブトランジスタ１ａへ電源電圧Ｖｃｃレベルの電圧を印加し、ドライブトランジスタ１ｂには、この電源電圧Ｖｃｃを昇圧した電圧がゲートへ与えられるように構成されてもよい。このドライブトランジスタ１ａおよび１ｂのゲート電圧の調節は、サイズの調節と組合せて用いられてもよい。このゲート電圧を異ならせる構成は、出力ノード６を接地電位レベルへ放電するドライブトランジスタ２ａおよび２ｂに対して適用されてもよい。
この図３６に示す出力回路の構成において、先の変形例５の場合と同様、出力許可信号ＯＥＭを遅延回路を通した後ＡＮＤ回路３へ与える構成が用いられてもよい。この場合、ノードＮ１の電位が立上がる時間を遅くすることができ、無効データ信号が出力される時間を短くすることができ、出力ノード６の電位振幅をさらに小さくすることができる。
またこの図３６に示す構成において、図示のものと同様の回路構成を出力ノード６の電位を上昇させるためのドライブトランジスタに対して設けることにより、無効データ信号が“Ｌ”であり、有効データ信号が“Ｈ”である場合の出力ノード６の電位振幅の拡大を防止することができ、この場合におけるリンギングの発生を防止することができる。
［変形例７］
図４０は、第４の実施の形態の第７の変形例の出力回路の構成を示す図である。図４０を参照して、出力回路は、内部読出データ信号ＺＤＤを反転するインバータ回路５と、出力指示信号ＤＯＴ、出力許可信号ＯＥＭ、およびインバータ回路５の出力を受けるＡＮＤ回路３と、ＡＮＤ回路３の出力に応答して導通し、出力ノード６を電源電位Ｖｃｃレベルに充電するドライブトランジスタ１と、出力許可信号ＯＥＭと内部読出データ信号ＺＤＤとを受けるＡＮＤ回路４と、ＡＮＤ回路４の出力に応答して導通し、出力ノード６を接地電位レベルへ放電する比較的電流駆動力の小さなドライブトランジスタ２ａを含む。
出力回路はさらに、ＡＮＤ回路４の出力（ノードＮ２の電位）を所定時間遅延させる遅延回路１６０と、遅延回路１６０の出力とノードＮ２の信号とを受けるＡＮＤ回路９０を含む。ＡＮＤ回路９０の出力は電流駆動力の大きなドライブトランジスタ２ｂのゲートへ与えられる。次にこの図４０に示す出力回路の動作をその動作波形図である図４１を参照して説明する。
まず、無効出力データ信号が“Ｈ”であり、有効データ信号が“Ｌ”の場合の動作について説明する。この場合、出力指示信号ＤＯＴが立下がる前に、出力許可信号ＯＥＭが“Ｈ”に立上がる。内部データバス線９１５ｂ上の内部読出データ信号ＺＤＤは“Ｌ”にあり、インバータ回路５の出力は“Ｈ”にある。したがって、この出力許可信号ＯＥＭの立上がりに応答して、ＡＮＤ回路３はノードＮ１上に“Ｈ”の信号を出力する。ノードＮ１上の電位の上昇に伴ってドライブトランジスタ１がオン状態となる。このとき、ＡＮＤ回路４の出力（ノードＮ２の電位）は“Ｌ”であり、ドライブトランジスタ２ａおよび２ｂはオフ状態である。したがって出力ノード６はドライブトランジスタ１を介して充電され、その電位が上昇する。
出力指示信号ＤＯＴが“Ｌ”に立下がると、ノードＮ１の電位が“Ｌ”に立下がり、ドライブトランジスタ１がオフ状態となる。次いで、この出力指示信号ＤＯＴの立下がりに応答して内部データバス線９１５ｂに“Ｈ”の有効データ信号ＺＤＤが伝達され、インバータ回路５からノードＮ９０に“Ｌ”の信号が出力される。これにより、データＺＤＤ出力中ＡＮＤ回路３の出力、すなわちノードＮ１の電位は“Ｌ”に固定される。
内部読出データ信号ＺＤＤが“Ｈ”になると、ＡＮＤ回路４がノードＮ２上に“Ｈ”の信号を出力し、ドライブトランジスタ２ａがオン状態となる。これにより、出力ノード６は緩やかに放電され、その出力ノードの電位が徐々に低下する。
次いで、所定時間が経過すると、遅延回路１５０の出力が“Ｈ”となり、ＡＮＤ回路９０がノードＮ３１上に“Ｈ”の信号を出力する。これにより、ドライブトランジスタ２ｂがオン状態となり、出力ノード６を高速で接地電位レベルへと放電する。
この図４１に示す構成の場合、無効データ信号が出力される場合においても、出力ノード充電用のドライブトランジスタ１がオン状態となる期間は極めて短く、出力ノード６の電位振幅を小さくすることが可能となる。また、出力指示信号ＤＯＴが“Ｌ”になった後に出力許可信号ＯＥＭが“Ｈ”になる場合においては、無効データが出力されるのを完全に防止することができる。有効出力データ信号が“Ｈ”の場合には、図４１において破線で示すように、内部読出データ信号ＺＤＤが“Ｌ”に固定される。この場合には、インバータ回路５の出力が“Ｈ”にあり、ノードＮ１の電位は、出力指示信号ＤＯＴが“Ｈ”に立上がると“Ｈ”に立上がる。一方、ＡＮＤ回路４の出力は“Ｌ”であり、ドライブトランジスタ２ａおよび２ｂはオフ状態を維持する。したがって、ドライブトランジスタ１を介して出力ノード６が電源電位Ｖｃｃレベルまで充電される。すなわち、有効出力データ信号が“Ｈ”の場合には、出力許可信号ＯＥＭの立上がりに応答してドライブトランジスタ１がオン状態となり、次いで出力指示信号ＤＯＴの“Ｌ”への移行に応答して一旦オフ状態となり、次いで再び出力指示信号ＤＯＴが“Ｈ”になるとドライブトランジスタ１が再びオン状態となる。
次に、図４２を参照して、“Ｌ”出力データ読出時における無効データ信号が出力されない場合の動作について説明する。この場合、まず出力指示信号ＤＯＴが“Ｌ”に立下がる。この状態においては、内部読出データ信号ＺＤＤが“Ｌ”になり、インバータ回路５の出力（ノードＮ９０の電位）は“Ｈ”にある。出力許可信号ＯＥＭは“Ｌ”にあるため、ノードＮ１の電位は“Ｌ”にある。
出力指示信号ＤＯＴが“Ｌ”に立下がってから、所定時間経過後に有効データ信号が内部データバス線９１５ｂに伝達され、内部読出データ信号ＺＤＤが“Ｈ”に立上がる。これにより、ノードＮ９０の電位が“Ｌ”に立下がり、ノードＮ１の電位がこの内部読出データ信号ＺＤＤ読出時の間“Ｌ”に固定される。このときまだノードＮ２の電位は、出力許可信号ＯＥＭが“Ｌ”であり、“Ｌ”にある。出力許可信号ＯＥＭが“Ｈ”に立上がると、ノードＮ２の電位がＡＮＤ回路４を介して“Ｈ”に立上がる。これにより、ドライブトランジスタ２ａがオン状態となり、出力ノード６が緩やかに接地電位レベルへと放電される。次いで所定時間が経過すると、遅延回路１６０の出力が“Ｈ”となり、ＡＮＤ回路９０の出力が“Ｈ”となる。これにより、ドライブトランジスタ２ｂがオン状態となり、出力ノード６を高速で接地電位レベルまで放電する。ドライブトランジスタ２ｂがオン状態になるときには、出力ノード６の電位が十分に低下しており、リンギングの発生を伴うことなく安定に出力信号を出力することができる。
図４０に示す構成において、出力指示信号ＤＯＴに代えて、列アドレス信号変化検出信号φＡＴＤに応答して発生されかつこの出力指示信号ＤＯＴよりも速いタイミングで“Ｌ”となるワンショットのパルス信号が用いられてもよい。これは、図５に示すワンショットパルス発生回路５０において、適当な遅延回路を用いることにより作成することができる。このような信号を用いれば、図４０に示す動作波形図において、出力信号ＯＥＭの立上がりに応答して発生されるワンショットのパルス信号のパルス幅をさらに短くすることができ、“Ｈ”の無効出力データ信号の出力時間をさらに短くすることができ、出力ノード６の電位振幅をさらに小さくすることができる。
さらに列アドレス変化検出信号φＡＴＤに応答し、出力許可信号ＯＥＭが“Ｌ”から“Ｈ”になるよりも速いタイミングで“Ｈ”から“Ｌ”に変化する信号をＡＮＤ回路３へ与えるようにすれば、ノードＮ１における無効データ信号の出現を防止することができる。このような信号としては、図５に示す構成において、ラッチ回路の出力ノードＮ１４の電位の立下がりに応答して、所定期間“Ｌ”となるワンショットのパルス信号を発生する回路が利用されればよい。このパルス信号の立上がりは、出力指示信号ＤＯＴの立下がりにより決定されればよい。このような信号発生回路としては、図５に示すノードＮ１４の上の信号と出力指示信号ＤＯＴとを受けるＡＮＤ回路を利用することができる。このような構成を利用することにより、ノードＮ１に無効データ信号が出力されるのを確実に防止することができる。
また図４０に示す構成において、出力許可信号ＯＥＭを遅延回路を通してＡＮＤ回路３
へ与えるように構成してもよい。この場合、ノードＮ１に無効データ信号が出力される時間を短くすることができ、出力ノード６の電位振幅を小さくすることができる。さらにこの遅延回路の遅延時間を適当な値に設定すれば、ノードＮ１における無効データ信号の発生を防止することができる。
［変形例８］
図４３は出力回路の第８の変形例を示す図である。図４３に示す構成においては、出力ノード６を放電するための３個のドライブトランジスタ２ａ、２ｂおよび２ｃが設けられる。ドライブトランジスタ２ａ、２ｂおよび２ｃは、それぞれのゲート幅Ｗが小、中および大と順次異ならされている。すなわち各ドライブトランジスタ２ａ、２ｂおよび２ｃの電流駆動力が異ならされている。ドライブトランジスタ２ｂのゲートへは、ＡＮＤ回路９０ａの出力が与えられる。ＡＮＤ回路９０ａは、ノードＮ２上の電位と遅延回路１６０ａの出力とを受ける。遅延回路１６０ａはノードＮ２の電位信号を所定時間遅延させる。この遅延回路１６０ａの出力はまた遅延回路１６０ｂによりさらに遅延される。ドライブトランジスタ２ｃのゲートへは、ＡＮＤ回路９０ｂの出力が与えられる。ＡＮＤ回路９０ｂは、ノードＮ２上の信号と遅延回路１６０ｂの出力を受ける。
図４３に示す出力回路の構成の場合、ノードＮ２の電位が“Ｈ”となったとき、まずドライブトランジスタ２ａがオン状態となり、出力ノード６を緩やかに放電する。次いで所定期間が経過すると、ＡＮＤ回路９０ａの出力が“Ｈ”となり、ドライブトランジスタ２ｂがオン状態となり、さらに出力ノード６を接地電位レベルへと放電する。
さらに所定時間が経過すると、遅延回路１６０ｂの出力が“Ｈ”となり、ＡＮＤ回路９０ｂの出力により、ドライブトランジスタ２ｃがオン状態となり、出力ノード６を高速で接地電位レベルへと放電する。このように出力ノードを放電するためのドライブトランジスタとして３個設け、それぞれのオン状態となるタイミングを異ならせることによりリンギングの発生を伴うことなく安定に出力信号を生成することができる。この図４３に示す出力回路の構成は、第１ないし第３の実施の形態と組合せて利用することができる。
［変形例９］
図４４は、第４の実施の形態の第９の変形例を示す図である。図４４においては、出力ノード６を接地電位レベルへ放電するためのドライブトランジスタ２ｂを直接ドライブするためのゲート回路９０の構成が示される。このゲート回路９０は、各実施の形態および変形例において用いることができる。図４４においては、出力回路の構成としては基本的な回路構成を示す。
図４４において、ドライブトランジスタ２ａは、ＮＡＮＤ回路４ａおよびインバータ回路４ｂにより駆動される。ＮＡＮＤ回路４ａは出力許可信号ＯＥＭと内部読出データ信号ＺＤＤとを受ける。インバータ回路４ｂはＮＡＮＤ回路４ａの出力を受けてノードＮ２上に内部読出データ信号に対応する論理の信号を伝達する。
出力回路はさらに、ＮＡＮＤ回路４ａの出力を所定時間遅延させる遅延回路１７１ａと、遅延回路１７１ａの出力をさらに遅延させる遅延回路１７１ｂと、ＮＡＮＤ回路４ａの出力と遅延回路１７１ａおよび１７１ｂの出力に従ってドライブトランジスタ２ｂを駆動するゲート回路９０を含む。このゲート回路９０は、図４３に示すＡＮＤ回路９０ａおよび９０ｂに対応する。
ゲート回路９０は、電源電位ノードと内部ノード１７７との間に互いに並列に設けられるｐチャネルＭＯＳトランジスタ１７２、１７３および１７４を含む。トランジスタ１７２、１７３および１７４のそれぞれのゲートへは、ＮＡＮＤ回路４ａの出力、遅延回路１７１ａの出力、および遅延回路１７１ｂの出力が与えられる。
ゲート回路９０はさらに、内部ノード１７７と接地電位との間に設けられるインバータ回路を含む。このインバータ回路は出力ノードＮ３１と内部ノード１７７との間に設けられ、そのゲートにＮＡＮＤ回路４ａの出力を受けるｐチャネルＭＯＳトランジスタ１７５と、出力ノードＮ３１と接地電位ノードとの間に設けられ、そのゲートにＮＡＮＤ回路４ａの出力を受けるｎチャネルＭＯＳトランジスタ１７６を含む。次にこのゲート回路９０の動作について簡単に説明する。
ノードＮ２の電位が“Ｌ”の場合、ＮＡＮＤ回路４ａは“Ｈ”の信号を出力している。この状態においては、トランジスタ１７２ないし１７５はすべてオフ状態にあり、トランジスタ１７６がオン状態にある。したがって、出力ノードＮ３１は“Ｌ”にある。
ＮＡＮＤ回路４ａの出力が“Ｌ”となるとき、ノードＮ２の電位は“Ｈ”となり、ドライブトランジスタ２ａがオン状態となり、出力ノード６がドライブトランジスタ２ａにより緩やかに放電される。この状態において、ＮＡＮＤ回路４ａの出力が“Ｈ”となると、トランジスタ１７２および１７５がオン状態となり、トランジスタ１７６ｂはオフ状態となる。したがって出力ノードＮ３１は、トランジスタ１７２および１７５を介して緩やかに充電され、その電位が緩やかに上昇する。これにより、ドライブトランジスタ２ｂの駆動力が少し上昇する。
次いで遅延回路１７１ａの出力が“Ｌ”となると、トランジスタ１７３がオン状態となり、ノードＮ３１は、トランジスタ１７２および１７３ならびに１７５を介して充電され、その電位が少し速く上昇し、ドライブトランジスタ２ｂの駆動力も少し大きくされる。
さらに所定の時間が経過すると、遅延回路１７１ｂの出力が“Ｌ”となり、トランジスタ１７４がオン状態となる。この結果、トランジスタ１７２〜１７４を介して電流がトランジスタ１７５へ流れ込み、ノードＮ３１の電位が高速で立上がり、ドライブトランジスタ２ｂの駆動力が急速に大きくされる。
上述のように、遅延回路を用いずに、ゲート回路９０の出力電位の上昇速度を時間の経過とともに異ならせることにより、ドライブトランジスタ２ｂの駆動力も時間とともに変化していき、先の各実施の形態および変形例と同様の効果を得ることができる。図４４に示すようにドライブトランジスタ２ｂの電流駆動力を時間変化とともに大きくしても出力ノード６におけるリンギングを生じさせる電流の時間変化率、すなわちｄｉ／ｄｔを小さくすることができ、確実にリンギングの発生を防止することができる。
［実施の形態５］
半導体装置においては、安定な動作を保証するために、電源電圧Ｖｃｃには上限値Ｖｃｍｘおよび下限値Ｖｃｍｎが設定されている。たとえば動作電源電圧Ｖｃｃが５Ｖの場合、上限値Ｖｃｍｘは５．５Ｖ、下限値Ｖｃｍｎは４．５Ｖと仕様において設定されている。一般に、電源電圧Ｖｃｃの定格値の±１０％の範囲での電源電圧Ｖｃｃの変動は許容されている。
同様に、動作温度Ｔａに対しても、上限値Ｔａｍｘおよび下限値Ｔａｍｎが設定される。このような動作温度Ｔａの範囲としては、０ないし７０℃が仕様において規定されている。
一方、ＭＯＳトランジスタを構成要素とする回路では、電源電圧Ｖｃｃが高くなるとその動作速度が速くなる。ＭＯＳトランジスタの電流駆動力は、そのゲート電圧（ゲート−ソース間電位差）により決定されており、この電位差は、電源電圧Ｖｃｃにより決定されるためである。
ＭＯＳトランジスタを構成要素とする回路は、また、動作温度Ｔａが低くなるほどその動作速度が速くなる。動作温度が高くなれば、拡散領域の抵抗が高くなり、また熱電子などの影響により、しきい値電圧が高くなるため、その電流駆動力が低くなるためである。
このような回路特性の顕著な例は、半導体記憶装置において、電源電圧Ｖｃｃが高くなればなるほどアクセス時間ｔａが短くなり、また動作温度が高くなればなるほどアクセス時間が長くなる現象において現われている。
以下に、電源電圧Ｖｃｃおよび動作温度Ｔａの変動にかかわらず、確実にリンギングの発生を防止するための構成について説明する。
図４５は、この第５の実施の形態において用いられる第１の制御電圧の特性を示す図である。図４５（ａ）に示すように、第１の制御電圧ＶＮは、周囲温度Ｔが上昇するにつれて上昇する。すなわち、第１の制御電圧ＶＮは正の温度係数を有する。また図４５（ｂ）に示すように、第１の制御電圧ＶＮは、電源電圧Ｖｃｃが上昇するにつれて低下する。すなわち、第１の制御電圧ＶＮは、電源電圧Ｖｃｃに対し負の依存性を備える。
図４６は、この第５の実施の形態において用いられる第２の制御電圧の温度および電源電圧依存特性を示す図である。図４６（ａ）に示すように、第２の制御電圧ＶＰは、周囲温度Ｔが上昇すると低下する。すなわち第２の制御電圧ＶＰは、負温度係数を備える。また図４６（ｂ）に示すように、第２の制御電圧ＶＰは、電源電圧Ｖｃｃの上昇に伴って上昇する。すなわち第２の制御電圧ＶＰは、電源電圧Ｖｃｃに対し正の依存性を備える。互いに相反する電圧および電源電圧依存特性を有する第１および第２の制御電圧ＶＮおよびＶＰを用いて遅延段の遅延時間を調節する。
図４７は、この第５の実施の形態において用いられる遅延段を構成するインバータ回路の第１の構成を示す図である。図４７（Ａ）において、遅延段を構成するインバータ回路は、電源電圧Ｖｃｃ供給ノードと出力ノード２０５との間に直列に接続されるｐチャネルＭＯＳトランジスタ２０１および２０２と、出力ノード２０５と接地電位ノードとの間に設けられるｎチャネルＭＯＳトランジスタ２０３を含む。ｐチャネルＭＯＳトランジスタ２０１のゲートへは、第２の制御電圧ＶＰが与えられる。ＭＯＳトランジスタ２０２および２０３のゲートはともに入力ノード２０４に接続される。次にこの図４７（Ａ）に示すインバータ回路の動作特性について図４７（Ｂ）を参照して説明する。
電源電圧Ｖｃｃが下限値Ｖｃｍｎにあるかまたは動作温度Ｔが上限温度Ｔａｍｘにある場合、第２の制御電圧ＶＰは、小さくなっている。したがって、ｐチャネルＭＯＳトランジスタ２０１の電流駆動力は、電源電圧Ｖｃｃの上限値Ｖｃｍｘまたは動作温度Ｔの下限値Ｔａｍｎの条件の場合に比べて大きくされている。
今入力ノード２０４へ与えられる入力信号ＩＮがローレベルのとき、ＭＯＳトランジスタ２０２がオン状態、ＭＯＳトランジスタ２０３がオフ状態となる。出力ノード２０５は、トランジスタ２０１および２０２を介して電源電圧Ｖｃｃレベルにまで充電される。ここで、第２の制御電圧ＶＰは、電源電圧Ｖｃｃよりも十分低い値に設定されており、トランジスタ２０１は、ほぼ電源電圧Ｖｃｃを通過させることができるようにされている。この第２の制御電圧ＶＰの最適値については、実際の装置の動作特性に応じて決定される。
この状態において、電源電圧Ｖｃｃが下限値Ｖｃｍｎに近いかまたは動作温度Ｔが上限値Ｔａｍｘに近い場合には、出力ノード２０５は、高速でハイレベルへと立上げられる（図４７（Ｂ）において破線で示す）。
入力信号ＩＮがハイレベルの場合には、ＭＯＳトランジスタ２０３がオン状態となり、出力ノード２０５を接地電位レベルへと放電する。この場合の出力ノード２０５の放電速度は、トランジスタ２０３の電流駆動力により決定される。すなわち、図４７（Ａ）に示すインバータ回路を用いて遅延段を構成した場合、ローレベルの信号が伝達される時間は、電源電圧Ｖｃｃの上限値および周囲温度の低温時の方が長くなる。
図４８は、遅延段を構成するインバータ回路の他の構成および動作特性を示す図である。図４８（Ａ）において、インバータ回路２１０は、電源電位ノードと出力ノード２１５との間に設けられるｐチャネルＭＯＳトランジスタ２１１と、出力ノード２１５と接地電位ノードとの間に直列に設けられるｎチャネルＭＯＳトランジスタ２１２および２１３を含む。ＭＯＳトランジスタ２１１および２１２のゲートへは、入力信号ＩＮが入力ノード２１４を介して与えられる。ＭＯＳトランジスタ２１３のゲートへは、第１の制御電圧ＶＮが与えられる。次に図４８（Ａ）に示すインバータ回路の動作特性について、図４８（Ｂ）を参照して説明する。
第１の制御電圧ＶＮは、電源電位Ｖｃｃに対し負の依存性を有しかつ正の温度係数を有している。入力信号ＩＮがハイレベルのとき、ＭＯＳトランジスタ２１２がオン状態となる。電源電位Ｖｃｃが上限値Ｖｃｍｘに近いときおよび周囲温度Ｔが下限値Ｔａｍｎに近い場合、第１の制御電圧ＶＮは低くなる。したがってこの状態においては、ＭＯＳトランジスタ２１３の電流駆動力が小さくされる。ここで、第１の制御電圧ＶＮは、ＭＯＳトランジスタ２１３のしきい値電圧よりも十分高い電圧値に設定される。したがって、電源電圧Ｖｃｃが高い場合または周囲温度Ｔが低い場合には、出力ノード２１５は、そうでない場合に比べて比較的緩やかに放電される。すなわち、ハイレベルの信号が図４８（Ａ）に示すインバータ回路により構成される遅延段を伝達される場合、電源電位Ｖｃｃの上限値Ｖｃｍｘに近い場合または周囲温度Ｔが下限値Ｔａｍｎに近い場合には、そうでない場合に比べて伝搬時間が長くなる。
図４９は、この第５の実施の形態において用いられる遅延段を構成するインバータ回路のさらに他の構成および動作特性を示す図である。図４９（Ａ）において、インバータ回路２２０は、出力ノード２２６と電源電位ノードとの間に直列に接続されるｐチャネルＭＯＳトランジスタ２２１および２２２と、出力ノード２２６と接地電位ノードとの間に直列に接続されるｎチャネルＭＯＳトランジスタ２２３および２２４を含む。ＭＯＳトランジスタ２２２および２２３のゲートはともに入力ノード２２５に接続されて入力信号ＩＮを受ける。ＭＯＳトランジスタ２２１のゲートへは、第２の制御電圧ＶＰが与えられ、ＭＯＳトランジスタ２２４のゲートへは第１の制御電圧ＶＮが与えられる。次にこの図４９（Ａ）に示すインバータ回路の動作を図４９（Ｂ）を参照して説明する。
図４９（Ａ）に示すインバータ回路２２０は、図４７（Ａ）および図４８（Ａ）に示すインバータ回路２００および２１０を組合せた構成を備える。したがって、ハイレベルの信号が入力ノード２２５に与えられた場合には、電源電位Ｖｃｃが低いかまたは周囲温度Ｔが高い場合にはそうでない場合よりも高速で出力ノード２２６が放電される。同様に、入力ノード２２５にローレベルの信号が与えられた場合、電源電位Ｖｃｃが低いかまたは周囲温度Ｔが高い場合には、そうでない場合よりも速く出力ノード２２６が充電される。したがってこの図４９（Ａ）に示すインバータ回路を用いて遅延段を構成した場合、ハイレベルおよびローレベルいずれの信号に対しても伝搬遅延時間が電源電圧Ｖｃｃが上限値に近いかまたは周囲温度Ｔが下限値に近い場合の方が長くなる。
上述のようなインバータ回路を用いて遅延段を構成することにより、電源電圧Ｖｃｃおよび周囲温度Ｔの変動に対してもアクセス時間の変動をもたらすことなくかつリンギングを生じさせることなく安定に出力信号Ｑを生成することができる。
図５０は、この第５の実施の形態の遅延段の適用の一例を示す図である。図５０（Ａ）においては、図５に示す出力許可信号ＯＥＭを発生するための回路において遅延段が設けられる。この遅延段２３０は、内部コラムアドレスストローブ信号の遅延信号ＺＣＡＳＥを遅延させかつ反転する遅延段２３０を含む。遅延段２３０の出力はフリップフロップ５６へ与えられる。遅延段２３０の出力がハイレベルとなると、インバータ回路５８から出力される出力許可信号ＯＥＭがハイレベルとなる。この遅延段２３０は図５に示すインバータ回路５４に相当する。遅延段２３０は、３個の縦列接続されたインバータ回路２３１、２３２、および２３３を含む。この遅延段２３０に含まれるインバータ回路２３１〜２３３として図４９に示すインバータ回路２２０または図４７および図４８に示すインバータ回路２００および２１０を交互に接続する。出力許可信号ＯＥＭの発生は、信号ＺＣＡＳＥの立下がりをトリガとしており、したがって遅延段２３０に含まれるインバータ回路２３１、２３２、および２３３としては、インバータ回路２００、２１０および２００の順序で設けられる。また図４９に示すインバータ回路２２０を用いる場合には、インバータ回路２３１〜２３３はすべてインバータ回路２２０で構成される。
次に図５０（Ａ）に示す回路の動作をその動作波形図である図５０（Ｂ）を参照して説明する。
出力指示信号ＤＯＴがローレベルとなるとこれに応答して有効データＺＤＤが出力される。この出力指示信号ＤＯＴの立下がりよりも先に出力許可信号ＯＥＭがハイレベルに立上がる状態を考える。この状態は、無効データが出力される状態に対応する。このとき、遅延段２３０においては、電源電圧Ｖｃｃが下限値Ｖｃｍｎに近いかまたは周囲温度Ｔが高い場合には、その遅延時間が短くされる。したがって出力許可信号ＯＥＭがハイレベルに立上がるのが、電源電圧Ｖｃｃが上限値Ｖｃｍｘに近いかまたは周囲温度Ｔが下限値Ｔａｍｎに近い場合よりも速くなる。したがって、電源電圧Ｖｃｃが高いかまたは周囲温度Ｔが低い場合には、出力ノードから無効データ信号が出力される時間が「短く」なる。電源電圧Ｖｃｃが上限値Ｖｃｍｘに近いかまたは周囲温度Ｔが下限値Ｔａｍｎに近い場合には、ＭＯＳトランジスタの駆動力は大きくなっている。したがってこの無効データ信号が出力されるとき、ＭＯＳトランジスタの駆動力、すなわち出力ノードを駆動するＭＯＳトランジスタの駆動力が大きい場合にそのオン状態となる時刻を「遅らせる」ことにより、出力ノードにおける電圧のスィング幅を十分小さくすることができ、確実にリンギングの発生を防止することができる。
また、出力指示信号ＤＯＴが“Ｌ”となった後に出力許可信号ＯＥＮが“Ｈ”となり、その後、有効データＺＤＤが変化する場合においても同様にリンギングの発生を防止して安定に出力データ信号を出力することができる。
また、電源電圧Ｖｃｃが下限値Ｖｃｍｎに近いかまたは周囲温度Ｔが高い場合には、出力ノードを駆動するＭＯＳトランジスタのオンタイミングは「速く」なる。しかしながらこの場合出力ノードを駆動するＭＯＳトランジスタの駆動力は小さいため、出力ノードの電圧のスィング幅はそれほど大きくなく、リンギングの発生は確実に防止することができる。また無効データ信号が出力されず有効データ信号が出力される場合（信号ＯＥＭが信号ＤＯＴがハイレベルに立上がってからハイレベルに立上がる場合）、出力ノード駆動用のＭＯＳトランジスタの駆動力が小さい場合にそのオン状態となるタイミングが「速く」されるため、アクセス時間の増大が確実に防止される。遅延時間が動作条件に従って調節されるため、出力ノードの充放電速度は動作条件にかかわらずほぼ一定とすることができる。
図５１は、この発明の第５の実施の形態による遅延段の他の適用例を示す図である。図５１（Ａ）に示すように、図３４に示す出力駆動回路における遅延回路１６１にこの発明の第５の実施の形態であるインバータ回路２４１および２４２が設けられる。他の構成は図３４に示すものと同様である。このインバータ回路２４１および２４２は、図４９（Ａ）に示すインバータ回路２２０または図４７および図４８に示すインバータ回路２００および２１０を利用する。この場合、出力許可信号ＯＥＭのハイレベルへの立上がりを遅らせるため、初段のインバータ回路２４１には、図４８に示すインバータ回路２１０を利用し、次段のインバータ回路２４２に図４７に示すインバータ回路２００を利用する。次にこの図５１（Ａ）に示す出力回路の動作について図５１（Ｂ）を参照して説明する。
出力許可信号ＯＥＭがハイレベルに立上がってから有効データ信号ＺＤＤがハイレベルに立上がる動作モードを考える。この状態は、無効データ信号が出力されるモードである。出力許可信号ＯＥＭのハイレベルの立上がりに応答して、遅延回路１６１の出力が立上がり、応じてノード２４３の電位が立上がる。このとき、遅延回路１６１の有する遅延時間は、電源電圧Ｖｃｃが下限値Ｖｃｍｎに近いかまたは周囲温度Ｔが上限値Ｔａｍｘに近い場合には、短くされている。したがって、ノード２４３の電位は、ＭＯＳトランジスタ２の駆動力が小さくなる場合に速く立上がる。このときＭＯＳトランジスタ１の駆動力は小さくされているため、無効データ信号に従って出力ノード６は電位が緩やかに上昇する。この後、有効データ信号が伝達されて、内部読出データ信号ＺＤＤがハイレベルへ立上がり、ＭＯＳトランジスタ１がオフ状態となる。この無効データ信号が出力される時間ＴＢは長いものの、ＭＯＳトランジスタ１の電流駆動力は小さい動作条件であるため、出力ノード６の電位振幅上昇は比較的小さく、ドライブトランジスタ２がオン状態となっても、リンギングを生じさせることなく出力データ信号を安定に発生することができる。
一方、ＭＯＳトランジスタ１および２の駆動力が高くなる動作条件の場合、遅延回路１６１が有する遅延時間は長くされる。すなわち電源電圧Ｖｃｃが上限値Ｖｃｍｘに近いかまたは周囲温度Ｔが下限値Ｔａｍｘに近い場合には、遅延回路１６１の有する遅延時間が長くなり、ＭＯＳトランジスタ１は遅いタイミングでオン状態となる。したがってＭＯＳトランジスタ１の電流駆動力が大きい場合であっても、そのオン状態となる時間は短く、出力ノード６の電位上昇は小さくなる。したがってＭＯＳトランジスタ２が次いで有効データ信号の伝達に従ってオン状態となっても、その出力ノード６の電位振幅は十分小さく、リンギングの発生を確実に防止することができる。
有効データ信号が出力される場合には、ノード２４３の電位は常時ローレベルであり、ＭＯＳトランジスタ１はオフ状態を維持する。
上述のように、動作条件にかかわらず、出力ノード６の電位振幅を小さくすることができ、動作条件にかかわらずアクセス時間の劣化を確実に防止するとともに、リンギングの発生を確実に抑制することができる。
図５２は、この発明の第５の実施の形態である遅延回路のさらに他の適用例を示す図である。図５２（Ａ）に示す出力制御回路は、図３６に示す出力制御回路と同様の構成を備える。図５２（Ａ）において、遅延回路１６０ａに含まれるインバータ回路２５１〜２５４に対し、先の図４７ないし４９に示すインバータ回路が適用される。すなわちこの遅延回路１６０ａにおいても、ＭＯＳトランジスタの駆動力が大きい動作条件においては、その遅延時間が長くされる。他の構成は図３６に示す出力制御回路と同様である。次にこの図５２（Ａ）に示す出力制御回路の動作を図５２（Ｂ）を参照して説明する。
まず出力許可信号ＯＥＭがハイレベルに立上がる。このときまだ内部読出データ信号ＺＤＤがローレベルであるとする。この状態は、無効データ信号が出力される動作モードである。この出力許可信号ＯＥＭの立上がりに応答して、ノードＮ１の電位がハイレベルへ立上がり、電流駆動力の小さなドライブトランジスタ１ａがオン状態となり、出力ノード６を緩やかに充電する。
次いで、遅延回路１６０ａの出力がハイレベルへ立上がる。これに応答して、ＡＮＤ回路９０ａの出力がハイレベルに立上がり、ノードＮ３１ａを介してドライブトランジスタ１ｂがオン状態となる。遅延回路１６０ａの出力がハイレベルに立上がるとき、電源電圧Ｖｃｃが上限値Ｖｃｍｘに近いかまたは周囲温度Ｔが下限値Ｔａｍｎに近い場合には、そうでない場合よりも遅くされる。したがって電流駆動力の大きいドライブトランジスタ１ｂがオン状態となるタイミングが、ＭＯＳトランジスタの電流駆動力が大きくされる動作環境下では遅くされる。したがって出力ノード６の電位上昇を確実に抑制することができ、出力ノード６の電位振幅を小さくしてリンギングの発生を抑制することができる。このとき、遅延回路１６０ａの有する遅延時間を適当な値に設定すれば、ＭＯＳトランジスタの電流駆動力が大きくされる動作環境時には、このドライブトランジスタ１ｂがオン状態となる時刻をほぼ０とすることができる。
有効データ信号のみが出力される場合には、ノードＮ１の電位はローレベルであり、ドライブトランジスタ１ａおよび１ｂはオン状態とはならない。したがって、動作環境にかかわらず、リンギングの発生を確実に防止することができる。
図５３は、この発明の第５の実施の形態であるインバータ回路のさらに他の構成への適用例を示す図である。図５３（Ａ）において、出力ノード６を接地電位レベルへと駆動するためのドライブトランジスタ２ｂを駆動するための遅延回路１２に対し、この第５の実施の形態のインバータ回路２６１〜２６４を利用する。遅延回路１２の有する遅延時間は、電源電圧Ｖｃｃが下限値Ｖｃｍｎに近いかまたは周囲温度Ｔが上限値Ｔａｍｘに近い場合には短くされる。他の構成は、図７および図８等に示す出力制御回路の構成と同様である。次に図５３（Ａ）に示す出力制御回路の動作を図５３（Ｂ）を参照して説明する。
まず出力許可信号ＯＥＭがハイレベルへ立上がる。次いで内部読出データ信号ＺＤＤがハイレベルへ立上がる。これにより、ノードＮ２の電位がハイレベルへ立上がり、次いで遅延回路１２の出力がハイレベルへ立上がる。この遅延回路１２の出力の立上がりに応答して、ＡＮＤ回路８を介して電流駆動力の大きいドライブトランジスタ２ｂがオン状態とされる。このとき、遅延回路１２は、ＭＯＳトランジスタの電流駆動力が大きくなる動作環境下では、その遅延時間が長くされている。したがって、ドライブトランジスタ２ｂの電流駆動力が大きい動作環境下では、そのオン状態となる時間は遅くなり、出力ノード６の電位がドライブトランジスタ２ａにより十分低くされた後にオン状態となる。したがってこのとき大きな電流駆動力で出力ノード６を接地電位レベルへ放電してもリンギングは生じず、安定な出力データ信号Ｑが得られる。
一方、ＭＯＳトランジスタの電流駆動力が小さくされる動作環境下においては、ドライブトランジスタ２ｂのオン状態となるタイミングは速くされる。この場合、ドライブトランジスタ２ｂの電流駆動力は比較的小さくなるため、比較的速いタイミングでオン状態とされても、出力ノード６の電位はそれほど急速には放電されず、リンギングの発生を伴うことのない安定な出力データ信号Ｑが得られる。
このとき、ＭＯＳトランジスタ２ａおよび２ｂの電流駆動力が小さくされる動作環境下では、ドライブトランジスタ２ｂがオン状態となるタイミングが速く設定されているため、出力ノード６から出力されるローレベルのデータ信号Ｑの電位は比較的速く確定する。したがって、動作環境（動作条件）が悪化してもアクセス時間が長くなることはなく、高速で安定な出力データ信号を出力することができる。
無効データ信号が出力されない場合には、内部読出データ信号ＺＤＤが出力許可信号ＯＥＭよりも先にハイレベルへ立上がる。この場合においても、ノードＮ２の電位が出力許可信号ＯＥＭのハイレベルへの立上がりに応答してハイレベルへ立上がるだけであり、遅延回路１２の有する遅延時間の変化は上で説明したものと同様である。したがってこの有効データ信号のみが出力される場合であっても、安定かつ高速で出力データ信号を出力することができる。
次に、第１および第２の制御電圧を発生するための構成について説明する。
図５４は、制御電圧発生部の構成を示す図である。図５４において、制御電圧発生部は、動作温度および電源電圧に依存しない一定の基準電圧ＶＲＥＦ１を発生するＶＲＥＦ１発生回路２５０と、電源電圧および周囲温度（動作温度）に依存する基準電圧ＶＲＥＦ２を発生するＶＲＥＦ２発生回路２５１と、ＶＲＥＦ１発生回路２５１からの基準電圧ＶＲＥＦ１とＶＲＥＦ２発生回路２５１からの第２の基準電圧ＶＲＥＦ２を差動的に増幅する差動増幅回路２５２および２５３を含む。差動増幅回路２５２から第２の制御電圧ＶＰが生成され、差動増幅回路２５３から第１の制御電圧ＶＮが生成される。差動増幅回路２５２は、その正入力に第１の基準電圧ＶＲＥＦ１を受け、その負入力に第２の基準電圧ＶＲＥＦ２を受ける。差動増幅回路２５３は、その正入力に第２の基準電圧ＶＲＥＦ２を受け、その負入力に第１の基準電圧ＶＲＥＦ１を受ける。この差動増幅回路２５２および２５３により、互いに相反する電圧および温度依存特性を有する第１および第２の制御電圧ＶＰおよびＶＮを生成することができる。次に各部の具体的構成について説明する。
図５５は、第１の基準電圧ＶＲＥＦ１の特性およびＶＲＥＦ１発生回路の具体的構成を示す図である。図５５（Ａ）に示すように、第１の基準電圧ＶＲＥＦ１は、電源電圧および動作温度に依存しない一定の電圧である。図５５（Ｂ）を参照して、ＶＲＥＦ１発生回路２５０は、電源電位ノードと出力ノード２６４との間に設けられる定電流源２６０と、出力ノード２６４と接地電位ノードとの間に設けられる温度補償付定電圧ダイオード２６１を含む。温度補償付定電圧ダイオード２６１は、出力ノード２６４から順方向に接続されるＰＮダイオード２６２と、ＰＮダイオードと接地電位ノードとの間に逆方向に設けられるツェナダイオード２６３を含む。ツェナダイオード２６３は、正の温度係数を有し、ＰＮダイオード２６２は、負の温度係数を備える。このダイオード２６２および２６３の互いに相反する温度係数によりツェナダイオード２６３が発生するツェナ電圧の温度依存性を補償し、動作温度にかかわらず、一定の電圧を発生する。
ツェナダイオード２６３は、逆方向に、ツェナ電圧以上の電圧が印加された場合、ツェナ降伏を生じ、一定のツェナ電圧を発生する。この場合、出力ノード２６４には、ツェナダイオードによるツェナ電圧とＰＮダイオード２６２による順方向降下電圧との和の電圧が生じる。このＰＮダイオード２６２の順方向降下電圧とツェナダイオード２６３のツェナダイオードは負および正の温度係数を有しており、したがって周囲温度にかかわらず、一定の電圧を出力ノード２６４に発生することができる。
なお図５５（Ｂ）に示す構成において、定電流源２６０としては、電源電圧および動作温度にかかわらず、一定の電流を発生する回路構成がアナログ集積回路技術分野において種々知られており、このような回路を利用することができる。また定電流源２６０に代えて、十分大きな抵抗値（温度依存特性を無視することのできる程度に大きな抵抗値）を備える抵抗を出力ノード２６４と電源電位ノードとの間に接続しても同様に、温度補償付ツェナダイオード２６０が与える一定の基準電圧ＶＲＥＦ１を生成することができる。
図５６は、第２の基準電圧ＶＲＥＦ２の電源電圧および周囲温度依存特性および第２の基準電圧発生回路の構成の一例を示す図である。図５６（Ａ）および（Ｂ）に示すように、第２の基準電圧ＶＲＥＦ２は、電源電圧に対しては負の依存特性を有し、動作温度（周囲温度）に対しては正の依存特性を有する。
図５６（Ｃ）において、ＶＲＥＦ２発生回路２５１は、電源電位ノードと出力ノード２７５との間に設けられる定電流源２７１と、出力ノードとノード２７６との間に設けられるｎチャネルＭＯＳトランジスタ２７２と、ノード２７６と接地電位ノードとの間に設けられる抵抗２７３を含む。抵抗２７３の抵抗値Ｒの温度依存性は、定電流源２７１の温度依存特性およびＭＯＳトランジスタ２７２のオン抵抗の温度依存特性よりも十分大きくされている。また、抵抗２７３の有する抵抗値Ｒは、ＭＯＳトランジスタ２７２のオン抵抗よりも少し大きく設定される。抵抗２７３は、たとえばポリシリコンまたは比較的高濃度にイオン注入された拡散抵抗を用いて構成され、正の温度係数を備えている。次に動作について説明する。
定電流源２７１からは一定の電源電圧Ｖｃｃおよび周囲温度に依存しない電流が供給される。この定電流源２７１からの定電流により、出力ノード２７５には、ＭＯＳトランジスタ２７２の与えるオン抵抗Ｒ（２７２）と抵抗２７３が有する抵抗Ｒ（２７３）の和で決定される基準電圧ＶＲＥＦ２が生成される。電源電圧Ｖｃｃが上限値Ｖｃｍｘにまで上昇したとき、ＭＯＳトランジスタ２７２のコンダクタンスが大きくされ、すなわち抵抗値Ｒ（２７２）が小さくなり、出力ノード２７５に現われる基準電圧ＶＲＥＦ２は低くなる。すなわち第２の基準電圧ＶＲＥＦ２は、負の電源電圧依存特性を備える。
また周囲温度Ｔが上昇したとき、抵抗２７３の抵抗値Ｒ（２７３）が大きくなり、出力ノード２７５からの第２の基準電圧ＶＲＥＦ２が上昇する。このとき、ＭＯＳトランジスタ２７２のオン抵抗Ｒ（２７３）も周囲温度Ｔに依存して変化するものの、その変化は抵抗２７３の温度依存特性に比べて無視することのできる程度である。したがって第２の基準電圧ＶＲＥＦ２は、周囲温度Ｔに対して正の依存特性を備える。
この図５６（Ｃ）に示す定電流源２７１に対しては、アナログ集積回路分野等で知られている電源電圧および周囲温度に依存しない定電流源回路を利用することができる。
またこの定電流源２７１に代えて、正の温度係数を有する抵抗と負の温度係数を有する抵抗とを並列に電源電位ノードと出力ノード２７５との間に設ける構成が利用されてもよい。このような正および負の温度特性を有する抵抗体としては、サーミスタと呼ばれる抵抗体を利用することができる。
図５７は、第１の制御電圧ＶＮおよび第２の制御電圧ＶＰの発生形態を示す図である。図５４に示すように、差動増幅回路２５２は、第１の基準電圧ＶＲＥＦ１をその正入力に受け、第２の基準電圧ＶＲＥＦ２をその負入力に受けている。第１の基準電圧ＶＲＥＦ１は一定である。第１の基準電圧ＶＲＥＦ１と第２の基準電圧ＶＲＥＦ２の差が大きくなれば、第２の基準電圧ＶＰは、差動増幅回路２５２により増幅されて、その電位が上昇する（図５７（Ａ）参照）。すなわち、電源電圧Ｖｃｃが上昇した場合、第２の基準電圧ＶＲＥＦ２は低下する。したがって、差（ＶＲＥＦ１−ＶＲＥＦ２）は大きくなり、第２の制御電圧ＶＰは上昇する。一方、動作温度Ｔが高くなった場合、第２の基準電圧ＶＲＥＦ２は上昇する。この場合、温度上昇に伴って差（ＶＲＥＦ１−ＶＲＥＦ２）は小さくなる。したがって、この場合には、第２の制御電圧ＶＰは低下する。したがって図４６に示す電源電圧および周囲温度依存特性を有する第２の制御電圧ＶＰを生成することができる。
一方、図５４に示す差動増幅回路２５３は、その正入力に第２の基準電圧ＶＲＥＦ２を受け、その負入力に第１の基準電圧ＶＲＥＦ１を受けている。したがって、第２の制御電圧ＶＰと反対の特性を有する第１の制御電圧ＶＮを生成することができる。
差動増幅回路２５２および２５３は、その増幅特性として、電源電圧および周囲温度に依存せずに一定とする構成がアナログ集積回路分野において知られており、そのような構成を利用することができる。したがって、この差動増幅回路２５２および２５３の動作特性が電源電圧および周囲温度に依存しないため、第１および第２の制御電圧ＶＮおよびＮＰを、上で示したように、電源電圧および周囲温度に応じて調節することが可能となる。
なお、第１の制御電圧ＶＮおよび第２の制御電圧ＶＰは、その電圧レベルは、特に説明しないが、図４７および図４８に示すように、ＭＯＳトランジスタを三極間領域で動作させる電圧領域内の適当な値に設定される。
さらに図５５（Ｂ）に示す構成において、ツェナダイオード２６３のツェナ電圧が通常の動作電源電圧（たとえば５ボルト）よりも高い場合が考えられる。このような場合、この回路が利用される装置が半導体記憶装置であれば、たとえばワード線昇圧などのために昇圧回路が設けられており、このような昇圧回路により動作電源電圧Ｖｃｃを昇圧することにより、十分に温度補償付ツェナダイオードから一定の基準電圧ＶＲＥＦ１を発生することができる。
またツェナダイオード２６３のツェナ電圧が低く、負の温度特性を有する場合、ＰＮダイオード２６２に代えて、正の温度係数を有する抵抗体（たとえば十分な不純物濃度を有する拡散抵抗）が利用されてもよい。
図５８は、第５の実施の形態の変更例におけるインバータ回路の動作電源電圧および周囲温度依存特性を示す図である。図５８に示すように、この変更例においては、インバータ回路の動作電源電圧Ｖｃｃ（ＤＥＬＡＹ）は、外部電源電圧から生成されて外部電源電圧が高くなると低くなり、また周囲温度が高くなるとその値も高くなる。この図５８に示す電圧および温度依存特性は、図４５に示す第１の制御電圧ＶＮの電圧および温度依存特性と同じである。異なる点は、動作電源電圧Ｖｃｃ（ＤＥＬＡＹ）は外部電源電圧から生成される点である。この図５８に示す電源電圧Ｖｃｃ（ＤＥＬＡＹ）を発生するための構成を図５９に示す。
図５９（Ａ）に示すように、電源電圧Ｖｃｃ（ＤＥＬＡＹ）を発生するための回路は、第１の基準電圧ＶＲＥＦ１を負入力に受け、第３の基準電圧ＶＲＥＦ３を正入力に受ける差動増幅回路２９０により構成される。この差動増幅回路２９０から生成された電源電圧Ｖｃｃ（ＤＥＬＡＹ）はインバータ回路２９１の電源電圧ノードへ与えられる。
第３の基準電圧ＶＲＥＦ３は、図５６（Ｃ）に示す回路構成と同様の回路構成により作成される。異なる点は、電源電圧Ｖｃｃが外部電源電圧ｅｘｔ．Ｖｃｃに置換わることである。この場合、電源電圧Ｖｃｃ（ＤＥＬＡＹ）は、図４５に示す第１の制御電圧ＶＮと同じ電圧および周囲温度依存特性を備える。この動作電源電圧Ｖｃｃ（ＤＥＬＡＹ）は、外部電源電圧ｅｘｔ．Ｖｃｃが上限値に近づくと低くされ、周囲温度が高くなると同様に高くなる。したがって、このインバータ回路２９１は、外部電源電圧の上限値または周囲温度が下限値に近い場合には、動作速度が遅くなる（動作電源電圧が低くされるため、ＭＯＳトランジスタの駆動力が小さくなる；インバータ回路２９１は、１段ではなく、カスケード接続されて利用されることに留意されたい）。
したがって図５９（Ｂ）に示すように、このような構成を用いても、外部電源電圧Ｖｃｃが高いかまたは周囲温度Ｔが低い場合には、その遅延時間が長くされ、上述の実施の形態と同様の効果を得ることができる。
なお、第５の実施の形態においては、出力信号Ｑがローレベルとして出力される場合の出力制御回路の構成について説明している。しかしながら、この出力データ信号Ｑがハイレベルへプルアップされる場合の出力制御回路においても同様適用可能であり、また第１ないし第４の実施の形態の種々の変更例の遅延回路に対して適用することが可能である。
さらに、第５の実施の形態において、ローレベル出力データ信号およびハイレベル出力データ信号のいずれがアクセス時間を決定するかに応じて適当に遅延回路の遅延時間が変更されればよい。
［実施の形態６］
図６０は、この発明の第６の実施の形態である出力回路の構成を概略的に示す図である。図６０においては、出力許可信号ＯＥＭと内部データ信号ＺＤＤに従って出力信号Ｑを生成する出力回路９２６に対し、専用の電源回路３０４ａ、３０４ｂ、３０６ａ、３０６ｂを含む電圧調整器３０１が設けられる。電源電圧印加回路３０４ａは、出力許可信号に応答して第１の速度で電源ノード３００を充電し、電源電圧印加回路３０４ｂは、出力許可信号ＯＥＭに応答して、この第１の速度よりも速い第２の速度で電源ノード３００を充電する。接地電圧印加回路３０６ａは、出力許可信号ＯＥＭに応答して第３の速度（第１の速度に等しくてもよい）で接地ノード３０２を放電し、接地電圧印加回路３０６ｂは、出力許可信号ＯＥＭに応答して第３の速度よりも速い第４の速度で電源ノード３０２を接地電圧レベルに放電する。その構成は後に詳細に説明するが、電源電圧印加回路３０４ｂは、電源電圧印加回路３０４ａよりも遅いタイミングで活性状態とされ、接地電圧印加回路３０６ｂは、接地電圧印加回路３０６ａよりも遅いタイミングで活性状態とされる。なお、電源ノード３００および接地ノード３０２は、基準電源ノードを構成し、電源電圧印加回路３０４ａ、電源電圧印加回路３０４ｂ、接地電圧印加回路３０６ａおよび接地電圧印加回路３０６ｂが、基準電圧源を構成する。
出力回路９２６は、活性化時（出力許可信号ＯＥＭの活性化時）、この電源ノード３００および接地ノード３０２上の電圧を両動作電源電圧として動作し、出力信号Ｑを出力する。
図６１は、図６０に示す出力回路の構成を示す図である。図６１において、出力回路９２６は、内部データ信号ＺＤＤを反転するインバータ５と、出力許可信号ＯＥＭとインバータ回路５の出力信号とを受ける２入力ＡＮＤ回路３と、内部データ信号ＺＤＤと出力許可信号ＯＥＭを受ける２入力ＡＮＤ回路４と、ＡＮＤ回路３の出力信号に応答して導通し、電源ノード３００上の電圧ＶｃｃＱを出力ノード６へ伝達するｎチャネルＭＯＳトランジスタ１と、ＡＮＤ回路４の出力信号に応答して導通し、接地ノード３０２上の電圧ＶｓｓＱを出力ノード６へ伝達するｎチャネルＭＯＳトランジスタ２を含む。これらｎチャネルＭＯＳトランジスタ１および２は、それぞれドライブトランジスタを構成する。この図６１に示す出力回路の構成は、従来の構成とは、その電源ノード３００および接地ノード３０２に与えられる電圧が調整されることを除いて同じである。
図６２は、図６０に示す電圧調整器３０１の構成を示し、この電圧調整器３０１は、出力許可信号ＯＥＭを反転するインバータ３１０，３１１と、出力許可信号ＯＥＭを所定時間Ｔ５遅延する偶数段（図６２において４段）のインバータで構成される遅延回路３１２と、遅延回路３１２の出力信号と出力許可信号ＯＥＭを受ける２入力ＮＡＮＤ回路３１３と、ＮＡＮＤ回路３１３の出力信号を反転するインバータ３１４と、インバータ回路３１０の出力信号に応答して電源ノード３００および接地ノード３０２を短絡するｎチャネルＭＯＳトランジスタ３１５と、インバータ回路３１０の出力信号に応答して基準電圧ＶＲＥＦを電源ノード３００へ伝達するｎチャネルＭＯＳトランジスタ３１６と、インバータ回路３１０の出力信号に応答して基準電圧ＶＲＥＦを接地ノード３０２へ伝達するｎチャネルＭＯＳトランジスタ３１７を含む。基準電圧ＶＲＥＦは、電源電圧Ｖｃｃおよび接地電圧ＧＮＤの間の中間電圧レベルである。出力ノード６（図６０参照）は中間電圧レベルにプリチャージされるとき、この基準電圧ＶＲＥＦはこの出力ノード６がプリチャージされる中間電圧レベルとされてもよい。
電圧調整器３０１は、さらに、インバータ３１１の出力信号に応答して第１の電流駆動力で電源電圧Ｖｃｃ供給ノードから、電源ノード３００へ電流を供給するｎチャネルＭＯＳトランジスタ３１８と、インバータ回路３１４の出力信号に応答して、この第１の電流駆動力よりも大きな電流駆動力で電源電圧Ｖｃｃ供給ノードから電源ノード３００へ電流を供給するｎチャネルＭＯＳトランジスタ３２０と、インバータ回路３１１の出力信号に応答して、第３の電流駆動力で接地ノード３０２から接地電圧供給ノードへ電流を放電するｎチャネルＭＯＳトランジスタ３１９と、インバータ回路３１４の出力信号に応答して、接地ノード３０２から接地電圧ＧＮＤ供給ノードへ第３の電流駆動力よりも大きな第４の電流駆動力で電流を放電するｎチャネルＭＯＳトランジスタ３２１を含む。第１の電流駆動力と第３の電流駆動力とは等しく、また第２の電流駆動力と第４の電流駆動力は等しくされてもよい。ＭＯＳトランジスタ３１８〜３２１の電流駆動力の大小は、そのトランジスタのＷ／Ｌ（チャネル幅／チャネル長）の比を適当に調節することにより実現される。係数β（Ｗ／Ｌに比例する定数）が大きい程その電流駆動力を大きくすることができる。
図６２の構成において、電源電圧印加回路３０４ａはＭＯＳトランジスタ３１８を含み、電源電圧印加回路３０４ｂは、ＭＯＳトランジスタ３２０を含み、接地電圧印加回路３０６ａは、ＭＯＳトランジスタ３１９を含み、接地電圧印加回路３０６ｂは、ＭＯＳトランジスタ３２１を含む。遅延回路３１２、ＮＡＮＤ回路３１３、およびインバータ３１４は立上り遅延回路を構成する。
次にこの図６１および６２に示す回路の動作をその動作波形図である図６３を参照して説明する。
出力許可信号ＯＥＭが“Ｈ”から“Ｌ”レベルに立下がると、出力回路９２６が非活性状態とされ、その出力データＱを読出すサイクルが完了する。図６３においては、出力回路９２６の非活性化時、その出力信号Ｑは中間電圧レベルにプリチャージされる構成が一例として示される。出力回路９２６が非活性状態のとき、出力回路９２６は、出力ハイインピダンス状態に維持される構成が利用されてもよい。
出力許可信号ＯＥＭが“Ｌ”となると、インバータ回路３１０の出力信号が“Ｈ”となり、ＭＯＳトランジスタ３１５〜３１７がオン状態となり、電源ノード３００および接地ノード３０２は中間電圧レベルの基準電圧ＶＲＥＦレベルにプリチャージされる。また、インバータ回路３１１の出力信号が“Ｌ”に立下がり、ＭＯＳトランジスタ３１８および３１９がオフ状態となる。同様、ＮＡＮＤ回路３１３の出力信号も“Ｈ”となり、応じてインバータ回路３１４の出力信号が“Ｌ”となり、ＭＯＳトランジスタ３２０および３２１がオフ状態とされる。この一連の動作により、ノード３００および３０２は、基準電圧ＶＲＥＦレベルにプリチャージされる。
次のデータ読出が行なわれると、まず、出力許可信号ＯＥＭが“Ｈ”レベルに立上がる。インバータ回路３１０の出力信号が“Ｌ”に立下り、ＭＯＳトランジスタ３１５〜３１７がオフ状態とされる。次いで、インバータ回路３１１の出力信号が“Ｈ”となり、電流駆動力の小さなＭＯＳトランジスタ３１８および３１９がオン状態とされる。これにより、電源ノード３００は、電流駆動力の小さなＭＯＳトランジスタ３１８により、その電圧レベルが基準電圧ＶＲＥＦレベルから徐々に上昇する。同様、接地ノード３０２は、電流駆動力の小さなＭＯＳトランジスタ３１９により接地電圧レベルへ緩やかに放電され、その電圧レベルが中間レベルの基準電圧ＶＲＥＦから緩やかに低下する。内部データ信号ＺＤＤの論理レベルに従って、図６１に示すＭＯＳトランジスタ１および２の一方がオン状態とされる。オン状態とされたＭＯＳトランジスタ１または２は、その対応の基準電源ノード（電源ノードまたは接地ノード）上の電圧を出力ノード６へ伝達する（対応の基準電源ノードと出力ノード６との間に電流の流れを生じさせる）。
したがって、電流駆動力の小さなＭＯＳトランジスタ３１８および３１９をまずオン状態としてノード３００および３０２の電流を緩やかに変化させることにより、このノード３００または３０２上の電圧が出力ノード６へ伝達されて、出力ノード６の電圧はこの中間電圧レベルから緩やかに変化する。出力ノード６の電圧レベルがリンギングが発生しない電圧レベルに到達すると、そのときにノード３００および３０２の電圧レベルを急激に変化させ、応じて出力信号Ｑの電圧レベルを急激に変化させても、リンギングが発生することはない。すなわち、出力許可信号ＯＥＭが“Ｈ”に立上り、ノード３００および３０２の電圧レベルが十分変化した後、遅延回路３１２の出力信号が“Ｈ”に立上り、応じてＮＡＮＤ回路３１３の出力信号が“Ｌ”となると、インバータ回路３１４の出力信号が“Ｈ”となり、大きな電流駆動力を有するＭＯＳトランジスタ３２０および３２１がオン状態とされる。これによりノード３００および３０２は電圧レベルが高速で変化し、それぞれ電源Ｖｃｃおよび接地電圧ＧＮＤレベルに到達する。これにより、ドライブトランジスタ１または２を介して出力ノード６の電圧レベルが電源電圧Ｖｃｃまたは接地電圧ＧＮＤレベルまで変化し、リンギングを生じさせることなく高速で安定な出力信号を生成することができる。
［変更例１］
図６４は、この発明の第６の実施の形態の第１の変更例の要部の構成を示す図である。図６４に示す構成においては、図６２に示すＭＯＳトランジスタ３１８および３２０に対し、昇圧回路３２５からの昇圧電圧が与えられる。昇圧回路３２５は、電源電圧Ｖｃｃまたは外部電源電圧ｅｘｔＶｃｃを昇圧し、外部電源電圧以上の高電圧Ｖｐを生成する。この図６４に示す構成の場合、電源ノード３０２へ与えられる電源電圧ＶｃｃＱは、内部電源電圧Ｖｃｃよりも十分高い電圧レベルに設定することができる。この場合、低消費電力化などにより、内部電源電圧Ｖｃｃが低くされた場合においても、余裕をもって十分な電圧レベルを有する“Ｈ”の信号を出力することができる。このような、低電源電圧化において、ＶＯＨ（出力信号のハイレベル電圧）とＶＯＬ（出力信号のローレベル電圧）の差が小さくなる場合においても、図６４に示すような昇圧回路３２５を利用することにより、出力ドライブトランジスタ１における損失を補償して十分高い電圧レベルのハイレベル出力信号を生成することができる。この場合においても、電源ノード３０２の充電が２段階で行なわれるため、何らリンギングは発生することなく、安定に十分な電圧レベルを有する出力信号を高速で出力することができる。
図６５は、図６４に示す昇圧回路を用いた際の出力回路の構成を示す図である。図６５において、出力回路９２６は、ＡＮＤ回路３と出力ドライブトランジスタ１の間に設けられ、昇圧回路３２５からの高電圧Ｖｐを一方動作電源電圧として動作しＡＮＤ回路３の出力信号の“Ｈ”レベルを高電圧Ｖｐレベルに昇圧レベル変換するレベル変換回路３２７を含む。ＡＮＤ回路３および４は内部電源電圧Ｖｃｃを一方動作電源電圧として動作する。このレベル変換回路３２７の構成は、ｐチャネルＭＯＳトランジスタがソースに高電圧Ｖｐを受けるように構成されかつ交差結合された構成を利用することができる。ｐチャネルＭＯＳトランジスタのドレインと接地電圧ノードの間にｎチャネルＭＯＳトランジスタが接続される。このレベル変換回路３２７を用いることにより、電源ノード３０２へ与えられた高電圧Ｖｐレベルの電源電圧ＶｃｃＱを出力ノード６へ伝達することができる。
電圧調整器３０１は、また高電圧Ｖｐを受ける。これは、図６２に示す構成において、インバータ３１１および３１４の出力信号を高電圧Ｖｐレベルに昇圧する必要があるためであり、この高電圧Ｖｐはインバータ３１１および３１４へ与えられる。これらインバータ３１１および３１４が、高電圧Ｖｐレベルの信号を出力する。この場合、インバータ３１１および３１４の出力部にレベル変換回路が設けられてもよく、また、インバータ３１１および３１４自体がレベル変換機能を備えるように構成されてもよい。
この場合、電源ノード３００へ与えられる電圧とレベル変換回路３２７へ与えられる電圧レベルが異なるように構成されてもよい。すなわち、昇圧回路３２５から出力される高電圧Ｖｐが２種類準備され、レベル変換回路３２７は、この２種類の高電圧のうち高い方の高電圧のレベルにＮＡＮＤ回路３の出力信号のハイレベルをレベル変換し、またインバータ３１１および３１４（図５２参照）のハイレベル電圧もこの高い方の高電圧レベルにレベル変換される。この場合には、ＭＯＳトランジスタのしきい値電圧の損失を伴うことなく低い方の高電圧レベルを電源ノード３００へ伝達することができる。
図６５に示す構成においては、ＡＮＤ回路４の出力部にはレベル変換回路は設けられていない。出力ノード６を放電する場合、ドライブトランジスタ２のゲート電位が内部電源電圧Ｖｃｃレベルであっても、ドライブトランジスタはオン状態となり、出力ノード６への電圧を接地ノード３０２上の電圧レベルに放電する。このとき、ドライブトランジスタ２のゲート電位が内部電源電圧Ｖｃｃレベルであれば、高電圧Ｖｐが印加される場合に比べて、そのコンダクタンスが小さくされ、出力ノード６の放電速度は緩やかとされる。したがって、出力ノード６の放電開始時における急激な電流変化を抑制することができ、リンギング抑制に対しより効果的となる。ドライブトランジスタ２のゲート電圧レベルが十分その接地ノード３０２の電圧レベルよりも高く、接地ノード３０２上の電圧ＶｓｓＱが高速で接地電圧ＧＮＤレベルに放電されても、その高速放電に従って出力ノード６の電圧レベルを高速で接地電圧ＧＮＤレベルまで放電することができる。
この場合においても、ドライブトランジスタ２のゲートとＡＮＤ回路４の間にレベル変換回路を設けることにより、ドライブトランジスタ２のゲート電位を十分高くし、出力ノード６の放電速度調整は、電圧調整器３０１のみで行なわれる構成が利用されてもよい。なお、上述の構成においては、電源ノード３００および接地ノード３０２（これらをまとめて基準電源ノードと称す）上の電圧は２段階で変化させられている。しかしながら、３以上の複数段階にわたって基準電源ノード上の電圧が変化される構成が利用されてもよい。
また、出力回路においては、無効信号が出力されるか否かに従ってその遅延時間が可変とされる複数の並列に接続されるドライブトランジスタを用いる構成が併わせて利用されてもよい。また出力回路９２６の構成は、先の第１ないし第５の実施の形態をすべて適用することができる。
以上のように、この発明の第６の実施の形態に従えば、出力ノードを内部信号に従って駆動する出力段トランジスタの基準電源ノード上の電圧を複数段階にわたってその変化速度を変化させるように構成したため、出力ノード６上の電圧変化を最初は緩やかに、徐々に速くすることができ、リンギングを生じることなく高速で安定な出力信号を出力することができる。
［実施の形態７］
図６６は、この発明の第７の実施の形態の出力回路の要部の構成を示す図である。図６６においては、出力回路の両動作電源電圧を与える電圧調整部の構成を示す。出力回路の構成は図６１に示すものと同様である。
図６６において、電圧調整部は、以下の点において図６０に示す電圧調整器３０１の構成と異なっている。すなわち、図６６に示す構成においては、インバータ回路３１１の出力信号に応答するｎチャネルＭＯＳトランジスタ３２８が、電源ノード３００に対し基準電圧ＶＲＥＦと電源電圧Ｖｃｃとの間の電圧Ｖｃｃｐを電源ノード３００へ伝達する。このＭＯＳトランジスタ３２８と並列に設けられるｎチャネルＭＯＳトランジスタ３３０は、インバータ回路３１４の出力信号に応答して電源電圧Ｖｃｃを電源ノード３００へ伝達する。また、接地ノード３０２に結合されるｎチャネルＭＯＳトランジスタ３２９は、インバータ回路３１１の出力信号に応答して、接地電圧ＧＮＤよりも中間電圧ＶＲＥＦの電圧レベルに近い電圧Ｖｂｓｇを接地ノード３０２へ伝達する。ｎチャネルＭＯＳトランジスタ３３１は、インバータ回路３１４の出力信号に応答して接地電圧ＧＮＤを接地ノード３０２へ伝達する。他の構成は図６２に示す構成と同じである。
ＭＯＳトランジスタ３２８および３３０のチャネル幅およびチャネル長の比Ｗ／Ｌは同じとされてもよく、また図６２に示すように、ＭＯＳトランジスタ３２８のチャネル幅とチャネル長の比（または係数β）がＭＯＳトランジスタ３３０のそれよりも小さくされてもよい。また、ＭＯＳトランジスタ３２９のＷ／ＬはＭＯＳトランジスタ３３１と等しくされてもよく、またそれよりも小さくされてもよい。次に動作について簡単に説明する。
出力回路の動作は図６１に示すものと同じである。スタンバイ時においては、インバータ回路３１０の出力信号が“Ｈ”であり、ＭＯＳトランジスタ３１５、３１６および３１７がオン状態にあり、ノード３００および３０２は基準電圧ＶＲＥＦの電圧レベルにプリチャージされる。このとき、インバータ回路３１１および３１４の出力信号は共に“Ｌ”であり（出力許可信号ＯＥＭは“Ｌ”レベルにある）、ＭＯＳトランジスタ３２８、３３０、３２１および３３１はすべてオフ状態にある。
データ信号の読出が行なわれる場合、出力許可信号ＯＥＭが“Ｌ”から“Ｈ”に立上る。これにより、まずＭＯＳトランジスタ３１５〜３１７がすべてオフ状態とされる。まず、インバータ回路３１１の出力信号が“Ｈ”レベルに立上り、ＭＯＳトランジスタ３２８および３２９がオン状態となる。電源ノード３００は、このＭＯＳトランジスタ３２８により、比較的緩やかにリンギングの生じない電圧レベルのＶｃｃｐレベルにまで充電される。一方、ＭＯＳトランジスタ３２９は、接地ノード３０２を、リンギングの生じない電圧Ｖｂｓｇレベルにまで緩やかに放電する。この後、ＭＯＳトランジスタ３３０および３３１がインバータ回路３１４の出力信号によりオン状態となり、電源ノード３００が高速で電源電圧Ｖｃｃレベルにまで充電され、一方、接地ノード３０２が接地電圧ＧＮＤレベルまで高速で放電される。出力回路からハイレベルの出力信号が出力される場合、このドライブトランジスタ１（図６１参照）を介して電源ノード３００上の電圧が出力ノード６へ伝達される。一方、出力回路がローレベルの信号を出力する場合には、この接地ノード３０２上の電圧がドライブトランジスタ２を介して出力ノード６へ伝達される。したがって、この出力ノード６の電圧変化は電源ノード３００または接地ノード３０２の電圧の変化とほぼ同じとなる。これにより、出力ノード６上の出力信号Ｑは、リンギングの生じない電圧レベルにまで緩やかに変化し、次いで高速で電源電圧または接地電圧レベルまで駆動される。この構成により、リンギングを生じることなく、高速で安定な出力信号を出力することができる。
ＭＯＳトランジスタ３２９は、ＭＯＳトランジスタ３３１と同じチャネル幅とチャネル長の比Ｗ／Ｌ（または係数β）を有していてもよい。ＭＯＳトランジスタ３２９のソース電圧ＶｂｓｇはＭＯＳトランジスタ３３１のソース電圧ＧＮＤよりも高いため、実効的に、ＭＯＳトランジスタ３２９のゲート電圧はＭＯＳトランジスタ３３１のゲート電圧よりも低くなり、応じてＭＯＳトランジスタ３２９のコンダクタンスはＭＯＳトランジスタ３３１のコンダクタンスよりも小さくなり、結果的にＭＯＳトランジスタ３２９の電流駆動力は、ＭＯＳトランジスタ３３１の電流駆動力よりも小さくされるためである。
なお、図６２および図６６に示す電源ノード３００を充電するためのＭＯＳトランジスタ３１８、３２０、３２８および３３０には、ｐチャネルＭＯＳトランジスタが用いられてもよい。しきい値電圧の損失を伴うことなく電源電圧Ｖｃｃを電源ノード３００へ伝達することができる。この図６６に示す構成において、ｎチャネルＭＯＳトランジスタ３２８および３３０に代えて、ｐチャネルＭＯＳトランジスタが用いられる場合、これらのｐチャネルＭＯＳトランジスタのチャネル幅チャネル長の比（または係数β）は同じとされてもよい。電圧Ｖｃｃｐをソースに受けるｐチャネルＭＯＳトランジスタの電流駆動力は、電圧Ｖｃｃをソースに受けるｐチャネルＭＯＳトランジスタのそれよりも小さくされるためである。
図６７は、図６６に示す電圧ＶｃｃｐおよびＶｂｓｇを発生するための構成の一例を示す図である。図６７（Ａ）に電圧Ｖｃｃｐを発生するための構成を示し、図６７（Ｂ）に電圧Ｖｂｓｇを発生するための構成を示す。
図６７（Ａ）において、電圧発生回路は、電源電圧Ｖｃｃ供給ノードとノード３３２の間に直列に接続される、ダイオード接続されたｐチャネルＭＯＳトランジスタＰＭ１〜ＰＭｎと、ノード３３２と接地電圧ＧＮＤ供給ノードとの間に接続される抵抗Ｒｐを含む。抵抗Ｒｐは、ＭＯＳトランジスタＰＭ１〜ＰＭｎのチャネル抵抗よりも十分大きな抵抗値を備える。ＭＯＳトランジスタＰＭ１〜ＰＭｎ各々はダイオードモードで動作し、そのしきい値電圧の絶対値Ｖｔｈｐだけ電圧を低下させる。したがってこの図６７（Ａ）に示す構成において、電圧Ｖｃｃｐとしては、Ｖｃｃ−ｎ・Ｖｔｈｐの電圧が出力される。ＭＯＳトランジスタＰＭ１ないしＰＭｎの数は、電圧Ｖｃｃｐのレベルに応じて適当な値に調節される。
図６７（Ｂ）において、電圧発生部は、電源電圧Ｖｃｃ供給ノードとノード３３３の間に接続される抵抗Ｒｎと、ノード３３３と接地電圧ＧＮＤ供給ノードとの間に直列に接続される、各々がダイオード接続されたｎチャネルＭＯＳトランジスタＮＭ１ないしＮＭｎを含む。抵抗ＲｎはＭＯＳトランジスタＮＭ１ないしＮＭｎのそれぞれのチャネル抵抗よりも十分大きな抵抗値を有する。この場合には、ＭＯＳトランジスタＮＭ１〜ＮＭｎはダイオードモードで動作し、それぞれそのしきい値電圧Ｖｔｈｎだけ電圧を低下させる。したがってこの図６７（Ｂ）に示す構成の場合、ノード３３に現われる電圧Ｖｂｓｇは、ｎ・Ｖｔｈｎとなる（接地電圧ＧＮＤを０Ｖとする）。
電圧Ｖｃｃｐは、基準電圧ＶＲＥＦよりも大きな値を有し、電圧Ｖｂｓｇは基準電圧ＶＲＥＦよりも小さな値を備える。
なお、図６７（Ａ）および（Ｂ）に示す電圧発生回路の構成に代えて、種々の基準電圧発生回路を利用することができる。
以上のように、この発明の第７の実施の形態の構成に従えば、出力回路の出力信号の電圧レベルを決定する電圧を供給する電源ノードおよび接地電圧を２段階で駆動するとともに、初段階においては、電源電圧Ｖｃｃよりも低い電圧Ｖｃｃｐおよび接地電圧ＧＮＤよりも高い電圧Ｖｂｓｇ供給源から電源ノードおよび接地ノードへそれぞれ電流を供給するように構成しているため、これらの電圧レベルを安定に発生することにより、確実に出力回路の出力ノードをリンギングが生じない電圧レベルにまで駆動することができ、この後、高速で電源電圧Ｖｃｃレベルまたは接地電圧ＧＮＤレベルに駆動することができ、リンギングの生じない安定な出力信号を高速で出力することができる。
また、この第７の実施の形態の構成に従えば、リンギングが生じない電圧レベルを電圧ＶｃｃｐおよびＶｂｓｇにより設定することができるため、出力ノードの電圧レベルが十分に変化する前に、高速で出力ノードが充放電されるのが防止され、確実にリンギングの発生を抑制することができる。
［実施の形態８］
図６８は、この発明の第８の実施の形態である出力回路の要部の構成を示す図である。図６８において、出力回路９２６は、先の実施の形態と同様、内部データ信号ＺＤＤを反転するインバータ回路５と、出力許可信号ＯＥＭとインバータ回路５の出力信号を受けるＡＮＤ回路３と、出力許可信号ＯＥＭと内部データ信号ＺＤＤを受けるＡＮＤ回路４と、ＡＮＤ回路３の出力信号に応答して、出力ノード６を、電源ノード３００上の電圧ＶｃｃＱレベルにまで駆動するドライブトランジスタ１と、ＡＮＤ回路４の出力信号に応答して出力ノード６を接地ノード３０２上の電圧ＶｓｓＱレベルまで放電する出力ドライブトランジスタを含む。
この出力回路は、さらに、ＡＮＤ回路４からノードＮ２に与えられた信号に応答して、その接地ノード３０２上の電圧レベルを調整する電圧調整器３４０を含む。図６８において、図面を簡略化するために、接地ノード３０２上の電圧ＶｓｓＱを調節する電圧調整器３４０のみを示すが、電源ノード３００上の電圧ＶｃｃＱをこのノードＮ１上の電圧レベルに応じて調整する電圧調整器がまた設けられる。このノードＮ１上の信号に従って電源ノード３００上の電圧ＶｃｃＱを調整する回路は、電圧調整器３４０と同じ構成を備える。
電圧調整器３４０は、出力指示信号ＤＯＴとノードＮ２上の外部信号とに応答して無効出力があるか否かを判別し、その判別結果に従って遅延時間を調節して所定の遅延時間経過後に活性化信号を出力する駆動回路３５０と、駆動回路３５０の出力信号とノードＮ２上の内部信号を受ける２入力ＮＡＮＤ回路３５１と、ＮＡＮＤ回路３５１の出力信号を反転するインバータ回路３５２と、ノードＮ２上の信号を反転するインバータ回路３５３と、インバータ回路３５３の出力信号を反転するインバータ回路３５４と、インバータ回路３５４の出力信号に応答して導通し、接地ノード３０２を接地電圧ＧＮＤレベルに放電する、比較的小さな電流駆動力を有するｎチャネルＭＯＳトランジスタ３６０と、インバータ回路３５２の出力信号に応答して導通し、接地ノード３０２を接地電圧ＧＮＤレベルにまで放電する比較的大きな電流駆動力を有するｎチャネルＭＯＳトランジスタ３６５とを含む。インバータ回路３５３および３５４は、バッファ回路を構成する。
電圧調整器３４０は、さらに、出力許可信号ＯＥＭを反転するインバータ回路３７０と、インバータ回路３７０の出力信号に応答して基準電圧ＶＲＥＦを接地ノード３０２へ伝達するｎチャネルＭＯＳトランジスタ３７５を含む。ＭＯＳトランジスタ３７５は、出力許可信号ＯＥＭが“Ｌ”にある、出力回路９２６の非活性化時に導通し、接地ノード３０２を基準電圧ＶＲＥＦにプリチャージする。
駆動回路３５０は、出力指示信号ＤＯＴを反転するインバータ回路３８１と、ノードＮ２上の内部信号とインバータ回路３８１の出力信号を受ける２入力ＮＡＮＤ回路３８２と、ノードＮ２上の内部信号と出力指示信号ＤＯＴを受ける２入力ＡＮＤ回路３８３と、ＮＡＮＤ回路３８２の出力信号に応答してセットされかつ内部ノードＮ２上の内部信号に応答してリセットされる、交差結合されたＮＡＮＤ回路ＮＡ１３およびＮＡ１４を含むフリップフロップ３８４と、フリップフロップ３８４に含まれるＮＡＮＤ回路ＮＡ１３の出力信号を受けるインバータ回路３８５と、インバータ回路３８５の出力信号を所定時間Ｔ１遅延する遅延回路３８７と、インバータ回路３８５の出力信号とＡＮＤ回路３８３の出力信号とを受ける２入力ＮＡＮＤ回路３８６と、ＮＡＮＤ回路３８６の出力信号を所定時間Ｔ２遅延する遅延回路３８８と、遅延回路３８７および３８８の出力信号を受ける２入力ＮＡＮＤ回路３８９を含む。
フリップフロップ３８４は、出力指示信号ＤＯＴが活性状態の“Ｈ”となったときに、内部ノードＮ２上に有効な信号（“Ｈ”の信号）が出力されているか否かを判別する機能を備える。遅延回路３８７の遅延時間Ｔ１は、遅延回路３８８の遅延時間Ｔ２よりも長くされる。
この駆動回路３５０の構成は、実質的に図１６に示すドライブトランジスタの導通タイミングを調整する制御回路のそれと同じである。次に動作について簡単に説明する。
まず、図６９に示す動作波形図を参照して、無効出力が存在しない場合の動作について説明する。この内部ノードＮ２上の内部信号が“Ｌ”か“Ｈ”に立上ると、インバータ回路３５３および３５４の出力信号が応じて“Ｈ”となり、ＭＯＳトランジスタ３６０がオン状態となり、その小さな電流駆動力により、接地ノード３０２上の電圧ＶｓｓＱを、この中間電圧ＶＲＥＦから接地電圧ＧＮＤへと放電する。このとき、出力許可信号ＯＥＭは“Ｈ”に立上っており、応じてＭＯＳトランジスタ３４５はオフ状態にあり、接地ノード３０２は中間電圧ＶＲＥＦ供給源から分離される。一方、出力放電用のドライブトランジスタ２は、この内部ノードＮ２上の内部信号に応答してオン状態となり、出力ノード６をその接地ノード３０２上の電圧ＶｓｓＱレベルへ放電する。このとき、出力指示信号ＤＯＴは“Ｈ”に上昇していないため、この信号は無効信号である。したがって、ノードＮ２が“Ｈ”となるまでの出力信号は無効信号であり、ドライブトランジスタ１を介して出力ノード６が電源ノード３００から充電される。フリップフロップ３８４はリセットされており、その出力信号は“Ｌ”である。出力指示信号ＤＯＴが“Ｌ”から“Ｈ”へ立上ると、ＮＡＮＤ回路３８２の出力信号が“Ｌ”となり、フリップフロップ３８４がセットされ、応じてインバータ回路３８５の出力信号が“Ｌ”に立下る。一方、ＡＮＤ回路３８３の出力信号も同時に“Ｈ”に立上るが、このときインバータ回路３８５の出力信号は“Ｌ”にあり、ＮＡＮＤ回路３８６の出力信号は“Ｈ”を維持する。したがって遅延回路３８８の出力信号は“Ｈ”を維持する。
インバータ回路３８５の出力信号が“Ｌ”に立下ってから所定時間Ｔ１が経過すると、遅延回路３８７の出力信号が“Ｌ”に立下り、ＮＡＮＤ回路３８９の出力信号が“Ｈ”に立上る。このとき既に、ノードＮ２上の内部信号は“Ｈ”に立上っており、ＮＡＮＤ回路３５１の入力信号が共に“Ｈ”となり、このＮＡＮＤ回路３５１の出力信号が“Ｈ”から“Ｌ”に立下り、応じてインバータ回路３５２の出力信号が“Ｌ”から“Ｈ”に立上る。これにより、それまでオフ状態にあった電流駆動力の大きなＭＯＳトランジスタ３６５がオン状態となり接地ノード３０２を急速に接地電圧ＧＮＤレベルにまで低下させる。これにより、ドライブトランジスタ２を介して出力ノード６上の出力信号Ｑも高速で接地電圧ＧＮＤレベルにまで低下する。ＭＯＳトランジスタ３５５がオン状態となるのは、出力指示信号ＤＯＴが“Ｈ”に立上ってから遅延時間Ｔ１経過後である。この遅延時間Ｔ１を長くすることにより、無効出力により上昇した出力信号Ｑを緩やかにリンギングの生じない電圧レベルまで低下させ、その後に高速で接地電圧ＧＮＤレベルにまで低下させることができ、リンギングの生じない安定な出力信号を出力することができる。
次に、無効出力が信号が出力されない場合の動作を、その動作波形図である図７０を参照して説明する。この状態においては、出力指示信号ＤＯＴが“Ｈ”となってから内部ノードＮ２に上の内部信号が“Ｈ”に立上る。ノードＮ２上の内部信号および出力指示信号ＤＯＴが共に“Ｈ”となると、ＮＡＮＤ回路３８３の出力信号が“Ｈ”となる。一方、内部ノードＮ２上の内部信号が“Ｌ”の間、ＮＡＮＤ回路３８２の出力信号は、この出力指示信号ＤＯＴの状態に関わらず、“Ｈ”である、フリップフロップ３８４はリセット状態を維持し、その出力信号は“Ｌ”を維持する。応じてインバータ回路３８５の出力信号は“Ｈ”の状態を維持する。したがって、ＮＡＮＤ回路３８３の出力信号が“Ｈ”に立上ると、ＮＡＮＤ回路３８６の出力信号が“Ｌ”に立下り、所定時間Ｔ２の経過の後、遅延回路３８８の出力信号が“Ｌ”に立下る。これにより、ＮＡＮＤ回路３８９の出力信号が“Ｌ”から“Ｈ”に立上る。
内部ノードＮ２上の内部信号が“Ｈ”に立上ると、インバータ回路３５３および３５４によりＭＯＳトランジスタ３６０がオン状態となる。一方このときには、ＭＯＳトランジスタ３７５はオフ状態にあり、接地ノード３０２上の電圧ＶｓｓＱは、ＭＯＳトランジスタ３６０を介して接地電圧ＧＮＤレベルで放電され、その電位が緩やかに低下する。これにより、ドライブトランジスタ２は、この接地ノード３０２上の電圧ＶｓｓＱに従って出力ノード６上の出力信号Ｑを放電する。このため、出力ノード６上の出力信号Ｑの電位変化は緩やかであり、この出力ノード６にリンギングは生じない。内部ノードＮ２上の内部信号が“Ｈ”に立上ってから、遅延時間Ｔ２が経過した後、ＮＡＮＤ回路３５１の出力信号が“Ｌ”となり、インバータ回路３５２の出力信号が“Ｈ”となり、大きな電流駆動力を有するＭＯＳトランジスタ３６５がオン状態とされる。これにより、リンギングの生じない電圧レベルにまで低下した接地ノード３０２上の電圧ＶｓｓＱは、高速で電流駆動力の大きなＭＯＳトランジスタ３６５により接地電圧ＧＮＤレベルにまで放電される。ドライブトランジスタ２は、出力ノード６上の電圧をこの接地ノード３０２上の電圧レベルにまで放電する。したがってこの場合、急速に出力ノード６上の出力信号Ｑが低下するものの、既にリンギングが生じない電圧レベルにまで低下しているため、リンギングが生じない安定な出力信号が出力ノード６に出力される。
このように、無効信号出力の有無に従って接地ノード３０２を駆動するトランジスタ３６５のオン状態となるタイミングを調節することにより、確実に出力ノード６上の電圧レベルがリンギングを生じない電圧レベルにまで低下した後に高速でこの出力ノード６上の電圧を接地電圧レベルへ放電することができ、無効信号の有無に拘らずリンギングの生じない安定な出力信号を生成することができる。
なお、図６８に示す構成において、ＭＯＳトランジスタ３６０は、先に図６６に示したように、接地電圧ＧＮＤレベルよりも高い電圧Ｖｂｓｇを受けるように接続されてもよい。また、出力回路９２６に対しては、先に図２３、２５、２７、２９および３１などにおいて示したように、無効出力の有無により大きな電流駆動力を有するトランジスタのオン状態となるタイミングを異ならせる構成が設けられてもよい。
この図６８に示す電圧調整器に含まれる駆動回路３５０の構成としては、無効信号出力の有無に従ってＭＯＳトランジスタ３６５がオン状態となるタイミングを異ならせる構成であればよく、図２３、図２５、図２７、図２９および図３１に示す構成をこの制御回路に適用することができる。
以上のように、この発明の第８の実施の形態の構成に従えば、出力回路の基準電源ノードに対し電流駆動力の異なる複数のトランジスタを設け、無効出力の有無に従ってこの電流駆動力の大きなトランジスタのオン状態となるタイミングを異ならせるように構成したため、無効出力の有無に関わらず、リンギングの生じない出力信号を高速で出力することができる。
［実施の形態９］
図７１は、この発明の第９の実施の形態である出力回路の構成を示す図である。図７１において、出力回路９２６は、内部ノードＮ２上の信号を所定時間遅延する遅延回路４０１と、遅延回路４０１の出力信号をさらに所定時間遅延する遅延回路４０２と、内部ノードＮ２上の信号と遅延回路４０１の出力信号を受けるＮＡＮＤ回路４０４と、内部ノードＮ２上の内部信号と遅延回路４０２の出力信号を受ける２入力ＡＮＤ回路７０６と、内部ノードＮ２上の内部信号に応答して導通し、出力ノード６を接地電圧ＧＮＤレベルに放電するｎチャネルＭＯＳトランジスタで構成されるドライブトランジスタ２ｅと、ＡＮＤ回路４０４の出力信号に応答して導通し、出力ノード６を接地電圧ＧＮＤレベルに放電するｎチャネルＭＯＳトランジスタで構成されるドライブトランジスタ２ｆと、ＡＮＤ回路４０６の出力信号に応答して導通し、出力ノード６を接地電圧ＧＮＤレベルへ放電するｎチャネルＭＯＳトランジスタで構成されるドライブトランジスタ２ｇを含む。
出力回路９２６は、また、先の実施の形態と同様内部データ信号ＺＤＤを反転するインバータ回路５と、出力許可信号ＯＥＭとインバータ回路５の出力信号を受けるＡＮＤ回路３と、ＡＮＤ回路３の出力信号に応答して導通し、出力ノード６を電源電圧Ｖｃｃレベルへ充電するｎチャネルＭＯＳトランジスタで構成されるドライブトランジスタ１と、出力許可信号ＯＥＭと内部データ信号ＺＤＤに応答してドライブトランジスタ２ｅをオン状態にするＡＮＤ回路４を含む。ドライブトランジスタ２ｅ、２ｆおよび２ｇはその他しきい値電圧Ｖｔｈ１、Ｖｔｈ２およびＶｔｈ３を有し、またそれぞれのウェル領域（または基板領域）へはバイアス電圧ＶＢＢ１、ＶＢＢ２、およびＶＢＢ３が与えられる。
しきい値電圧Ｖｔｈ１、Ｖｔｈ２およびＶｔｈ３は、
Ｖｔｈ１＞Ｖｔｈ２＞Ｖｔｈ３＞０
の関係を満足し、また基板バイアス電圧ＶＢＢ１、ＶＢＢ２、ＶＢＢ３は、
ＶＢＢ１＜ＶＢＢ２＜ＶＢＢ３＜０
の関係を満足する。ｎチャネルＭＯＳトランジスタは、そのしきい値電圧が高くなると、同じゲート電圧が印加された場合、実効上そのゲート電位が低くなり、そのコンダクタンスが小さくされる。したがって、ドライブトランジスタ２ｅ，２ｆおよび２ｇへ同じ電圧レベルの“Ｈ”レベルの電圧が印加された場合、ドライブトランジスタ２ｅ，２ｆおよび２ｇの順にそのコンダクタンスが大きくなる。同様、基板バイアス電圧は、一般に、その絶対値が大きくなる程ＭＯＳトランジスタのしきい値電圧は高くなる。したがって同様、この基板バイアス電圧の影響により、ドライブトランジスタ２ｅ、２ｆ、および２ｇの順に基板バイアス効果が小さくされ、コンダクタンスが大きくされる。但し、ここでは、ドライブトランジスタ２ｅ，２ｆおよび２ｇは同じサイズを備えていると仮定する。
動作時においては、まず内部ノードＮ２上の内部信号が“Ｈ”に立上ると、ドライブトランジスタ２ｅがオン状態にされ、出力ノード６が接地電圧ＧＮＤレベルに放電される。このドライブトランジスタ２ｅのしきい値電圧Ｖｔｈ１は最も大きく、またその基板バイアス電圧も最も小さくされており、その基板バイアス効果が大きくされている。したがって比較的小さな電流駆動力で出力ノード６を接地電圧ＧＮＤレベルへ放電する。次いで、遅延回路４０１の出力信号が“Ｈ”に立上ると、ドライブトランジスタ２ｆがオン状態とされる。このドライブトランジスタ２ｆは、中間の大きさのしきい値電圧Ｖｔｈ２および基板バイアス電圧ＶＢＢ２を有しており、比較的大きな電流駆動力をもって出力ノード６を接地電圧ＧＮＤレベルへ放電する。次いで、遅延回路４０２の出力信号が“Ｈ”に立上り、応じてＡＮＤ回路４０６の出力信号が“Ｈ”となり、ドライブトランジスタ２ｇがオン状態にされる。ドライブトランジスタ２ｇは、その基板バイアスが最も浅く、またしきい値電圧Ｖｔｈ３の最も小さな値を有している。したがって大きな電流駆動力をもって出力ノード６を接地電圧ＧＮＤレベルへ放電する。これにより、ドライブトランジスタ２ｅ、および２ｆによりリンギングの生じない電圧レベルまで低下した出力ノード６上の電圧が、ドライブトランジスタ２ｇを介して高速で接地電圧ＧＮＤレベルまで放電される。
このように、基板バイアス電圧ＶＢＢ（ＶＢＢ１〜ＶＢＢ３）およびしきい値電圧Ｖｔｈ（Ｖｔｈ１〜Ｖｔｈ３）の大きさに違いをつけ、ドライブトランジスタの電流駆動力を応じて異ならせることにより、初期段階において比較的緩やかに出力ノード６の放電を行ない、リンギングが生じない電圧レベルまで低下したときに電流駆動力の大きなドライブトランジスタを用いて高速で出力ノード６を接地電圧ＧＮＤレベルにまで放電することができ、リンギングが生じることがない安定な出力信号を高速で出力することができる。
［変更例１］
図７２は、この発明の第９の実施の形態の出力回路の変更例を示す図である。図７１においては、出力ノード６を放電するためのドライブトランジスタ２ｅ、２ｆおよび２ｇのソースを構成する接地ノード３０２へは、電圧調整器３０１ｂからの電圧ＶｓｓＱが与えられる。ドライブトランジスタ２ｅ、２ｆおよび２ｇならびに遅延回路４０１および４０２は、図７１に示すものと同じであり、対応する部分には同一の参照番号を付す。この電圧調整器３０１ｂは、出力許可信号ＯＥＭに応答してその出力電圧ＶｓｓＱを基準電圧ＶＲＥＦから接地電圧ＧＮＤレベルへ変化させる。この電圧調整器の構成は、先に図６２および図６６において示したものと同様である。
図７２において、出力回路はさらに、電源ノード３００と出力ノード６の間に互いに並列に、ｎチャネルＭＯＳトランジスタで構成されるドライブトランジスタ１ｅ、１ｆおよび１ｇが設けられる。ドライブトランジスタ１ｅは、内部ノードＮ１上の信号に応答して導通する。ドライブトランジスタ１ｆは、内部ノードＮ１上の信号を所定時間遅延する遅延回路４０３の出力信号に応答して導通する。ドライブトランジスタ１ｇは、遅延回路４０３の出力信号をさらに遅延する遅延回路４０４の出力信号に応答して導通する。これらのドライブトランジスタ１ｅ、１ｆおよび１ｇは、互いに異なるしきい値電圧および異なる基板バイアス電圧を有する。図７２においては、一例として、これらのドライブトランジスタ１ｅ、１ｆおよび１ｇは、それぞれ、出力ノード６を放電するためのドライブトランジスタ２ｅ、２ｆおよび２ｇのしきい値電圧およびバイアス電圧と同じ大きさのしきい値電圧およびバイアス電圧を有するように示される。これらは別の値に設定されてもよい。出力充電用ドライブトランジスタ１ｅ〜１ｇにおいて、先にオン状態とされるドライブトランジスタが大きなしきい値電圧および深い基板バイアスを有していればよい。遅延回路４０３および４０４は、それぞれ遅延回路４０１および４０２と同じ遅延時間を有する。
電源ノード３００へは、電圧調整器３０１ａからの電圧ＶｃｃＱが与えられる。この電圧調整器３０１ａは、出力許可信号ＯＥＭに応答して活性化され、その出力電圧ＶｃｃＱを基準電圧ＶＲＦのレベルから調整する。この電圧調整器３０１ａは、電圧調整器３０１ｂと同様、図６２または図６６に示す構成を備えていればよい。
一般に、ＭＯＳトランジスタのドレインからソースへの流れる電流（ドレイン電流）Ｉｄｓは次式で与えられる。
飽和領域：｜Ｖｄｓ｜≧｜Ｖｇｓ−Ｖｔｈ｜；
Ｉｄｓ＝（Ｖｇｓ−Ｖｔｈ）2
非飽和領域：｜Ｖｄｓ｜＜｜Ｖｇｓ−Ｖｔｈ｜：
Ｉｄｓ＝Ａ｛（Ｖｇｓ−Ｖｔｈ）Ｖｄｓ−（Ｖｇｓ／２）｝
ここで、Ｖｄｓはドレイン−ソース間電圧を示し、Ｖｇｓはゲート−ソース間電圧を示す。Ｖｔｈはしきい値電圧を示す。飽和領域および非飽和領域いずれの場合においても、ゲート−ソース間電圧Ｖｇｓが小さくなると、ドレイン電流Ｉｄｓは、しきい値電圧Ｖｔｈの影響を大きく受ける。すなわち、言い換えると、電源電圧Ｖｃｃが低電圧化され、出力ノード６の出力信号の振幅が小さくされると、しきい値電圧Ｖｔｈにより出力ノード６上の信号の変化速度をこのしきい値電圧で十分に調整することが可能である。同様に、しきい値電圧Ｖｔｈは、
Ｖｔｈ＝Ａ＋Ｂ（Ｃ＋｜ＶＢＢ｜）1/2
の関係を備える。すなわち、しきい値電圧Ｖｔｈは、基板バイアス電圧ＶＢＢの絶対値に従ってその絶対値が大きくなる。したがって、同様、低電源電圧化された場合においても、この基板電圧バイアスＶＢＢの影響がしきい値電圧に重畳され、出力ノード６の電圧レベルの変化を調整することができる。特に、図７２に示すように電圧調整器３０１ａおよび３０１ｂを用いて電源ノード３００および接地ノード３０２の電圧を調整する場合、以下の利点が得られる。
すなわち、出力許可信号ＯＥＭの活性化された初期段階においては、接地ノード３０２へ与えられる電圧ＶｓｓＱは接地電圧ＧＮＤよりも高い電圧レベルにある。この場合、放電用のドライブトランジスタ２ｅ、２ｆおよび２ｇのソース電位が上昇し、応じてゲート電圧が実効的に低くされる。すなわち、ゲート電圧Ｖｇｓが小さくされる。この場合には、上述の式から明らかなように、しきい値電圧Ｖｔｈの影響が大きくなり、応じて基板バイアス電圧の影響も大きくなる。一方、出力ノード６の電圧レベルがリンギングが生じない電圧レベルまで低下すると、接地ノード３０２上の電圧レベルも接地電圧ＧＮＤレベルとされ、ドライブトランジスタ２ｅ〜２ｇのゲート−ソース間電圧Ｖｇｓも十分大きい値となる。この場合には、しきい値電圧Ｖｔｈの影響は比較的小さくされ、高速で出力ノード６を接地電圧ＧＮＤレベルまで放電することができる。したがって、この接地ノード３０２上の電圧を段階的に変化させることにより、効果的に基板バイアス電圧および接地しきい値電圧の影響を利用してドライブトランジスタの電流駆動力を調整することができる。
出力ノード６を充電するためのドライブトランジスタ１ｅ、１ｆ、１ｇにおいても同様である。この場合、電源ノード３００上の電圧が比較的低い場合においては、ドライブトランジスタ１ｅのみがオン状態とされる。このとき、ドライブトランジスタ１ｅにおいて、ドレイン（電源ノード３００に接続される導通領域）においては、その不純物領域と基板領域の間は比較的弱い逆バイアス状態にあり、空乏層の広がりが比較的大きくされる。したがって、この場合ドレイン電界が小さく、ドレイン電流が流れるのが抑制され、ドレイン電流に基板バイアス依存性が生じる。したがって、効果的にドレイン電流を抑制することができ、緩やかに電源ノード３００から出力ノード６へ電流を供給する。電源ノード３００上の電圧ＶｃｃＱが十分大きな値になると、このドライブトランジスタ１ｅ〜１ｇにおいては、そのドレイン領域と基板領域との間が十分に逆バイアス状態とされ、空乏層が十分狭くなり、ドレイン電流が流れやすくなる。したがってこの場合には、バイアス電圧依存性が損なわれず、比較的大きなドレイン電流を供給することができる。この状態においては、ドライブトランジスタ１ｅがオン状態とされる。したがって、この出力ノード充電用のドライブトランジスタ１ｅ〜１ｇにおいても、しきい値電圧およびバイアス電圧を適当な値に調整することにより、その電流駆動力を調整することができる。このように、接地ノード３０２および電源ノード３００上の電圧ＶｓｓＱおよびＶｃｃＱを調整する回路と組合せて基板バイアス電圧およびしきい値電圧を異ならせる複数のドライブトランジスタを用いることにより、効果的にリンギングの発生を抑制する出力回路を得ることができる。
またこの図７１および図７２に示す構成においても、ドライブトランジスタ１ｅおよび２ｅのオン状態となるタイミングを無効出力の有無に従って行なう構成と組合せることにより、より効果的に出力信号のリンギングを抑制することができる。
以上のように、この発明の第９の実施の形態の構成に従えば、基板バイアス電圧およびしきい値電圧の異なる複数のトランジスタを出力ノードと基準電源ノードとの間に並列に設け、これらのドライブトランジスタを異なるタイミングでオン状態とするように構成したため、これらのドライブトランジスタはその電流駆動力が異なっているため、効果的にリンギングを抑制しつつ高速で安定な出力信号を出力する出力回路を得ることができる。
［実施の形態１０］
図７３は、この発明の第１０の実施の形態である出力回路の構成および動作を示す図である。図７３（Ａ）において、出力ノード６と出力ノード放電のためのドライブトランジスタ２の間に、内部ノードＮ２上の信号を所定時間遅延する立上り遅延回路４１０の出力信号Ａに応答して導通するｎチャネルＭＯＳトランジスタ４１２と、このＭＯＳトランジスタ４１２と並行に抵抗素子４１４とが設けられる。抵抗４１４は、電流制限機能を備える。他の構成は、先の実施の形態と同様であり、内部データ信号ＺＤＤを反転するインバータ回路５と、出力許可信号ＯＥＭとインバータ回路５の出力信号を受けるＡＮＤ回路３と、ＡＮＤ回路３の出力信号ＮＯＨに応答して導通し、電源電圧Ｖｃｃを出力ノード６へ伝達するドライブトランジスタ１と、出力許可信号ＯＥＭと内部データ信号ＺＤＤを受けるＡＮＤ回路４と、ＡＮＤ回路４の出力信号ＮＯＬに応答して導通するドライブトランジスタ２が設けられる。次に、この図７３（Ａ）に示す出力回路の動作をその動作波形図である図７３（Ｂ）を参照して説明する。
出力許可信号ＯＥＭが“Ｌ”のとき、ＡＮＤ回路４の出力信号ＮＯＬは“Ｌ”であり、ドライブトランジスタ２はオフ状態にある。この状態においては、立上り遅延回路４１０の出力信号Ａは“Ｌ”であり、ＭＯＳトランジスタ４１２は、オフ状態にある。
出力許可信号ＯＥＭおよび内部データ信号ＺＤＤがともに“Ｈ”となると、ＡＮＤ回路４からの出力信号ＮＯＬが“Ｈ”に立上り、ドライブトランジスタ２がオン状態となる。このとき、立上り遅延回路４１０の出力信号Ａはまだ“Ｌ”レベル、ＭＯＳトランジスタ４１２はオフ状態にある。したがって、この状態においては、出力ノード６は、抵抗素子４１４およびドライブトランジスタ２を介して接地電圧ＧＮＤレベルに放電される。この場合には、抵抗素子４１４の電流制限機能により、出力ノード６は比較的緩やかに放電される。
ＡＮＤ回路４の出力信号ＮＯＬが“Ｈ”に立上ってから所定時間Ｔ６経過後、立上り遅延回路４１０の出力信号Ａが“Ｈ”に立上る。これにより、ＭＯＳトランジスタ４１２がオン状態とされ、抵抗素子４１４は短絡される。ＭＯＳトランジスタ４１２のオン抵抗（チャネル抵抗）は抵抗素子４１４の抵抗値に比べて十分小さい値に設定されている。したがって、出力ノード６は、このＭＯＳトランジスタ４１２およびドライブトランジスタ２を介して高速で接地電圧ＧＮＤレベルにまで放電される。このＭＯＳトランジスタ４１２がオン状態となるときには、出力ノード６の電圧レベルはリンギングが生じない電圧レベルにまで低下しており、出力ノード６の電圧レベルが高速で接地電圧ＧＮＤレベルにまで放電されても、その出力ノードにリンギングは生じない。
この図７３（Ａ）に示す遅延回路４１０、ＭＯＳトランジスタ４１２および抵抗素子４１４は、また出力ノード充電のためのドライブトランジスタ１に対して設けられてもよい。
［変更例１］
図７４は、この発明の第１０の実施の形態の出力回路の第１の変更例の構成および動作を示す図である。図７４（Ａ）において、出力回路９２６は、従来と同様、内部データ信号ＺＤＤを反転するインバータ回路５と、インバータ回路５の出力信号と出力許可信号ＯＥＭを受けるＡＮＤ回路３と、ＡＮＤ回路３の出力信号ＮＯＨに応答して導通し、出力ノード６を電源電圧Ｖｃｃレベルに充電するドライブトランジスタ１と、出力許可信号ＯＥＭと内部データ信号ＺＤＤを受けるＡＮＤ回路４と、ＡＮＤ回路４の出力信号ＮＯＬ１に応答して導通し、出力ノード６を接地電圧ＧＮＤレベルに放電するドライブトランジスタ２ｈを含む。
出力回路９２６は、さらに、このＡＮＤ回路４の出力信号ＮＯＬ１の立上りを所定時間遅延する立上り遅延回路４２０と、立上り遅延回路４２０の出力信号ＮＯＬ２の立上りをさらに所定時間遅延する立上り遅延回路４２２と、出力ノード６にその一方端が接続され、立上り遅延回路４２２の出力信号Ａに応答して導通するＭＯＳトランジスタ４２４と、ＭＯＳトランジスタ４２４と並列に接続される抵抗素子４２６と、立上り遅延回路４２０の出力信号ＮＯＬ２に応答して導通し、抵抗素子４２６を接地電圧ＧＮＤへ結合するドライブトランジスタ２ｉを含む。ドライブトランジスタ２ｈのチャネル幅は、ドライブトランジスタ２ｉのチャネル幅よりも小さくされており、ドライブトランジスタ２ｈの電流駆動力はドライブトランジスタ２ｉの電流駆動力よりも小さくされる。また、ＭＯＳトランジスタ４２４のチャネル抵抗（オン抵抗）は、抵抗素子４２６のオン抵抗値よりも十分小さくされる。次に、この図７４（Ａ）に示す出力回路の動作をその動作波形図である図７４（Ｂ）を参照して説明する。
出力許可信号ＯＥＭおよび内部データ信号ＺＤＤの少なくとも一方が“Ｌ”のとき、ＡＮＤ回路４の出力信号ＮＯＬ１が“Ｌ”の状態を維持する。この状態においては、ドライブトランジスタ２ｈおよび２ｉがともにオフ状態であり、出力ノード６の放電は行なわれない。
出力許可信号ＯＥＭおよび内部データ信号ＺＤＤがともに“Ｈ”となると、ＡＮＤ回路４の出力信号ＮＯＬ１が“Ｈ”に立上る。それにより、まずドライブトランジスタ２ｈがオン状態とされ、出力ノード６は、電流駆動力の小さなドライブトランジスタ２ｈにより比較的緩やかに接地電圧ＧＮＤレベルへと放電される。信号ＮＯＬ１が“Ｈ”に立上ってから立上り遅延回路４２０の有する遅延時間Ｔ７が経過した後、この立上り遅延回路４２０の出力信号ＮＯＬ２が“Ｈ”となり、ドライブトランジスタ２ｉがオン状態とされる。このように、出力ノード６は抵抗素子４２６およびドライブトランジスタ２ｉを介して接地電圧ＧＮＤレベルに放電される。抵抗素子４２６の電流制限機能により、やや緩やかに出力ノード６が接地電圧レベルへ放電される。
さらに、この信号ＮＯＬ２が“Ｈ”に立上ってから立上り遅延回路４２２の有する遅延時間Ｔ８が経過した後、この立上り遅延回路４２２の出力信号Ａが“Ｈ”に立上り、ＭＯＳトランジスタ４２４がオン状態とされる。ＭＯＳトランジスタ４２４のチャネル抵抗（オン抵抗）は抵抗素子４２６の抵抗値よりも十分小さくされており、したがって出力ノード６はドライブトランジスタ２ｉによりその大きな電流駆動力により高速で接地電圧ＧＮＤレベルにまで放電される。これにより、リンギングが生じない電圧レベルにまで低下したときに高速で出力ノード６の電圧レベルが接地電圧レベルへ放電されるため、リンギングを生じさせることなく高速で出力信号を発生することができる。またこのとき、３段階にわたって順次出力ノード６の電圧レベルの低下速度を増加させているため、リンギングが生じる可能性が少なくなった時点でその出力ノード６の放電速度が速くされており、より高速でかつリンギングを生じさせることなく出力信号を生成することができる。
なお、この図７４（Ａ）に示す構成は、また出力ノード６を電源電圧Ｖｃｃレベルにまで充電する構成に対しても適用することができる。
また、この図７３（Ａ）および図７４（Ａ）に示す出力回路の構成に対し、電圧電源Ｖｃｃおよび接地電圧ＧＮＤに代えて電圧調整器を用いて電圧ＶｃｃＱおよびＶｓｓＱを与えてもよい。さらに、ドライブトランジスタ１および２ｈに対しては、無効出力の有無に従ってそのオン状態となるタイミングを異ならせる構成が利用されてもよい。
以上のように、この発明の第１０の実施の形態に従えば、まず抵抗素子を用いて出力ノードを基準電源ノードの電圧レベルへ駆動し、次いでこの抵抗素子を短絡して出力ノードを基準電源ノードの電圧レベルへ高速で駆動しているため、リンギングが生じる可能性のあるときには抵抗素子による電流制限機能により緩やかに出力ノードの駆動が行なわれ、次いでリンギングが生じない段階において高速で出力ノードが駆動されているため、リンギングを生じさせることなく安定にかつ高速で出力信号を出力する出力回路を得ることができる。
［実施の形態１１］
図７５は、この発明の第１１の実施の形態である出力回路の構成および動作を示す図である。図７５（Ａ）において出力回路９２６は、従来と同様、内部データ信号ＺＤＤを反転するインバータ回路５と、インバータ回路５の出力信号と出力許可信号ＯＥＭを受けるＡＮＤ回路３と、ＡＮＤ回路３の出力信号ＮＯＨに応答して導通し、出力ノード６を電源電圧Ｖｃｃレベルに充電するドライブトランジスタ１と、出力許可信号ＯＥＭと内部データ信号ＺＤＤを受けるＡＮＤ回路４を含む。
出力回路９２６は、さらに、出力ノード６に並列に結合される抵抗値の互いに異なる抵抗素子４３０、４３２、および４３４と、ＡＮＤ回路４の出力信号ＮＯＬ１に応答して抵抗素子４３０の他方端を接地電圧ＧＮＤレベルに結合するドライブトランジスタ２ｊと、ＡＮＤ回路４の出力信号ＮＯＬ１の立上りを所定時間Ｔ９遅延させる立上り遅延回路４４０と、立上り遅延回路４４０の出力信号ＮＯＬ２に応答して導通し、抵抗素子４３２の他方端を接地電圧ＧＮＤレベルに結合するドライブトランジスタ２ｋと、立上り遅延回路４４０の出力信号ＮＯＬ２の立上りをさらに所定時間Ｔ１０遅延する立上り遅延回路４４２と、立上り遅延回路４４２の出力信号ＮＯＬ３に応答して抵抗素子４３４の他方端を接地電圧ＧＮＤレベルに結合するドライブトランジスタ２ｌを含む。抵抗素子４３０、４３２および４３４は、この順に大きな抵抗値を有する。次に、この図７５（Ａ）に示す回路の動作をその信号波形図である図７５（Ｂ）を参照して説明する。
出力許可信号ＯＥＭおよび内部データ信号ＺＤＤがともに“Ｈ”となると、ＡＮＤ回路４の出力信号ＮＯＬ１が“Ｈ”となる。これにより、ドライブトランジスタ２ｊがオン状態となる。この状態においては、出力ノード６は、大きな抵抗値を有する抵抗素子４３０を介して接地電圧ＧＮＤレベルへ放電される。抵抗素子４３０は最も大きな電流制限機能を備えており（最も大きな抵抗値を有しており）、出力ノード６の電圧低下は比較的緩やかである。次いで、所定時間Ｔ９経過すると、立上り遅延回路４４０からの信号ＮＯＬ２が“Ｈ”となり、ドライブトランジスタ２ｋがオン状態とされ、出力ノード６が抵抗素子４３２を介して接地電圧レベルに放電される。抵抗素子４３２は抵抗素子４３０よりも小さな抵抗値を有しており、したがって出力ノード６はやや緩やかにその電位が放電される。
次いで、信号ＮＯＬ２が立上ってから時間Ｔ１０が経過した後、立上り遅延回路４４２の出力信号ＮＯＬ３が“Ｈ”となり、ドライブトランジスタ２ｌがオン状態とされる。抵抗素子４３４は最も小さな抵抗値を有しており、したがって出力ノード６は高速で接地電圧ＧＮＤレベルにまで放電される。ドライブトランジスタ２ｌがオン状態となるときには、既に出力ノード６の電圧レベルはリンギングが生じない電圧レベルにまで低下しており、このドライブトランジスタ２ｌを介して出力ノード６を高速で放電しても、リンギングが出力ノードに生じることなく、安定な出力信号を生成することができる。
またこの図７５（Ａ）に示す構成において、抵抗素子４３０、４３２および４３４はそれぞれ互いに異なる抵抗値を有しており、大きい抵抗素子から順に出力ノードを放電するように構成されている。この構成は、出力ノード６に同じ抵抗値を有する抵抗素子を並列に設ける構成に比べて以下の利点を与える。同じ抵抗値を有する抵抗素子が並列に設けられている場合、この出力ノード６に接続する合成抵抗は順次小さくされる。したがって、この場合においても、出力ノード６を順次高速で放電することはできる。しかしながら、リンギングが生じない電圧レベルに到達したときにおいても、その抵抗素子の数で決定される合成抵抗値により放電速度が決定され、高速で出力ノード６を放電することができない場合が生じる。したがって、抵抗値の異なる構成を利用することにより、確実にリンギングが生じない電圧レベルにまで出力ノード６の電圧が低下したときに高速でこの出力ノード６の電圧を放電することができ、より高速に出力信号を発生することができる。
なお、この図７５（Ａ）に示す構成は、また出力ノード６を充電するための構成に対しても適用することができる。
さらに、この図７５（Ａ）に示す構成において、無効出力信号の有無に従ってドライブトランジスタのオン状態となるタイミングを異ならせる構成が併せて利用されてもよい。さらに、電源ノードおよび接地ノードへ電圧ＶｃｃＱおよびＶｓｓＱを与える電圧調整器が用いられてもよい。
以上のように、この発明の第１１の実施の形態に従えば、出力ノードに抵抗値の異なる抵抗素子を複数個並列に接続し、抵抗値の大きな抵抗素子から順に出力ノードを充放電するように構成しているため、出力ノードにリンギングが生じる場合には比較的緩やかに充放電し、出力ノードにリンギングが生じない電圧レベルにまで変化したときに高速で出力ノードを最小電圧レベルまで駆動することができ、リンギングを生じさせることなく高速で出力信号を生成することのできる出力回路を得ることができる。
［実施の形態１２］
図７６は、この発明の第１２の実施の形態である出力回路の構成を概略的に示す図である。図７６においては、出力回路９２６は、内部データ信号、出力許可信号および必要ならば出力指示信号ＤＯＴに従って出力されるデータ信号を生成するドライブ回路４５０と、このドライブ回路４５０の出力信号に従って出力ノード６へ出力信号Ｑを出力するドライブトランジスタ１および２を含む。この出力回路９２６の構成は、先の実施の形態または従来の構成と同様である。
図７６において、出力回路は、さらに、外部電源電圧ｅｘｔＶｃｃ供給ノード４５５から電流が供給され、温度および外部電源電圧ｅｘｔＶｃｃに依存する基準電圧ＶＲＥＦ３を発生する基準電圧発生回路４７０と、温度Ｔおよび外部電源電圧ｅｘｔＶｃｃに依存しない一定の基準電圧ＶＲＥＦ１とこの基準電圧ＶＲＥＦ３とを差動的に増幅する差動増幅器４６０を含む。差動増幅器４６０から電源ノード３００へ出力回路９２６に対する一方動作電源電圧ＶｃｃＱが与えられる。この差動増幅器４６０は、外部電源電圧ｅｘｔＶｃｃ供給ノード４５５へ与えられた外部電源電圧ｅｘｔＶｃｃを一方動作電源電圧として動作する。基準電圧ＶＲＥＦ１は、図５５（Ｂ）に示す回路構成を用いて発生される（ただし外部電源電圧ｅｘｔＶｃｃから基準電圧ＶＲＥＦ１が発生される）。
基準電圧発生回路４７０は、外部電源電圧ｅｘｔＶｃｃ供給ノード４５５からノード４７５へ一定の電流を供給する定電流源４７１と、ノード４７５と接地電圧ＧＮＤ供給ノードの間に直列に接続されるＭＯＳトランジスタ４７２および抵抗素子４７３を含む。ＭＯＳトランジスタ４７２のゲートへは、外部電源電圧ｅｘｔＶｃｃが与えられる。この基準電圧発生回路４７０の構成は、実質的に図５６（Ｃ）に示すものと同じである。単に外部電源電圧ｅｘｔＶｃｃから基準電圧ＶＲＥＦ３が生成されているだけである。すなわち、抵抗素子４７３が、たとえばポリシリコンまたは比較的高濃度にイオン注入された拡散抵抗を用いて構成され、正の温度係数を備える。この抵抗素子４７３が有する抵抗値Ｒは、ＭＯＳトランジスタ４７２のオン抵抗よりも少し大きくされる。また抵抗４７３の抵抗値Ｒの温度依存性は、定電流源２７１の温度依存特性およびＭＯＳトランジスタ４７２のオン抵抗の温度依存特性よりも十分大きくされる。ＭＯＳトランジスタ４７２は、この外部電源電圧ｅｘｔＶｃｃに従って変化するコンダクタンスを与える可変抵抗素子として機能する。この基準電圧発生回路４７０の動作は図５６（Ｃ）に示す基準電圧発生回路のそれと同じであり、詳細説明は省略する。この基準電圧発生回路４７０からは、図７７（Ａ）に示すように外部電源電圧ｅｘｔＶｃｃに対し負の依存特性を有し、また図７７（Ｂ）に示すように周囲温度（動作温度）に対しては正の依存特性を有する基準電圧ＶＲＥＦ３が発生される。
差動増幅器４６０は、基準電圧ＶＲＥＦ３と基準電圧ＶＲＥＦ１の差を増幅している。動作温度（周囲温度）Ｔが上昇したとき、基準電圧ＶＲＥＦ３が上昇し、応じて差動増幅器４６０から出力される電圧ＶｃｃＱが増加する。一方、周辺温度（動作温度）Ｔが一定であり、外部電源電圧ｅｘｔＶｃｃが上昇したとき、基準電圧ＶＲＥＦ３が低下し、応じて差動増幅器４６０から出力される電圧ＶｃｃＱが低下する。すなわち、差動増幅器４６０は、図７８（Ａ）に示すように動作温度（周囲温度）Ｔに対しては正の依存特性を有し、また外部電源電圧ｅｘｔＶｃｃに対しては図７８（Ｂ）に示すように負の依存特性を有する電圧ＶｃｃＱを電源ノード３００上へ与える。次にこのような特性を有する電圧ＶｃｃＱの効果について説明する。
図５６以降図５９を参照して説明したように、一般に、ＭＯＳトランジスタは、動作温度が上昇するとチャネル領域での熱電子の発生などによりその動作速度が低下し、一方、ゲート電位またはドレイン電位が高くなるとドレイン電流が多くなり、その動作速度が速くなる（ｎチャネルＭＯＳトランジスタの場合）。外部電源電圧ｅｘｔＶｃｃが上昇した場合、この外部電源電圧ｅｘｔＶｃｃに比例して変化する電圧を電源ノード３００へ与えた場合、ドライブトランジスタ１の動作速度が速くなる。この場合、出力ノード６の電位が中間電位にプリチャージされる構成の場合、ドライブトランジスタ２とドライブトランジスタ１の動作速度が異なることになり、その“Ｈ”レベルの信号出力時に必要とされる時間と、“Ｌ”レベルの信号出力時に必要とされる時間に差が生じ、出力回路の動作特性が悪化する。この場合、差動増幅器４６０を用いて、電源ノード３００へ与えられる電圧ＶｃｃＱを低下させることにより、ドライブトランジスタ１の動作速度の上昇を抑制することができ、“Ｈ”レベル信号出力時のアクセス時間の変化を抑制することができ、動作特性を一定に維持することができる。同様、周辺温度（動作温度）Ｔが上昇した場合、ドライブトランジスタ１および２の動作速度は低下するが、この場合、電源ノード３００上の電源電圧ＶｃｃＱを増加させることにより、このドライブトランジスタ１の動作速度の低下を補償することができ、出力信号の確定タイミングを一定に保持することができる。
この図７６に示す構成において、ドライブトランジスタ１および２のゲートへは、レベル変換回路を用いて電圧ＶｃｃＱと同様に変化する電圧ＶｃｃＱレベルの電圧を印加する構成とすることにより、外部電源電圧ｅｘｔＶｃｃおよび周辺温度（動作温度）Ｔいずれにも依存せず、その出力信号確定タイミングを一定とすることのできる安定な出力回路を得ることができる。
図７９は、この発明が適用される半導体装置の全体の構成を概略的に示す図である。図７９において、半導体装置は、外部電源電圧ｅｘｔＶｃｃが所定の範囲においてこの外部電源電圧ｅｘｔＶｃｃに依存しない一定の内部電圧Ｖｃｃを生成する降圧回路４８０と、降圧回路４８０から内部電源線３０３上に与えられた内部電源電圧Ｖｃｃと接地線３０２上に与えられた接地電圧ＧＮＤを両動作電源電圧として動作する内部電源使用回路４８２と、電源ノード３００へ与えられた外部電源電圧ｅｘｔＶｃｃと接地ノード３０２へ与えられた接地電圧ＧＮＤを両動作電源電圧として動作し、装置外部とのインタフェースを与える入出力回路４８４を含む。この図７９に示す構成の場合、装置外部のシステムに含まれる構成要素は外部電源電圧ｅｘｔＶｃｃを動作電源電圧として動作する。したがってこの場合、外部装置とのインタフェースをとるために、入出力回路４８４は、その動作電源電圧として外部電源電圧ｅｘｔＶｃｃを使用する。この入出力回路４８４に含まれる出力回路に対し、図７６に示す構成を適用することにより、外部電源電圧ｅｘｔＶｃｃおよび周辺温度（動作温度）に依存しない安定な出力信号を生成することができ、また信号出力タイミングも一定とすることができる。
なお、図７６に示す構成において、電源ノード３００へ与えられる電源電圧ＶｃｃＱは、ドライブトランジスタ１のみならずドライブ回路４５０へ与えられてもよい。また、この出力回路９２６においては、ドライブ回路４５０に、内部電源電圧Ｖｃｃを外部電源電圧ｅｘｔＶｃｃレベルにレベル変換してドライブトランジスタ１および２のゲートへ与える回路が設けられていてもよい。
以上のように、この発明の第１２の実施の形態に従えば、出力回路の電源ノードへ、周辺温度に対し正の依存特性を維持し、かつ外部電源電圧に負の依存特性を有する電圧を伝達するように構成したため、周辺温度および外部電源電圧の変動によるドライブトランジスタの動作特性の変化を補償し、安定に一定のタイミングでリンギングの発生しない出力信号を生成する出力回路を生成することができる。
なお、ここで言うまでもなく、この第１１の実施の形態における出力回路においては、先の第１ないし第６の実施の形態における出力ノード駆動タイミングを異ならせる構成が組合せて用いられてもよい。
［実施の形態１３］
図８０は、この発明の第１３の実施の形態である出力回路の要部の構成を示す図である。図８０に示す構成においては、出力回路９２６の電源ノード３００へ電圧ＶｃｃＱを与えるために、クロック信号φＣＫに応答して活性化され、電源ノード３００上の電圧ＶｃｃＱと基準電圧ＶＲＥＦａを差動的に増幅する差動増幅器４９０と、電源ノード（内部電源電圧供給ノードまたは外部電源電圧供給ノード）と電源ノード３００の間に結合され、差動増幅器４９０の出力信号Ｃ１に応答してこの電源電圧供給ノード４９１から電源ノード３００へ電流を供給するｐチャネルＭＯＳトランジスタ４９２と、クロック信号／φＣＫに応答して、電源ノード３００を接地電圧ＧＮＤレベルへ放電するｎチャネルＭＯＳトランジスタで構成されるスイッチングトランジスタ４９４が設けられる。
クロック信号φＣＫは、たとえば出力許可信号ＯＥＭの活性化時に活性状態とされる。このクロック信号φＣＫは、出力回路９２６の動作タイミングを与える信号に応答して活性状態とされればよい。次にこの図８０（Ａ）に示す回路の動作をその動作波形図である図８０（Ｂ）を参照して説明する。
クロック信号φＣＫが非活性状態の“Ｌ”のとき、差動増幅器４９０は非活性状態にあり、その出力信号Ｃ１は電源電圧供給ノード４９１に与えられた電圧Ｖｃｃレベルにあり、ドライブトランジスタ４９２はオフ状態にある。一方、クロック信号／φＣＫが“Ｈ”にあり、スイッチングトランジスタ４９４がオン状態にあり、電源ノード３００上の電圧ＶｃｃＱは接地電圧ＧＮＤレベルにある。出力回路９２６に含まれるドライブトランジスタ１および２は、この状態において、ともにオフ状態であり、出力ノード６は中間電圧レベルにプリチャージされているかまたは先のサイクルで読出された出力信号の状態に維持される（出力ハイインピーダンス状態に設定される）。
新しいデータ信号の読出が行なわれるとき、出力許可信号ＯＥＭと同時またはそれより早いタイミングでクロック信号φＣＫが活性状態の“Ｈ”レベルとなり、差動増幅器４９０が活性状態とされる。一方、クロック信号／φＣＫが“Ｌ”となり、スイッチングトランジスタ４９４がオフ状態とされる。電源ノード３００上の電圧ＶｃｃＱが基準電圧ＶＲＥＦａよりも低い場合には、差動増幅器４９０からの出力信号Ｃ１がその“Ｈ”のレベル（電圧Ｖｃｃレベル）から低下し、ドライブトランジスタ４９２がオン状態とされ、電源電圧供給ノード４９１から電源ノード３００へ電流を供給し、電圧ＶｃｃＱを上昇させる。このとき、ドライブトランジスタ４９２の電流駆動力が適当な値に調整されていれば、電源ノード３００上の電圧ＶｃｃＱは緩やかに上昇する。電源ノード３００上の電圧ＶｃｃＱが基準電圧ＶＲＥＦａよりも高くなると、差動増幅器４９０の出力信号が“Ｈ”レベルとなり、ドライブトランジスタ４９２がオフ状態とされる。これにより、電源ノード３００上の電圧ＶｃｃＱは、基準電圧ＶＲＥＦａの電圧レベルに維持される。
出力回路９２６において、“Ｈ”の信号出力時においては、ドライブトランジスタ１がオン状態とされ、この電源ノード３００から出力ノード６へ電流を供給する。このとき、出力ノード６上の電圧レベルの変化は、電源ノード３００の電圧ＶｃｃＱの変化とほぼ同じとなる。電源ノード３００上の電圧ＶｃｃＱの変化速度は、ドライブトランジスタ４９２の電流駆動力およびこの電源ノード３００に付随する寄生容量により決定される。電源ノード３００における寄生容量は回路固有の値であり、ほぼ一定である。したがって、ドライブトランジスタ４９２の電流駆動力を適当な値に調節することにより、この電圧ＶｃｃＱの変化速度を適当な値に調節することができ、応じて出力ノード６における出力信号Ｑのリンギングの発生を抑制することができる。
このとき、また差動増幅器４９０の出力信号Ｃ１の変化速度を調整すれば、ドライブトランジスタ４９２の電流駆動力を適当な速度で変化させることができ、応じて出力ノード６の出力信号Ｑの変化速度をリンギングが生じないように緩やかにすることができる。
また、基準電圧ＶＲＥＦａを出力ノード６を高速で駆動した場合においてリンギングが生じない電圧レベルに設定すれば、比較的高速で出力ノード６をこの基準電圧ＶＲＥＦａの電圧レベルまで到達させることができる。このとき別の回路により、電源電圧Ｖｃｃレベルにまで電源ノード３００上の電圧を上昇させる構成を用いれば、高速かつ安定にリンギングを生じさせることなく出力信号Ｑを出力することができる。
なお、基準電圧ＶＲＥＦａは、仕様で定められる出力信号のハイレベル電圧ＶＯＨよりも高い電圧レベルであればよい。
以上のように、この発明の第１３の実施の形態に従えば、出力回路９２６の電源ノードへ与えられる電圧ＶｃｃＱを、この出力回路の動作タイミングを与える信号に応答して活性化される差動増幅器およびこの差動増幅器の出力信号に応答して電源電圧供給ノードから電源ノードへ電流を供給するドライブトランジスタとで与えるように構成したため、出力ノードに現われる出力信号をこの電源ノード３００上の電圧ＶｃｃＱの変化速度に応じて変化させることができ、リンギングを生じさせることなく安定に高速で出力信号を生成することができる。
［実施の形態１４］
図８１は、この発明の第１４の実施の形態である半導体装置のデータ信号出力に関連する部分の構成を概略的に示す図である。図８１において、半導体装置５００は、各々が行列状に配列される複数のメモリセルを備えるメモリセルアレイ５０１および５０２と、メモリセルアレイ５０１および５０２において選択されたメモリセルのデータを増幅して内部データバス５０６上に伝達するデータバスアンプ５０４を含む。このメモリセルアレイ５０１および５０２は同時に活性化されてそれぞれからメモリセルが選択されて選択されたメモリセルのデータを読出す構成が用いられてもよい。また、メモリセルアレイ５０１および５０２の一方のメモリセルアレイのみが活性状態とされ、活性状態とされたメモリセルアレイにおいてメモリセルが選択されてその選択されたメモリセルデータが読出される構成が用いられてもよい。
この半導体記憶装置５００においては、複数ビットのデータ信号が出力されるため、複数のパッド５１０ａ〜５１０ｃおよび５１０ｄ〜５１０ｆが配置される。内部データバス５０６とパッド５１０ａ〜５０１ｆの間に、パッド５１０ａ〜５１０ｆそれぞれに対応して出力回路９２６ａ〜９２６ｃおよび９２６ｄ〜９２６ｆが配置される。図８１に示すように、データバスアンプ５０４から出力回路９２６ａ〜９２６ｆへ至る内部データバス５０６の長さは異なる。図８１においては、半導体装置５００において、出力回路９２６ａ〜９２６ｃと出力回路９２６ｄ〜９２６ｆが対称的に配置されるように示される。その場合、データバスアンプ５０４と出力回路９２６ａおよび９２６ｄの間の内部データバス５０６の長さが最も短く、出力回路９２６ｃおよび９２６ｆとデータバスアンプ５０４の間の内部データバス５０６の長さが最も長くなる。
出力回路９２６ａ〜９２６ｃは、データバスアンプ５０４から遠ざかるにつれて（内部データバス５０６の長さが長くなるにつれて）、その出力信号Ｑを生成するための時定数が小さくされ、出力信号Ｑの変化速度は大きくされる。同様、出力回路９２６ｄ〜９２６ｆにおいても、データバスアンプ５０４からの距離が長くなるにつれて、その出力信号Ｑの時定数が小さくされる。
また複数の出力ノードを駆動するためのドライブトランジスタが並列に設けられており、これら複数のドライブトランジスタのオンタイミングが異ならされる場合、出力回路９２６ａにおけるドライブトランジスタのオンタイミングの時間差は、出力回路９２６ｃにおけるそれよりも大きくされる。同様、出力回路９２６ｄにおける複数のドライブトランジスタのオンタイミングの時間差は、出力回路９２６ｆのそれよりも大きくされる。次に動作について説明する。
まず、データバスアンプ５０４からの距離が長くなるにつれてその出力信号の時定数が小さくされる場合の動作について図８２（Ａ）を参照して説明する。図８２（Ａ）においては、出力回路９２６ａへ与えられる内部データ信号ＩＱａおよび出力回路９２６ｃへ与えられる内部データ信号ＩＱｃに従ってそれぞれの出力信号ＱａおよびＱｃが“Ｌ”から“Ｈ”へ変化する場合の動作が示される。データバスアンプ５０４は、図示しないたとえばプリアンプイネーブル信号に応答して活性化され、メモリセルアレイ５０１および／または５０２において選択された複数のメモリセルのデータを増幅し、該増幅した複数ビットのメモリセルデータを内部データバス５０６上に伝達する。これにより、内部データバス５０６上の内部信号ＩＱａおよびＩＱｃが時刻ｔａからこの増幅された信号に従って変化する。内部データバス５０６の長さが長いほど、その寄生容量および配線抵抗が大きく、したがって内部データ信号ＩＱａは、内部データ信号ＩＱｃよりも比較的早く変化する。図８２（Ａ）において、時刻ｔｂにおいて内部データ信号ＩＱａが所定の電圧レベルの“Ｈ”レベルに到達する状態が示される。
出力回路９２６ａ〜９２６ｃおよび９２６ｄ〜９２６ｆは、出力許可信号ＯＥＭ（図示せず）に従って同じタイミングで活性状態とされる。出力回路９２６ａはその電流駆動力が小さくされており、出力信号Ｑａの時定数は大きくされており、その出力信号Ｑａの変化速度は比較的緩やかである。一方、出力回路９２６ｃは、その出力信号Ｑｃの時定数が小さくされており、すなわち出力回路９２６ｃの電流駆動力は比較的大きくされており、内部データ信号ＩＱｃに従って出力信号Ｑｃは比較的高速で変化する。内部データ信号ＩＱａは高速で変化し、出力回路９２６ａの電流駆動力は小さくされているため、したがってこの出力回路９２６ａからの出力信号Ｑａは比較的緩やかに変化する。一方、出力回路９２６ｃにおいて、内部データ信号ＩＱｃが比較的緩やかに変化するものの、この出力回路９２６ｃの電流駆動力は大きくされており、したがってこの内部データ信号ＩＱｃの緩やかな変化速度を補償して出力信号Ｑｃが比較的早く変化する。これにより、出力回路９２６ｃおよび９２６ａの出力信号ＱｃおよびＱａの変化速度を同じとすることができ、ほぼ同一のタイミングで確定状態とすることができる。
図８２（Ａ）においては、時刻ｔｃにおいて、データ出力信号ＱａおよびＱｃが確定状態に設定されている状態が一例として示される。このとき、高速で変化する内部データ信号ＩＱａを受ける出力回路９２６ａの電流駆動力は小さくされており、内部データ信号ＩＱａが高速で変化しても、この出力信号Ｑａにおいてはリンギングの発生は抑制される。一方、比較的緩やかに変化する内部データ信号ＩＱｃを受ける出力回路９２６ｃにおいては、電流駆動力は大きくされているものの、その内部データ信号ＩＱｃの変化速度は緩やかであり、大きな電流駆動力をもって信号Ｑｃを生成することにより、この内部データ信号ＩＱｃの緩やかな変化を補償して高速で出力信号Ｑｃを生成することができる。このとき出力回路９２６ｃの電流駆動力は、大きくされていても、たとえば、内部に含まれるＡＮＤ回路の出力信号レベル変化がこの内部データ信号ＩＱｃの変化速度に追随するものであれば、この出力信号Ｑｃは、リンギングを生じさせることなく高速で出力信号Ｑｃを生成することができる。これが一連の動作により、パッド５１０ａ〜５１０ｃおよび５１０ｄ〜５１０ｆにほぼ同一タイミングで安定に確定状態となる出力信号が生成される。
次に、図８２（Ｂ）を参照して、出力回路が２つのドライブトランジスタを含み、これらの２つのドライブトランジスタが異なるタイミングでオン状態とされる場合の動作について説明する。この図８２（Ｂ）においても、出力回路９２６ａおよび９２６ｃのデータの入出力関係を示す。またこの図８２（Ｂ）においても、内部データ信号ＩＱａおよびＩＱｃがともに“Ｈ”に変化し、また出力回路９２６ａおよび９２６ｃからの出力信号ＱａおよびＱｃがともに“Ｈ”レベルに変化する場合が一例として示される。
データバスアンプ５０４が活性化され、内部データバス５０６上の内部データ信号ＩＱａおよびＩＱｃが変化すると、所定時間経過後出力回路９２６ａ〜９２６ｃおよび９２６ｄ〜９２６ｆが活性状態とされる。出力回路９２６ａに対する内部データ信号ＩＱａは時刻ｔｂにおいて安定状態とされる。このとき、出力回路９２６ａは、比較的小さな駆動力をもってその出力信号Ｑａを出力する。したがってデータ信号Ｑａが比較的緩やかに変化する（駆動力が小さなトランジスタで充電される）。次いで、時刻ｔｅにおいて、出力回路９２６ａに含まれる駆動力の大きなドライブトランジスタがオン状態とされ、出力信号Ｑａが高速で所定の電圧レベルにまで充電される。このとき、出力信号Ｑａは十分その電圧レベルがリンギングが生じない電圧レベルまで変化しており、したがって高速で内部信号Ｑａを所定の電圧レベルまで駆動しても、リンギングが生じることなく、安定な出力信号を得ることができる。一方、内部データ信号ＩＱｃは、比較的緩やかに変化する。この場合、出力回路９２６ｃは、まず駆動力の小さなドライブトランジスタをオン状態として、その出力信号Ｑｃを充電する。時刻ｔｄにおいて、出力回路９２６ｃにおいて電流駆動力の大きなドライブトランジスタがオン状態とされ、その出力信号Ｑｃが高速で充電される。このとき、内部データ信号ＩＱｃは比較的緩やかに変化しており、したがって、出力回路９２６ｃが大きな駆動力をもって出力信号Ｑｃを変化させても、ドライブトランジスタ１へ与えられる信号電圧レベルは、この内部データ信号ＩＱｃの緩やかな変化のため、十分高い電圧レベル（所定の最終到達電圧レベル）に達していないため、比較的緩やかに出力ノードのドライブが行なわれ、リンギングを生じさせることなく高速で出力信号Ｑｃを所定電圧レベルまで駆動する。内部データ信号ＩＱｃが所定電圧レベルに到達すると、最終的にこの内部データ信号ＩＱｃに従って出力信号Ｑｃが高速で所定電圧レベルにまで到達する。
この図８２（Ａ）および図８２（Ｂ）に示すように、データバスアンプ５０４からの距離に応じて出力回路の電流駆動力の大小および複数のドライブトランジスタのオンタイミングの時間差を調節することにより、リンギングを生じさせることなく、すべての出力回路からの出力信号が確定状態となるタイミングをほぼ同一とすることができ、アクセス時間の短い半導体記憶装置を実現することができる。
なお図８２（Ａ）および図８２（Ｂ）に示す信号波形図において、データバスアンプ５０４が活性状態とされたとき、同時に出力回路も活性化されるように示される。しかしながら、データバスアンプ５０４が活性化され、データバス５０６の内部データがほぼ確定状態とされた後に出力回路９２６ａ〜９２６ｆが活性状態とされる（出力許可信号ＯＥＭが活性状態とされる）構成においても、このデータバスアンプ５０４の活性化タイミングと出力回路９２６ａ〜９２６ｆの活性化タイミングの時間差を短くすることができ、応じてアクセス時間の短い半導体記憶装置を実現することができる。
［変更例１］
図８３は、この発明の第１４の実施の形態の変更例の構成を示す図である。図８３において、半導体装置５００はパッケージ５５０に収納される。このパッケージ５５０には外部リード端子５１５ａ〜５１５ｃおよび５１５ｄ〜５１５ｆが配置される。これらの外部リード端子５１５ａ〜５１５ｆは半導体装置５００のパッド５１０ａ〜５１０ｃおよび５１０ｄ〜５１０ｆにリードフレームおよびボンディングワイアを介して接続される。図８３において、パッド５１０ａ〜５１０ｆと外部リード端子５１５ａ〜５１５ｆは、これらのボンディングワイアおよびリードフレームを併せて１つの直線で示す。半導体装置において、このパッケージの形状に応じてリードフレームの長さが異なる。図８３に示すように、パッド５１０（５１０ａ〜５１０ｆ）と外部リード端子５１５（５１５ａ〜５１５ｆ）の間の距離ｌｆとデータバスアンプ５０４とパッド５１０の間の距離ｌｄ（出力回路は図８３には示していない）の距離に従って、出力回路におけるドライブトランジスタの電流駆動力および複数のドライブトランジスタのオンタイミングの時間差を調節する。すなわち、たとえば内部データバス５０６の距離ｌｄとボンディングワイアおよびリードフレームの合計距離ｌｆの和が小さいほど出力回路から出力される出力信号Ｑの時定数を大とし、その変化速度を遅くする（ドライブトランジスタの電流駆動力を小さくする）。または、この距離ｌｄおよびｌｆの和が小さいほど複数のドライブトランジスタのオンタイミングの時間差を大きくする。リードフレームおよびボンディングワイアの長さｌｆが長ければ、出力回路の駆動すべき負荷が大きくなり、出力信号の変化速度が小さくなる。したがって、距離ｌｆが大きいほど出力回路の駆動力を大きくすることにより、この大きな負荷を補償して高速で出力信号を変化させる。この構成により、内部データバスの距離およびワイヤボンディングとリードフレームの距離の和の長短にかかわらず、リンギングを生じさせることなくすべての出力回路からの出力信号をすべて同一のタイミングで安定状態に達成させることのできる半導体記憶装置を得ることができる。
なお、出力回路の入出力特性に対し内部データバスにおける信号遅延がそのボンディングワイヤおよびリードフレームの長さが与える影響ほど大きくない場合には、出力回路の駆動力は、ボンディングワイヤおよびリードフレームの長さｌｆの長短に応じて出力信号Ｑの時定数が決定されてもよい。
以上のように、この発明の第１４の実施の形態に従えば、出力回路それぞれの入力および出力の負荷（内部データバスおよび出力信号線の長短）に応じてそのドライブトランジスタの電流駆動力の大小または複数のドライブトランジスタのオンとなるタイミングの時間差を調節したため、リンギングを生じさせることなくすべての出力回路においてほぼ同一タイミングで確定状態とされる高速動作する半導体装置を得ることができる。
［実施の形態１５］
図８４は、この発明の第１５の実施の形態である出力回路の要部の構成を示す図である。図８４においては、出力ノードを接地電圧レベルに放電する部分の構成が示される。出力ノード６を電源ノード５６１上の電圧レベルに充電する部分に対して同様の構成が設けられてもよい。図８４において、出力回路は、内部信号ＮＯＬ１に応答して出力ノード６を接地電圧ＧＮＤレベルに放電する小さな電流駆動力を有するドライブ素子５６２と、内部信号ＮＯＬ１よりも遅いタイミングで活性状態となるドライブ信号ＮＯＬ２に応答して出力ノード６を接地電圧レベルに放電する大きな電流駆動力を有するドライブ素子５６４を含む。出力ノード６はパッド５６０に接続される。パッド５６０に近い位置に大きな電流駆動力を有するドライブ素子５６４が配置される。図８４においては、このドライブ素子５６２および５６４は内部に抵抗素子を含んでもよく、先の実施の形態において説明した種々の構成を適用することができるため、ドライブトランジスタ２ａおよび２ｂを代表的に示す。
電流駆動力の大きなドライブトランジスタ２ｂは、電流駆動力の小さなドライブトランジスタ２ａに比べてそのチャネル幅が大きくされる。すなわち、出力ノード６に接続される不純物領域と基板領域の間の接合面積はドライブトランジスタ２ｂの方がドライブトランジスタ２ａよりも大きい。同様、ゲート絶縁膜の面積が、ドライブトランジスタ２ｂの方がドライブトランジスタ２ａよりも大きい。したがって、同じ電圧がドライブトランジスタ２ａおよび２ｂのドレインゲート間およびドレインソース間に印加された場合においても、ドライブトランジスタ２ｂの方がドレイン電界が小さくなり、応じて接合耐圧が大きくされる。同様、ゲート絶縁膜の広いドライブトランジスタ２ｂの方が、ドライブトランジスタ２ａの絶縁耐圧よりも大きくなるキャパシタの電極間電界はそのキャパシタ面積に反比例するためである）。抵抗素子が用いられる場合、大きな抵抗値の抵抗素子の電圧降下が大きくなる。
したがって、この図８４に示す構成を用いれば、出力パッド５６０にサージ電圧などの大きなノイズが発生した場合、接合耐圧または絶縁耐圧の大きなドライブトランジスタ２ｂによりその過大ノイズが吸収され、接合耐圧が小さくかつまたは絶縁耐圧の小さなドライブトランジスタ２ａへ過大ノイズが与えられるのが防止される。これにより、何ら特別な保護装置を設けることなく過大ノイズに対する耐性の優れた出力回路を得ることができる。
なお、図８４に示す構成においては、電源ノード５６１に対しては電源電圧Ｖｃｃが与えられてもよく、また先の実施の形態において説明したような別の電源回路から出力される電圧ＶｃｃＱが与えられてもよい。
また、この出力ノードに並列に接続されるドライブ素子の数は２よりも大きくてもよく、この場合最も大きな電極駆動力を有するドライブ素子が出力パッド５６０に最も近い位置に配置されればよい。
以上のように、この発明の第１５の実施の形態に従えば、複数のドライブ素子が設けられており、これら複数のドライブ素子の電流駆動力が異なる場合において、一番大きな電流駆動力を有するドライブ素子を出力パッドに最も近い位置に配置する構成とすることにより、出力パッドに発生したサージ電圧などの過大ノイズが電流駆動力の大きなドライブ素子により吸収されるため、特別の保護装置を設けることなくノイズ耐性に優れた信頼性の高い出力回路を得ることができる。
［実施の形態１６］
図８５は、この発明の第１６の実施の形態である出力回路の要部の構成を示す図である。図８５においては、出力ノード６を接地電圧レベルに放電する部分の構成が示される。出力ノード６を電源ノード５６１上の電圧レベルに充電する（トランジスタ１を代表的に示す）部分に対しても同様の構成を設けることができる。トランジスタ１は保護回路５７０により保護される様に示される。
図８５において、出力回路は、出力ノード６に並列に接続される電流駆動力の異なる複数のドライブ素子を含む。図８５においては、電流駆動力の最も小さなドライブ素子５６２のみを示す。このドライブ素子５６２は、種々の構成が先の実施の形態と同様適用可能であり、ドライブトランジスタ２ａのみを代表的に示す。出力ノード６は出力パッド５６０に接続される。この電流駆動力の小さなドライブ素子５６２と電源パッド５６０の間の出力ノードの位置に保護回路５７０が設けられる。保護回路５７０は、一例として、電源ノード５６１に接続されるカソードと出力ノード６に接続されるアノードを有するダイオード５７１と、出力ノード６に接続されるカソードと接地電圧ＧＮＤを受ける様に接続されるアノードとを有するダイオード５７４を含む。電流駆動力の大きなドライブ素子は図８５において矢印で示す位置ＦおよびＧのいずれの位置に設けられてもよい。電流駆動力の小さなサージ電圧などの過大ノイズにより破壊される可能性のあるドライブ素子と出力パッド５６０の間に保護回路５７０が配置されればよい。この図８５に示す構成の場合、出力パッド５６０において正の過大ノイズが発生した場合、ダイオード５７２が導通し、この正の過大ノイズを電源ノード５６１へ放電し、過大ノイズを吸収する。一方、負の過大ノイズが発生した場合、ダイオード５７４が導通し、この負の過大電圧を接地電圧レベルへ充電する。これにより、正および負のサージ電圧などの過大ノイズが保護回路５７０により吸収され、接合耐圧および絶縁耐圧の小さなドライブトランジスタ２ａが過大ノイズにより破壊されるのを防止することができる。抵抗素子を用いる場合も、同様である。
この図８５に示す構成においても、電源ノード５６１へは、電圧ＶｃｃＱが与えられる構成と組合せられてもよい。なお、保護回路５７０は、ダイオードで構成される場合が示されるが、サージ電圧などの過大ノイズを吸収する保護機能を有する回路であれば任意の構成を利用することができる。
また、出力充電用トランジスタ１は、保護回路５７０の後段に設けられているが、このトランジスタ１は比較的大きな電流駆動力を持つ場合には、保護回路５７０とパッド５６０との間に設けられてもよい。
以上のように、この発明の第１６の実施の形態に従えば、電流駆動力の小さなドライブ素子と出力パッドとの間に過大ノイズ吸収のための保護回路を配置したため、出力パッドを介して出力ノードに過大ノイズが生じる場合においても、このような過大ノイズは保護回路により吸収され、電流駆動力の小さなドライブ素子へ過大ノイズが伝達されるのが防止され、電流駆動力の小さなドライブ素子が過大ノイズにより破壊されるのが防止され、過大ノイズに対する耐性の優れた出力回路を得ることができる。
以上、本願発明の第１ないし第１６の実施の形態が詳細に説明されてきたが、これらの実施の形態は適用される用途において適宜組合せて利用されればよい。
また、上述の実施の形態において、データ出力構成としては、一例としてメモリセルのデータの反転データがデータ出力系に伝達される場合が示されている。しかしながら、これに限らず、反転しないデータが伝達される場合または反転データと反転しないデータの相補データ対両者が１対のデータ線によりデータ出力系に伝達される場合それぞれにおいても本発明の構成を適用することができる。
さらに、上記実施の形態においては、主として、“Ｌ”レベルの出力データが出力される構成が説明されているが、“Ｈ”のデータを出力する経路に対しても本発明は適用することができる。
また、上述の実施の形態においては、出力回路１つについて主として説明しているが、多ビット並列出力構成においても、各ビットの出力系に対し本発明の構成を適用することができる。またデータ出力ノードとデータ入力ノードは共有される構成であってもよく、また別々に設けられる構成であってもよい。
さらに、上述の実施の形態においては、出力回路はｎチャネルＭＯＳトランジスタのみで構成される場合を示しているが、ｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタをともに用いるＣＭＯＳ回路で構成される出力回路に対しても同様に適用することができる。
この発明に従う、出力回路は、一般の半導体集積回路装置においてパッドを介して外部バスを駆動する部分に適用することができ、特に、半導体記憶装置の外部とのインターフェースを取る部分に適用することにより、安定にデータを生成することのできる記憶装置を実現することができる。
この発明の第１の実施の形態である出力制御回路の構成を示す図である。 図１に示す出力制御回路の動作を示す信号波形図である。 この発明の第１の実施の形態の変更例を示す図である。 図３に示す出力制御回路の動作を説明するための図である。 図１に示す出力許可信号発生回路の構成を示す図である。 図５に示す出力許可信号発生回路の動作を示す信号波形図である。 この発明の第１の実施の形態の変更例を示す図である。 この発明の第１の実施の形態の変更例を示す図である。 この発明の第２の実施の形態である出力制御回路の構成を示す図である。 図９に示す出力制御回路の動作を示す信号波形図である。 図９に示す出力制御回路の動作を示す信号波形図である。 この発明の第２の実施の形態の変更例を示す図である。 図１２に示す出力制御回路の動作を示す信号波形図である。 出力指示信号と出力許可信号のタイミング関係とそのときに現われる出力信号の関係を示すための図である。 出力指示信号と出力許可信号とのタイミング関係と出力データ信号の関係を説明するための図である。 この発明の第３の実施の形態である出力制御回路の構成を示す図である。 図１６に示す出力制御回路の動作を示す信号波形図である。 この発明の第３の実施の形態の変更例の構成およびその動作を示す信号波形図である。 この発明の第３の実施の形態の変更例の構成を示す図である。 この発明の第３の実施の形態の変更例の構成を示す図である。 図２０に示すＮＡＮＤ回路の変更例を示す図である。 図２１に示す回路の動作を示す信号波形図である。 この発明の第４の実施の形態である出力制御回路の構成を示す図である。 図２３に示す出力制御回路の動作を示す信号波形図である。 この発明の第４の実施の形態の出力制御回路の変更例を示す図である。 図２５に示す出力制御回路の動作を示す信号波形図である。 この発明の第４の実施の形態である出力制御回路の変更例を示す図である。 図２７に示す出力制御回路の動作を示す信号波形図である。 この発明の第４の実施の形態である出力制御回路の変更例を示す図である。 図２９に示す出力制御回路の動作を示す信号波形図である。 この発明の第４の実施の形態である出力制御回路の変更例を示す図である。 図３１に示す出力制御回路の動作を示す信号波形図である。 この発明の第４の実施の形態である出力制御回路の変更例を示す図である。 この発明の第４の実施の形態である出力制御回路の変更例を示す図である。 図３４に示す出力制御回路の動作を示す信号波形図である。 この発明の第４の実施の形態である出力制御回路の変更例を示す図である。 図３６に示す出力制御回路の動作を示す信号波形図である。 図３６に示す出力制御回路の動作を示す信号波形図である。 図３６に示す出力制御回路の動作を示す信号波形図である。 この発明の第４の実施の形態である出力制御回路の変更例を示す図である。 図４０に示す出力制御回路の動作を示す信号波形図である。 図４０に示す出力制御回路の動作を示す信号波形図である。 この発明の第４の実施の形態である出力制御回路の変更例を示す図である。 この発明の第４の実施の形態である出力制御回路の変更例を示す図である。 この発明の第５の実施の形態において用いられる第１の制御電圧の温度および電圧依存特性を示す図である。 この発明の第５の実施の形態において用いられる第２の制御電圧の温度および電圧依存特性を示す図である。 この発明の第５の実施の形態において用いられる遅延回路の構成要素の構成およびその動作特性を示す図である。 この発明の第５の実施の形態において用いられる遅延回路の構成要素の他の構成例およびその動作特性を示す図である。 この発明の第５の実施の形態において用いられる遅延回路の構成要素のさらに他の構成およびその動作特性を示す図である。 この発明の第５の実施の形態の適用例およびその動作波形を示す図である。 この発明の第５の実施の形態の適用例およびその動作波形を示す図である。 この発明の第５の実施の形態の適用例およびその動作波形を示す図である。 この発明の第５の実施の形態の適用例およびその動作波形を示す図である。 第１および第２の制御電圧を発生するための回路構成を概略的に示す図である。 図５４に示すＶＲＥＦ１発生回路の具体的構成および第１の基準電圧の電圧／温度依存特性を示す図である。 図５４に示すＶＲＥＦ２発生回路の具体的構成および第２の基準電圧の電圧／温度依存特性を示す図である。 図５４に示す差動増幅回路の入出力電圧を示す図である。 この発明の第５の実施の形態の変更例において用いられる動作電源電圧の電圧／温度依存特性を示す図である。 この発明の第５の実施の形態の変更例およびその動作特性を示す図である。 この発明の第６の実施の形態である出力回路の構成を概略的に示す図である。 図６０に示す出力回路の構成を概略的に示す図である。 図６０に示す電圧調整器の構成を示す図である。 図６２に示す電圧調整器の動作を示す信号波形図である。 この発明の第６の実施の形態の変更例を示す図である。 この発明の第６の実施の形態の変更例における出力回路の構成を概略的に示す図である。 この発明の第７の実施の形態の出力回路における電圧調整器の構成を示す図である。 図６６に示す調整電圧ＶｃｃｐおよびＶｂｓｇ発生回路の構成を示す図である。 この発明の第８の実施の形態である出力回路の構成を示す図である。 図６８に示す出力回路の動作を示す信号波形図である。 図６８に示す出力回路の動作を示す信号波形図である。 この発明の第９の実施の形態である出力回路の構成を示す図である。 この発明の第９の実施の形態の変更例を示す図である。 この発明の第１０の実施の形態である出力回路の構成および動作を示す図である。 この発明の第１０の実施の形態の変更例の構成および動作を示す図である。 この発明の第１１の実施の形態である出力回路の構成および動作を示す図である。 この発明の第１２の実施の形態である出力回路の構成を示す図である。 図７６に示す基準電圧発生回路から出力される基準電圧ＶＲＦ３の外部電源電圧および温度依存特性を示す図である。 図７６に示す基準電源ノード上に現われる電源電圧ＶｃｃＱの温度および外部電源電圧依存特性を示す図である。 この発明の第１２の実施の形態の適用例を示す図である。 この発明の第１３の実施の形態である出力回路の構成および動作を示す図である。 この発明の第１４の実施の形態である半導体装置の構成を示す図である。 図８１に示す半導体装置における信号出力動作を示す波形図である。 この発明の第１４の実施の形態の変更例を示す図である。 この発明の第１５の実施の形態である出力回路の構成を示す図である。 この発明の第１６の実施の形態である出力回路の構成を示す図である。 従来のダイナミック型半導体記憶装置の全体の構成を概略的に示す図である。 従来の出力回路の構成を示す図である。 図８７に示す出力回路の動作を示す信号波形図である。 出力ノードに付随する寄生容量および寄生インダクタンスを示す図である。 図８９に示す寄生インダクタンスにより生じるリンギングを説明するための図である。 出力制御回路の可能な修正例を示す図である。 図９１に示す出力制御回路の動作を示す信号波形図である。 図９１に示す出力許可信号とコラムアドレスストローブ信号の関係を示す図である。
符号の説明
１，１ａ，１ｂ 出力ドライブトランジスタ、２，２ａ，２ｂ 出力ドライブトランジスタ、６ 出力ノード、１２ 遅延回路、１３ ＮＡＮＤ回路、１４ ＮＡＮＤ回路、１５ 遅延回路、１６ ＮＯＲ回路、１７ 反転遅延回路、１８ ＮＯＲ回路、１９ 反転遅延回路、２０ ＮＯＲ回路、２１ ＯＲ回路、２２ ＮＡＮＤ回路、４０ａ，４０ｂ 制御ブロック、５０ ワンショットパルス発生回路、５１ 遅延回路、５２ ワンショットパルス発生回路、５６ フリップフロップ、６０ａ，６０ｂ 内部データ線プリチャージ用トランジスタ、６７ ｐチャネルＭＯＳトランジスタ、８４ フリップフロップ、８７ 遅延回路、８７ａ 遅延回路、８８ 遅延回路、８９ ＮＡＮＤ回路、９０ ＡＮＤ回路、９１ ＮＯＲ回路、９２ ゲート回路、９３ フリップフロップ、９４ フリップフロップ、９５ 遅延回路、１００ 出力制御回路、１０５ ラッチ回路、１０６ ラッチ回路、１０７ 遅延回路、１０８ 遅延回路、１１１ ＡＮＤ回路、１１３ ＮＡＮＤ回路、１１４ 遅延回路、１１５ 遅延回路、１１６ ＮＡＮＤ回路、１１７ ラッチ回路、１２１ ＮＡＮＤ回路、１２２ ラッチ回路、１２３ 遅延回路、１２５ 遅延回路、１２６ ＮＡＮＤ回路、１３０ ＮＡＮＤ回路、１３１ 遅延回路、１３２ ラッチ回路、１３４ ＮＡＮＤ回路、１３５ ＮＡＮＤ回路、１３６ 遅延回路、１３７ 遅延回路、１４２ ラッチ回路、１４３ 遅延回路、１４４ ＡＮＤ回路、１４５ ＮＯＲ回路、１４６ 遅延回路、１６０，１６０ａ，１６０ｂ 遅延回路、１６１ 遅延回路、２３０ 遅延回路、２３１，２３２，２３３ インバータ回路、２４１，２４２ インバータ回路、２５１〜２５４ インバータ回路、２６１〜２６４ インバータ回路、２５０ ＶＲＥＦ１発生回路、２５１ ＶＲＥＦ２発生回路、２５２ 差動増幅回路、２５３ 差動増幅回路、２６１ 温度補償付ツェナダイオード、２７１ 定電流源、２７２ ｎチャネルＭＯＳトランジスタ、２７３ 抵抗素子、２９０ 差動動増幅回路、２９１ インバータ回路、９２２ 入出力制御回路、９２６ 出力回路、３００ 電源ノード、３０１ 電圧調整器、３０２ 接地ノード、３０４ａ，３０４ｂ 電源電圧印加回路、３０６ａ，３０６ｂ 接地電圧印加回路、３１８，３１９，３２０，３２１ ドライブトランジスタ、３２５ 昇圧回路、３２７ レベル変換回路、３２８，３２９ ドライブトランジスタ、３３０，３３１ ドライブトランジスタ、３４０ 電圧調整器、３５０ 駆動回路、３６０，３６５ ドライブトランジスタ、３８４ フリップフロップ、３８７，３８８ 遅延回路、２ｅ、２ｆ，２ｇ ドライブトランジスタ、４０１，４０２ 遅延回路、４０４，４０６ ＡＮＤ回路、１ｅ、１ｆ，１ｇ ドライブトランジスタ、４０３，４０４ 遅延回路、３０１ａ，３０１ｂ 電圧調整器、４１０ 立上り遅延回路、４１２ スイッチングトランジスタ、４１４ 抵抗素子、４２０，４２２ 立上り遅延回路、２ｈ，２ｉ ドライブトランジスタ、４２４ スイッチングトランジスタ、４２６ 抵抗素子、２ｊ，２ｋ，２ｌ ドライブトランジスタ、４３０，４３２，４３４ 抵抗素子、４４０，４４２
立上り遅延回路、４６０ 差動増幅器（比較回路）、４７０ 基準電圧発生回路、４９０ 差動増幅器、４９２ ドライブ素子、４９４ スイッチングトランジスタ、５０４ データバスアンプ、５０６ 内部データバス、５１０ａ〜５１０ｆ 出力パッド、５１５ａ〜５１５ｆ 外部リード端子、５６０ 出力パッド、５６２，５６４ ドライブ素子、５７０ 保護回路、９２６ａ〜９２６ｆ 出力回路。

Claims (2)

  1. 出力許可信号と入力信号とに応答して第１のノードに前記入力信号の論理に対応する論理を有する信号を伝達するゲート手段と、
    前記ゲート手段の出力に応答して、出力ノードを前記入力信号の論理に対応する電位レベルへ駆動する第１の駆動素子と、
    前記ゲート手段の出力を遅延させる遅延手段と、
    前記遅延手段の出力に応答して、前記出力ノードを前記入力信号の論理に対応する電位レベルへと前記第１の駆動素子の電流駆動力よりも大きな電流駆動力で駆動する第２の駆動素子と、
    前記出力許可信号と、列アドレス信号の変化時に発生され、前記入力信号が出力されるべきことを示す出力指示信号とに従って、前記出力指示信号の活性化の後に前記出力許可信号が活性化状態になる場合には第１の遅延時間となり、前記出力許可信号の活性化の後に前記出力指示信号が活性化状態になる場合には前記第１の遅延時間より長い第２の遅延時間となるように、前記遅延手段の遅延時間を調節する調節手段とを備える、出力回路。
  2. 前記調節手段は、前記ゲート手段の出力と前記出力指示信号に応じて有効データ出力の有無の判別を行なう判別回路を備える、請求項１記載の出力回路。
JP2008027746A 1993-11-17 2008-02-07 出力回路 Expired - Fee Related JP4467622B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008027746A JP4467622B2 (ja) 1993-11-17 2008-02-07 出力回路

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP28848093 1993-11-17
JP2008027746A JP4467622B2 (ja) 1993-11-17 2008-02-07 出力回路

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2006083535A Division JP4100519B2 (ja) 1993-11-17 2006-03-24 出力回路

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2010010826A Division JP2010114937A (ja) 1993-11-17 2010-01-21 出力回路

Publications (2)

Publication Number Publication Date
JP2008182719A JP2008182719A (ja) 2008-08-07
JP4467622B2 true JP4467622B2 (ja) 2010-05-26

Family

ID=39726223

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2008027746A Expired - Fee Related JP4467622B2 (ja) 1993-11-17 2008-02-07 出力回路
JP2010010826A Pending JP2010114937A (ja) 1993-11-17 2010-01-21 出力回路

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2010010826A Pending JP2010114937A (ja) 1993-11-17 2010-01-21 出力回路

Country Status (1)

Country Link
JP (2) JP4467622B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013084740A1 (ja) 2011-12-09 2013-06-13 株式会社村田製作所 半導体装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0193921A (ja) * 1987-10-05 1989-04-12 Mitsubishi Electric Corp 半導体装置
JPH01279631A (ja) * 1988-05-02 1989-11-09 Toshiba Corp 半導体集積回路の出力回路
JPH02231811A (ja) * 1989-03-03 1990-09-13 Mitsubishi Electric Corp 出力回路
JPH03151716A (ja) * 1989-11-08 1991-06-27 Mitsubishi Electric Corp 出力バツフア回路
JPH04248713A (ja) * 1991-02-04 1992-09-04 Mitsubishi Electric Corp 出力回路
JPH04357712A (ja) * 1991-06-04 1992-12-10 Fujitsu Ltd Ｃｍｏｓ出力バッファ回路
JPH05110419A (ja) * 1991-10-15 1993-04-30 Nec Kyushu Ltd Ｃｍｏｓインバータ回路
JPH05276004A (ja) * 1992-03-30 1993-10-22 Mitsubishi Electric Corp 出力回路

Also Published As

Publication number Publication date
JP2008182719A (ja) 2008-08-07
JP2010114937A (ja) 2010-05-20

Similar Documents

Publication Publication Date Title
US5701090A (en) Data output circuit with reduced output noise
JP4386619B2 (ja) 半導体装置
US6717448B2 (en) Data output method and data output circuit for applying reduced precharge level
KR100474603B1 (ko) 슬루 레이트를 조정할 수 있는 데이터 출력 회로를 갖는반도체 장치
US5382847A (en) Output buffer circuits including voltage compensation
KR100564586B1 (ko) 비트 구성에 따라 출력신호의 슬루율을 조절하는 데이터출력 드라이버
JP2764576B2 (ja) 半導体メモリのセンスアンプ出力制御回路
KR970003810B1 (ko) 어드레스 천이 검출회로를 내장하는 불휘발성 반도체 집적회로
JPH0684373A (ja) 半導体メモリ装置のデータ出力回路
US6154415A (en) Internal clock generation circuit of semiconductor device and method for generating internal clock
JPH07106944A (ja) 出力バッファ
KR980011453A (ko) 출력버퍼회로
JP3805802B2 (ja) 半導体メモリ装置のデータ出力回路
JPH0456400B2 (ja)
JP4467622B2 (ja) 出力回路
JP4439553B2 (ja) 出力回路
JP4100519B2 (ja) 出力回路
KR100301602B1 (ko) 출력파형의링잉을억제하는것이가능한반도체장치
US5546034A (en) Pulse generator capable of variably controlling a pulse length
US5694361A (en) Output circuit
US6009039A (en) Semiconductor device
JPH07192468A (ja) 出力回路および半導体装置
US6163177A (en) Semiconductor integrated circuit device having output buffer
JPH06132747A (ja) 半導体装置
KR940008136B1 (ko) 고속출력 버퍼회로

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091124

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100121

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100216

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100223

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130305

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130305

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130305

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140305

Year of fee payment: 4

LAPS Cancellation because of no payment of annual fees