JPH07106944A - 出力バッファ - Google Patents
出力バッファInfo
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Abstract
で、高電位VCCおよび低電位VSSに流れる電流を減少さ
せ、動作速度を向上し得る出力バッファを提供しようと
するものである。 【構成】 出力レベルの変化時点で高電位VCCおよび低
電位VSSラインに流れる電流を減らすように出力端にコ
ンデンサを接続し、出力ノードにコンデンサの予備充電
電圧を印加して第2の電圧降下を減らし、高電位VCCお
よび低電位VSSラインの変動を減らして動作速度を向上
し得る出力バッファが提供されている。
Description
Buffer )に係るもので、詳しくは高電位V CCおよび低
電位VSSの変動(bouncing)を減少させ、動作速度を向
上し誤り動作を防止し得る出力バッファに関するもので
ある。
おいては、トランジスタなどの大きさが比較的大きいの
で、所定の出力データを高電位VCCまたは低電位VSSに
スイングする場合、出力バッファにより信号騒音が発生
する。すなわち、高電位端または低電位端で電流が急激
に降下し、高電位VCC変動または低電位VSS変動が発生
する。かつ、半導体メモリ装置においては、1回の動作
サイクルにより多量のデータをアクセスし得るようにバ
イトワイド(Byte-wide )メモリ化され、1つのチップ
内に複数の出力バッファが同時にイネーブルされるの
で、前記の高電位変動または低電位変動は甚だしく発生
する。
たとえば、入力信号Viに対するインバータ論理を有
する回路として、図5に示したように、電源電圧VCC端
と接地電圧VSS端間に、チャネルが直列に連結され、入
力信号Viが共通にゲートに入力されるようにPMOS
トランジスタP1およびNMOSトランジスタN1が備
えられ、それらPMOSトランジスタP1およびNMO
SトランジスタN1の共通接続ノードから出力Voが発
生するようになっている。かつ、従来出力バッファの
他の例として、図6に示したように、電源電圧VCC端と
接地電圧VSS端間に、チャネルが直列に連結され、共通
接続ノードから出力Voが発生されるように1つのNM
OSトランジスタN2,N3が備えられ、NMOSトラ
ンジスタN2には入力信号VA がゲートから入力され、
NMOSトランジスタN3には入力信号VB がゲートか
ら入力されるようになっている。また、前記項および
項記載の出力バッファは、半導体メモリ装置がバイト
ワイドメモリ化される場合、複数個備えられ、図7に示
したような多数の出力バッファで構成される。
用においては、前記項記載の出力バッファの場合、入
力信号Viが高電位VCCであるとPMOSトランジスタ
P1がターンオフされNMOSトランジスタN1はター
ンオンされて、出力Voが低電位VSSになる。入力信号
Viが低電位VSSであると、PMOSトランジスタP1
はターンオンされ、NMOSトランジスタN2がターン
オンされて出力Voは高電位VCCになる。かつ、前記
項記載の出力バッファの場合、入力信号VA が高電位V
CCであると、入力信号VB は低電位VSSになり、NMO
SトランジスタN2がターンオンされてNMOSトラン
ジスタN3はターンオフされ、出力Voが高電位VCCに
なる。入力信号VA が低電位VSSになると入力信号VB
は高電位VCCになり、NMOSトランジスタN2がター
ンオフされNMOSトランジスタN3はターンオンされ
て出力Voが低電位VSSになる。
来出力バッファにおいては、回路の高電位VCCおよび低
電位VSSラインにそれぞれ接続された複数の出力バッフ
ァが同時に動作すると、それら高電位および低電位の変
動が発生して出力バッファの動作ラインが遅くなるとい
う不都合な点があった。かつ、電源ラインの抵抗により
電圧が降下すると高電位レベルが低下し、低電位レベル
は上昇して出力バッファの特性が低下されるという不都
合な点があった。
に本発明者たちは研究を重ねた結果次のような出力バッ
ファを提供しようとするものである。
点で、高電位VCCおよび低電位VSSに流れる電圧を減少
させ、動作速度を向上し得る出力バッファを提供しよう
とするものである。
明の目的は、本発明の請求項1の出力バッファにおいて
は、メモリセルから読み入れたデータの出力信号を出力
する出力ノードと、一方側端が接地電圧VSS端に接続さ
れた第1コンデンサと、該第1コンデンサと昇圧電圧V
PP間にチャネルにより連結され第1制御信号がゲートか
ら入力すると該第1制御信号の活性化に応答し第1コン
デンサを昇圧電圧にて予備充電する昇圧電圧伝送トラン
ジスタと、前記第1コンデンサと前記出力ノード間にチ
ャネルにより連結され第1入力信号がゲートから入力す
ると該第1入力信号の活性化に応答し前記第1コンデン
サの予備充電された昇圧電圧を前記出力ノードに伝送す
る第1プルアップトランジスタと、電源電圧VCC端と前
記出力ノード間にチャネルにより連結され第2入力信号
がゲートから入力する第2プルアップトランジスタと、
一方側端が電源電圧VCC端に接続される第2コンデンサ
と、該第2コンデンサと基板電圧VBB間にチャネルによ
り連結され第2制御信号がゲートから入力すると該第2
制御信号の活性化に応答し前記第2コンデンサを前記基
板電圧にて予備充電する基板電圧伝送トランジスタと、
接地電圧VSS端と前記出力ノード間にチャネルにより連
結され第3入力信号がゲートから入力する第1プルダウ
ントランジスタと、前記第2コンデンサと前記出力ノー
ド間にチャネルにより連結され第4入力信号がゲートか
ら入力すると該第4入力信号の活性化に応答して前記第
2コンデンサの予備充電された基板電圧を前記出力ノー
ドに伝送する第2プルダウントランジスタとを備えた出
力バッファを提供することにより達成される。
は、メモリセルから読み入れたデータの出力信号が出力
される出力ノードと、該出力ノードと電源電圧VCC端間
にチャネルにより連結され第1入力信号がゲートから入
力するプルアップトランジスタと、一方側端が電源電圧
VCC端に接続されるコンデンサと、該コンデンサの他方
側端と基板電圧VBB間にチャネルにより連結された所定
の制御信号がゲートから入力すると該制御信号の活性化
に応答し前記コンデンサを前記基板電圧にて予備充電す
る基板電圧伝送トランジスタと、接地電圧VSS端と前記
出力ノード間にチャネルにより連結され第2入力信号が
ゲートから入力する第1プルダウントランジスタと、前
記コンデンサと前記ノード間にチャネルにより連結され
第3入力信号がゲートから入力すると該第3入力信号の
活性化に応答し前記コンデンサの予備充電された基板電
圧を前記出力ノードに伝送する第2プルダウントランジ
スタとを備えた出力バッファを提供することにより達成
される。
は、メモリセルから読み入れたデータ出力信号が出力さ
れる出力ノードと、一方側端が接地電圧VSS端に接続さ
れるコンデンサと、該コンデンサの他方側端と昇圧電圧
VPP端間にチャネルにより連結され所定の制御信号がゲ
ートから入力すると該制御信号の活性化に応答し前記コ
ンデンサを前記昇圧電圧にて予備充電する昇圧電圧伝送
トランジスタと、前記コンデンサと前記出力ノード間に
チャネルにより連結され第1入力信号がゲートから入力
すると該第1入力信号の活性化に応答し前記コンデンサ
の予備充電された昇圧電圧を前記出力ノードに伝送する
第1プルアップトランジスタと、電源電圧VCC端と前記
出力ノード間にチャネルにより連結され第2入力信号が
ゲートから入力する第2プルアップトランジスタと、接
地電圧VCC端と出力ノード間にチャネルにより連結され
第3入力信号がゲートから入力するプルダウントランジ
スタとを備えた出力バッファを提供することにより達成
される。
昇圧電圧VPPが第1プルアップトランジスタを通って出
力ノードに印加し、電源電圧VCCが第2プルアップトラ
ンジスタを通って出力ノードに印加すると、出力Voは
速い速度で高電位に上昇し、電源電圧のレベルが変動し
ても正常の高電位レベルに維持される。かつ、予備充電
モードで予備充電されたコンデンサの基板電圧VBB第2
プルダウントランジスタを通って出力ノードに印加し、
接地電圧VSSが第1プルダウントランジスタを通って出
力ノードに印加すると、出力Voは速い速度で低電位V
SSに減少され、接地電圧VSSのレベルが変動しても正常
の低電位レベルに継続維持される。
細に説明する。
した回路図においては、図1に示したように、メモリセ
ルから読み入れたデータの出力信号Voが出力される出
力ノードと、電極の一方側端が接地電圧VSS端に接続さ
れたコンデンサMC1と、該コンデンサMC1と前記出
力ノード間にチャネルが連結され第1入力信号Vi1が
ゲートから入力する第1プルアップトランジスタN11
と、昇圧電圧VPP端と前記コンデンサMC1の電極間に
チャネルが連結され第1制御信号CTL1がゲートから
入力する昇圧電圧伝送トランジスタP11と、電源電圧
VCC端と前記出力ノード間にチャネルが連結され第2入
力信号Vi2がゲートから入力する第2プルアップトラ
ンジスタN12と、電源電圧VCC端に一方側端が接続さ
れたコンデンサVC2と、接地電圧VSS端と前記出力ノ
ード間にチャネルが連結され第3入力信号Vi3がゲー
トから入力する第1プルダウントランジスタN13と、
前記コンデンサMC2と前記出力ノード間にチャネルが
接続され第4入力信号Vi4がゲートから入力する第2
プルダウントランジスタN14と、基板電圧VBB端と前
記コンデンサMC2電極間にチャネルが連結され第2制
御信号CTL2がゲートから入力する基板電圧伝送トラ
ンジスタN15とを備えている。
ファの一実施例中、前記昇圧電圧V PPは同一のチップに
備えられた電圧昇圧回路(boosting circuit)から出力
する電圧を示し、基板電圧VBBは同一チップに備えられ
た基板電圧発生回路から出力する電圧を示したもので、
該基板電圧VBBはバックバイアス(back bias )電圧と
も称している。かつ、各プルアップトランジスタは出力
ノードに電源電圧VCCを供給する手段であって、それぞ
れNMOSトランジスタが用いられている。また、各プ
ルダウントランジスタは出力ノードを接地電圧VSSレベ
ルに放電させる手段であって、それぞれNMOSトラン
ジスタが使用されている。さらに、各コンデンサMC
1,MC2はそれぞれMOSコンデンサが用いられ、昇
圧電圧伝送トランジスタP11は昇圧電圧VPPの特性に
よりPMOSトランジスタが用いられ、基板電圧伝送ト
ランジスタN15は基板電圧の特性によりNMOSトラ
ンジスタが用いられている。かつ、図2に示したよう
に、高電位VCC変動および低電位VSS変動をそれぞれ減
らすため、プルアップ側に昇圧電圧VPPを供給し、プル
ダウン側に基板電圧VBBを供給するようになっている
が、これは電圧の特性に従い多様に変更して実施するこ
とができる。
施例として、次の用に構成し低電位VSSの変動を減らす
こともできる。すなわち、図3に示したように、メモリ
セルから読み入れたデータ出力信号Voが出力される出
力ノードと、該出力ノードと電源電圧VCC間にチャネル
が連結され入力信号Vi2がゲートから入力するプルア
ップトランジスタN16と、該出力ノードと接地電圧V
SS間にチャネルが連結され入力信号Vi3がゲートから
入力する第1プルダウントランジスタN17と、電源電
圧VCC端に一方側端が接続されるコンデンサMC3と、
該コンデンサMC3と前記出力ノード間にチャネルが連
結され入力信号Vi4がゲートから入力する第2プルダ
ウントランジスタN18と、該コンデンサMC3の他方
側端と基板電圧VBB間にチャネルが連結され制御信号C
TL2がゲートから入力する基板電圧伝送トランジスタ
N19とを備えている。
して次のように構成し高電位の変動を減らすこともでき
る。すなわち、図4に示したように、メモリセルから読
み入れたデータの出力信号Voが出力される出力ノード
と、接地電圧VSS端に一方側端が接続されるコンデンサ
M4と、該コンデンサMC4と出力ノード間にチャネル
が連結され入力信号Vi1がゲートから入力する第1プ
ルダウントランジスタN20と、昇圧電圧VPP端とコン
デンサMC4間にチャネルが連結され制御信号CTL1
がゲートから入力する昇圧電圧伝送トランジスタP12
と、電源電圧V CC端と出力ノード間にチャネルが連結さ
れ入力信号Vi2がゲートから入力する第2プルアップ
トランジスタN21と、接地電圧VSSと出力ノード間に
チャネルが連結され入力信号Vi3がゲートから入力す
るプルダウントランジスタN22とを備えている。
る出力バッファの作用を説明すると次のようである。図
2に示したように、まず、入力信号Vi1,Vi2,V
i3,Vi4が供給されない状態で、制御信号CTL1
が低電位VSSに印加し、制御信号CTL2は高電位VCC
に印加する場合は、出力バッファが予備充電モードを行
なうので、昇圧電圧伝送トランジスタP11のターンオ
ンによりコンデンサMC1が昇圧電圧VPPレベルに予備
充電(precharge )され、基板電圧伝送トランジスタN
15のターンオンによりコンデンサMC2は基板電圧V
PPレベルに予備充電され、出力ノードの出力Voはハイ
−インピーダンス(HI−Z)状態になる。このような
状態で、出力Voを高電位VCCに発生させる過程または
入力信号Vi1,Vi2が高電位VPP,VCCレベルに入
力し入力信号Vi3,Vi4は低電位VSS,VBBレベル
に入力する過程は次のようである。すなわち図2(A)
に示したように、制御信号CTL1を高電位VPPにして
昇圧電圧伝送トランジスタP11をターンオフさせる
と、図2(B),(C)に示したように、入力信号Vi
1,Vi2がそれぞれ高電位VPPに印加し、第1および
第2プルアップトランジスタN11,N12がそれぞれ
ターンオンされ、入力信号Vi3は低電位VSSレベルに
印加し入力信号Vi4は低電位VSSに印加して第1およ
び第2プルダウントランジスタN13,N14がそれぞ
れターンオフされる。したがって、図2(G)に示した
ように高電位VCCの出力Voが発生され、本発明に係る
出力バッファが次のように作用される。すなわち、以前
の予備充電モードでコンデンサMC1に充電された昇圧
電圧VPPが第1プルアップトランジスタN11のターン
オンにより出力ノードに供給され、出力Voには第2プ
ルアップトランジスタN12のチャネルを通る電源電圧
VCCの他に第1プルアップトランジスタN11のチャネ
ルを通る昇圧電圧VPPが印加するので、速い速度で高電
位VCCに上昇される。したがって、この場合、高電位V
CC変動により電源電圧VCCのレベルが変動しても出力V
oは正常の高電位レベルに出力され、前記第1プルアッ
プトランジスタN11のゲートに印加する入力信号Vi
1は図2(C)に示したように、前記コンデンサMC1
に予備充電された昇圧電圧VPPが消耗する間のみ高電位
VCC状態を維持する。
で出力Voを低電位VSSに発生させる過程または入力信
号Vi1,Vi2がそれぞれ低電位VSSレベルに入力し
入力信号Vi3,Vi4がそれぞれ高電位VCCレベルに
入力する過程は次のようである。すなわち、図2(D)
に示したように、制御信号CTL2を低電位VSSにし、
基板電圧伝送トランジスタN15をターンオフさせる
と、図2(E),(F)に示したように、入力信号Vi
3,Vi4が高電位VCCに印加し、第1および第2プル
ダウントランジスタN13,N14がそれぞれターンオ
ンされ、入力信号Vi1,Vi4は低電位VSSに印加
し、第1および第2プルアップトランジスタN11,N
12はそれぞれターンオンされる。したがって、図2
(G)に示したように、出力Voは低電位に発生され、
本発明に係る出力バッファ次のように作用される。すな
わち以前の予備充電モードでコンデンサMC2に充電さ
れた基板電圧VBBが第2プルダウントランジスタN14
のターンオンにより出力ノードに供給され、出力Voに
は第1プルダウントランジスタN13のチャネルを通る
接地電圧VSS以外に第2プルダウントランジスタN14
のチャネルを通る基板電圧VBBが印加するので、速い速
度で低電位VSSになる。したがって、この場合、低電位
VSS変動により接地電圧VSSのレベルが変動しても出力
Voは正常の低電位レベルに出力され、前記第2プルダ
ウントランジスタN14のゲートに印加する入力信号V
i4は図2(F)に示したように、コンデンサMC2に
充電された基板電圧VBBが消耗する間のみ高電位VCC状
態を維持する。
たは低電位VSS変動のみを改善させる場合は次のように
作用される。すなわち、図3に示したように、制御信号
CTL2を高電位VCCにし基板電圧伝送トランジスタN
19をターンオンさせてコンデンサMC3を基板電圧V
BBにて予備充電させ前記基板電圧伝送トランジスタN1
9をターンオンさせた後、入力信号Vi3,Vi4をそ
れぞれ高電位VCCにすると、第1および第2プルダウン
トランジスタN17,N18がそれぞれターンオンさ
れ、出力Voは速い速度で低電位VSSになる。かつ、図
4に示したように、制御信号CTL1を低電位VSSにし
昇圧電圧伝送トランジスタP12をターンオンさせて、
コンデンサMC4を昇圧電圧VPPにて予備充電させ前記
昇圧電圧伝送トランジスタP12をターンオフさせた
後、入力信号Vi1,Vi2をそれぞれ高電位VPPにす
ると、第1および第2プルアップトランジスタN20,
N21はそれぞれターンオンされ、出力Voを速い速度
で高電位VCCになる。
1ないし図4を用いて多様な実施例を説明したが、それ
ら実施例に限定されず、特許請求の範囲を外れない限
り、多様な形態に変更した使用することができる。
バッファにおいては、出力レベルの変化する時点で高電
位VCCおよび低電位VSSラインに流れる電流の量を減ら
すようになっているため、同一のチップで複数の出力バ
ッファを作動させる場合でも出力ノードの電圧降下を減
らし得る効果がある。また、高電位VCCおよび低電位V
SSラインの変動を減少させ、出力バッファの動作速度を
向上し得る効果がある。
回路図である。
部波形図で、(A)は制御信号CTL1の波形表示図、
(B)は入力信号Vi2の波形表示図、(C)は入力信
号Vi1の波形表示図、(D)は制御信号CTL2の波
形表示図、(E)は入力信号Vi3の波形表示図、
(F)は入力信号Vi4の波形表示図、(G)は出力信
号Voの波形表示図である。
た回路図である。
を示した回路図である。
る。
る。
ある。
トランジスタ(NMOSトランジスタ) N13,N14,N17,N18,N22 プルダウン
トランジスタ(NMOSトランジスタ) N15,N19 基板電圧伝送トランジスタ(NMOS
トランジスタ) P11,P12 昇圧電圧伝送トランジスタ(PMOS
トランジスタ) MC1,MC2,MC3,MC4 コンデンサ CTL1,CTL2 制御信号 Vi1,Vi2,Vi3,Vi4 入力信号 Vo 出力信号 VBB 基板電圧 VCC 電源電圧 VPP 昇圧電圧 VSS 接地電圧
Claims (3)
- 【請求項1】 出力バッファであって、 メモリセルから読み入れたデータの出力信号を出力する
出力ノードと、 一方側端が接地電圧VSS端に接続された第1コンデンサ
と、 該第1コンデンサと昇圧電圧VPP間にチャネルにより連
結され第1制御信号がゲートから入力すると該第1制御
信号の活性化に応答し第1コンデンサを昇圧電圧にて予
備充電する昇圧電圧伝送トランジスタと、 前記第1コンデンサと前記出力ノード間にチャネルによ
り連結され第1入力信号がゲートから入力すると該第1
入力信号の活性化に応答し前記第1コンデンサの予備充
電された昇圧電圧を前記出力ノードに伝送する第1プル
アップトランジスタと、 電源電圧VCC端と前記出力ノード間にチャネルにより連
結され第2入力信号がゲートから入力する第2プルアッ
プトランジスタと、 一方側端が電源電圧VCC端に接続される第2コンデンサ
と、 該第2コンデンサと基板電圧VBB間にチャネルにより連
結され第2制御信号がゲートから入力すると該第2制御
信号の活性化に応答し前記第2コンデンサを前記基板電
圧にて予備充電する基板電圧伝送トランジスタと、 接地電圧VSS端と前記出力ノード間にチャネルにより連
結され第3入力信号がゲートから入力する第1プルダウ
ントランジスタと、 前記第2コンデンサと前記出力ノード間にチャネルによ
り連結される第4入力信号がゲートから入力すると該第
4入力信号の活性化に応答して前記第2コンデンサの予
備充電された基板電圧を前記出力ノードに伝送する第2
プルダウントランジスタとを備えた出力バッファ。 - 【請求項2】 出力バッファであって、 メモリセルから読み入れたデータの出力信号が出力され
る出力ノードと、 該出力ノードと電源電圧VCC端間にチャネルにより連結
され第1入力信号がゲートから入力するプルアップトラ
ンジスタと、 一方側端が電源電圧VCC端に接続されるコンデンサと、 該コンデンサの他方側端と基板電圧VBB間にチャネルに
より連結された所定の制御信号がゲートから入力すると
該制御信号の活性化に応答し前記コンデンサを前記基板
電圧にて予備充電する基板電圧伝送トランジスタと、 接地電圧VSS端と前記出力ノード間にチャネルにより連
結され第2入力信号がゲートから入力する第1プルダウ
ントランジスタと、 前記コンデンサと前記ノード間にチャネルにより連結さ
れ第3入力信号がゲートから入力すると該第3入力信号
の活性化に応答し前記コンデンサの予備充電された基板
電圧を前記出力ノードに伝送する第2プルダウントラン
ジスタとを備えた出力バッファ。 - 【請求項3】 出力バッファであって、 メモリセルから読み入れたデータ出力信号が出力される
出力ノードと、 一方側端が接地電圧VSS端に接続されるコンデンサと、 該コンデンサの他方側端と昇圧電圧VPP端間にチャネル
により連結され所定の制御信号がゲートから入力すると
該制御信号の活性化に応答し前記コンデンサを前記昇圧
電圧にて予備充電する昇圧電圧伝送トランジスタと、 前記コンデンサと前記出力ノード間にチャネルにより連
結され第1入力信号がゲートから入力すると該第1入力
信号の活性化に応答し前記コンデンサの予備充電された
昇圧電圧を前記出力ノードに伝送する第1プルアップト
ランジスタと、 電源電圧VCC端と前記出力ノード間にチャネルにより連
結され第2入力信号がゲートから入力する第2プルアッ
プトランジスタと、 接地電圧VCC端と前記出力ノード間にチャネルにより連
結され第3入力信号がゲートから入力するプルダウント
ランジスタとを備えた出力バッファ。
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