JP4446139B2

JP4446139B2 - 画像信号の自動利得制御装置及び撮像装置

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Publication number: JP4446139B2
Application number: JP2000314938A
Authority: JP
Inventors: 康予首藤; 泰史佐藤; 利明小竹; 晴臣宮崎; 宙上野; 剛奥崎
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2000-10-16
Filing date: 2000-10-16
Publication date: 2010-04-07
Anticipated expiration: 2020-10-16
Also published as: JP2002125138A

Description

【０００１】
【発明の属する技術分野】
本発明は、画像信号に係る自動利得制御についてディジタル化を図るための技術に関する。
【０００２】
【従来の技術】
画像信号処理の分野では、自動利得制御（ＡＧＣ＝「Automatic Gain Control」）が用いられており、例えば、ＣＣＤ（電荷結合素子）等による固体撮像素子を使用した撮像装置では、当該固体撮像素子の出力段にＡＧＣアンプが配置された回路構成が採られ、撮像出力信号のレベルが変化しても一定した信号振幅が得られるようにＡＧＣアンプの利得（ゲイン）についてフィードバック制御を行っている。尚、この場合のＡＧＣアンプはログリニアＡＧＣアンプとされる。
【０００３】
【発明が解決しようとする課題】
しかしながら、従来の装置にあっては、ＡＧＣアンプをアナログ回路として構成していることに起因して、下記の問題がある。
【０００４】
・ノイズ耐性に問題があったり、基板設計が容易でない。
【０００５】
・回路を１チップ化し難い。
【０００６】
【課題を解決するための手段】
本発明に係る画像信号の自動利得制御装置は、上記課題を解決するために、画像信号に対して自動利得制御を行うためにシフト演算及び加算演算のみで演算処理を行うディジタル乗算回路の構成を有するＡＧＣアンプと、当該ＡＧＣアンプの利得制御を行う制御手段とを備え、上記画像信号の黒レベル成分を検出する黒レベル検出手段と、上記黒レベル検出手段によって検出された黒レベル成分を、上記画像信号から引き算するための減算器と、上記減算器の出力信号が上記ＡＧＣアンプを経た後に入力されるとともに、その入力信号に対して上記減算器で予め引いておいた黒レベル成分を加算する加算器とを設け、上記ＡＧＣアンプにログリニア乗算回路を用いるとともに、当該ログリニア乗算回路が、上記制御手段からの利得制御信号によって乗算係数がそれぞれ規定され縦列接続された複数の利得制御部と遅延回路を含んで構成され、上記各利得制御部は、制御手段からの利得制御信号に応じて乗算係数を生成させるための係数演算部と、利得制御部の入力信号と、上記係数演算部を経た信号とを加算することで、制御手段からの利得制御信号により規定される乗算係数を当該入力信号に乗算するための加算器を備え、上記制御手段からの利得制御信号を上記ディジタル乗算回路に送出することにより、黒レベル成分を除いた信号の振幅調整が行われるようにしたものである。
【０００７】
本発明は、画像信号の自動利得制御装置をディジタル化するに当たり、充分なダイナミックレンジを保証するとともに、そのために回路規模の増大を招かないようにすることを課題とする。
【０００８】
【課題を解決するための手段】
本発明は上記した課題を解決するために、画像信号の黒レベル成分を検出する黒レベル検出手段と、黒レベル検出手段によって検出された黒レベル成分を画像信号から引き算するための減算器と、減算器の出力信号がＡＧＣアンプを経た後に入力されるとともにその入力信号に対して減算器で予め引いておいた黒レベル成分を加算する加算器とを設け、ＡＧＣアンプを構成するディジタル乗算回路に対して制御手段からの利得制御信号を送出することにより、ＡＧＣアンプを経た信号の振幅調整が行われるようにしたものである。
【０００９】
従って、本発明によれば、画像入力信号に対して予め黒レベルを引き算した後にディジタル乗算処理を施し、その後に黒レベル（減算器により予め引いておいた成分）を加算するという方式を採っているので、ＡＧＣ処理の際に黒レベル成分が一緒にゲインアップされることがなく、よってダイナミックレンジを充分に確保できるとともに、ディジタル乗算回路としてＡＧＣアンプを構成することにより大規模な回路を必要としない。
【００１０】
【発明の実施の形態】
図１は本発明の基本的構成例について説明するための図であり、撮像装置（ビデオカメラやスチルカメラ、あるいは両者の機能を備えたカメラ等。）への適用を想定している。
【００１１】
本図に示す撮像装置１において、ディジタルＡＧＣ処理部２は画像信号の自動利得制御装置を構成しており、撮像手段３によって撮影された画像信号に対して自動利得制御を行うためにディジタル乗算回路の構成を有するＡＧＣアンプ２ａを備えている。つまり、撮像手段３の出力信号がアナログ−ディジタル変換器４（図には「Ａ／Ｄ」と略記する。）を経て量子化された後でＡＧＣアンプ２ａに送られて振幅レベルを調整された後にカメラ信号処理部５に送出される。
【００１２】
尚、撮像手段３については、ＣＣＤ（電荷結合素子）型やＭＯＳ（金属酸化物半導体）型、ＣＭＯＳ（相補形金属酸化物半導体）型等の固体撮像素子や、撮像管等が挙げられ、また、単板式（あるいは単管式）に限らず多板式等への適用が可能であることは勿論である。また、図１には、光学系や撮像素子の駆動回路、ＣＤＳ（相関２重サンプリング）回路等を含む一切の信号処理回路について図示を省略している（又はこれらは全て撮像手段３の中に包含されるものと考えれば良い。）。
【００１３】
ディジタルＡＧＣ処理部２については、下記に示す構成要素を具備する（括弧内の数字は符号を示す。）。尚、図１では、図示の簡略化を目的として信号処理の流れを単線で示しているが、実際の処理はｎビットデータに係る演算である。
【００１４】
・黒レベル検出手段（６）
・減算器（７）
・ログリニア乗算回路（８）
・加算器（９）
・制御手段（１０）
【００１５】
先ず、アナログ−ディジタル変換器４の出力信号は、黒レベル検出手段６及び減算器７に送られる。
【００１６】
黒レベル検出手段６は、画像信号の黒レベル成分を検出するために設けられており、本例では、ＯＰＢ（「OPtical Black」（光学的黒）の略）積分回路６ａが用いられている。つまり、撮像手段３からアナログ−ディジタル変換器４を通して得られたディジタル信号については、ゲインコントロール処理を経る前に、黒レベル検出が行われ、ＯＰＢ積分回路６ａによる黒積分結果（黒レベルの平均値、あるいは、直前の１画面分（１フィールド前又は１フレーム前の画面）についての黒積分平均値等。）は減算器７及び加算器９にそれぞれ送出される。尚、本発明において、黒レベルを算出するための積分回路の構成例についてはその如何を問わないので、既知の構成を用いることができる。
【００１７】
減算器７は、黒レベル検出手段６によって検出された黒レベル成分を、画像信号から引き算するために設けられている。つまり、減算器７において、アナログ−ディジタル変換器４の出力信号に対しては正入力とされ、黒レベル検出手段６からの出力信号に対しては負入力とされているので、前者から後者を引き算した結果がログリニア乗算回路８に送出される。
【００１８】
ログリニア乗算回路８は、利得係数の対数量が制御量に対して比例関係をもつように設計されており、当該回路についてはシフト演算及び加算演算のみで演算処理を行うディジタル乗算回路として構成することがゲート数の縮小化にとって好ましい。尚、ログリニア乗算回路８には、制御手段１０から利得制御信号が送られてくるようになっており、後で詳述するように、当該利得制御信号によって乗算係数がそれぞれ規定される複数の利得制御部を縦列接続させた構成を有する。
【００１９】
ログリニア乗算回路８の出力は、後段の加算器９に送られる。即ち、この加算器９には、減算器７を経た後、ゲインコントロール処理後の出力と、前記した黒レベル検出手段６の出力が入力されるようになっていて、両者の加算結果を算出した後、その結果をカメラ信号処理部５に送出する。これは、ログリニア乗算回路８の出力信号には黒レベル成分が含まれないので、当該出力信号のレベルに対して、減算器７において減算された黒レベル成分を加算して補う必要があることに依る。
【００２０】
制御手段１０は、ログリニア乗算回路８における利得を規定する役目をもっており、例えば、１フィールド分の光量、露光量を算出して乗算ゲイン（ログリニア乗算回路８においてその入力信号に乗算する係数値）を規定する。即ち、画像が暗くなり過ぎないように乗算ゲインを大きくし、逆に、画像が明るくなり過ぎないように乗算ゲインを小さくしてゲインコントロールを行う。尚、制御手段１０については、従来と同様にマイクロコンピュータ等を使って行うことができる。
【００２１】
また、カメラ信号処理部５については、輝度信号処理や色信号処理、γ補正、エンコード処理等、既知の信号処理を行う点において従来と何ら違いがないので、その説明を省略する。
【００２２】
しかして、制御手段１０からの利得制御信号をディジタル乗算回路（ログリニア乗算回路８）に送出することで、ゲインコントロール処理による信号の振幅調整が行われるが、ＡＧＣアンプ２ａの利得制御によって信号の黒レベルが影響を受けない（黒レベルまで演算処理を施されることがない。）ので、信号全体のダイナミックレンジが従来に比して拡大され、従って、例えば、カメラ信号処理部５内にある黒積分回路が飽和する等の不都合を回避することができる。
【００２３】
次に、ログリニア乗算回路８の具体的な構成例についての説明に移るが、その前に、ゲイン設定について説明する。
【００２４】
下表１は、従来のアナログ構成のＡＧＣアンプについてゲインコントロール設定表の一例を示したものであり、表中の「ＤＸ」（「Ｘ」は０、１〜６の何れかを示す。これらは制御手段１０からログリニア乗算回路８に送られる利得制御信号に相当する。）は、ゲイン（単位：デシベル「ｄＢ」）に対応するビットデータの各位を示している（つまり、本例では利得制御を７ビットデータで行っており、「Ｄ０」が最下位ビットを示し、「Ｄ６」が最上位ビットを示す。）。
【００２５】
【表１】

【００２６】
例えば、各設定ビットＤ０乃至Ｄ６のうち、Ｄ６だけが論理値「１」の場合（つまり、２進表示で「１００００００」）には「７ｄＢ」、Ｄ１だけが論理値「１」の場合（つまり、２進表示で「０００００１０」）には「０.２２ｄＢ」である。
【００２７】
下表２は、上記の表１から得られるアナログＡＧＣについてのゲインコントロール設定値と、これに基づいて作成されるディジタルＡＧＣについてのゲインコントロール設定値とを対照して示した比較表であり、ゲインコントロール条件に対してアナログＡＧＣでのゲイン（単位はデシベル「ｄＢ」で示す。）及び乗算係数（あるいは利得係数）を「項目１」に示し、ディジタルＡＧＣでのゲイン（単位はデシベル「ｄＢ」で示す。）及び乗算係数を「項目２」に示したものである。
【００２８】
【表２】

【００２９】
尚、上表において、「ゲインコントロール条件」欄に示される「Ｄ６＝１」、「Ｄ５＝１」、…、「Ｄ０＝１」は、特定のビット「ＤＸ」だけが論理値「１」を示す状態にあることを意味する（「ｇｃｏｎＸＯＮ」（Ｘ＝０、１〜６）の意味については後述する。）。また、項目１や項目２において、ゲインを「Ｇ」、乗算係数（利得係数）を「Ａ」とし、変数「ｘ」の常用対数関数を「ｌｏｇ（ｘ）」と記すとき、ＧとＡとの間に「Ｇ＝２０・ｌｏｇ（Ａ）」の関係式が成立している。つまり、項目１、２のゲインは乗算係数の対数量であり、これと各設定ビットに対応する２進数との関係について線形性（比例関係）が明らかである。
【００３０】
表２において、項目１のゲイン値を求めるには、上表１においてＤ０乃至Ｄ６のうちの特定ビットだけが論理値「１」を示す状態を探して、そのときのゲイン値を集めてくれば良い。例えば、「Ｄ６＝１」（２進表示で「１００００００」）について「７ｄＢ」、「Ｄ５＝１」（２進表示で「０１０００００」）について「３．５ｄＢ」、「Ｄ４＝１」（２進表示で「００１００００」）について「１．７６ｄＢ」、…、という具合になることが容易に確かめられる。尚、乗算係数については、上記関係式の逆演算式（「Ａ＝１０＾（Ｇ／２０）」。但し、「＾」は累乗を表す。）から明らかである。
【００３１】
項目２におけるゲイン値については、ログリニア乗算回路８での演算処理がシフト演算と加算演算のみで行われるため、項目１で求めた乗算係数値に対してこれに最も近い値を求める。具体的には、項目１で「Ｄ６＝１」におけるゲイン値「７ｄＢ」に対応する係数値「２．２３９」に対して、ディジタルＡＧＣでは、「１＋１＋１／４＝２．２５」（２進表示「１０．０１」）を係数値とする。
【００３２】
同様にして、項目１で「Ｄ５＝１」におけるゲイン値「３．５ｄＢ」に対応する係数値「１．４９６」に対して、ディジタルＡＧＣでは、「１＋１／２＝１．５」（２進表示「１．１」）を係数値とする。
【００３３】
このように、「１」及び「１／（２＾ｎ）」（ｎは自然数。）を適宜に組み合わせて得られる加算値によって係数値の近似が可能である（∵与えられた係数値について小数部の２進表示に近い近似値を求めることと同じであるから。）。
【００３４】
図２は上表２の項目２に基づいて設計されたログリニア乗算回路の構成例１１を示したものであり、７つの利得制御（ゲインコントロール）部「ｇｃｏｎＸ」（Ｘ＝０、１〜６）と遅延回路１２、ＲＮＤＳ回路（丸め演算回路）１３により構成されている。尚、上表２の「ｇｃｏｎＸ」（Ｘ＝０、１〜６）はビット「ＤＸ＝１」に対応した利得制御部を示しており、「ＯＮ」は当該利得制御部がアクティブであること（つまり、当該利得制御部への入力信号に対して所定係数のディジタル乗算処理が作用すること）を意味する。
【００３５】
初段に位置する利得制御部ｇｃｏｎ６は、上表２の項目２において「Ｄ６＝１」の条件下での係数値「２．２５」に対応した構成を有する。即ち、入力信号は最初のノードで３つに分岐して、その一つが加算器１４に送られ、残り２つの信号については、その一方がそのまま加算器１５に、他方が係数値「１／４」の乗数器１６を介して加算器１５に送られる。
【００３６】
そして、加算器１５の出力信号は、後段のＡＮＤ（論理積）回路１７の一方の入力端子に供給される。当該ＡＮＤ回路の他方の入力端子にはビット「Ｄ６」の値が供給され、ここでの論理積演算結果は上記加算器１４に送られ、当該加算器の出力が後段の利得制御部ｇｃｏｎ５に送出される。
【００３７】
つまり、利得制御部ｇｃｏｎ６への入力信号については、これを加算器１４や１５にそのまま供給される２つの経路（係数値＝「１」）と、乗数器１６を経て加算器１５に供給された後にＡＮＤ回路１７を介して加算器１４に送られる経路（係数値＝「１／４」）が形成されており、「Ｄ６」の示す論理値によって下記に示す回路動作が行われる（本例では正論理を採っている。）。
【００３８】
・「Ｄ６」の値が論理値「０」を示す場合
ＡＮＤ回路１７の出力がゼロとなるため、加算器１５は入力信号に対して何等作用しない（データスルーとされて、入力信号がそのまま次段の利得制御部に送出される。）。
【００３９】
・「Ｄ６」の値が論理値「１」を示す場合
入力信号を「ＳＩ」とすると、加算器１４では「ＳＩ＋ＳＩ＋（１／４）・ＳＩ＝（１＋１＋１／４）・ＳＩ」の信号が得られる。即ち、乗算係数値は「１＋１＋１／４＝２．２５」であって、表２の項目２に示す値に等しい（尚、利得制御部ｇｃｏｎ６への入力信号は、前記したように画像信号から黒レベル成分を減算した信号であることに注意を要する。）。
【００４０】
つまり、表２の項目２で求めた係数値が得られるように、利得制御部が加算器、乗数器、ＡＮＤ回路を用いて構成されている訳であり、このことは他の利得制御部についても全く同様である。
【００４１】
例えば、利得制御部ｇｃｏｎ５では、表２の項目２において「Ｄ５＝１」での係数値「１．５＝１＋１／２」に対応した回路構成を有しており、２つに分岐した入力信号の１つがそのまま加算器１８に送られ、他方が係数値「１／２」の乗数器１９、そしてＡＮＤ回路２０を経た後で加算器１８に送られる。尚、ＡＮＤ回路２０には「Ｄ５」の値が供給され、これが論理値「１」を示す場合に、入力信号に対して係数値「１．５」を乗算した結果が加算器１８で得られ、これが後段の利得制御部ｇｃｏｎ４に送られる。
【００４２】
利得制御部ｇｃｏｎ４での係数値は、「Ｄ４＝１」の場合に「１．２１９＝１＋１／８＋１／１６＋１／３２」であり、従って、４つに分岐した入力信号は、加算器２１、係数値「１／８」の乗数器２２、係数値「１／１６」の乗数器２３、係数値「１／３２」の乗数器２４にそれぞれ送られる。そして、各乗数器の出力が加算器２５で足し算された後、ＡＮＤ回路２６を経て加算器２１に供給される。尚、ＡＮＤ回路２６には「Ｄ４」の値が供給され、これが論理値「１」を示す場合に、入力信号に対して上記係数値を乗算した結果が加算器２１で得られ、これが後段の利得制御部ｇｃｏｎ３に送られる。
【００４３】
利得制御部ｇｃｏｎ３での係数値は、「Ｄ３＝１」の場合に「１．１０９＝１＋１／１６＋１／３２＋１／６４」であり、従って、４つに分岐した入力信号は、加算器２７、係数値「１／１６」の乗数器２８、係数値「１／３２」の乗数器２９、係数値「１／６４」の乗数器３０にそれぞれ送られる。そして、各乗数器の出力が加算器３１で足し算された後、ＡＮＤ回路３２を経て加算器２７に供給される。尚、ＡＮＤ回路３２には「Ｄ３」の値が供給され、これが論理値「１」を示す場合に、入力信号に対して上記係数値を乗算した結果が加算器２７で得られ、これが後段の遅延回路１２（図には記号「１Ｄ」を付して示す。）に送られる。
【００４４】
この遅延回路１２については、組み合わせの回路数が多い場合に、信号の遅延や波形なまり等の問題が生じることへの対策として設けられており、例えば、フリップフロップ等を用いて信号を整える等の役目をもっている（従って、遅延回路１２の配置については、必ずしも本例に示す位置にしなくても構わない。）。
【００４５】
遅延回路１２の出力は、利得制御部ｇｃｏｎ２に送出されるが、ここでの係数値は、「Ｄ２＝１」の場合に「１．０４７＝１＋１／３２＋１／６４」である。従って、３つに分岐した入力信号は、加算器３３、係数値「１／３２」の乗数器３４、係数値「１／６４」の乗数器３５にそれぞれ送られる。そして、各乗数器の出力が加算器３６で足し算された後、ＡＮＤ回路３７を経て加算器３３に供給される。尚、ＡＮＤ回路３７には「Ｄ２」の値が供給され、これが論理値「１」を示す場合に、入力信号に対して上記係数値を乗算した結果が加算器３３で得られ、これが後段の利得制御部ｇｃｏｎ１に送出される。
【００４６】
利得制御部ｇｃｏｎ１での係数値は、「Ｄ１＝１」の場合に「１．０２３＝１＋１／６４＋１／１２８」である。従って、３つに分岐した入力信号は、加算器３８、係数値「１／６４」の乗数器３９、係数値「１／１２８」の乗数器４０にそれぞれ送られる。そして、各乗数器の出力が加算器４１で足し算された後、ＡＮＤ回路４２を経て加算器３８に供給される。尚、ＡＮＤ回路４２には「Ｄ１」の値が供給され、これが論理値「１」を示す場合に、入力信号に対して上記係数値を乗算した結果が加算器３８で得られ、これが後段の利得制御部ｇｃｏｎ０に送出される。
【００４７】
最終段に位置された利得制御部ｇｃｏｎ０での係数値は、「Ｄ０＝１」の場合に「１．０１２＝１＋１／１２８＋１／２５６」である。従って、３つに分岐した入力信号は、加算器４３、係数値「１／１２８」の乗数器４４、係数値「１／２５６」の乗数器４５にそれぞれ送られる。そして、各乗数器の出力が加算器４６で足し算された後、ＡＮＤ回路４７を経て加算器４３に供給される。尚、ＡＮＤ回路４７には「Ｄ０」の値が供給され、これが論理値「１」を示す場合に、入力信号に対して上記係数値を乗算した結果が加算器４３で得られ、これがＲＮＤＳ回路１３に送られる。
【００４８】
このＲＮＤＳ回路（「ＲＮＤ」は「ＲＯＵＮＤＩＮＧ（丸め）」を意味し、「Ｓ」は「Ｓｉｇｎ（符号あり）」を意味する。）は、有効桁数を越えたデータに対する丸め処理を目的としたものであり、本回路の出力が最終出力となる（図１の加算器９に送られる。）。
【００４９】
上記のように、ログリニア乗算回路は、制御手段からの利得制御信号によって乗算係数がそれぞれ規定される複数の利得制御部を縦列接続することにより構成されていて、シフト演算と加算演算（減算は負値の加算として含まれる。）のみで処理される。
【００５０】
そして、各利得制御部は、制御手段１０からの利得制御信号（Ｄ０乃至Ｄ６）に応じて乗算係数を生成するための係数演算部（例えば、ｇｃｏｎ３では、乗数器２８乃至３０、加算器３１及びＡＮＤ回路３２）を有しており、利得制御部の入力信号と、係数演算部を経た後の信号とを加算することにより、制御手段１０からの利得制御信号によって規定される乗算係数を当該入力信号に乗算するための加算器（例えば、ｇｃｏｎ３では、加算器２７）を備えている。従って、前段に位置する利得制御部を構成する加算器の出力信号が、次段の利得制御部に順次に送出されていくとともに（シフト演算処理）、利得制御信号に応じて各段での利得制御が行われ、最終段に位置する利得制御部から出力信号が得られることになる。
【００５１】
尚、図２において、演算処理はＤ０乃至Ｄ６に示す設定ビット毎に段階を追う形で行われ、設定ビットの論理値が「０」とされている段ではデータスルー（ゼロｄＢ）となるが、この時のシフト演算による誤差を低減するために、乗算係数の大きい段から順番に演算処理を行うように配慮している。即ち、表２の項目２に示された係数については、値の大きいものから順に並んでおり、図２に示す各利得制御部「ｇｃｏｎＸ」（Ｘ＝６、５、４、３、２、１、０）の配置は、それらの係数値の大きいものから順次に配置させた結果である。
【００５２】
また、図２では、各利得制御部を構成する乗数器の係数がそれぞれ固定の値を有するように予め設計した例を示したが、各利得制御部の構成がいずれも同じ形の構成をもっていることから分かるように、乗数器の係数値を外部設定又は制御信号によって回路内部で任意に規定することができるように構成する（例えば、係数値１／２、１／４、１／８、１／１６、…、１／（２＾ｎ）の乗数器を予め組み込んでおいて、これらのうちで必要なものを選択できるように設計する等。）と、回路の汎用性を高めることができる。
【００５３】
上記したログリニア乗算回路の設計手順について箇条書きにしてまとめると下記のようになる。
【００５４】
（１）アナログＡＧＣでのゲインコントロール設定表を用意する
（２）（１）の表に基づき、各設定ビットだけを「１」（あるいは「ＯＮ」）にしたときのゲイン及び乗算係数を算出する（表２の項目１を作成する。）
（３）（２）で求めた乗算係数に対して、２進表記でこれに最も近い値を求めて、これをディジタルＡＧＣ処理の係数値とする（表２の項目２を作成する。）
（４）（３）で求めた係数値に従って回路設計を行い、ログリニア（ディジタル）乗算回路を構成する各利得制御部の構成を決定する。
【００５５】
しかして、上記の構成によれば、下記に示す利点を得ることができる。
【００５６】
・これまでアナログ回路構成とされたＡＧＣアンプをディジタル化することで、ノイズに強い回路を実現でき、基板設計が容易になる。
【００５７】
・回路の１チップ化が容易になる（例えば、カメラ信号処理部等をひとまとめにして１チップ化できる。）。
【００５８】
・出力信号のダイナミックレンジが従来に比べて拡大することにより画質が向上する。
【００５９】
・ログリニア乗算回路の回路規模を抑えることにより、コスト高を抑制できる（ログリニア乗数回路をシフト演算及び加算器のみで構成することでゲート数の増加を抑えることができる。）。
【００６０】
・従来のアナログＡＧＣの設定方法と同様の方法を用いて回路設計を行うことができるので、回路の置き換え（アナログ回路からディジタル回路への置換）が比較的容易である。
【００６１】
・撮像装置への適用において、露光量を最適化するためのＡＥ（Automatic Exposure：自動露出）回路についてアルゴリズムの変更を要しない（ディジタルＡＧＣ回路を、従来のアナログＡＧＣ回路と比較した場合に、両者の入出力特性や機能をほとんど同じに設計することができ、回路の置き換えが容易であるため。）。
【００６２】
尚、本発明は、撮像装置に限らず、自動利得制御を必要とする各種の用途に応用できることは勿論であり、その場合には、例えば、図１において、黒レベル検出手段を、入力信号の基底レベル検出手段に適宜に置換するか、あるいはこのような検出手段等を一切設けることなく、上記のログリニア乗算回路だけを使用すれば良いことは勿論である。
【００６３】
【発明の効果】
以上に記載したところから明らかなように、請求項１に係る発明によれば、アナログＡＧＣをディジタル化することによる利点は勿論、画像入力信号に対して予め黒レベルを減算した後でディジタル乗算処理を施し、その後に黒レベルを加算した信号を出力としているので、ＡＧＣ処理に際して信号成分だけを純粋にレベル調整することができ、ダイナミックレンジを十分に確保することができる。しかも、そのために回路規模の著しい増大を伴うことがない。また、シフト演算及び加算演算のみでディジタル乗算処理を実現することにより、ゲート数を減らして規模の縮小化に適した回路構成を提供できる。また、複数の利得制御部を縦列接続させることで、各利得制御部についてそれぞれの乗算係数を独立に設定し、制御することができ、また、ログリニア乗算回路について汎用性を持たせることができる。また、各利得制御部について構成の統一化を図ることができ、回路設計が容易であり、またアナログＡＧＣ回路についてディジタル化への移行が容易になる。
【００６７】
請求項２に係る発明によれば、撮像装置への適用において画質の向上及び高品位化を実現できる。
【図面の簡単な説明】
【図１】本発明を撮像装置に適用した構成例を示すブロック図である。
【図２】本発明に係るログリニア乗算回路の構成例を示す図である。
【符号の説明】
１…撮像装置、２ａ…ＡＧＣアンプ、３…撮像手段、６…黒レベル検出手段、７…減算器、８…ログリニア乗算回路、９…加算器、１０…制御手段、ｇｃｏｎ０〜６…利得制御部

Claims

画像信号に対して自動利得制御を行うためにシフト演算及び加算演算のみで演算処理を行うディジタル乗算回路の構成を有するＡＧＣアンプと、当該ＡＧＣアンプの利得制御を行う制御手段とを備えた、画像信号の自動利得制御装置であって、
上記画像信号の黒レベル成分を検出する黒レベル検出手段と、上記黒レベル検出手段によって検出された黒レベル成分を、上記画像信号から引き算するための減算器と、
上記減算器の出力信号が上記ＡＧＣアンプを経た後に入力されるとともに、その入力信号に対して上記減算器で予め引いておいた黒レベル成分を加算する加算器とを設け、
上記ＡＧＣアンプにログリニア乗算回路を用いるとともに、当該ログリニア乗算回路が、上記制御手段からの利得制御信号によって乗算係数がそれぞれ規定され縦列接続された複数の利得制御部と遅延回路を含んで構成され、
上記各利得制御部は、制御手段からの利得制御信号に応じて乗算係数を生成させるための係数演算部と、利得制御部の入力信号と、上記係数演算部を経た信号とを加算することで、制御手段からの利得制御信号により規定される乗算係数を当該入力信号に乗算するための加算器を備え、
上記制御手段からの利得制御信号を上記ディジタル乗算回路に送出することにより、黒レベル成分を除いた信号の振幅調整が行われるようにした
ことを特徴とする画像信号の自動利得制御装置。
撮像手段と、該撮像手段により得られる画像信号に対して自動利得制御を行うためにシフト演算及び加算演算のみで演算処理を行うディジタル乗算回路の構成を有するＡＧＣアンプと、当該ＡＧＣアンプの利得制御を行う制御手段とを備えた撮像装置であって、
上記画像信号の黒レベル成分を検出する黒レベル検出手段と、上記黒レベル検出手段によって検出された黒レベル成分を、上記画像信号から引き算するための減算器と、
上記減算器の出力信号が上記ＡＧＣアンプを経た後に入力されるとともに、その入力信号に対して上記減算器で予め引いておいた黒レベル成分を加算する加算器とを設け、
上記ＡＧＣアンプにログリニア乗算回路を用いるとともに、当該ログリニア乗算回路が、上記制御手段からの利得制御信号によって乗算係数がそれぞれ規定され縦列接続された複数の利得制御部と遅延回路を含んで構成され、
上記各利得制御部は、制御手段からの利得制御信号に応じて乗算係数を生成させるための係数演算部と、利得制御部の入力信号と、上記係数演算部を経た信号とを加算することで、制御手段からの利得制御信号により規定される乗算係数を当該入力信号に乗算するための加算器を備え、
上記制御手段からの利得制御信号を上記ディジタル乗算回路に送出することにより、黒レベル成分を除いた信号の振幅調整が行われるようにした
ことを特徴とする撮像装置。