JP4434474B2 - Ｍｏｓトランジスタの模擬試験方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、ＭＯＳトランジスタの模擬試験方法に係り、例えば、ＳＰＩＣＥ(Simulation Program with Integrated Circuit Emphasis）などのシミュレータを用いて模擬試験を行う場合に用いて好適なＭＯＳトランジスタの模擬試験方法に関する。
【０００２】
【従来の技術】
半導体（例えば、ＭＯＳトランジスタ）の特性情報は、従来からデータブックや製品カタログ等に記載して顧客に提供されている。ところが、最近では、この特性情報やＭＯＳトランジスタの内部の等化回路構成をコンピュータ上に実現するためのデータ情報であるネットリストがインターネット等の通信回線を介して顧客に配信されることも多くなっている。そのため、顧客は、データブックやインターネットのホームページなどで概略の特性情報を把握して採用の候補になるＭＯＳトランジスタを選択した後、同ＭＯＳトランジスタの模擬回路（トランジスタモデル）のネットリストをインターネットなどを介して取得し、ＳＰＩＣＥなどを用いて同ＭＯＳトランジスタの模擬回路を使用した応用回路（すなわ、ユーザ回路）の詳細な模擬試験を行う。そして、顧客は、その模擬試験の結果に基づいて採用するＭＯＳトランジスタを決定する。
【０００３】
この種のＭＯＳトランジスタの模擬回路は、例えば、シリコニクス社から公開されているものでは、図９に示すように、ゲート端子Ｇを有している。ゲート端子ＧはノードＮ１に接続され、同ノードＮ１にＮチャネル型ＭＯＳＦＥＴ（以下、「ＮＭＯＳ」という）１のゲート電極が接続されている。ソース端子ＳはノードＮ２に接続され、同ノードＮ２にはＮＭＯＳ１のソース電極及びバルク電極が接続されている。ノードＮ１とノードＮ２との間には、ゲート・ソース間容量２が接続されている。ノードＮ２にはドレーン・ソース間ダイオード３のアノードが接続され、同ドレーン・ソース間ダイオード３のカソードがノードＮ４に接続されている。ドレーン端子ＤはノードＮ４に接続され、同ノードＮ４がドレーン抵抗４を介してノードＮ３に接続されている。ノードＮ３にはＮＭＯＳ１のドレーン電極が接続されている。ノードＮ４にはＰチャネル型ＭＯＳＦＥＴ（以下、「ＰＭＯＳ」という）５のバルク電極が接続され、同ＰＭＯＳ５のゲート電極がノードＮ１に接続されている。ＰＭＯＳ５のドレーン電極及びソース電極は、同ＰＭＯＳ５の寄生ダイオードが動作しないようにするため、共にノードＮ２に接続されている。
【０００４】
このＭＯＳトランジスタの模擬回路では、ＰＭＯＳ５で構成された容量がＮＭＯＳ１のゲート電極とドレーン電極との間に形成された帰還容量として作用し、ＳＰＩＣＥなどを用いて模擬試験が行われる。
【０００５】
図１０及び図１１は、図９のＭＯＳトランジスタの模擬回路の模擬試験の結果を示す図であり、縦軸に帰還容量Ｃrss 、及び横軸にドレーン・ゲート間電圧ＶＤＧがとられている。
図１０では、ドレーン・ゲート間電圧ＶＤＧを４０Ｖから−１０Ｖまで１Ｖ／μｓで変化させ、そのときに帰還容量に流れる電流に基づいて同帰還容量の値を算出した結果が示されている。図１１では、ドレーン・ゲート間電圧ＶＤＧを４０Ｖから−１０Ｖまで１Ｖ／ｎｓで変化させ、そのときに帰還容量に流れる電流に基づいて同帰還容量の値を算出した結果が示されている。
【０００６】
図１２は、ＩＲ社から公開されている従来の他のＭＯＳトランジスタの模擬回路の電気的構成を示す回路図である。
このＭＯＳトランジスタの模擬回路は、同図に示すように、ゲート端子Ｇを有し、同ゲート端子ＧがノードＮ２に接続されている。ノードＮ２とノードＮ７との間には抵抗１１が接続され、同ノードＮ７にはＮＭＯＳ１２のゲート電極が接続されている。ＮＭＯＳ１２のソース電極及びバルク電極は、ノードＮ８に接続され、同ノードＮ８が抵抗１３を介してノードＮ３に接続されている。ノードＮ３には、ソース端子Ｓが接続されている。ノードＮ３にはダイオード１４のアノードが接続され、同ダイオード１４のカソードがノードＮ１に接続されている。ノードＮ３とノードＮ１との間には、抵抗１５が接続されている。ノードＮ１には、ドレーン端子Ｄが接続されている。ノードＮ１は抵抗１６を介してノードＮ９に接続され、同ノードＮ９にはＮＭＯＳ１２のドレーン電極が接続されている。
【０００７】
また、ノードＮ７には、電圧制御型電圧源１７のマイナス入力端子（−）が接続されている。ノードＮ９には、電圧制御型電圧源１７のプラス入力端子（＋）が接続されている。電圧制御型電圧源１７のプラス出力端子（＋）はノードＮ１０に接続され、同ノードＮ１０とノードＮ５との間に抵抗１８が接続されている。ノードＮ５にはダイオード１９のカソードが接続され、同ダイオード１９のアノードがノードＮ０に接続されている。ノードＮ０はグランドに接続されると共に、電圧制御型電圧源１７のマイナス出力端子（−）に接続されている。ノードＮ１０とノードＮ１１との間には、コンデンサ２０が接続されている。ノードＮ１０とノードＮ６との間には、抵抗２１が接続されている。ノードＮ５にはダイオード２２のカソードが接続され、同ダイオード２２のアノードがノードＮ４に接続されている。ノードＮ６にはダイオード２３のカソードが接続され、同ダイオード２３のアノードがノードＮ０に接続されている。
【０００８】
ノードＮ１１には電流制御型電流源２４の入力側のアノードが接続され、ノードＮ６には同電流制御型電流源２４の入力側のカソードが接続されている。電流制御型電流源２４の出力側のアノードはノードＮ９に接続され、同出力側のカソードがノードＮ７に接続されている。ノードＮ４には電流制御型電流源２５の入力側のアノードが接続され、ノードＮ０には同電流制御型電流源２４の入力側のカソードが接続されている。電流制御型電流源２５の出力側のアノードはノードＮ９に接続され、同出力側のカソードがノードＮ７に接続されている。
【０００９】
電圧制御型電圧源１７は、ＮＭＯＳ１２のゲート電極とドレーン電極との間のドレーン・ゲート間電圧ＶＤＧを入力して同ドレーン・ゲート間電圧ＶＤＧと同一値の出力電圧Ｖ１７を出力する。抵抗１８では、ダイオード１９に電流が流れないとき（すなわち、ドレーン・ゲート間電圧ＶＤＧ＞−ダイオード１９の順方向電圧ＶＦのとき）、電圧降下が殆どない。そのため、出力電圧Ｖ１７の殆どがダイオード１９，２２に印加される。このとき、ダイオード２２の接合容量による電流が同ダイオード２２に流れる。また、ドレーン・ゲート間電圧ＶＤＧ＜−ダイオード１９の順方向電圧ＶＦのとき、ダイオード１９に電流が流れ、抵抗２１の両端の電圧が増加し、ダイオード１９，２２の両端の電圧が同ダイオード１９，２２の順方向電圧ＶＦで固定される。そのため、ドレーン・ゲート間電圧ＶＤＧが変化しても、ダイオード１９，２２の両端の電圧は変化せず、ダイオード２２の接合容量による電流は流れない。このとき、ダイオード２２の順方向電圧ＶＦは、ダイオード１９の順方向電圧ＶＦよりもはるかに大きくしてあるので、ダイオード２２には順方向電流は殆ど流れない。
【００１０】
ダイオード１９は、ドレーン・ゲート間電圧ＶＤＧ＜−ダイオード１９の順方向電圧ＶＦのとき、ダイオード２２の両端の電圧を固定する。ダイオード１９の順方向電圧ＶＦは、ダイオード２３の順方向電圧ＶＦと同一にしてある。コンデンサ２０は、ドレーン・ゲート間電圧ＶＤＧが負のときに静電容量として表れる。抵抗２１は、ダイオード２３に電流が流れないとき（すなわち、ドレーン・ゲート間電圧ＶＤＧ＞−ダイオード２３の順方向電圧ＶＦのとき）、コンデンサ２０を放電させる。すなわち、ドレーン・ゲート間電圧ＶＤＧ＞−ダイオード２３の順方向電圧ＶＦのとき、電圧制御型電圧源１７の出力電圧Ｖ１７の殆どがダイオード２３に印加され、抵抗２１及びコンデンサ２０には殆ど印加されない。そのため、ドレーン・ゲート間電圧ＶＤＧが変化しても、コンデンサ２０の両端の電圧は変化せず、同コンデンサ２０に電流が流れない。また、ドレーン・ゲート間電圧ＶＤＧ＜−ダイオード２３の順方向電圧ＶＦのとき、ダイオード２３に電流が流れ、抵抗２１の両端の電圧が増加し、コンデンサ２０に電圧が印加され、同コンデンサ２０に電流が流れる。
【００１１】
ダイオード２２は、ドレーン・ゲート間電圧ＶＤＧが正のとき、その接合容量が表れる。ダイオード２３は、ドレーン・ゲート間電圧ＶＤＧ＜−ダイオード２３の順方向電圧ＶＦのとき、コンデンサ２０に電圧を印加する。電流制御型電流源２４は、コンデンサ２０に流れる電流をＮＭＯＳ１２のドレーンとゲートとの間に流す。電流制御型電流源２５は、接合容量を有するダイオード２２に流れる電流をＮＭＯＳ１２のドレーンとゲートとの間に流す。
【００１２】
このＭＯＳトランジスタの模擬回路では、ドレーン・ゲート間電圧ＶＤＧ＞−ダイオード１９，２３の順方向電圧ＶＦのとき、ダイオード１９，２３に順方向電流が流れず、ダイオード２２の接合容量特性が帰還容量として表れる。また、ドレーン・ゲート間電圧ＶＤＧ＜−ダイオード１９，２３の順方向電圧ＶＦのとき、ダイオード１９，２３に順方向電流が流れ、コンデンサ２０の静電容量特性が帰還容量として表れる。
【００１３】
図１３及び図１４は、図１２のＭＯＳトランジスタの模擬回路の模擬試験の結果を示す図である。
図１３では、ドレーン・ゲート間電圧ＶＤＧを４０Ｖから−１０Ｖまで１Ｖ／μｓで変化させ、そのときに帰還容量に流れる電流に基づいて同帰還容量の値を算出した結果が示されている。図１４では、ドレーン・ゲート間電圧ＶＤＧを４０Ｖから−１０Ｖまで１Ｖ／ｎｓで変化させ、そのときに帰還容量に流れる電流に基づいて同帰還容量の値を算出した結果が示されている。
【００１４】
【発明が解決しようとする課題】
しかしながら、上記従来のＭＯＳトランジスタの模擬回路では、次のような問題点があった。
すなわち、図９のＭＯＳトランジスタの模擬回路では、ドレーン・ゲート間電圧ＶＤＧが０Ｖの近辺で帰還容量Ｃrss の特性の変局点（すなわち、模擬試験が正常に行われない点）があると共に、ドレーン・ゲート間電圧ＶＤＧが４０Ｖの近辺でＰＭＯＳ５の静電容量が発振し易いので、図１０に示すように、ドレーン・ゲート間電圧ＶＤＧが０Ｖ及び４０Ｖの近辺で帰還容量Ｃrss の特性曲線に発振（発散ともいう）が発生する。また、図１１においても、図１０と同様に、帰還容量Ｃrss の特性曲線に発振が発生するという問題があった。従って、このような発振が発生するトランジスタモデルを使用してユーザの応用回路の模擬試験を行うと、その回路動作が正確に予測できないばかりか、模擬試験の結果が発散してしまい、最後まで回路動作の模擬試験ができないという問題があった。
【００１５】
図１２のＭＯＳトランジスタの模擬回路では、帰還容量を形成しているダイオード２２やコンデンサ２０に対し、直列に抵抗成分（すなわち、抵抗１８やダイオード２３）が接続されているので、時定数が存在し、ドレーン・ゲート間電圧ＶＤＧの変化速度によって容量特性が変化する。そのため、図１３に示すように、ドレーン・ゲート間電圧ＶＤＧを１Ｖ／μｓで変化させた場合では、帰還容量Ｃrss の特性が正常に算出されるが、図１４に示すように、ドレーン・ゲート間電圧ＶＤＧを１Ｖ／ｎｓで変化させた場合では、ドレーン・ゲート間電圧ＶＤＧが０Ｖから−２Ｖの近辺で模擬試験が正常に行われないことがあり、帰還容量Ｃrss の特性曲線に異常なピークが発生するという問題があった。
【００１６】
この発明は、上述の事情に鑑みてなされたもので、ドレーン・ゲート間電圧ＶＤＧの変化速度にかかわらず、帰還容量Ｃrss の特性曲線が正常に得られるＭＯＳトランジスタの模擬試験方法を提供することを目的としている。
【００１７】
【課題を解決するための手段】
上記課題を解決するために、請求項１記載の発明は、ＭＯＳトランジスタの模擬試験方法に係り、ゲート電極とドレーン電極との間に帰還容量が形成された現実のＭＯＳトランジスタに対し、該ＭＯＳトランジスタの内部構成を表すネットリストを用いて模擬試験を行うための、コンピュータ上に実現されている前記ＭＯＳトランジスタの模擬回路において、コンピュータ上に前記帰還容量を、入力側と出力側とが絶縁され、前記ゲート電極と前記ドレーン電極との間のドレーン・ゲート間電圧を入力して該ドレーン・ゲート間電圧と同一値の第１の出力電圧を出力する第１の電圧制御型電圧源と、接合容量がなく、互いに逆極性に直列接続された第１及び第２のダイオードを有し、前記第１の出力電圧を入力して該第１の出力電圧が正のときに該第１の出力電圧とほぼ同一値の第２の出力電圧を前記第１のダイオードから出力し、前記第１の出力電圧が負のときに該第１の出力電圧とほぼ同一値の第３の出力電圧を前記第２のダイオードから出力し、前記第１の出力電圧がほぼ０Ｖのときに該第１の出力電圧の１／２の値の前記第２及び第３の出力電圧を前記第１及び第２のダイオードからそれぞれ出力する双方向ダイオードと、入力側と出力側とが絶縁され、前記第２の出力電圧を入力して該第２の出力電圧と同一値の第４の出力電圧を出力する第２の電圧制御型電圧源と、入力側と出力側とが絶縁され、前記第３の出力電圧を入力して該第３の出力電圧と同一値の第５の出力電圧を出力する第３の電圧制御型電圧源と、所定の接合容量特性を有し、前記第４の出力電圧を入力して該第４の出力電圧に対応した第１の出力電流を出力する第３のダイオードと、所定の静電容量特性を有し、前記第５の出力電圧を入力して該第５の出力電圧に対応した第２の出力電流を出力するコンデンサと、入力側と出力側とが絶縁され、前記第１及び第２の出力電流を入力して前記第１及び第２の出力電流と同一値の第３の出力電流を前記ゲート電極と前記ドレーン電極との間に流す電流制御型電流源とで構成しておき、コンピュータに、前記第３の出力電流に基づいて前記帰還容量の値を算出させ、算出した前記帰還容量の値を前記模擬試験の結果として表示させることを特徴としている。
【００１８】
請求項２記載の発明は、ＭＯＳトランジスタの模擬試験方法に係り、ゲート電極とドレーン電極との間に帰還容量が形成された現実のＭＯＳトランジスタに対し、該ＭＯＳトランジスタの内部構成を表すネットリストを用いて模擬試験を行うための、コンピュータ上に実現されている前記ＭＯＳトランジスタの模擬回路において、コンピュータ上に前記帰還容量を、入力側と出力側とが絶縁され、前記ゲート電極と前記ドレーン電極との間のドレーン・ゲート間電圧を入力して該ドレーン・ゲート間電圧と同一値の第１の出力電圧を出力する第１の電圧制御型電圧源と、接合容量がなく、互いに逆極性に直列接続された第１及び第２のダイオードを有し、前記第１の出力電圧を入力して該第１の出力電圧が正のときに該第１の出力電圧とほぼ同一値の第２の出力電圧を前記第１のダイオードから出力し、前記第１の出力電圧が負のときに該第１の出力電圧とほぼ同一値の第３の出力電圧を前記第２のダイオードから出力し、前記第１の出力電圧がほぼ０Ｖのときに該第１の出力電圧の１／２の値の前記第２及び第３の出力電圧を前記第１及び第２のダイオードからそれぞれ出力する双方向ダイオードと、入力側と出力側とが絶縁され、前記第２の出力電圧を入力して該第２の出力電圧と同一値の第４の出力電圧を出力する第２の電圧制御型電圧源と、入力側と出力側とが絶縁され、前記第３の出力電圧を入力して該第３の出力電圧と同一値の第５の出力電圧を出力する第３の電圧制御型電圧源と、所定の接合容量特性を有し、前記第４の出力電圧を入力して該第４の出力電圧に対応した第１の出力電流を出力する第３のダイオードと、前記第３のダイオードに並列接続され、該第３のダイオードの容量特性を所望の容量特性に補正するための容量特性補正手段と、所定の静電容量特性を有し、前記第５の出力電圧を入力して該第５の出力電圧に対応した第２の出力電流を出力するコンデンサと、入力側と出力側とが絶縁され、前記第１及び第２の出力電流を入力して前記第１及び第２の出力電流と同一値の第３の出力電流を前記ゲート電極と前記ドレーン電極との間に流す電流制御型電流源とで構成しておき、コンピュータに、前記第３の出力電流に基づいて前記帰還容量の値を算出させ、算出した前記帰還容量の値を前記模擬試験の結果として表示させることを特徴としている。
【００２８】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態について説明する。
第１の実施形態
図１は、この発明の第１の実施形態であるＭＯＳトランジスタの模擬回路の電気的構成を示す回路図である。
この形態のＭＯＳトランジスタの模擬回路は、ゲート電極とドレーン電極との間に帰還容量が形成されたＭＯＳトランジスタに対し、同ＭＯＳトランジスタの内部構成を表すネットリストを例えばＳＰＩＣＥなどのシミュレータに入力して模擬試験を行うためのものであり、同図に示すように、ゲート端子Ｇを有し、同ゲート端子ＧがノードＮ２に接続されている。ノードＮ２とノードＮ５との間には抵抗ＲＧが接続され、同ノードＮ５にはエンハンスメント型のＮＭＯＳＭ１のゲート電極が接続されている。ＮＭＯＳＭ１のソース電極及びバルク電極は、ノードＮ３に接続され、同ノードＮ３にはソース端子Ｓが接続されている。ノードＮ５とノードＮ３との間には、ゲート・ソース間容量ＣＧＳが接続されている。ノードＮ３にはダイオードＤＤＳのアノードが接続され、同ダイオードＤＤＳのカソードがノードＮ１に接続されている。ノードＮ１には、ドレーン端子Ｄが接続されている。ノードＮ１は抵抗ＲＤを介してノードＮ４に接続され、同ノードＮ４にはＮＭＯＳＭ１のドレーン電極が接続されている。
【００２９】
また、ノードＮ５には、第１の電圧制御型電圧源ＥＶＧＤのマイナス入力端子（−）が接続されている。ノードＮ１には、電圧制御型電圧源ＥＶＧＤのプラス入力端子（＋）が接続されている。電圧制御型電圧源ＥＶＧＤのプラス出力端子（＋）は、ノードＮ７に接続されている。ノードＮ７には第１のダイオードＤＤＧ１のカソードが接続され、ノードＮ８に同ダイオードＤＤＧ１のアノードが接続されている。ノードＮ８には第２のダイオードＤＤＧ２のアノードが接続され、ノードＮ０に同ダイオードＤＤＧ２のカソードが接続されている。ノードＮ０は、グランドに接続されると共に、電圧制御型電圧源ＥＶＧＤのマイナス出力端子（−）に接続されている。
【００３０】
ノードＮ７には第２の電圧制御型電圧源ＥＧＤ１のプラス入力端子（＋）が接続され、ノードＮ８には電圧制御型電圧源ＥＧＤ１のマイナス入力端子（−）が接続されている。ノードＮ８には第３の電圧制御型電圧源ＥＧＤ２のプラス入力端子（＋）が接続され、ノードＮ０には電圧制御型電圧源ＥＧＤ２のマイナス入力端子（−）が接続されている。電圧制御型電圧源ＥＧＤ１のプラス出力端子（＋）はノードＮ９に接続され、同ノードＮ９には第３のダイオードＤＣＲＲのカソードが接続されている。ダイオードＤＣＲＲのアノードは、ノードＮ１１に接続されている。ノードＮ１１には電流制御型電流源ＦＧＤの入力側のアノードが接続され、同電流制御型電流源ＦＧＤの入力側のカソードがノードＮ０に接続されている。電圧制御型電圧源ＥＧＤ１のマイナス出力端子（−）は、ノードＮ０に接続されている。電圧制御型電圧源ＥＧＤ２のプラス出力端子（＋）はノードＮ１０に接続され、同ノードＮ１０とノードＮ１１との間にはコンデンサＣＯＸが接続されている。電圧制御型電圧源ＥＧＤ２のマイナス出力端子（−）は、ノードＮ０に接続されている。電流制御型電流源ＦＧＤの出力側のアノードはノードＮ１に接続され、同出力側のカソードがノードＮ５に接続されている。これらの電圧制御型電圧源ＥＶＧＤ、ダイオードＤＤＧ１，ＤＤＧ２、電圧制御型電圧源ＥＧＤ１，ＥＧＤ２、ダイオードＤＣＲＲ、コンデンサＣＯＸ、及び電流制御型電流源ＦＧＤで、帰還容量が構成されている。
【００３１】
電圧制御型電圧源ＥＶＧＤは、入力側と出力側とが絶縁され、ゲート電極Ｇとドレーン電極Ｄとの間のドレーン・ゲート間電圧ＶＤＧを入力して同ドレーン・ゲート間電圧ＶＤＧと同一値の第１の出力電圧Ｖ１を出力する。ダイオードＤＤＧ１，ＤＤＧ２は、接合容量がなく、互いに逆極性に直列接続されている。ダイオードＤＤＧ１は、出力電圧Ｖ１を入力して同出力電圧Ｖ１が正のときに同出力電圧Ｖ１とほぼ同一値の第２の出力電圧Ｖ２を出力し、ダイオードＤＤＧ２が、出力電圧Ｖ１を入力して同出力電圧Ｖ１が負のときに同出力電圧Ｖ１とほぼ同一値の第３の出力電圧Ｖ３を出力する。また、ダイオードＤＤＧ１，ＤＤＧ２は、出力電圧Ｖ１がほぼ０Ｖのときに同出力電圧Ｖ１の１／２の値の出力電圧Ｖ２，Ｖ３をそれぞれ出力する。これらのダイオードＤＤＧ１，ＤＤＧ２で、双方向ダイオードが構成されている。
【００３２】
電圧制御型電圧源ＥＧＤ１は、入力側と出力側とが絶縁され、出力電圧Ｖ２を入力して同出力電圧Ｖ２と同一値の第４の出力電圧Ｖ４を出力する。電圧制御型電圧源ＥＧＤ２は、入力側と出力側とが絶縁され、出力電圧Ｖ３を入力して同出力電圧Ｖ３と同一値の第５の出力電圧Ｖ５を出力する。ダイオードＤＣＲＲは、所定の接合容量特性を有し、出力電圧Ｖ４を入力して同出力電圧Ｖ４に対応した第１の出力電流Ｉ１を出力する。コンデンサＣＯＸは、所定の静電容量特性を有し、出力電圧Ｖ５を入力して同出力電圧Ｖ５に対応した第２の出力電流Ｉ２を出力する。電流制御型電流源ＦＧＤは、入力側と出力側とが絶縁され、出力電流Ｉ１，Ｉ２を入力して同出力電流Ｉ１，Ｉ２と同一値の第３の出力電流Ｉ３をゲート電極Ｇとドレーン電極Ｄとの間に流す。帰還容量の値Ｃrss は、
Ｃrss ＝Ｉ３／（ｄｖ／ｄｔ）
但し、
ｄｖ；ドレーン・ゲート間電圧ＶＤＧの変化分
として算出される。
【００３３】
図２は、図１のＭＯＳトランジスタの模擬回路のネットリストの例を示す図である。
このネットリストは、例えば、ＣＤ−ＲＯＭやフロッピーディスクなどの記録媒体に記録されて顧客に提供される他、インターネットを介して顧客に配信される。顧客は、このネットリストを取得し、ＳＰＩＣＥなどを用いてＭＯＳトランジスタの模擬回路の詳細な模擬試験を行う。
【００３４】
図３は、図１中のダイオードＤＤＧ１，ＤＤＧ２の挙動を説明する図であり、縦軸に出力電圧Ｖ２，Ｖ３、及び横軸に出力電圧Ｖ１がとられている。
この図３に示すように、出力電圧Ｖ１が正の領域では、出力電圧Ｖ２は出力電圧Ｖ１とほぼ比例関係になり、出力電圧Ｖ３が０〜０．２Ｖ程度（すなわち、ダイオードＤＤＧ２の順方向電圧）になる。出力電圧Ｖ１が負の領域では、出力電圧Ｖ２は−０〜−０．２Ｖ程度（すなわち、ダイオードＤＤＧ１の順方向電圧）になり、出力電圧Ｖ３が出力電圧Ｖ１とほぼ比例関係になる。
【００３５】
図４は、図１のＭＯＳトランジスタの模擬回路の模擬試験の結果を示す図であり、縦軸に帰還容量Ｃrss 、及び横軸にドレーン・ゲート間電圧ＶＤＧがとられている。
この図４では、ドレーン・ゲート間電圧ＶＤＧを１０Ｖから−１０Ｖまで１Ｖ／μｓで変化させ、そのときに帰還容量に流れる電流に基づいて同帰還容量の値を算出し、その結果を示す特性曲線Ｃが示されている。特性曲線Ｃは、ダイオードＤＣＲＲの接合容量特性を示す特性曲線ＡとコンデンサＣＯＸの静電容量特性を示す特性曲線Ｂとを合成したものになっている。すなわち、帰還容量を示す特性曲線Ｃには、ドレーン・ゲート間電圧ＶＤＧが正の領域では、ダイオードＤＣＲＲの接合容量特性（すなわち、特性曲線Ａ）が主体的に表れ、ドレーン・ゲート間電圧ＶＤＧが負の領域では、コンデンサＣＯＸの静電容量特性（すなわち、特性曲線Ｂ）が主体的に表れ、ドレーン・ゲート間電圧ＶＤＧがほぼ０Ｖの領域では、ダイオードＤＣＲＲの接合容量特性とコンデンサＣＯＸの静電容量特性とが均等（すなわち、それぞれ５０％の比率）に表れている。また、ドレーン・ゲート間電圧ＶＤＧを１０Ｖから−１０Ｖまで１Ｖ／ｎｓで変化させた場合も、図４と同様の帰還容量Ｃrss の特性曲線が得られる。
【００３６】
以上のように、この第１の実施形態では、ドレーン・ゲート間電圧ＶＤＧの変化に応じてダイオードＤＣＲＲの接合容量特性とコンデンサＣＯＸの静電容量特性とが表れる比率が変化し、同ドレーン・ゲート間電圧ＶＤＧがほぼ０Ｖの領域では、ダイオードＤＣＲＲの接合容量特性とコンデンサＣＯＸの静電容量特性とが均等に表れるので、模擬試験が正常に行われ、従来のような発振が発生することがない。さらに、ダイオードＤＣＲＲ及びコンデンサＣＯＸには、直列に抵抗成分が接続されていないので、時定数が存在しない。そのため、ドレーン・ゲート間電圧ＶＤＧの変化速度にかかわらず、帰還容量Ｃrss の特性曲線Ｃが正常に得られる。
【００３７】
第２の実施形態
図５は、この発明の第２の実施形態であるＭＯＳトランジスタの模擬回路の電気的構成を示す回路図であり、第１の実施形態を示す図１中の要素と共通の要素には共通の符号が付されている。
このＭＯＳトランジスタの模擬回路では、図１中のダイオードＤＣＲＲに対して容量特性補正手段（例えば、コンデンサ）Ｃ１が並列に接続されている。コンデンサＣ１は、ダイオードＤＣＲＲの接合容量のみでは図４中の帰還容量Ｃrssの正常な特性曲線Ｃが得られない場合（例えば、ＮＭＯＳＭ１のドレーン基板の表面の不純物の濃度が高くなっている場合など）、正常な特性曲線Ｃが得られるようにダイオードＤＣＲＲの接合容量特性を補正するためのものである。他は、図１と同様の構成である。
【００３８】
図６は、図５のＭＯＳトランジスタの模擬回路のネットリストの例を示す図である。
このネットリストは、例えば、ＣＤ−ＲＯＭやフロッピーディスクなどの記録媒体に記録されて顧客に提供される他、インターネットを介して顧客に配信される。顧客は、このネットリストを取得し、ＳＰＩＣＥなどを用いてＭＯＳトランジスタの模擬回路の詳細な模擬試験を行う。
【００３９】
このＭＯＳトランジスタの模擬回路でも、第１の実施形態と同様に模擬試験が行われ、図４と同様の模擬試験の結果が得られる。
【００４０】
以上のように、この第２の実施形態では、第１の実施形態の利点に加え、ダイオードＤＣＲＲの接合容量のみでは正常な特性曲線Ｃが得られない場合でも、コンデンサＣ１で補正されるので、正常な特性曲線Ｃが得られる。
【００４１】
第３の実施形態
図７は、この発明の第３の実施形態であるＭＯＳトランジスタの模擬回路の電気的構成を示す回路図であり、第１の実施形態を示す図１中の要素と共通の要素には共通の符号が付されている。
このＭＯＳトランジスタの模擬回路では、図１中のＮＭＯＳＭ１に代えて、エンハンスメント型のＰＭＯＳＭ２が設けられている。また、ノードＮ３にはダイオードＤＤＳのカソードが接続され、同ダイオードＤＤＳのアノードがノードＮ１に接続されている。ノードＮ７にはダイオードＤＤＧ２のカソードが接続され、ノードＮ８に同ダイオードＤＤＧ２のアノードが接続されている。ノードＮ８にはダイオードＤＤＧ１のカソードが接続され、ノードＮ０に同ダイオードＤＤＧ１のアノードが接続されている。ノードＮ７には電圧制御型電圧源ＥＧＤ２のプラス入力端子（＋）が接続され、ノードＮ８には電圧制御型電圧源ＥＧＤ２のマイナス入力端子（−）が接続されている。ノードＮ８には電圧制御型電圧源ＥＧＤ１のプラス入力端子（＋）が接続され、ノードＮ０には電圧制御型電圧源ＥＧＤ１のマイナス入力端子（−）が接続されている。電圧制御型電圧源ＥＧＤ１のプラス出力端子（＋）はノードＮ９に接続され、同ノードＮ９にはダイオードＤＣＲＲのアノードが接続されている。ダイオードＤＣＲＲのカソードは、ノードＮ１１に接続されている。他は、図１と同様の構成である。
【００４２】
図８は、図７のＭＯＳトランジスタの模擬回路のネットリストの例を示す図である。
このネットリストは、例えば、ＣＤ−ＲＯＭやフロッピーディスクなどの記録媒体に記録されて顧客に提供される他、インターネットを介して顧客に配信される。顧客は、このネットリストを取得し、ＳＰＩＣＥなどを用いてＭＯＳトランジスタの模擬回路の詳細な模擬試験を行う。
【００４３】
このＭＯＳトランジスタの模擬回路でも、第１の実施形態と同様に模擬試験が行われ、図４と同様の模擬試験の結果が得られる。
【００４４】
以上のように、この第３の実施形態では、図１中のＮＭＯＳＭ１に代えて、ＰＭＯＳＭ２を設けた場合でも、第１の実施形態と同様の利点がある。
【００４５】
以上、この発明の実施形態を図面により詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更などがあってもこの発明に含まれる。例えば、図１及び図５中のＮＭＯＳＭ１、及び図７中のＰＭＯＳＭ２は、エンハンスメント型になっているが、デプリーション型でも良い。また、図５中のコンデンサＣ１に代えて、所定の接合容量特性を有するダイオードを設けても良い。各実施形態において、ダイオードＤＤＧ１，ＤＤＧ２の向きは、それぞれ逆でも良い。但し、この場合、コンデンサＣＯＸとダイオードＤＣＲＲとの接続位置を逆にする必要がある。
【００４６】
【発明の効果】
以上説明したように、この発明の構成によれば、ドレーン・ゲート間電圧の変化に応じて第３のダイオードの接合容量特性とコンデンサの静電容量特性とが表れる比率が変化し、同ドレーン・ゲート間電圧がほぼ０Ｖの領域では、同第３のダイオードの接合容量特性と同コンデンサの静電容量特性とが均等に表れるので、模擬試験を正常に行うことができ、従来のような発振が発生しない。さらに、第３のダイオード及びコンデンサには、直列に抵抗成分が接続されていないので、時定数が存在しない。そのため、ドレーン・ゲート間電圧の変化速度にかかわらず、帰還容量の特性曲線を正常に得ることができる。その上、第３のダイオードの接合容量のみでは正常な特性曲線が得られない場合でも、容量特性補正手段で補正されるので、帰還容量の正常な特性曲線が得られる。従って、この発明のＭＯＳトランジスタの模擬回路を使用したユーザ回路を模擬試験すると、コンピュータ上に実現されている回路と現実の回路とが完全に対応し、コンピュータに表示された模擬試験の結果がオシロスコープに表示される画面と同様に使用できる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態であるＭＯＳトランジスタの模擬回路の電気的構成を示す回路図である。
【図２】図１のＭＯＳトランジスタの模擬回路のネットリストの例を示す図である。
【図３】図１中のダイオードＤＤＧ１，ＤＤＧ２の挙動を説明する図である。
【図４】図１のＭＯＳトランジスタの模擬回路の模擬試験の結果を示す図である。
【図５】この発明の第２の実施形態であるＭＯＳトランジスタの模擬回路の電気的構成を示す回路図である。
【図６】図５のＭＯＳトランジスタの模擬回路のネットリストの例を示す図である。
【図７】この発明の第３の実施形態であるＭＯＳトランジスタの模擬回路の電気的構成を示す回路図である。
【図８】図７のＭＯＳトランジスタの模擬回路のネットリストの例を示す図である。
【図９】従来のＭＯＳトランジスタの模擬回路の電気的構成を示す回路図である。
【図１０】図９のＭＯＳトランジスタの模擬回路の模擬試験の結果を示す図である。
【図１１】図９のＭＯＳトランジスタの模擬回路の模擬試験の結果を示す図である。
【図１２】従来の他のＭＯＳトランジスタの模擬回路の電気的構成を示す回路図である。
【図１３】図１２のＭＯＳトランジスタの模擬回路の模擬試験の結果を示す図である。
【図１４】図１２のＭＯＳトランジスタの模擬回路の模擬試験の結果を示す図である。
【符号の説明】
Ｍ１ ＮＭＯＳ（ＭＯＳトランジスタ）
Ｍ２ ＰＭＯＳ（ＭＯＳトランジスタ）
ＥＶＧＤ，ＥＧＤ１，ＥＧＤ２ 電圧制御型電圧源
ＤＤＧ１，ＤＤＧ２，ＤＣＲＲ ダイオード
ＣＯＸ コンデンサ
ＦＧＤ 電流制御型電流源
Ｃ１ コンデンサ（容量特性補正手段）
【発明の属する技術分野】
この発明は、ＭＯＳトランジスタの模擬試験方法に係り、例えば、ＳＰＩＣＥ(Simulation Program with Integrated Circuit Emphasis）などのシミュレータを用いて模擬試験を行う場合に用いて好適なＭＯＳトランジスタの模擬試験方法に関する。
【０００２】
【従来の技術】
半導体（例えば、ＭＯＳトランジスタ）の特性情報は、従来からデータブックや製品カタログ等に記載して顧客に提供されている。ところが、最近では、この特性情報やＭＯＳトランジスタの内部の等化回路構成をコンピュータ上に実現するためのデータ情報であるネットリストがインターネット等の通信回線を介して顧客に配信されることも多くなっている。そのため、顧客は、データブックやインターネットのホームページなどで概略の特性情報を把握して採用の候補になるＭＯＳトランジスタを選択した後、同ＭＯＳトランジスタの模擬回路（トランジスタモデル）のネットリストをインターネットなどを介して取得し、ＳＰＩＣＥなどを用いて同ＭＯＳトランジスタの模擬回路を使用した応用回路（すなわ、ユーザ回路）の詳細な模擬試験を行う。そして、顧客は、その模擬試験の結果に基づいて採用するＭＯＳトランジスタを決定する。
【０００３】
この種のＭＯＳトランジスタの模擬回路は、例えば、シリコニクス社から公開されているものでは、図９に示すように、ゲート端子Ｇを有している。ゲート端子ＧはノードＮ１に接続され、同ノードＮ１にＮチャネル型ＭＯＳＦＥＴ（以下、「ＮＭＯＳ」という）１のゲート電極が接続されている。ソース端子ＳはノードＮ２に接続され、同ノードＮ２にはＮＭＯＳ１のソース電極及びバルク電極が接続されている。ノードＮ１とノードＮ２との間には、ゲート・ソース間容量２が接続されている。ノードＮ２にはドレーン・ソース間ダイオード３のアノードが接続され、同ドレーン・ソース間ダイオード３のカソードがノードＮ４に接続されている。ドレーン端子ＤはノードＮ４に接続され、同ノードＮ４がドレーン抵抗４を介してノードＮ３に接続されている。ノードＮ３にはＮＭＯＳ１のドレーン電極が接続されている。ノードＮ４にはＰチャネル型ＭＯＳＦＥＴ（以下、「ＰＭＯＳ」という）５のバルク電極が接続され、同ＰＭＯＳ５のゲート電極がノードＮ１に接続されている。ＰＭＯＳ５のドレーン電極及びソース電極は、同ＰＭＯＳ５の寄生ダイオードが動作しないようにするため、共にノードＮ２に接続されている。
【０００４】
このＭＯＳトランジスタの模擬回路では、ＰＭＯＳ５で構成された容量がＮＭＯＳ１のゲート電極とドレーン電極との間に形成された帰還容量として作用し、ＳＰＩＣＥなどを用いて模擬試験が行われる。
【０００５】
図１０及び図１１は、図９のＭＯＳトランジスタの模擬回路の模擬試験の結果を示す図であり、縦軸に帰還容量Ｃrss 、及び横軸にドレーン・ゲート間電圧ＶＤＧがとられている。
図１０では、ドレーン・ゲート間電圧ＶＤＧを４０Ｖから−１０Ｖまで１Ｖ／μｓで変化させ、そのときに帰還容量に流れる電流に基づいて同帰還容量の値を算出した結果が示されている。図１１では、ドレーン・ゲート間電圧ＶＤＧを４０Ｖから−１０Ｖまで１Ｖ／ｎｓで変化させ、そのときに帰還容量に流れる電流に基づいて同帰還容量の値を算出した結果が示されている。
【０００６】
図１２は、ＩＲ社から公開されている従来の他のＭＯＳトランジスタの模擬回路の電気的構成を示す回路図である。
このＭＯＳトランジスタの模擬回路は、同図に示すように、ゲート端子Ｇを有し、同ゲート端子ＧがノードＮ２に接続されている。ノードＮ２とノードＮ７との間には抵抗１１が接続され、同ノードＮ７にはＮＭＯＳ１２のゲート電極が接続されている。ＮＭＯＳ１２のソース電極及びバルク電極は、ノードＮ８に接続され、同ノードＮ８が抵抗１３を介してノードＮ３に接続されている。ノードＮ３には、ソース端子Ｓが接続されている。ノードＮ３にはダイオード１４のアノードが接続され、同ダイオード１４のカソードがノードＮ１に接続されている。ノードＮ３とノードＮ１との間には、抵抗１５が接続されている。ノードＮ１には、ドレーン端子Ｄが接続されている。ノードＮ１は抵抗１６を介してノードＮ９に接続され、同ノードＮ９にはＮＭＯＳ１２のドレーン電極が接続されている。
【０００７】
また、ノードＮ７には、電圧制御型電圧源１７のマイナス入力端子（−）が接続されている。ノードＮ９には、電圧制御型電圧源１７のプラス入力端子（＋）が接続されている。電圧制御型電圧源１７のプラス出力端子（＋）はノードＮ１０に接続され、同ノードＮ１０とノードＮ５との間に抵抗１８が接続されている。ノードＮ５にはダイオード１９のカソードが接続され、同ダイオード１９のアノードがノードＮ０に接続されている。ノードＮ０はグランドに接続されると共に、電圧制御型電圧源１７のマイナス出力端子（−）に接続されている。ノードＮ１０とノードＮ１１との間には、コンデンサ２０が接続されている。ノードＮ１０とノードＮ６との間には、抵抗２１が接続されている。ノードＮ５にはダイオード２２のカソードが接続され、同ダイオード２２のアノードがノードＮ４に接続されている。ノードＮ６にはダイオード２３のカソードが接続され、同ダイオード２３のアノードがノードＮ０に接続されている。
【０００８】
ノードＮ１１には電流制御型電流源２４の入力側のアノードが接続され、ノードＮ６には同電流制御型電流源２４の入力側のカソードが接続されている。電流制御型電流源２４の出力側のアノードはノードＮ９に接続され、同出力側のカソードがノードＮ７に接続されている。ノードＮ４には電流制御型電流源２５の入力側のアノードが接続され、ノードＮ０には同電流制御型電流源２４の入力側のカソードが接続されている。電流制御型電流源２５の出力側のアノードはノードＮ９に接続され、同出力側のカソードがノードＮ７に接続されている。
【０００９】
電圧制御型電圧源１７は、ＮＭＯＳ１２のゲート電極とドレーン電極との間のドレーン・ゲート間電圧ＶＤＧを入力して同ドレーン・ゲート間電圧ＶＤＧと同一値の出力電圧Ｖ１７を出力する。抵抗１８では、ダイオード１９に電流が流れないとき（すなわち、ドレーン・ゲート間電圧ＶＤＧ＞−ダイオード１９の順方向電圧ＶＦのとき）、電圧降下が殆どない。そのため、出力電圧Ｖ１７の殆どがダイオード１９，２２に印加される。このとき、ダイオード２２の接合容量による電流が同ダイオード２２に流れる。また、ドレーン・ゲート間電圧ＶＤＧ＜−ダイオード１９の順方向電圧ＶＦのとき、ダイオード１９に電流が流れ、抵抗２１の両端の電圧が増加し、ダイオード１９，２２の両端の電圧が同ダイオード１９，２２の順方向電圧ＶＦで固定される。そのため、ドレーン・ゲート間電圧ＶＤＧが変化しても、ダイオード１９，２２の両端の電圧は変化せず、ダイオード２２の接合容量による電流は流れない。このとき、ダイオード２２の順方向電圧ＶＦは、ダイオード１９の順方向電圧ＶＦよりもはるかに大きくしてあるので、ダイオード２２には順方向電流は殆ど流れない。
【００１０】
ダイオード１９は、ドレーン・ゲート間電圧ＶＤＧ＜−ダイオード１９の順方向電圧ＶＦのとき、ダイオード２２の両端の電圧を固定する。ダイオード１９の順方向電圧ＶＦは、ダイオード２３の順方向電圧ＶＦと同一にしてある。コンデンサ２０は、ドレーン・ゲート間電圧ＶＤＧが負のときに静電容量として表れる。抵抗２１は、ダイオード２３に電流が流れないとき（すなわち、ドレーン・ゲート間電圧ＶＤＧ＞−ダイオード２３の順方向電圧ＶＦのとき）、コンデンサ２０を放電させる。すなわち、ドレーン・ゲート間電圧ＶＤＧ＞−ダイオード２３の順方向電圧ＶＦのとき、電圧制御型電圧源１７の出力電圧Ｖ１７の殆どがダイオード２３に印加され、抵抗２１及びコンデンサ２０には殆ど印加されない。そのため、ドレーン・ゲート間電圧ＶＤＧが変化しても、コンデンサ２０の両端の電圧は変化せず、同コンデンサ２０に電流が流れない。また、ドレーン・ゲート間電圧ＶＤＧ＜−ダイオード２３の順方向電圧ＶＦのとき、ダイオード２３に電流が流れ、抵抗２１の両端の電圧が増加し、コンデンサ２０に電圧が印加され、同コンデンサ２０に電流が流れる。
【００１１】
ダイオード２２は、ドレーン・ゲート間電圧ＶＤＧが正のとき、その接合容量が表れる。ダイオード２３は、ドレーン・ゲート間電圧ＶＤＧ＜−ダイオード２３の順方向電圧ＶＦのとき、コンデンサ２０に電圧を印加する。電流制御型電流源２４は、コンデンサ２０に流れる電流をＮＭＯＳ１２のドレーンとゲートとの間に流す。電流制御型電流源２５は、接合容量を有するダイオード２２に流れる電流をＮＭＯＳ１２のドレーンとゲートとの間に流す。
【００１２】
このＭＯＳトランジスタの模擬回路では、ドレーン・ゲート間電圧ＶＤＧ＞−ダイオード１９，２３の順方向電圧ＶＦのとき、ダイオード１９，２３に順方向電流が流れず、ダイオード２２の接合容量特性が帰還容量として表れる。また、ドレーン・ゲート間電圧ＶＤＧ＜−ダイオード１９，２３の順方向電圧ＶＦのとき、ダイオード１９，２３に順方向電流が流れ、コンデンサ２０の静電容量特性が帰還容量として表れる。
【００１３】
図１３及び図１４は、図１２のＭＯＳトランジスタの模擬回路の模擬試験の結果を示す図である。
図１３では、ドレーン・ゲート間電圧ＶＤＧを４０Ｖから−１０Ｖまで１Ｖ／μｓで変化させ、そのときに帰還容量に流れる電流に基づいて同帰還容量の値を算出した結果が示されている。図１４では、ドレーン・ゲート間電圧ＶＤＧを４０Ｖから−１０Ｖまで１Ｖ／ｎｓで変化させ、そのときに帰還容量に流れる電流に基づいて同帰還容量の値を算出した結果が示されている。
【００１４】
【発明が解決しようとする課題】
しかしながら、上記従来のＭＯＳトランジスタの模擬回路では、次のような問題点があった。
すなわち、図９のＭＯＳトランジスタの模擬回路では、ドレーン・ゲート間電圧ＶＤＧが０Ｖの近辺で帰還容量Ｃrss の特性の変局点（すなわち、模擬試験が正常に行われない点）があると共に、ドレーン・ゲート間電圧ＶＤＧが４０Ｖの近辺でＰＭＯＳ５の静電容量が発振し易いので、図１０に示すように、ドレーン・ゲート間電圧ＶＤＧが０Ｖ及び４０Ｖの近辺で帰還容量Ｃrss の特性曲線に発振（発散ともいう）が発生する。また、図１１においても、図１０と同様に、帰還容量Ｃrss の特性曲線に発振が発生するという問題があった。従って、このような発振が発生するトランジスタモデルを使用してユーザの応用回路の模擬試験を行うと、その回路動作が正確に予測できないばかりか、模擬試験の結果が発散してしまい、最後まで回路動作の模擬試験ができないという問題があった。
【００１５】
図１２のＭＯＳトランジスタの模擬回路では、帰還容量を形成しているダイオード２２やコンデンサ２０に対し、直列に抵抗成分（すなわち、抵抗１８やダイオード２３）が接続されているので、時定数が存在し、ドレーン・ゲート間電圧ＶＤＧの変化速度によって容量特性が変化する。そのため、図１３に示すように、ドレーン・ゲート間電圧ＶＤＧを１Ｖ／μｓで変化させた場合では、帰還容量Ｃrss の特性が正常に算出されるが、図１４に示すように、ドレーン・ゲート間電圧ＶＤＧを１Ｖ／ｎｓで変化させた場合では、ドレーン・ゲート間電圧ＶＤＧが０Ｖから−２Ｖの近辺で模擬試験が正常に行われないことがあり、帰還容量Ｃrss の特性曲線に異常なピークが発生するという問題があった。
【００１６】
この発明は、上述の事情に鑑みてなされたもので、ドレーン・ゲート間電圧ＶＤＧの変化速度にかかわらず、帰還容量Ｃrss の特性曲線が正常に得られるＭＯＳトランジスタの模擬試験方法を提供することを目的としている。
【００１７】
【課題を解決するための手段】
上記課題を解決するために、請求項１記載の発明は、ＭＯＳトランジスタの模擬試験方法に係り、ゲート電極とドレーン電極との間に帰還容量が形成された現実のＭＯＳトランジスタに対し、該ＭＯＳトランジスタの内部構成を表すネットリストを用いて模擬試験を行うための、コンピュータ上に実現されている前記ＭＯＳトランジスタの模擬回路において、コンピュータ上に前記帰還容量を、入力側と出力側とが絶縁され、前記ゲート電極と前記ドレーン電極との間のドレーン・ゲート間電圧を入力して該ドレーン・ゲート間電圧と同一値の第１の出力電圧を出力する第１の電圧制御型電圧源と、接合容量がなく、互いに逆極性に直列接続された第１及び第２のダイオードを有し、前記第１の出力電圧を入力して該第１の出力電圧が正のときに該第１の出力電圧とほぼ同一値の第２の出力電圧を前記第１のダイオードから出力し、前記第１の出力電圧が負のときに該第１の出力電圧とほぼ同一値の第３の出力電圧を前記第２のダイオードから出力し、前記第１の出力電圧がほぼ０Ｖのときに該第１の出力電圧の１／２の値の前記第２及び第３の出力電圧を前記第１及び第２のダイオードからそれぞれ出力する双方向ダイオードと、入力側と出力側とが絶縁され、前記第２の出力電圧を入力して該第２の出力電圧と同一値の第４の出力電圧を出力する第２の電圧制御型電圧源と、入力側と出力側とが絶縁され、前記第３の出力電圧を入力して該第３の出力電圧と同一値の第５の出力電圧を出力する第３の電圧制御型電圧源と、所定の接合容量特性を有し、前記第４の出力電圧を入力して該第４の出力電圧に対応した第１の出力電流を出力する第３のダイオードと、所定の静電容量特性を有し、前記第５の出力電圧を入力して該第５の出力電圧に対応した第２の出力電流を出力するコンデンサと、入力側と出力側とが絶縁され、前記第１及び第２の出力電流を入力して前記第１及び第２の出力電流と同一値の第３の出力電流を前記ゲート電極と前記ドレーン電極との間に流す電流制御型電流源とで構成しておき、コンピュータに、前記第３の出力電流に基づいて前記帰還容量の値を算出させ、算出した前記帰還容量の値を前記模擬試験の結果として表示させることを特徴としている。
【００１８】
請求項２記載の発明は、ＭＯＳトランジスタの模擬試験方法に係り、ゲート電極とドレーン電極との間に帰還容量が形成された現実のＭＯＳトランジスタに対し、該ＭＯＳトランジスタの内部構成を表すネットリストを用いて模擬試験を行うための、コンピュータ上に実現されている前記ＭＯＳトランジスタの模擬回路において、コンピュータ上に前記帰還容量を、入力側と出力側とが絶縁され、前記ゲート電極と前記ドレーン電極との間のドレーン・ゲート間電圧を入力して該ドレーン・ゲート間電圧と同一値の第１の出力電圧を出力する第１の電圧制御型電圧源と、接合容量がなく、互いに逆極性に直列接続された第１及び第２のダイオードを有し、前記第１の出力電圧を入力して該第１の出力電圧が正のときに該第１の出力電圧とほぼ同一値の第２の出力電圧を前記第１のダイオードから出力し、前記第１の出力電圧が負のときに該第１の出力電圧とほぼ同一値の第３の出力電圧を前記第２のダイオードから出力し、前記第１の出力電圧がほぼ０Ｖのときに該第１の出力電圧の１／２の値の前記第２及び第３の出力電圧を前記第１及び第２のダイオードからそれぞれ出力する双方向ダイオードと、入力側と出力側とが絶縁され、前記第２の出力電圧を入力して該第２の出力電圧と同一値の第４の出力電圧を出力する第２の電圧制御型電圧源と、入力側と出力側とが絶縁され、前記第３の出力電圧を入力して該第３の出力電圧と同一値の第５の出力電圧を出力する第３の電圧制御型電圧源と、所定の接合容量特性を有し、前記第４の出力電圧を入力して該第４の出力電圧に対応した第１の出力電流を出力する第３のダイオードと、前記第３のダイオードに並列接続され、該第３のダイオードの容量特性を所望の容量特性に補正するための容量特性補正手段と、所定の静電容量特性を有し、前記第５の出力電圧を入力して該第５の出力電圧に対応した第２の出力電流を出力するコンデンサと、入力側と出力側とが絶縁され、前記第１及び第２の出力電流を入力して前記第１及び第２の出力電流と同一値の第３の出力電流を前記ゲート電極と前記ドレーン電極との間に流す電流制御型電流源とで構成しておき、コンピュータに、前記第３の出力電流に基づいて前記帰還容量の値を算出させ、算出した前記帰還容量の値を前記模擬試験の結果として表示させることを特徴としている。
【００２８】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態について説明する。
第１の実施形態
図１は、この発明の第１の実施形態であるＭＯＳトランジスタの模擬回路の電気的構成を示す回路図である。
この形態のＭＯＳトランジスタの模擬回路は、ゲート電極とドレーン電極との間に帰還容量が形成されたＭＯＳトランジスタに対し、同ＭＯＳトランジスタの内部構成を表すネットリストを例えばＳＰＩＣＥなどのシミュレータに入力して模擬試験を行うためのものであり、同図に示すように、ゲート端子Ｇを有し、同ゲート端子ＧがノードＮ２に接続されている。ノードＮ２とノードＮ５との間には抵抗ＲＧが接続され、同ノードＮ５にはエンハンスメント型のＮＭＯＳＭ１のゲート電極が接続されている。ＮＭＯＳＭ１のソース電極及びバルク電極は、ノードＮ３に接続され、同ノードＮ３にはソース端子Ｓが接続されている。ノードＮ５とノードＮ３との間には、ゲート・ソース間容量ＣＧＳが接続されている。ノードＮ３にはダイオードＤＤＳのアノードが接続され、同ダイオードＤＤＳのカソードがノードＮ１に接続されている。ノードＮ１には、ドレーン端子Ｄが接続されている。ノードＮ１は抵抗ＲＤを介してノードＮ４に接続され、同ノードＮ４にはＮＭＯＳＭ１のドレーン電極が接続されている。
【００２９】
また、ノードＮ５には、第１の電圧制御型電圧源ＥＶＧＤのマイナス入力端子（−）が接続されている。ノードＮ１には、電圧制御型電圧源ＥＶＧＤのプラス入力端子（＋）が接続されている。電圧制御型電圧源ＥＶＧＤのプラス出力端子（＋）は、ノードＮ７に接続されている。ノードＮ７には第１のダイオードＤＤＧ１のカソードが接続され、ノードＮ８に同ダイオードＤＤＧ１のアノードが接続されている。ノードＮ８には第２のダイオードＤＤＧ２のアノードが接続され、ノードＮ０に同ダイオードＤＤＧ２のカソードが接続されている。ノードＮ０は、グランドに接続されると共に、電圧制御型電圧源ＥＶＧＤのマイナス出力端子（−）に接続されている。
【００３０】
ノードＮ７には第２の電圧制御型電圧源ＥＧＤ１のプラス入力端子（＋）が接続され、ノードＮ８には電圧制御型電圧源ＥＧＤ１のマイナス入力端子（−）が接続されている。ノードＮ８には第３の電圧制御型電圧源ＥＧＤ２のプラス入力端子（＋）が接続され、ノードＮ０には電圧制御型電圧源ＥＧＤ２のマイナス入力端子（−）が接続されている。電圧制御型電圧源ＥＧＤ１のプラス出力端子（＋）はノードＮ９に接続され、同ノードＮ９には第３のダイオードＤＣＲＲのカソードが接続されている。ダイオードＤＣＲＲのアノードは、ノードＮ１１に接続されている。ノードＮ１１には電流制御型電流源ＦＧＤの入力側のアノードが接続され、同電流制御型電流源ＦＧＤの入力側のカソードがノードＮ０に接続されている。電圧制御型電圧源ＥＧＤ１のマイナス出力端子（−）は、ノードＮ０に接続されている。電圧制御型電圧源ＥＧＤ２のプラス出力端子（＋）はノードＮ１０に接続され、同ノードＮ１０とノードＮ１１との間にはコンデンサＣＯＸが接続されている。電圧制御型電圧源ＥＧＤ２のマイナス出力端子（−）は、ノードＮ０に接続されている。電流制御型電流源ＦＧＤの出力側のアノードはノードＮ１に接続され、同出力側のカソードがノードＮ５に接続されている。これらの電圧制御型電圧源ＥＶＧＤ、ダイオードＤＤＧ１，ＤＤＧ２、電圧制御型電圧源ＥＧＤ１，ＥＧＤ２、ダイオードＤＣＲＲ、コンデンサＣＯＸ、及び電流制御型電流源ＦＧＤで、帰還容量が構成されている。
【００３１】
電圧制御型電圧源ＥＶＧＤは、入力側と出力側とが絶縁され、ゲート電極Ｇとドレーン電極Ｄとの間のドレーン・ゲート間電圧ＶＤＧを入力して同ドレーン・ゲート間電圧ＶＤＧと同一値の第１の出力電圧Ｖ１を出力する。ダイオードＤＤＧ１，ＤＤＧ２は、接合容量がなく、互いに逆極性に直列接続されている。ダイオードＤＤＧ１は、出力電圧Ｖ１を入力して同出力電圧Ｖ１が正のときに同出力電圧Ｖ１とほぼ同一値の第２の出力電圧Ｖ２を出力し、ダイオードＤＤＧ２が、出力電圧Ｖ１を入力して同出力電圧Ｖ１が負のときに同出力電圧Ｖ１とほぼ同一値の第３の出力電圧Ｖ３を出力する。また、ダイオードＤＤＧ１，ＤＤＧ２は、出力電圧Ｖ１がほぼ０Ｖのときに同出力電圧Ｖ１の１／２の値の出力電圧Ｖ２，Ｖ３をそれぞれ出力する。これらのダイオードＤＤＧ１，ＤＤＧ２で、双方向ダイオードが構成されている。
【００３２】
電圧制御型電圧源ＥＧＤ１は、入力側と出力側とが絶縁され、出力電圧Ｖ２を入力して同出力電圧Ｖ２と同一値の第４の出力電圧Ｖ４を出力する。電圧制御型電圧源ＥＧＤ２は、入力側と出力側とが絶縁され、出力電圧Ｖ３を入力して同出力電圧Ｖ３と同一値の第５の出力電圧Ｖ５を出力する。ダイオードＤＣＲＲは、所定の接合容量特性を有し、出力電圧Ｖ４を入力して同出力電圧Ｖ４に対応した第１の出力電流Ｉ１を出力する。コンデンサＣＯＸは、所定の静電容量特性を有し、出力電圧Ｖ５を入力して同出力電圧Ｖ５に対応した第２の出力電流Ｉ２を出力する。電流制御型電流源ＦＧＤは、入力側と出力側とが絶縁され、出力電流Ｉ１，Ｉ２を入力して同出力電流Ｉ１，Ｉ２と同一値の第３の出力電流Ｉ３をゲート電極Ｇとドレーン電極Ｄとの間に流す。帰還容量の値Ｃrss は、
Ｃrss ＝Ｉ３／（ｄｖ／ｄｔ）
但し、
ｄｖ；ドレーン・ゲート間電圧ＶＤＧの変化分
として算出される。
【００３３】
図２は、図１のＭＯＳトランジスタの模擬回路のネットリストの例を示す図である。
このネットリストは、例えば、ＣＤ−ＲＯＭやフロッピーディスクなどの記録媒体に記録されて顧客に提供される他、インターネットを介して顧客に配信される。顧客は、このネットリストを取得し、ＳＰＩＣＥなどを用いてＭＯＳトランジスタの模擬回路の詳細な模擬試験を行う。
【００３４】
図３は、図１中のダイオードＤＤＧ１，ＤＤＧ２の挙動を説明する図であり、縦軸に出力電圧Ｖ２，Ｖ３、及び横軸に出力電圧Ｖ１がとられている。
この図３に示すように、出力電圧Ｖ１が正の領域では、出力電圧Ｖ２は出力電圧Ｖ１とほぼ比例関係になり、出力電圧Ｖ３が０〜０．２Ｖ程度（すなわち、ダイオードＤＤＧ２の順方向電圧）になる。出力電圧Ｖ１が負の領域では、出力電圧Ｖ２は−０〜−０．２Ｖ程度（すなわち、ダイオードＤＤＧ１の順方向電圧）になり、出力電圧Ｖ３が出力電圧Ｖ１とほぼ比例関係になる。
【００３５】
図４は、図１のＭＯＳトランジスタの模擬回路の模擬試験の結果を示す図であり、縦軸に帰還容量Ｃrss 、及び横軸にドレーン・ゲート間電圧ＶＤＧがとられている。
この図４では、ドレーン・ゲート間電圧ＶＤＧを１０Ｖから−１０Ｖまで１Ｖ／μｓで変化させ、そのときに帰還容量に流れる電流に基づいて同帰還容量の値を算出し、その結果を示す特性曲線Ｃが示されている。特性曲線Ｃは、ダイオードＤＣＲＲの接合容量特性を示す特性曲線ＡとコンデンサＣＯＸの静電容量特性を示す特性曲線Ｂとを合成したものになっている。すなわち、帰還容量を示す特性曲線Ｃには、ドレーン・ゲート間電圧ＶＤＧが正の領域では、ダイオードＤＣＲＲの接合容量特性（すなわち、特性曲線Ａ）が主体的に表れ、ドレーン・ゲート間電圧ＶＤＧが負の領域では、コンデンサＣＯＸの静電容量特性（すなわち、特性曲線Ｂ）が主体的に表れ、ドレーン・ゲート間電圧ＶＤＧがほぼ０Ｖの領域では、ダイオードＤＣＲＲの接合容量特性とコンデンサＣＯＸの静電容量特性とが均等（すなわち、それぞれ５０％の比率）に表れている。また、ドレーン・ゲート間電圧ＶＤＧを１０Ｖから−１０Ｖまで１Ｖ／ｎｓで変化させた場合も、図４と同様の帰還容量Ｃrss の特性曲線が得られる。
【００３６】
以上のように、この第１の実施形態では、ドレーン・ゲート間電圧ＶＤＧの変化に応じてダイオードＤＣＲＲの接合容量特性とコンデンサＣＯＸの静電容量特性とが表れる比率が変化し、同ドレーン・ゲート間電圧ＶＤＧがほぼ０Ｖの領域では、ダイオードＤＣＲＲの接合容量特性とコンデンサＣＯＸの静電容量特性とが均等に表れるので、模擬試験が正常に行われ、従来のような発振が発生することがない。さらに、ダイオードＤＣＲＲ及びコンデンサＣＯＸには、直列に抵抗成分が接続されていないので、時定数が存在しない。そのため、ドレーン・ゲート間電圧ＶＤＧの変化速度にかかわらず、帰還容量Ｃrss の特性曲線Ｃが正常に得られる。
【００３７】
第２の実施形態
図５は、この発明の第２の実施形態であるＭＯＳトランジスタの模擬回路の電気的構成を示す回路図であり、第１の実施形態を示す図１中の要素と共通の要素には共通の符号が付されている。
このＭＯＳトランジスタの模擬回路では、図１中のダイオードＤＣＲＲに対して容量特性補正手段（例えば、コンデンサ）Ｃ１が並列に接続されている。コンデンサＣ１は、ダイオードＤＣＲＲの接合容量のみでは図４中の帰還容量Ｃrssの正常な特性曲線Ｃが得られない場合（例えば、ＮＭＯＳＭ１のドレーン基板の表面の不純物の濃度が高くなっている場合など）、正常な特性曲線Ｃが得られるようにダイオードＤＣＲＲの接合容量特性を補正するためのものである。他は、図１と同様の構成である。
【００３８】
図６は、図５のＭＯＳトランジスタの模擬回路のネットリストの例を示す図である。
このネットリストは、例えば、ＣＤ−ＲＯＭやフロッピーディスクなどの記録媒体に記録されて顧客に提供される他、インターネットを介して顧客に配信される。顧客は、このネットリストを取得し、ＳＰＩＣＥなどを用いてＭＯＳトランジスタの模擬回路の詳細な模擬試験を行う。
【００３９】
このＭＯＳトランジスタの模擬回路でも、第１の実施形態と同様に模擬試験が行われ、図４と同様の模擬試験の結果が得られる。
【００４０】
以上のように、この第２の実施形態では、第１の実施形態の利点に加え、ダイオードＤＣＲＲの接合容量のみでは正常な特性曲線Ｃが得られない場合でも、コンデンサＣ１で補正されるので、正常な特性曲線Ｃが得られる。
【００４１】
第３の実施形態
図７は、この発明の第３の実施形態であるＭＯＳトランジスタの模擬回路の電気的構成を示す回路図であり、第１の実施形態を示す図１中の要素と共通の要素には共通の符号が付されている。
このＭＯＳトランジスタの模擬回路では、図１中のＮＭＯＳＭ１に代えて、エンハンスメント型のＰＭＯＳＭ２が設けられている。また、ノードＮ３にはダイオードＤＤＳのカソードが接続され、同ダイオードＤＤＳのアノードがノードＮ１に接続されている。ノードＮ７にはダイオードＤＤＧ２のカソードが接続され、ノードＮ８に同ダイオードＤＤＧ２のアノードが接続されている。ノードＮ８にはダイオードＤＤＧ１のカソードが接続され、ノードＮ０に同ダイオードＤＤＧ１のアノードが接続されている。ノードＮ７には電圧制御型電圧源ＥＧＤ２のプラス入力端子（＋）が接続され、ノードＮ８には電圧制御型電圧源ＥＧＤ２のマイナス入力端子（−）が接続されている。ノードＮ８には電圧制御型電圧源ＥＧＤ１のプラス入力端子（＋）が接続され、ノードＮ０には電圧制御型電圧源ＥＧＤ１のマイナス入力端子（−）が接続されている。電圧制御型電圧源ＥＧＤ１のプラス出力端子（＋）はノードＮ９に接続され、同ノードＮ９にはダイオードＤＣＲＲのアノードが接続されている。ダイオードＤＣＲＲのカソードは、ノードＮ１１に接続されている。他は、図１と同様の構成である。
【００４２】
図８は、図７のＭＯＳトランジスタの模擬回路のネットリストの例を示す図である。
このネットリストは、例えば、ＣＤ−ＲＯＭやフロッピーディスクなどの記録媒体に記録されて顧客に提供される他、インターネットを介して顧客に配信される。顧客は、このネットリストを取得し、ＳＰＩＣＥなどを用いてＭＯＳトランジスタの模擬回路の詳細な模擬試験を行う。
【００４３】
このＭＯＳトランジスタの模擬回路でも、第１の実施形態と同様に模擬試験が行われ、図４と同様の模擬試験の結果が得られる。
【００４４】
以上のように、この第３の実施形態では、図１中のＮＭＯＳＭ１に代えて、ＰＭＯＳＭ２を設けた場合でも、第１の実施形態と同様の利点がある。
【００４５】
以上、この発明の実施形態を図面により詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更などがあってもこの発明に含まれる。例えば、図１及び図５中のＮＭＯＳＭ１、及び図７中のＰＭＯＳＭ２は、エンハンスメント型になっているが、デプリーション型でも良い。また、図５中のコンデンサＣ１に代えて、所定の接合容量特性を有するダイオードを設けても良い。各実施形態において、ダイオードＤＤＧ１，ＤＤＧ２の向きは、それぞれ逆でも良い。但し、この場合、コンデンサＣＯＸとダイオードＤＣＲＲとの接続位置を逆にする必要がある。
【００４６】
【発明の効果】
以上説明したように、この発明の構成によれば、ドレーン・ゲート間電圧の変化に応じて第３のダイオードの接合容量特性とコンデンサの静電容量特性とが表れる比率が変化し、同ドレーン・ゲート間電圧がほぼ０Ｖの領域では、同第３のダイオードの接合容量特性と同コンデンサの静電容量特性とが均等に表れるので、模擬試験を正常に行うことができ、従来のような発振が発生しない。さらに、第３のダイオード及びコンデンサには、直列に抵抗成分が接続されていないので、時定数が存在しない。そのため、ドレーン・ゲート間電圧の変化速度にかかわらず、帰還容量の特性曲線を正常に得ることができる。その上、第３のダイオードの接合容量のみでは正常な特性曲線が得られない場合でも、容量特性補正手段で補正されるので、帰還容量の正常な特性曲線が得られる。従って、この発明のＭＯＳトランジスタの模擬回路を使用したユーザ回路を模擬試験すると、コンピュータ上に実現されている回路と現実の回路とが完全に対応し、コンピュータに表示された模擬試験の結果がオシロスコープに表示される画面と同様に使用できる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態であるＭＯＳトランジスタの模擬回路の電気的構成を示す回路図である。
【図２】図１のＭＯＳトランジスタの模擬回路のネットリストの例を示す図である。
【図３】図１中のダイオードＤＤＧ１，ＤＤＧ２の挙動を説明する図である。
【図４】図１のＭＯＳトランジスタの模擬回路の模擬試験の結果を示す図である。
【図５】この発明の第２の実施形態であるＭＯＳトランジスタの模擬回路の電気的構成を示す回路図である。
【図６】図５のＭＯＳトランジスタの模擬回路のネットリストの例を示す図である。
【図７】この発明の第３の実施形態であるＭＯＳトランジスタの模擬回路の電気的構成を示す回路図である。
【図８】図７のＭＯＳトランジスタの模擬回路のネットリストの例を示す図である。
【図９】従来のＭＯＳトランジスタの模擬回路の電気的構成を示す回路図である。
【図１０】図９のＭＯＳトランジスタの模擬回路の模擬試験の結果を示す図である。
【図１１】図９のＭＯＳトランジスタの模擬回路の模擬試験の結果を示す図である。
【図１２】従来の他のＭＯＳトランジスタの模擬回路の電気的構成を示す回路図である。
【図１３】図１２のＭＯＳトランジスタの模擬回路の模擬試験の結果を示す図である。
【図１４】図１２のＭＯＳトランジスタの模擬回路の模擬試験の結果を示す図である。
【符号の説明】
Ｍ１ ＮＭＯＳ（ＭＯＳトランジスタ）
Ｍ２ ＰＭＯＳ（ＭＯＳトランジスタ）
ＥＶＧＤ，ＥＧＤ１，ＥＧＤ２ 電圧制御型電圧源
ＤＤＧ１，ＤＤＧ２，ＤＣＲＲ ダイオード
ＣＯＸ コンデンサ
ＦＧＤ 電流制御型電流源
Ｃ１ コンデンサ（容量特性補正手段）
Claims (2)
- ゲート電極とドレーン電極との間に帰還容量が形成された現実のＭＯＳトランジスタに対し、該ＭＯＳトランジスタの内部構成を表すネットリストを用いて模擬試験を行うための、コンピュータ上に実現されている前記ＭＯＳトランジスタの模擬回路において、
コンピュータ上に前記帰還容量を、
入力側と出力側とが絶縁され、前記ゲート電極と前記ドレーン電極との間のドレーン・ゲート間電圧を入力して該ドレーン・ゲート間電圧と同一値の第１の出力電圧を出力する第１の電圧制御型電圧源と、
接合容量がなく、互いに逆極性に直列接続された第１及び第２のダイオードを有し、前記第１の出力電圧を入力して該第１の出力電圧が正のときに該第１の出力電圧とほぼ同一値の第２の出力電圧を前記第１のダイオードから出力し、前記第１の出力電圧が負のときに該第１の出力電圧とほぼ同一値の第３の出力電圧を前記第２のダイオードから出力し、前記第１の出力電圧がほぼ０Ｖのときに該第１の出力電圧の１／２の値の前記第２及び第３の出力電圧を前記第１及び第２のダイオードからそれぞれ出力する双方向ダイオードと、
入力側と出力側とが絶縁され、前記第２の出力電圧を入力して該第２の出力電圧と同一値の第４の出力電圧を出力する第２の電圧制御型電圧源と、
入力側と出力側とが絶縁され、前記第３の出力電圧を入力して該第３の出力電圧と同一値の第５の出力電圧を出力する第３の電圧制御型電圧源と、
所定の接合容量特性を有し、前記第４の出力電圧を入力して該第４の出力電圧に対応した第１の出力電流を出力する第３のダイオードと、
所定の静電容量特性を有し、前記第５の出力電圧を入力して該第５の出力電圧に対応した第２の出力電流を出力するコンデンサと、
入力側と出力側とが絶縁され、前記第１及び第２の出力電流を入力して前記第１及び第２の出力電流と同一値の第３の出力電流を前記ゲート電極と前記ドレーン電極との間に流す電流制御型電流源とで構成しておき、
コンピュータに、前記第３の出力電流に基づいて前記帰還容量の値を算出させ、算出した前記帰還容量の値を前記模擬試験の結果として表示させることを特徴とするＭＯＳトランジスタの模擬試験方法。 - ゲート電極とドレーン電極との間に帰還容量が形成された現実のＭＯＳトランジスタに対し、該ＭＯＳトランジスタの内部構成を表すネットリストを用いて模擬試験を行うための、コンピュータ上に実現されている前記ＭＯＳトランジスタの模擬回路において、
コンピュータ上に前記帰還容量を、
入力側と出力側とが絶縁され、前記ゲート電極と前記ドレーン電極との間のドレーン・ゲート間電圧を入力して該ドレーン・ゲート間電圧と同一値の第１の出力電圧を出力する第１の電圧制御型電圧源と、
接合容量がなく、互いに逆極性に直列接続された第１及び第２のダイオードを有し、前記第１の出力電圧を入力して該第１の出力電圧が正のときに該第１の出力電圧とほぼ同一値の第２の出力電圧を前記第１のダイオードから出力し、前記第１の出力電圧が負のときに該第１の出力電圧とほぼ同一値の第３の出力電圧を前記第２のダイオードから出力し、前記第１の出力電圧がほぼ０Ｖのときに該第１の出力電圧の１／２の値の前記第２及び第３の出力電圧を前記第１及び第２のダイオードからそれぞれ出力する双方向ダイオードと、
入力側と出力側とが絶縁され、前記第２の出力電圧を入力して該第２の出力電圧と同一値の第４の出力電圧を出力する第２の電圧制御型電圧源と、
入力側と出力側とが絶縁され、前記第３の出力電圧を入力して該第３の出力電圧と同一値の第５の出力電圧を出力する第３の電圧制御型電圧源と、
所定の接合容量特性を有し、前記第４の出力電圧を入力して該第４の出力電圧に対応した第１の出力電流を出力する第３のダイオードと、
前記第３のダイオードに並列接続され、該第３のダイオードの容量特性を所望の容量特性に補正するための容量特性補正手段と、
所定の静電容量特性を有し、前記第５の出力電圧を入力して該第５の出力電圧に対応した第２の出力電流を出力するコンデンサと、
入力側と出力側とが絶縁され、前記第１及び第２の出力電流を入力して前記第１及び第２の出力電流と同一値の第３の出力電流を前記ゲート電極と前記ドレーン電極との間に流す電流制御型電流源とで構成しておき、
コンピュータに、前記第３の出力電流に基づいて前記帰還容量の値を算出させ、算出した前記帰還容量の値を前記模擬試験の結果として表示させることを特徴とするＭＯＳトランジスタの模擬試験方法。
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