JP4420442B2 - 記憶媒体制御回路及び該回路を含む装置 - Google Patents
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Description
前記複数種類の記憶媒体のうち接続されている記憶媒体を検出する検出手段と、
少なくとも入出力信号用又は出力信号用のバッファ領域として状態を切替可能な複数のトライステートバッファと、
前記複数種類の記憶媒体それぞれに対応して設けられ、該複数種類の記憶媒体それぞれを制御する複数のインターフェース制御部と、
前記インターフェース制御部と前記トライステートバッファとの間に設けられ、前記検出手段からの信号に基づいて、前記複数のトライステートバッファに接続する前記複数のインターフェース制御部のいずれかを選択するとともに、前記複数のトライステートバッファの各々を入出力信号用又は出力信号用に割当てる制御手段とを備えることを特徴とする。
上記の実施形態で説明した回路は本発明を実施する回路構成の一例であり、上記の回路に変更を加えた回路や一部を置換した回路など他の回路構成でも本発明を実施することが可能であることは当業者には容易に理解されよう。
Claims (8)
- 仕様の異なる複数種類の記憶媒体に対する入出力を制御する記憶媒体制御回路であって、
前記複数種類の記憶媒体のうち接続されている記憶媒体を検出する検出手段と、
少なくとも入出力信号用又は出力信号用のバッファ領域として状態を切替可能な複数のトライステートバッファと、
前記複数種類の記憶媒体それぞれに対応して設けられ、該複数種類の記憶媒体それぞれを制御する複数のインターフェース制御部と、
前記インターフェース制御部と前記トライステートバッファとの間に設けられ、前記検出手段からの信号に基づいて、前記複数のトライステートバッファに接続する前記複数のインターフェース制御部のいずれかを選択するとともに、前記複数のトライステートバッファの各々を入出力信号用又は出力信号用に割当てる制御手段と
を備えることを特徴とする記憶媒体制御回路。 - 前記制御手段は、
前記選択したインターフェース制御部と前記入出力信号用に割当てたトライステートバッファとを接続するセレクタと、
前記選択したインターフェース制御部と前記出力信号用に割当てたトライステートバッファとを接続するセレクタと
を備えることを特徴とする請求項1に記載の記憶媒体制御回路。 - 前記トライステートバッファは、
ハイインピーダンス状態に切替可能である
ことを特徴とする請求項1又は2に記載の記憶媒体制御回路。 - 前記複数種類の記憶媒体は、
半導体記憶素子を用いたメモリカードを含む
ことを特徴とする請求項1から3のいずれか1項に記載の記憶媒体制御回路。 - 前記メモリカードは、
コンパクトフラッシュ、メモリースティック、スマートメディア、SDカード、マルチメディアカード、xDピクチャカードの少なくとも1つを含む
ことを特徴とする請求項3に記載の記憶媒体制御回路。 - 1つの半導体装置として形成されている
ことを特徴とする請求項1から5のいずれか1項に記載の記憶媒体制御回路。 - 請求項1から6のいずれか1項に記載の記憶媒体制御回路と、
前記複数種類の記憶媒体が挿入可能であり、かつ、同時に挿入可能な記憶媒体を1つに制限する排他機構を備えているスロット部と、を含むことを特徴とする記憶媒体制御装置。 - 請求項1から6のいずれか1項に記載の記憶媒体制御回路と、
前記複数種類の記憶媒体が挿入可能であり、かつ、同時に挿入可能な記憶媒体を1つに制限する排他機構を備えているスロット部と、を含み、
前記記憶媒体に格納された画像データの記録が可能に構成されていることを特徴とする記録装置。
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