JP4416876B2 - Semiconductor chip and method for manufacturing semiconductor chip - Google Patents

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Description

【０００１】
【発明の属する技術分野】
この発明は、半導体チップ及びその製造方法に関し、特に接続信頼性の高い半導体チップ及びその製造方法に関する。
【０００２】
【従来の技術】
図１３に従来技術に係る半導体チップ３３０及びその実装形態を示す。半導体チップ３３０のアルミニウム電極パッド３３２には、ニッケルめっき層３３４及び金めっき層３３８を介して、バンプ３１０を形成するハンダ３４４が設けられている。ここで、半導体チップ３３０は、該バンプ３１０を介して、パッケージ３５０側の電極パッド３５２に電気的に接続されている。
【０００３】
ところで、半導体チップ３３０とパッケージ３５０とは、熱膨張率が異なるため、両者の間に発生する応力を緩和することが必要であり、上記図１３に示した実装形態においては、半導体チップ３３０とパッケージ３５０との間にアンダーフィル３３６を配設し、両者を固着させることにより、電気的接続部に応力を集中させないようにすることで、電気的接続部に破断が発生しないように構成されている。
【０００４】
しかしながら、近年の半導体チップの高集積化に伴い、半導体チップのバンプが小型化され、上述した実装形態によっても、半導体チップ３３０とパッケージ３５０との間の応力により、小型化された電気的接続部が破断することがあった。
【０００５】
【発明が解決しようとする課題】
このような問題点に対し、前記アルミニウム電極パッド３３２上に形成されたバリアメタル膜を介して柔軟性のある銅ポストを形成し、半導体チップ３３０とパッケージとの間に発生する応力を銅ポストにより吸収することが提案されているが、バリアメタル膜は、生産性に劣るばかりでなく、残留応力を有しており、アルミニウム電極パッド付近の半導体チップ機能に悪影響を及ぼすため、エリアパッド方式のアルミニウム電極パッドが形成された半導体チップに適用することが困難であった。
【０００６】
本発明は、上述した課題を解決するためになされたものであり、その目的とするところは、高い信頼性で実装することのできる半導体チップ及び該半導体チップの製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
請求項１の半導体チップは、上記目的を達成するため、
半導体チップの電極パッド側に、第１の絶縁層と導体回路層と第２の絶縁層が順に積層されてなり、
前記第１の絶縁層は、半導体チップの電極パッドと導体回路層を電気的に接続するインナービアが形成されており、
前記第２の絶縁層は、軟質絶縁層であって、導体回路層に至る非貫通孔が設けられてなり、その非貫通孔の底部および壁面に形成された無電解銅めっき膜とその内部に充填された樹脂からなるフィルドビアが形成されてなることを技術的特徴とする。
【０００８】
請求項７の半導体チップの製造方法は、以下の（１）〜（６）の工程を少なくとも含むことを技術的特徴とする：
（１）半導体チップのアルミニウム電極パッド側の表面に第１の絶縁層を形成し、次いで前記アルミニウム電極パッドに至る非貫通孔を形成する工程、
（２）前記非貫通孔の底部のアルミニウム電極パッドにジンケート処理を施した後、ニッケルと銅の複合めっき層を形成する工程、
（３）前記非貫通孔内および第１の絶縁層の表面に銅めっきして、インナービアと導体回路層を形成する工程、
（４）前記第１の絶縁層および導体回路層を軟質樹脂で被覆して第２の絶縁層を形成する工程、
（５）前記第２の絶縁層に導体回路層に至る非貫通孔を形成する工程、
（６）前記非貫通孔の底部と壁面に無電解銅めっき膜を形成した後、その内部に樹脂を充填し、フィルドビアを形成する工程。
【０００９】
請求項８の半導体チップの製造方法は、以下の（１）〜（６）の工程を少なくとも含むことを技術的特徴とする：
（１）半導体チップのアルミニウム電極パッドの表面にジンケート処理を施した後、ニッケルと銅の複合めっき層を形成する工程、
（２）前記半導体チップのアルミニウム電極パッド側の表面に第１の絶縁層を形成し、次いで前記ニッケルと銅の複合めっき層に至る非貫通孔を形成する工程、
（３）前記非貫通孔内および第１の絶縁層の表面に銅めっきして、インナービアと導体回路層を形成する工程、
（４）前記第１の絶縁層および導体回路層を軟質樹脂で被覆して第２の絶縁層を形成する工程、
（５）前記第２の絶縁層に導体回路層に至る非貫通孔を形成する工程、
（６）前記非貫通孔の底部と壁面に無電解銅めっき膜を形成した後、その内部に樹脂を充填し、フィルドビアを形成する工程。
【００１０】
請求項１の半導体チップ及び請求項７，８の半導体チップの製造方法では、弾性率（引張弾性率）が１．０〜３．５ＧＰａの軟質樹脂で構成された第２の絶縁層に非貫通孔が形成され、該非貫通孔の底部と壁面に析出された無電解銅めっき膜と内部に充填された樹脂とからなるフィルドビアが形成されており、該フィルドビア及び軟質樹脂で構成された第２の絶縁層が半導体チップと基板との熱膨張差により発生する応力を吸収できるため、電気接続部にクラックを発生させることがなく、半導体チップを高い接続信頼性でもって基板に実装することができる。
【００１１】
請求項２、１１では、前記第２の絶縁層は、弾性率が１．０〜３．５ＧＰａの樹脂絶縁層であり、半導体チップと基板との熱膨張差によりフィルドビアに発生する応力をより好適に吸収する。
【００１２】
請求項３、１４では、前記第２の絶縁層は、厚さが１５〜２００μｍ、非貫通孔は、直径が２０〜２５０μｍ、銅めっき膜は、厚さが５〜２５μｍであり、フィルドビアが柔軟性に優れるため、半導体チップと基板との熱膨張差により発生する応力をより小さくできる。
【００１３】
請求項４、５、１３では、ジンケート処理されたアルミニウム電極パッドの表面に、ニッケルと銅との複合めっき層を形成させるため、該複合めっき層の上に銅めっきでインナービアを形成することができる。ここで、複合めっき層は、０．０１〜５μｍの厚さで、該めっき層の銅めっき側表面は、ニッケルが１〜７０重量％とし、残部が実質的に銅とすることにより、銅めっきによるインナービアをより好適に形成することができる。
【００１４】
請求項９では、第１の絶縁層は、感光性樹脂であり、露光現像して非貫通孔を形成できるため、レーザと異なり電極パッドの表面を変質させることがない。
【００１５】
請求項１０では、インナービアは、無電解銅めっきによって形成されるため、電流を流す必要がなく、半導体チップを損傷させる危険性がない。
【００１６】
請求項１２では、第２の絶縁層にレーザにより非貫通孔を設けるため、厚みのある第２の絶縁層に小径の非貫通孔を穿設することができる。
【００１７】
請求項６、１５では、内部に樹脂が充填されたフィルドビアの表面に金属膜が形成されるため、フィルドビア上に直接バンプを形成することができる。なお、本願明細書で説明する弾性率は、いずれも引張弾性率である。
【００１８】
【発明の実施の形態】
以下、本発明の実施形態に係る半導体チップ及び半導体チップの製造方法について図を参照して説明する。
図１は本発明の第１実施形態に係る半導体チップを示している。
半導体チップ３０の下面には、パッシベーション膜３４の開口にジンケート処理されたアルミニウム電極パッド３２が形成されている。本実施形態では、パッシベーション膜３４の下面に第１の絶縁層１３６が配設され、該第１の絶縁層１３６には、該アルミニウム電極パッド３２に至る非貫通孔１３６ａが形成されている。そして、該非貫通孔１３６ａの底部のアルミニウム電極パッド３２には、ニッケルめっき層３８，ニッケルと銅との複合めっき層４０を介在して、銅めっきによるインナーインナービア１４２が前記アルミニウム電極パッド３２に電気的に接続して形成されており、該第１の絶縁層１３６の表面の導体回路層１４３に電気的に接続している。
本発明において、前記第１の絶縁層としては、エポキシ樹脂、エポキシアクリレート樹脂、ポリイミド樹脂等を使用することができる。
【００１９】
該第１の絶縁層１３６及び導体回路層１４３は、第２の絶縁層２３６で被覆され、該第２の絶縁層２３６には、前記導体回路層１４３に至る非貫通孔２３６ａが設けられてなり、その非貫通孔２３６ａの底部および側面に形成された銅めっき膜２４３とその内部に充填された樹脂２３９からなるフィルドビアが形成されている。そして、該内部に充填された樹脂２３９の表面には金属膜２４５が形成され、さらに半田等の低融点金属からなる突起状導体（バンプ）４４が配設されている。該半導体チップ３０は、バンプ４４を介して基板５０側のパッド５２への接続されている。
本発明において、前記低融点金属としては、Ｐｂ−Ｓｎ系半田、Ａｇ−Ｓｎ系半田、インジウム系半田を使用することができる。
【００２０】
ここで、第２の絶縁層２３６は、弾性率が１．０〜３．５ＧＰａの軟質樹脂で、厚さが１５〜２００μｍに形成されており、第２の絶縁層２３６に設けられる非貫通孔２３６ａの直径を２０μｍ〜２５０μｍ、銅めっき膜２４３の厚さを５〜２５μｍとすることで、フィルドビアが柔軟性に優れ、半導体チップと基板との熱膨張差により発生する応力をより好適に吸収できるため、電気接続部にクラックを発生させることがなく、半導体チップを高い接続信頼性でもって基板に実装することができる。
本発明において、前記第２の絶縁層としては、熱硬化性のエポキシ樹脂、エポキシアクリレート樹脂、ポリオレフィン樹脂等を使用することができる。
【００２１】
前記ニッケルと銅の複合めっき層４０は、０．０１〜５μｍの厚さで、該複合めっき層の銅めっき側のニッケル含有量を１〜７０重量％とし、残部が実質的に銅とすることにより、銅めっきによるインナービア１４２をより好適に形成することができる。
【００２２】
引き続き、図２〜図４を参照して第１実施形態に係る半導体チップ３０の製造方法について説明する。
図２の工程（Ａ）に示すパッシベーション膜３４の開口にアルミニウム電極パッド３２が形成された半導体チップ３０に対して後述する工程でバンプを形成する。
【００２３】
ここでは、先ず、図２の工程（Ｂ）に示すように、アルミニウム電極パッド３２の表面にニッケルめっき層或いはニッケルと銅との複合めっき層の析出を容易ならしめるジンケート処理を施す。このジンケート処理としては、例えば、半導体チップ３０を常温で１０〜３０秒間、金属塩である酸化亜鉛と還元剤としての水酸化ナトリウムの混合液中に浸漬することにより行うことができる。
【００２４】
引き続き、図２の工程（Ｃ）に示すように、半導体チップ３０を無電解ニッケルめっき液中に浸けて、アルミニウム電極パッド３２の表面にニッケルめっき層３８を析出させる。なお、このニッケルめっき層を形成する工程は後述する複合めっき層を速やかかつより強固に形成することを目的とするものであり、省略して複合めっき層をアルミニウム電極パッド３２に直接形成することも可能である。
【００２５】
そして、図２の工程（Ｄ）に示すように、該半導体チップ３０を、ニッケルと銅の無電解複合めっき液に浸漬し、ニッケルと銅の複合めっき層４０を形成する。この場合、複合めっき層を０．０１μｍ〜５μｍの厚さで、表面のニッケル含有量が、１〜７０重量％の範囲とし、残部を実質的に銅からなる組成とすることにより、その後のインナービア１４２を形成する際の銅めっきを形成することが可能となる。
前記ニッケルと銅の複合めっき液としては、例えば、硫酸ニッケル、硫酸銅及び次亜燐酸ナトリウムの水溶液を使用することができる。
【００２６】
図３の工程（Ｅ）に示すように絶縁樹脂を塗布する。この絶縁樹脂としては、感光性のエポキシ樹脂やポリイミド樹脂を使用することができる。樹脂を塗布する代わりに、ドライフィルムを貼り付けて形成することもできる。次に、図３の工程（Ｆ）に示すように露光・現像処理により非貫通孔１３６ａを形成する。第１の絶縁層として感光性樹脂を用い、露光現像して非貫通孔を形成できるため、レーザと異なり電極パッド３２の表面を変質させたり、半導体チップを損傷させる危険性が少ない。そしてさらに、加熱処理してアルミニウム電極パッド３２に至る非貫通孔１３６ａを有する第１の絶縁層１３６を形成する。
【００２７】
次に、図３の工程（Ｇ）に示すように、非貫通孔１３６ａ内に無電解銅めっきを充填してインナービア１４２を形成すると共に、第１の絶縁層１３６上に導体回路１４３を形成する。無電解めっきは、電流を流す必要がなく、半導体チップを損傷させる危険性がない。
【００２８】
次に、熱硬化性樹脂を塗布し、硬化処理して厚さ１５〜２００μｍの第２の絶縁層２３６を形成してから、図４の工程（Ｈ）に示すようにＣＯ2レーザにより非貫通孔２３６ａを形成する。レーザを用いることで、厚さの厚い（１５〜２００μｍ）第２の絶縁層２３６に小径（２０〜２５０μｍ）の非貫通孔を穿設できる。
【００２９】
次に、図４の工程（Ｉ）に示すように非貫通孔２３６ａ内に厚さ５〜２５μｍの無電解銅めっき膜２４３αを形成し、内部に銅フィラーの添加された熱硬化性樹脂を充填する。その後、加熱処理する。半導体チップ３０を無電解銅めっき液に浸漬し、無電解銅めっき膜２４５αを形成し、次に、工程（Ｊ）に示すように該無電解銅めっき膜２４５α、無電解銅めっき膜２４３αをエッチングで除去することでフィルドビア２４３の開口に蓋めっき２４５を形成する。ここで、充填された樹脂２３９は、上述したように銅フィラーを含むため、容易に蓋めっき２４５を形成することができる。
【００３０】
図４の工程（Ｋ）にて、レジスト４７を形成した後、蓋めっき２４５の表面にバンプ（突起状導体）４４を形成する。このバンプの高さとしては、３〜６０μｍが望ましい。この理由は、３μｍ未満では、バンプの変形により、バンプの高さのばらつきを許容することができず、また、６０μｍを越えると、バンプが溶融した際に横方向に拡がってショートの原因となる。
【００３１】
半導体チップ３０のバンプ４４と基板５０のパッド５２が対応するよう半導体チップ３０を載置させて、リフローすることにより、図１に示すように半導体チップ３０を基板５０に取り付ける。
【００３２】
この第１実施形態では、バンプ４４をリフローすることにより基板への取り付けを行っているが、接着剤を介して、基板へ取り付けることもできる。
【００３３】
この第１実施形態に係る半導体チップの改変例について、図５を参照して説明する。上述した構成では、銅フィラーの添加された熱硬化性のエポキシ樹脂２３９を充填して、フィルドビアを形成した。これに対して、図５（Ａ）に示す改変例では、銅フィラーを含まない熱硬化性のエポキシ樹脂２３９Ｂを先ず充填し、開口部の近傍のみに銅フィラーの添加された熱硬化性のエポキシ樹脂２３９を存在させた。
【００３４】
図５（Ｂ）に示す改変例では、銅フィラーの添加さない熱硬化性のエポキシ樹脂２３９Ｂを充填し、未硬化の該エポキシ樹脂２３９Ｂの表面に銅粉末３３３を押し当てた後、加熱して当該エポキシ樹脂２３９Ｂを硬化させる。
【００３５】
この改変例の構成では、フィルドビア２４３の開口に銅フィラー、銅粉末を存在させることで、無電解めっきにより無電解銅めっき膜２４３αを容易に形成することができ、また、銅フィラーを混入させないことで、フィルドビア２４３内の樹脂の柔軟性を高めることができる。
【００３６】
引き続き、本発明の第２実施形態に係る半導体チップ及び半導体チップの製造方法について図を参照して説明する。
図６は本発明の第２実施形態に係る半導体チップを示している。
半導体チップ３０の下面には、パッシベーション膜３４の開口にジンケート処理されたアルミニウム電極パッド３２が形成されている。本実施形態では、パッシベーション膜３４の下面に第１の絶縁層１３６が配設され、該第１の絶縁層１３６には、該アルミニウム電極パッド３２に至る非貫通孔１３６ａが形成されている。そして、該非貫通孔１３６ａの底部のアルミニウム電極パッド３２には、ニッケルめっき層３８，ニッケルと銅との複合めっき層４０を介在させて、銅めっきを充填してなるインナービア１４２が形成されている。
【００３７】
該第１の絶縁層１３６の上には、樹脂２３９の充填されたフィルドビア２４３の形成された第２の絶縁層２３６が第１実施形態と同様に形成されている。ここで、前記第２の絶縁層を形成する樹脂と該フィルドビア２４３に充填された樹脂は、いずれも酸化剤に可溶性のエポキシフィラーが含まれており、当該フィルドビア２４３の開口には無電解銅めっきからなる蓋めっき（金属膜）２４５が形成されている。そして、該蓋めっき２４５には、半田等の低融点金属からなる突起状導体（バンプ）４４が配設されている。該半導体チップ３０は、突起状導体（バンプ）４４を介して基板５０側のパッド５２への接続されている。
【００３８】
なお、可溶性のフィラーとして本実施形態では、エポキシフィラーを用いているが、他の樹脂フィラー、シリコンゴムフィラー等のゴムフィラーを用いることも可能である。
【００３９】
引き続き、図７〜図９を参照して第２実施形態に係る半導体チップ３０の製造方法について説明する。
図７の工程（Ａ）に示すパッシベーション膜３４の開口にアルミニウム電極パッド３２が形成された半導体チップ３０に対して後述する工程でバンプを形成する。
【００４０】
ここでは、先ず、図７の工程（Ｂ）に示すようにジンケート処理を施す。
【００４１】
引き続き、図７の工程（Ｃ）に示すように、半導体チップ３０をニッケル無電解めっき液中に浸けて、アルミニウム電極パッド３２の表面にニッケルめっき層３８を析出させる。なお、このニッケルめっき層を形成する工程は省略しても後述する複合めっき層をアルミニウム電極パッド３２に直接形成することも可能である。
【００４２】
そして、図７の工程（Ｄ）に示すように、該半導体チップ３０を、ニッケルと銅の複合めっき液に浸漬し、ニッケルめっき層３８の上に０．０１〜５μｍのニッケルと銅の複合めっき層４０を形成する。
【００４３】
図８の工程（Ｅ）に示すように感光性のエポキシ樹脂やポリイミド樹脂等の樹脂を塗布する。次に、図８の工程（Ｆ）に示すように露光・現像処理により非貫通孔１３６ａを形成する。そしてさらに、加熱処理してアルミニウム電極パッド３２に至る非貫通孔１３６ａを有する第１の絶縁層１３６を形成する。
【００４４】
次に、図８の工程（Ｇ）に示すように、非貫通孔１３６ａ内に銅めっきを充填してインナービア１４２を形成すると共に、第１の絶縁層１３６上に導体回路１４３を形成する。これらは、無電解めっきにより形成する。
【００４５】
次に、フィラーを含むエポキシアクリレート樹脂組成物を塗布し、硬化処理を施し厚さ１５〜２００μｍの第２の絶縁層２３６を形成する。
【００４６】
次に、図９の工程（Ｈ）に示すようにＣＯ2レーザにより第２の絶縁層２３６に非貫通孔２３６ａを形成する。ついで、第２の絶縁層２３６の表面に存在するエポキシフィラーを酸化剤で選択的に溶解除去することにより、表面を粗化する。
【００４７】
次に、図９の工程（Ｉ）に示すように非貫通孔２３６ａ内に厚さ５〜２５μｍの無電解銅めっき２４３αによりフィルドビア２４３を形成し、該フィルドビア２４３の内部に、上述した組成物を充填し、加熱する。次いで、フィルドビアに充填された樹脂の表面に存在するエポキシフィラーを酸化剤で選択的に溶解除去することにより、表面を粗化する。
【００４８】
半導体チップ３０を無電解銅めっき液に浸漬し、無電解銅めっき膜２４５αを形成する。その後、工程（Ｊ）に示すように該無電解銅めっき膜２４５α、無電解銅めっき膜２４３αをエッチングで除去することでフィルドビア２４３の開口に蓋めっき２４５を形成する。ここで、樹脂２３９の表面を粗化してあるため、該フィルドビア２４３の開口と蓋めっき２４５とを密着させることができる。
【００４９】
図９の工程（Ｋ）にて、第１実施形態と同様にバンプ（突起状導体）４４を形成する。このバンプの高さとしては、３〜６０μｍが望ましい。この理由は、３μｍ未満では、バンプの変形により、バンプの高さのばらつきを許容することができず、また、６０μｍを越えると、バンプが溶融した際に横方向に拡がってショートの原因となる。
【００５０】
半導体チップ３０のバンプ４４と基板５０のパッド５２が対応するよう半導体チップ３０を載置させて、リフローすることにより、図６に示すように半導体チップ３０を基板５０に取り付ける。
【００５１】
引き続き、本発明の第３実施形態に係る半導体チップ及び半導体チップの製造方法について図１０、図１１を参照して説明する。
図１０は本発明の第３実施形態に係る半導体チップを示している。この第３実施形態の半導体チップは、第２実施形態の半導体チップと同様である。但し、第２実施形態では、アルミニウム電極パッド３２にニッケルめっき層３８，ニッケルと銅との複合めっき層４０を形成してから第１の絶縁層１３６を形成した。これに対して、第３実施形態では、第１の絶縁層１３６を形成してから、ニッケルめっき層３８，ニッケルと銅との複合めっき層４０を形成する。
【００５２】
図１１を参照して第３実施形態に係る半導体チップ３０の製造方法について説明する。
まず、図１１の工程（Ａ）に示すように、半導体チップに絶縁樹脂を塗布する。この絶縁樹脂としては、感光性のエポキシ樹脂やポリイミド樹脂を使用することができる。次に、工程（Ｂ）に示すように露光・現像処理により非貫通孔１３６ａを形成する。そしてさらに、加熱処理してアルミニウム電極パッド３２に至る非貫通孔１３６ａを有する第１の絶縁層１３６を形成する。
【００５３】
その後、アルミニウム電極パッド３２の表面にニッケルめっき層或いはニッケルと銅との複合めっき層の析出を容易ならしめるジンケート処理を施す。引き続き、図１１の工程（Ｃ）に示すように、半導体チップ３０をニッケル無電解めっき液中に浸けて、アルミニウム電極パッド３２の表面にニッケルめっき層３８を析出させる。
【００５４】
そして、図１１の工程（Ｄ）に示すように、該半導体チップ３０を、ニッケルと銅の複合めっき液に浸漬し、ニッケルめっき層３８の上に０．０１〜５μｍのニッケルと銅の複合めっき層４０を形成する。工程（Ｅ）に示すように、非貫通孔１３６ａ内に銅めっきを充填してインナービア１４２を形成すると共に、第１の絶縁層１３６上に導体回路１４３を形成する。以降の製造工程は、図９を参照して上述した第２実施形態と同様であるため、説明を省略する。
【００５５】
引き続き、本発明の第４実施形態に係る半導体チップ及び半導体チップの製造方法について図１２を参照して説明する。
まず、図１２の工程（Ａ）に示すように、半導体チップに絶縁樹脂を塗布する。次に、工程（Ｂ）に示すように露光・現像処理により非貫通孔１３６ａを有する第１の絶縁層１３６を形成する。その後、アルミニウム電極パッド３２の表面にジンケート処理を施す。引き続き、工程（Ｃ）に示すように、アルミニウム電極パッド３２の表面にニッケルと銅の複合めっき層４０を直接形成する。工程（Ｄ）に示すように、非貫通孔１３６ａ内に銅めっきを充填してインナービア１４２を形成すると共に、第１の絶縁層１３６上に導体回路１４３を形成する。以降の製造工程は、図９を参照して上述した第２実施形態と同様であるため、説明を省略する。
【００５６】
なお、本発明の第１実施形態の図面において、フィルドビア形状はいずれも円柱状に描かれているが、円錐台状に広がった形状とすることもできる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る半導体チップの断面図である。
【図２】本発明の第１実施形態に係る半導体チップの製造工程図である。
【図３】本発明の第１実施形態に係る半導体チップの製造工程図である。
【図４】本発明の第１実施形態に係る半導体チップの製造工程図である。
【図５】図５（Ａ）、図５（Ｂ）は、本発明の第１実施形態の改変例に係る半導体チップの断面図である。
【図６】本発明の第２実施形態に係る半導体チップの断面図である。
【図７】本発明の第２実施形態に係る半導体チップの製造工程図である。
【図８】本発明の第２実施形態に係る半導体チップの製造工程図である。
【図９】本発明の第２実施形態に係る半導体チップの製造工程図である。
【図１０】本発明の第３実施形態に係る半導体チップの断面図である。
【図１１】本発明の第３実施形態に係る半導体チップの製造工程図である。
【図１２】本発明の第３実施形態に係る半導体チップの製造工程図である。
【図１３】従来技術に係る半導体チップの断面図である。
【符号の説明】
３０ 半導体チップ
３２ アルミニウム電極パッド
３４ パッシベーション膜
３６ めっきレジスト層
３９ 樹脂
４０ 複合めっき層
４４ 突起状導体（バンプ）
５０ 基板
５２ パッド
１３６ 第１の絶縁層
１４２ インナービア
２３６ 第２の絶縁層[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor chip and a manufacturing method thereof, and more particularly to a semiconductor chip having high connection reliability and a manufacturing method thereof.
[0002]
[Prior art]
FIG. 13 shows a semiconductor chip 330 according to the prior art and its mounting form. Solder 344 for forming bumps 310 is provided on the aluminum electrode pad 332 of the semiconductor chip 330 via the nickel plating layer 334 and the gold plating layer 338. Here, the semiconductor chip 330 is electrically connected to the electrode pad 352 on the package 350 side via the bump 310.
[0003]
Incidentally, since the semiconductor chip 330 and the package 350 have different coefficients of thermal expansion, it is necessary to relieve the stress generated between them. In the mounting form shown in FIG. 13, the semiconductor chip 330 and the package 350 are required. An underfill 336 is disposed between the two and 350, and the two are fixed so that stress is not concentrated on the electrical connection portion, so that the electrical connection portion is not broken. .
[0004]
However, with the recent high integration of semiconductor chips, the bumps of the semiconductor chip have been downsized, and the electrical connection portion reduced in size due to the stress between the semiconductor chip 330 and the package 350 even in the above-described mounting form. Sometimes broke.
[0005]
[Problems to be solved by the invention]
To solve such a problem, a flexible copper post is formed through a barrier metal film formed on the aluminum electrode pad 332, and the stress generated between the semiconductor chip 330 and the package is caused by the copper post. Although it is proposed to absorb, the barrier metal film is not only inferior in productivity, but also has residual stress and adversely affects the function of the semiconductor chip near the aluminum electrode pad. It has been difficult to apply to a semiconductor chip on which electrode pads are formed.
[0006]
The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a semiconductor chip that can be mounted with high reliability and a method for manufacturing the semiconductor chip.
[0007]
[Means for Solving the Problems]
In order to achieve the above object, the semiconductor chip of claim 1
A first insulating layer, a conductor circuit layer, and a second insulating layer are sequentially stacked on the electrode pad side of the semiconductor chip,
The first insulating layer is formed with an inner via that electrically connects the electrode pad of the semiconductor chip and the conductor circuit layer,
The second insulating layer is a soft insulating layer, and is provided with a non-through hole reaching the conductor circuit layer, and an electroless copper plating film formed on the bottom and wall surface of the non-through hole and the inside thereof A technical feature is that a filled via made of a filled resin is formed.
[0008]
The method of manufacturing a semiconductor chip according to claim 7 is characterized by including at least the following steps (1) to (6):
(1) forming a first insulating layer on the surface of the semiconductor chip on the aluminum electrode pad side, and then forming a non-through hole reaching the aluminum electrode pad;
(2) A step of forming a composite plating layer of nickel and copper after performing a zincate treatment on the aluminum electrode pad at the bottom of the non-through hole,
(3) a step of forming an inner via and a conductor circuit layer by copper plating the inside of the non-through hole and the surface of the first insulating layer;
(4) a step of forming a second insulating layer by covering the first insulating layer and the conductor circuit layer with a soft resin;
(5) forming a non-through hole reaching the conductor circuit layer in the second insulating layer;
(6) A step of forming a filled via by forming an electroless copper plating film on the bottom and wall surfaces of the non-through hole and then filling the inside with a resin.
[0009]
The semiconductor chip manufacturing method according to claim 8 is technically characterized by including at least the following steps (1) to (6):
(1) A step of forming a composite plating layer of nickel and copper after the zincate treatment is performed on the surface of the aluminum electrode pad of the semiconductor chip;
(2) forming a first insulating layer on the surface of the semiconductor chip on the side of the aluminum electrode pad, and then forming a non-through hole reaching the composite plating layer of nickel and copper;
(3) a step of forming an inner via and a conductor circuit layer by copper plating the inside of the non-through hole and the surface of the first insulating layer;
(4) a step of forming a second insulating layer by covering the first insulating layer and the conductor circuit layer with a soft resin;
(5) forming a non-through hole reaching the conductor circuit layer in the second insulating layer;
(6) A step of forming a filled via by forming an electroless copper plating film on the bottom and wall surfaces of the non-through hole and then filling the inside with a resin.
[0010]
In the semiconductor chip of claim 1 and the method of manufacturing the semiconductor chip of claims 7 and 8, the second insulating layer made of a soft resin having an elastic modulus (tensile elastic modulus) of 1.0 to 3.5 GPa is not penetrated. A hole is formed, and a filled via made of an electroless copper plating film deposited on the bottom and wall surface of the non-through hole and a resin filled therein is formed, and a second made of the filled via and the soft resin is formed. Since the insulating layer can absorb the stress generated due to the difference in thermal expansion between the semiconductor chip and the substrate, the semiconductor chip can be mounted on the substrate with high connection reliability without causing cracks in the electrical connection portion.
[0011]
In Claims 2 and 11, the second insulating layer is a resin insulating layer having an elastic modulus of 1.0 to 3.5 GPa, and more preferably stress generated in the filled via due to a difference in thermal expansion between the semiconductor chip and the substrate. To absorb.
[0012]
In Claims 3 and 14, the second insulating layer has a thickness of 15 to 200 μm, the non-through hole has a diameter of 20 to 250 μm, the copper plating film has a thickness of 5 to 25 μm, and the filled via is flexible. Due to the excellent properties, the stress generated by the difference in thermal expansion between the semiconductor chip and the substrate can be further reduced.
[0013]
According to claims 4, 5 and 13, in order to form a composite plating layer of nickel and copper on the surface of the zinc electrode treated aluminum electrode pad, an inner via can be formed on the composite plating layer by copper plating. it can. Here, the composite plating layer has a thickness of 0.01 to 5 μm, the copper plating side surface of the plating layer has a nickel plating content of 1 to 70% by weight, and the balance is substantially copper, thereby copper plating. The inner via can be more suitably formed.
[0014]
According to the ninth aspect of the present invention, the first insulating layer is a photosensitive resin and can be exposed and developed to form a non-through hole. Therefore, unlike the laser, the surface of the electrode pad is not altered.
[0015]
According to the tenth aspect, since the inner via is formed by electroless copper plating, it is not necessary to pass an electric current and there is no risk of damaging the semiconductor chip.
[0016]
According to the twelfth aspect, since the non-through hole is provided in the second insulating layer by the laser, the non-through hole having a small diameter can be formed in the thick second insulating layer.
[0017]
In the sixth and fifteenth aspects, since the metal film is formed on the surface of the filled via filled with the resin, the bump can be formed directly on the filled via. In addition, all the elastic moduli demonstrated by this-application specification are tensile elastic moduli.
[0018]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, a semiconductor chip and a method for manufacturing the semiconductor chip according to an embodiment of the present invention will be described with reference to the drawings.
FIG. 1 shows a semiconductor chip according to a first embodiment of the present invention.
On the lower surface of the semiconductor chip 30, an aluminum electrode pad 32 that is zincated in the opening of the passivation film 34 is formed. In the present embodiment, a first insulating layer 136 is disposed on the lower surface of the passivation film 34, and a non-through hole 136 a reaching the aluminum electrode pad 32 is formed in the first insulating layer 136. Then, an inner electrode via 32 made of copper is electrically connected to the aluminum electrode pad 32 by interposing a nickel plating layer 38 and a composite plating layer 40 of nickel and copper on the aluminum electrode pad 32 at the bottom of the non-through hole 136a. The conductive circuit layer 143 on the surface of the first insulating layer 136 is electrically connected.
In the present invention, an epoxy resin, an epoxy acrylate resin, a polyimide resin, or the like can be used as the first insulating layer.
[0019]
The first insulating layer 136 and the conductor circuit layer 143 are covered with a second insulating layer 236, and the second insulating layer 236 is provided with a non-through hole 236a reaching the conductor circuit layer 143. A filled via made of a copper plating film 243 formed on the bottom and side surfaces of the non-through hole 236a and a resin 239 filled therein is formed. A metal film 245 is formed on the surface of the resin 239 filled therein, and a protruding conductor (bump) 44 made of a low melting point metal such as solder is disposed. The semiconductor chip 30 is connected to the pads 52 on the substrate 50 side via bumps 44.
In the present invention, Pb—Sn solder, Ag—Sn solder, and indium solder can be used as the low melting point metal.
[0020]
Here, the second insulating layer 236 is a soft resin having an elastic modulus of 1.0 to 3.5 GPa, has a thickness of 15 to 200 μm, and is a non-through hole provided in the second insulating layer 236. By setting the diameter of 236a to 20 μm to 250 μm and the thickness of the copper plating film 243 to 5 to 25 μm, the filled via is excellent in flexibility and can more suitably absorb the stress generated by the difference in thermal expansion between the semiconductor chip and the substrate. For this reason, the semiconductor chip can be mounted on the substrate with high connection reliability without causing cracks in the electrical connection portion.
In the present invention, as the second insulating layer, a thermosetting epoxy resin, an epoxy acrylate resin, a polyolefin resin, or the like can be used.
[0021]
The nickel-copper composite plating layer 40 has a thickness of 0.01-5 μm, the nickel content on the copper plating side of the composite plating layer is 1-70 wt%, and the balance is substantially copper. Thus, the inner via 142 by copper plating can be more suitably formed.
[0022]
Subsequently, a method of manufacturing the semiconductor chip 30 according to the first embodiment will be described with reference to FIGS.
Bumps are formed in a process described later on the semiconductor chip 30 in which the aluminum electrode pad 32 is formed in the opening of the passivation film 34 shown in the process (A) of FIG.
[0023]
Here, first, as shown in step (B) of FIG. 2, a zincate treatment for facilitating precipitation of a nickel plating layer or a composite plating layer of nickel and copper is performed on the surface of the aluminum electrode pad 32. This zincate treatment can be performed, for example, by immersing the semiconductor chip 30 in a mixed solution of zinc oxide as a metal salt and sodium hydroxide as a reducing agent at room temperature for 10 to 30 seconds.
[0024]
Subsequently, as shown in step (C) of FIG. 2, the semiconductor chip 30 is immersed in an electroless nickel plating solution to deposit a nickel plating layer 38 on the surface of the aluminum electrode pad 32. The step of forming the nickel plating layer is intended to quickly and more strongly form the composite plating layer described later, and may be omitted and the composite plating layer may be directly formed on the aluminum electrode pad 32. Is possible.
[0025]
Then, as shown in step (D) of FIG. 2, the semiconductor chip 30 is immersed in an electroless composite plating solution of nickel and copper to form a composite plating layer 40 of nickel and copper. In this case, the composite plating layer has a thickness of 0.01 μm to 5 μm, the nickel content on the surface is in the range of 1 to 70% by weight, and the balance is substantially composed of copper, so that the inner Copper plating for forming the via 142 can be formed.
As the nickel-copper composite plating solution, for example, an aqueous solution of nickel sulfate, copper sulfate and sodium hypophosphite can be used.
[0026]
Insulating resin is applied as shown in step (E) of FIG. As this insulating resin, a photosensitive epoxy resin or polyimide resin can be used. Instead of applying the resin, a dry film can be attached to form. Next, as shown in step (F) of FIG. 3, non-through holes 136a are formed by exposure / development processing. Since a photosensitive resin is used as the first insulating layer and a non-through hole can be formed by exposure and development, unlike the laser, there is little risk of altering the surface of the electrode pad 32 or damaging the semiconductor chip. Further, a first insulating layer 136 having a non-through hole 136a reaching the aluminum electrode pad 32 is formed by heat treatment.
[0027]
Next, as shown in step (G) of FIG. 3, the inner via 142 is formed by filling the non-through hole 136 a with electroless copper plating, and the conductor circuit 143 is formed on the first insulating layer 136. To do. Electroless plating does not require a current to flow, and there is no risk of damaging the semiconductor chip.
[0028]
Next, a thermosetting resin is applied and cured to form a second insulating layer 236 having a thickness of 15 to 200 μm. Then, as shown in step (H) of FIG. 236a is formed. By using a laser, a non-through hole having a small diameter (20 to 250 μm) can be formed in the second insulating layer 236 having a large thickness (15 to 200 μm).
[0029]
Next, as shown in step (I) of FIG. 4, an electroless copper plating film 243α having a thickness of 5 to 25 μm is formed in the non-through hole 236a and filled with a thermosetting resin to which a copper filler is added. To do. Thereafter, heat treatment is performed. The semiconductor chip 30 is immersed in an electroless copper plating solution to form an electroless copper plating film 245α, and then the electroless copper plating film 245α and the electroless copper plating film 243α are etched as shown in step (J). The lid plating 245 is formed in the opening of the filled via 243 by removing at this point. Here, since the filled resin 239 contains the copper filler as described above, the lid plating 245 can be easily formed.
[0030]
In step (K) of FIG. 4, after forming the resist 47, bumps (projecting conductors) 44 are formed on the surface of the lid plating 245. The height of the bump is preferably 3 to 60 μm. The reason for this is that if the thickness is less than 3 μm, variation in bump height cannot be allowed due to the deformation of the bump, and if it exceeds 60 μm, when the bump melts, it spreads in the lateral direction and causes a short circuit. .
[0031]
The semiconductor chip 30 is mounted on the substrate 50 as shown in FIG. 1 by placing the semiconductor chip 30 so that the bumps 44 of the semiconductor chip 30 correspond to the pads 52 of the substrate 50 and performing reflow.
[0032]
In the first embodiment, the bump 44 is attached to the substrate by reflowing, but it can also be attached to the substrate via an adhesive.
[0033]
A modification of the semiconductor chip according to the first embodiment will be described with reference to FIG. In the above-described configuration, the filled via is formed by filling the thermosetting epoxy resin 239 to which the copper filler is added. On the other hand, in the modified example shown in FIG. 5A, a thermosetting epoxy resin 239B not containing a copper filler is first filled, and a thermosetting epoxy to which a copper filler is added only in the vicinity of the opening. Resin 239 was present.
[0034]
In the modified example shown in FIG. 5 (B), a thermosetting epoxy resin 239B to which no copper filler is added is filled, and the copper powder 333 is pressed against the surface of the uncured epoxy resin 239B, and then heated. The epoxy resin 239B is cured.
[0035]
In the configuration of this modified example, the presence of the copper filler and copper powder in the opening of the filled via 243 allows the electroless copper plating film 243α to be easily formed by electroless plating, and does not include the copper filler. Thus, the flexibility of the resin in the filled via 243 can be increased.
[0036]
Subsequently, a semiconductor chip and a method for manufacturing the semiconductor chip according to the second embodiment of the present invention will be described with reference to the drawings.
FIG. 6 shows a semiconductor chip according to the second embodiment of the present invention.
On the lower surface of the semiconductor chip 30, an aluminum electrode pad 32 that is zincated in the opening of the passivation film 34 is formed. In the present embodiment, a first insulating layer 136 is disposed on the lower surface of the passivation film 34, and a non-through hole 136 a reaching the aluminum electrode pad 32 is formed in the first insulating layer 136. The aluminum electrode pad 32 at the bottom of the non-through hole 136a is formed with an inner via 142 filled with copper plating with a nickel plating layer 38 and a composite plating layer 40 of nickel and copper interposed. .
[0037]
On the first insulating layer 136, a second insulating layer 236 having a filled via 243 filled with a resin 239 is formed in the same manner as in the first embodiment. Here, both the resin forming the second insulating layer and the resin filled in the filled via 243 contain an epoxy filler soluble in an oxidizing agent, and the opening of the filled via 243 is electroless copper plated. A lid plating (metal film) 245 made of is formed. The lid plating 245 is provided with a protruding conductor (bump) 44 made of a low melting point metal such as solder. The semiconductor chip 30 is connected to a pad 52 on the substrate 50 side via a protruding conductor (bump) 44.
[0038]
In the present embodiment, an epoxy filler is used as a soluble filler, but other resin fillers, rubber fillers such as silicon rubber fillers, and the like can also be used.
[0039]
Next, a method for manufacturing the semiconductor chip 30 according to the second embodiment will be described with reference to FIGS.
Bumps are formed in a process described later on the semiconductor chip 30 in which the aluminum electrode pad 32 is formed in the opening of the passivation film 34 shown in the process (A) of FIG.
[0040]
Here, first, a zincate process is performed as shown in step (B) of FIG.
[0041]
Subsequently, as shown in step (C) of FIG. 7, the semiconductor chip 30 is immersed in a nickel electroless plating solution to deposit a nickel plating layer 38 on the surface of the aluminum electrode pad 32. Even if the step of forming the nickel plating layer is omitted, a composite plating layer described later can be directly formed on the aluminum electrode pad 32.
[0042]
Then, as shown in step (D) of FIG. 7, the semiconductor chip 30 is immersed in a nickel / copper composite plating solution, and a nickel / copper composite plating of 0.01 to 5 μm is formed on the nickel plating layer 38. Layer 40 is formed.
[0043]
As shown in step (E) of FIG. 8, a resin such as a photosensitive epoxy resin or polyimide resin is applied. Next, as shown in step (F) of FIG. 8, non-through holes 136a are formed by exposure / development processing. Further, a first insulating layer 136 having a non-through hole 136a reaching the aluminum electrode pad 32 is formed by heat treatment.
[0044]
Next, as shown in step (G) of FIG. 8, the inner via 142 is formed by filling the non-through hole 136 a with copper plating, and the conductor circuit 143 is formed on the first insulating layer 136. These are formed by electroless plating.
[0045]
Next, an epoxy acrylate resin composition containing a filler is applied and cured to form a second insulating layer 236 having a thickness of 15 to 200 μm.
[0046]
Next, as shown in step (H) of FIG. 9, a non-through hole 236a is formed in the second insulating layer 236 by a CO2 laser. Next, the epoxy filler present on the surface of the second insulating layer 236 is selectively dissolved and removed with an oxidizing agent to roughen the surface.
[0047]
Next, as shown in step (I) of FIG. 9, a filled via 243 is formed by electroless copper plating 243α having a thickness of 5 to 25 μm in the non-through hole 236 a, and the above-described composition is placed inside the filled via 243. Fill and heat. Next, the surface is roughened by selectively dissolving and removing the epoxy filler present on the surface of the resin filled in the filled via with an oxidizing agent.
[0048]
The semiconductor chip 30 is immersed in an electroless copper plating solution to form an electroless copper plating film 245α. Thereafter, as shown in the step (J), the electroless copper plating film 245α and the electroless copper plating film 243α are removed by etching to form a cover plating 245 in the opening of the filled via 243. Here, since the surface of the resin 239 is roughened, the opening of the filled via 243 and the lid plating 245 can be brought into close contact with each other.
[0049]
In the step (K) of FIG. 9, bumps (protruding conductors) 44 are formed as in the first embodiment. The height of the bump is preferably 3 to 60 μm. The reason for this is that if the thickness is less than 3 μm, variation in bump height cannot be allowed due to the deformation of the bump, and if it exceeds 60 μm, when the bump melts, it spreads in the lateral direction and causes a short circuit. .
[0050]
The semiconductor chip 30 is mounted on the substrate 50 as shown in FIG. 6 by placing the semiconductor chip 30 so that the bumps 44 of the semiconductor chip 30 correspond to the pads 52 of the substrate 50 and performing reflow.
[0051]
Subsequently, a semiconductor chip and a method for manufacturing the semiconductor chip according to the third embodiment of the present invention will be described with reference to FIGS.
FIG. 10 shows a semiconductor chip according to the third embodiment of the present invention. The semiconductor chip of the third embodiment is the same as the semiconductor chip of the second embodiment. However, in the second embodiment, the first insulating layer 136 is formed after the nickel plating layer 38 and the composite plating layer 40 of nickel and copper are formed on the aluminum electrode pad 32. In contrast, in the third embodiment, after the first insulating layer 136 is formed, the nickel plating layer 38 and the composite plating layer 40 of nickel and copper are formed.
[0052]
A method for manufacturing the semiconductor chip 30 according to the third embodiment will be described with reference to FIG.
First, as shown in step (A) of FIG. 11, an insulating resin is applied to the semiconductor chip. As this insulating resin, a photosensitive epoxy resin or polyimide resin can be used. Next, as shown in the step (B), the non-through hole 136a is formed by exposure / development processing. Further, a first insulating layer 136 having a non-through hole 136a reaching the aluminum electrode pad 32 is formed by heat treatment.
[0053]
Thereafter, a zincate treatment for facilitating the deposition of a nickel plating layer or a composite plating layer of nickel and copper on the surface of the aluminum electrode pad 32 is performed. Subsequently, as shown in step (C) of FIG. 11, the semiconductor chip 30 is immersed in a nickel electroless plating solution to deposit a nickel plating layer 38 on the surface of the aluminum electrode pad 32.
[0054]
Then, as shown in step (D) of FIG. 11, the semiconductor chip 30 is immersed in a nickel / copper composite plating solution, and a nickel / copper composite plating of 0.01 to 5 μm is formed on the nickel plating layer 38. Layer 40 is formed. As shown in step (E), the inner via 142 is formed by filling the non-through hole 136 a with copper plating, and the conductor circuit 143 is formed on the first insulating layer 136. The subsequent manufacturing steps are the same as those of the second embodiment described above with reference to FIG.
[0055]
Subsequently, a semiconductor chip and a method for manufacturing the semiconductor chip according to the fourth embodiment of the present invention will be described with reference to FIG.
First, as shown in step (A) of FIG. 12, an insulating resin is applied to the semiconductor chip. Next, as shown in step (B), a first insulating layer 136 having a non-through hole 136a is formed by exposure / development processing. Thereafter, the surface of the aluminum electrode pad 32 is subjected to a zincate process. Subsequently, as shown in step (C), a composite plating layer 40 of nickel and copper is directly formed on the surface of the aluminum electrode pad 32. As shown in step (D), the inner via 142 is formed by filling the non-through hole 136 a with copper plating, and the conductor circuit 143 is formed on the first insulating layer 136. The subsequent manufacturing steps are the same as those of the second embodiment described above with reference to FIG.
[0056]
In the drawings of the first embodiment of the present invention, the filled via shapes are all drawn in a columnar shape, but may be a shape spreading in a truncated cone shape.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of a semiconductor chip according to a first embodiment of the present invention.
FIG. 2 is a manufacturing process diagram of the semiconductor chip according to the first embodiment of the invention.
FIG. 3 is a manufacturing process diagram of the semiconductor chip according to the first embodiment of the invention.
FIG. 4 is a manufacturing process diagram of the semiconductor chip according to the first embodiment of the invention.
5A and 5B are cross-sectional views of a semiconductor chip according to a modification of the first embodiment of the present invention.
FIG. 6 is a cross-sectional view of a semiconductor chip according to a second embodiment of the present invention.
FIG. 7 is a manufacturing process diagram of the semiconductor chip according to the second embodiment of the invention.
FIG. 8 is a manufacturing process diagram of the semiconductor chip according to the second embodiment of the invention.
FIG. 9 is a manufacturing process diagram of the semiconductor chip according to the second embodiment of the invention.
FIG. 10 is a cross-sectional view of a semiconductor chip according to a third embodiment of the present invention.
FIG. 11 is a manufacturing process diagram of the semiconductor chip according to the third embodiment of the invention.
FIG. 12 is a manufacturing process diagram of the semiconductor chip according to the third embodiment of the present invention.
FIG. 13 is a cross-sectional view of a conventional semiconductor chip.
[Explanation of symbols]
30 Semiconductor chip 32 Aluminum electrode pad 34 Passivation film 36 Plating resist layer 39 Resin 40 Composite plating layer 44 Protruding conductor (bump)
50 Substrate 52 Pad 136 First insulating layer 142 Inner via 236 Second insulating layer

Claims (17)

半導体チップの電極パッド側に、第１の絶縁層と導体回路層と第２の絶縁層が順に積層されてなり、
前記第１の絶縁層は、半導体チップの電極パッドと導体回路層を電気的に接続するインナービアが形成されており、
前記第２の絶縁層は、軟質絶縁層であって、導体回路層に至る非貫通孔が設けられてなり、その非貫通孔の底部および壁面に形成された無電解銅めっき膜とその内部に充填された樹脂からなるフィルドビアが形成されてなることを特徴とする半導体チップ。A first insulating layer, a conductor circuit layer, and a second insulating layer are sequentially stacked on the electrode pad side of the semiconductor chip,
The first insulating layer is formed with an inner via that electrically connects the electrode pad of the semiconductor chip and the conductor circuit layer,
The second insulating layer is a soft insulating layer, and is provided with a non-through hole reaching the conductor circuit layer, and an electroless copper plating film formed on the bottom and wall surface of the non-through hole and the inside thereof A semiconductor chip comprising a filled via made of a filled resin. 前記第２の絶縁層は、弾性率が１．０〜３．５ＧＰａの樹脂絶縁層であることを特徴とする請求項１記載の半導体チップ。  2. The semiconductor chip according to claim 1, wherein the second insulating layer is a resin insulating layer having an elastic modulus of 1.0 to 3.5 GPa. 前記第２の絶縁層は、厚さが１５〜２００μｍ、非貫通孔は、直径が２０〜２５０μm、前記銅めっき膜は、厚さが５〜２５μｍである請求項１記載の半導体チップ。  The semiconductor chip according to claim 1, wherein the second insulating layer has a thickness of 15 to 200 μm, the non-through hole has a diameter of 20 to 250 μm, and the copper plating film has a thickness of 5 to 25 μm. 前記半導体チップの電極パッドは、ジンケート処理されたアルミニウム電極であり、前記インナービアは、前記電極パッドにニッケルと銅の複合めっき層を介して銅めっきが形成されていることを特徴とする請求項１記載の半導体チップ。  The electrode pad of the semiconductor chip is a zincate-treated aluminum electrode, and the inner via has a copper plating formed on the electrode pad with a composite plating layer of nickel and copper. 1. The semiconductor chip according to 1. 前記ニッケルと銅の複合めっき層は、厚さが０．０１〜５μｍで、該めっき層の銅めっき側表面は、ニッケルを１〜７０重量％含有し、残部が主として銅であることを特徴とする請求項４記載の半導体チップ。  The nickel-copper composite plating layer has a thickness of 0.01 to 5 μm, the copper plating side surface of the plating layer contains 1 to 70% by weight of nickel, and the remainder is mainly copper. The semiconductor chip according to claim 4. 前記内部に樹脂が充填されたフィルドビアの表面に金属膜が形成されてなることを特徴とする請求項１の半導体チップ。  2. The semiconductor chip according to claim 1, wherein a metal film is formed on a surface of the filled via filled with resin. 以下の（１）〜（６）の工程を少なくとも含むことを特徴とする半導体チップの製造方法：
（１）半導体チップのアルミニウム電極パッド側の表面に第１の絶縁層を形成し、次いで前記アルミニウム電極パッドに至る非貫通孔を形成する工程、
（２）前記非貫通孔の底部のアルミニウム電極パッドにジンケート処理を施した後、ニッケルと銅の複合めっき層を形成する工程、
（３）前記非貫通孔内および第１の絶縁層の表面に銅めっきして、インナービアと導体回路層を形成する工程、
（４）前記第１の絶縁層および導体回路層を軟質樹脂で被覆して第２の絶縁層を形成する工程、
（５）前記第２の絶縁層に導体回路層に至る非貫通孔を形成する工程、
（６）前記非貫通孔の底部と壁面に無電解銅めっき膜を形成した後、その内部に樹脂を充填し、フィルドビアを形成する工程。A semiconductor chip manufacturing method comprising at least the following steps (1) to (6):
(1) forming a first insulating layer on the surface of the semiconductor chip on the aluminum electrode pad side, and then forming a non-through hole reaching the aluminum electrode pad;
(2) A step of forming a composite plating layer of nickel and copper after performing a zincate treatment on the aluminum electrode pad at the bottom of the non-through hole,
(3) a step of forming an inner via and a conductor circuit layer by copper plating the inside of the non-through hole and the surface of the first insulating layer;
(4) a step of forming a second insulating layer by covering the first insulating layer and the conductor circuit layer with a soft resin;
(5) forming a non-through hole reaching the conductor circuit layer in the second insulating layer;
(6) A step of forming a filled via by forming an electroless copper plating film on the bottom and wall surfaces of the non-through hole and then filling the inside with a resin. 以下の（１）〜（６）の工程を少なくとも含むことを特徴とする半導体チップの製造方法：
（１）半導体チップのアルミニウム電極パッドの表面にジンケート処理を施した後、ニッケルと銅の複合めっき層を形成する工程、
（２）前記半導体チップのアルミニウム電極パッド側の表面に第１の絶縁層を形成し、次いで前記ニッケルと銅の複合めっき層に至る非貫通孔を形成する工程、
（３）前記非貫通孔内および第１の絶縁層の表面に銅めっきして、インナービアと導体回路層を形成する工程、
（４）前記第１の絶縁層および導体回路層を軟質樹脂で被覆して第２の絶縁層を形成する工程、
（５）前記第２の絶縁層に導体回路層に至る非貫通孔を形成する工程、
（６）前記非貫通孔の底部と壁面に無電解銅めっき膜を形成した後、その内部に樹脂を充填し、フィルドビアを形成する工程。A semiconductor chip manufacturing method comprising at least the following steps (1) to (6):
(1) was subjected to a gin to case preparative treatment to the surface of the aluminum electrode pads of the semiconductor chip, forming a composite plating layer of nickel and copper,
(2) forming a first insulating layer on the surface of the semiconductor chip on the side of the aluminum electrode pad, and then forming a non-through hole reaching the composite plating layer of nickel and copper;
(3) a step of forming an inner via and a conductor circuit layer by copper plating the inside of the non-through hole and the surface of the first insulating layer;
(4) a step of forming a second insulating layer by covering the first insulating layer and the conductor circuit layer with a soft resin;
(5) forming a non-through hole reaching the conductor circuit layer in the second insulating layer;
(6) A step of forming a filled via by forming an electroless copper plating film on the bottom and wall surfaces of the non-through hole and then filling the inside with a resin. 前記第１の絶縁層は、感光性樹脂であり、露光現像して非貫通孔を形成することを特徴とする請求項７あるいは８記載の半導体チップの製造方法。  9. The method of manufacturing a semiconductor chip according to claim 7, wherein the first insulating layer is a photosensitive resin, and is exposed and developed to form a non-through hole. 前記インナービアは、無電解銅めっきによって形成されてなることを特徴とする請求項７あるいは８記載の半導体チップの製造方法。  9. The method of manufacturing a semiconductor chip according to claim 7, wherein the inner via is formed by electroless copper plating. 前記第２の絶縁層は、弾性率が１．０〜３．５ＧＰａの樹脂絶縁層であることを特徴とする請求項７あるいは８記載の半導体チップの製造方法。  9. The method of manufacturing a semiconductor chip according to claim 7, wherein the second insulating layer is a resin insulating layer having an elastic modulus of 1.0 to 3.5 GPa. 前記第２の絶縁層の非貫通孔は、レーザにより形成することを特徴とする請求項７あるいは８記載の半導体チップの製造方法。  9. The method of manufacturing a semiconductor chip according to claim 7, wherein the non-through hole of the second insulating layer is formed by a laser. 前記ニッケルと銅の複合めっき層は、０．０１〜５μｍの厚さで、該めっき層の銅めっき側表面は、ニッケルを１〜７０重量％含有し、残部が実質的に銅であることを特徴とする請求項７あるいは８記載の半導体チップの製造方法。  The nickel-copper composite plating layer has a thickness of 0.01 to 5 [mu] m, the copper plating side surface of the plating layer contains 1 to 70% by weight of nickel, and the balance is substantially copper. 9. A method of manufacturing a semiconductor chip according to claim 7 or 8, characterized in that: 前記第２の絶縁層は、厚さが１５〜２００μｍ、非貫通孔は、直径が２０〜２５０μｍ、銅めっき膜は、厚さが５〜２５μｍであることを特徴とする請求項７あるいは８記載の半導体チップの製造方法。  9. The thickness of the second insulating layer is 15 to 200 [mu] m, the diameter of the non-through hole is 20 to 250 [mu] m, and the thickness of the copper plating film is 5 to 25 [mu] m. Semiconductor chip manufacturing method. 前記内部に樹脂が充填されたフィルドビアの表面に金属膜を形成することを特徴とする請求項７あるいは８記載の半導体チップの製造方法。  9. The method of manufacturing a semiconductor chip according to claim 7, wherein a metal film is formed on a surface of the filled via filled with a resin. 前記ビアに充填された樹脂に可溶性フィラーが含まれ、前記ビアの開口の樹脂が可溶性フィラーを溶解することで粗化されていることを特徴とする請求項１５記載の半導体チップの製造方法。  16. The method of manufacturing a semiconductor chip according to claim 15, wherein the resin filled in the via includes a soluble filler, and the resin in the opening of the via is roughened by dissolving the soluble filler. 前記ビアに充填された樹脂に可溶性フィラーが含まれ、当該充填された樹脂とほぼ同じ弾性率となるように、前記第２の絶縁層を構成する樹脂にもフィラーが含まれていることを特徴とする請求項１５記載の半導体チップの製造方法。The resin filled in the via includes a soluble filler, and the resin constituting the second insulating layer includes a filler so that the elastic modulus is substantially the same as that of the filled resin. A method for manufacturing a semiconductor chip according to claim 15.
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