JP4403927B2

JP4403927B2 - Ｏｆｄｍ復調装置

Info

Publication number: JP4403927B2
Application number: JP2004251610A
Authority: JP
Inventors: 英稔永田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2004-08-31
Filing date: 2004-08-31
Publication date: 2010-01-27
Anticipated expiration: 2024-08-31
Also published as: JP2006074106A

Description

本発明は、デジタルテレビ放送用受信装置やデジタルラジオ放送用受信装置等のデジタル放送用受信装置を構成する場合等に使用して好適なＯＦＤＭ（Orthogonal Frequency Division Multiplexing）復調装置に関する。具体的には、ＯＦＤＭ復調装置における消費電力削減技術に関する。

図３は地上波デジタル放送用受信装置を構成する場合に使用される従来のＯＦＤＭ復調装置の一例の一部分を示すブロック回路図である。図３中、１は地上波デジタル放送信号中のＴＭＣＣ（Transmission and Multiplexing Configuration Control）信号をデコードしてＴＭＣＣ情報を出力するＴＭＣＣデコーダ、２はＴＭＣＣデコーダ１が出力するＴＭＣＣ情報を入力し、各フレーム内のパケット数を演算してパケット数データを出力するパケット数演算回路であり、パケット数演算回路２が出力するパケット数データは、ビタビ訂正回路に与えられる。
特開２００２―９７３１号公報特開２００２―１６５７８号公報

通常、ＴＭＣＣ情報は、受信チャンネルを変えるか、ＴＭＣＣ情報中の伝送パラメータ切替指標のカウントダウンによる場合以外には変化しない。そして、ＴＭＣＣ情報が変化しない限り、各シンボル中に存在するパケット数はフレーム単位では変わらない。しかしながら、図３に示す従来のＯＦＤＭ復調装置では、パケット数演算をフレーム毎に行っており、これが消費電力を高める原因の一つとなっていた。

本発明は、かかる点に鑑み、パケット数を演算する演算回路の動作を制御することにより、消費電力削減を図ることができるようにしたＯＦＤＭ復調装置を提供することを目的とする。

本発明のＯＦＤＭ復調装置は、フレーム内のパケット数を演算してパケット数データを出力する演算回路と、前記演算回路が出力するパケット数データを更新可能に記憶させるメモリと、前記メモリに記憶させたパケット数データを更新する必要がある場合には、前記演算回路が出力するパケット数データで前記メモリに記憶させたパケット数データを更新すると共に、前記演算回路が出力するパケット数データをビタビ訂正回路に与え、前記メモリに記憶させたパケット数データを更新する必要がない場合には、前記演算回路を休止状態とし、前記メモリに記憶させたパケット数データを前記ビタビ訂正回路に与えるように制御する制御回路を有するというものである。

本発明によれば、前記メモリに記憶させたパケット数データを更新する必要がない場合には、前記演算回路を休止状態とし、前記メモリに記憶させたパケット数データを前記ビタビ訂正回路に与えることができるので、前記演算回路を休止させることによる消費電力の削減を図ることができる。

以下、図１及び図２を参照して、本発明の第１実施形態及び第２実施形態について、本発明を地上波デジタル放送用受信装置を構成する場合に使用するＯＦＤＭ復調装置に適用した場合を例にして説明する。

（第１実施形態）
図１は本発明の第１実施形態の一部分を示す回路図である。図１中、３は地上波デジタル放送信号中のＴＭＣＣ信号をデコードしてＴＭＣＣ情報を出力するＴＭＣＣデコーダ、４はＴＭＣＣデコーダ３が有するカウントダウン判定回路である。カウントダウン判定回路４は、ＴＭＣＣ情報のビット２２〜ビット２５、即ち、伝送パラメータ切替指標を監視し、伝送パラメータ切替指標のカウントダウンが行われているか否かを判定し、カウントダウン判定信号を出力するものである。

５はＴＭＣＣデコーダ３が出力するＴＭＣＣ情報を入力してフレーム内のパケット数を演算するパケット数演算回路、６はパケット数演算回路５が出力するパケット数データを更新（書き換え）可能に記憶するメモリ、７はパケット数演算回路５が出力するパケット数データ又はメモリ６から読み出されるパケット数データを選択して出力するセレクタである。

８は制御回路をなすパケット数データ更新判定回路であり、メモリ６に記憶されているパケット数データを更新する必要があるか否かを判定するために必要な信号を入力し、メモリ６に記憶されているパケット数データを更新する必要があるか否かを判定し、パケット数演算回路５の動作／休止制御、パケット数演算回路５が出力するパケット数データのメモリ６への書き込み制御、メモリ６からのパケット数データの読み出し制御、及び、セレクタ７のセレクト動作の制御を行うものである。

パケット数データ更新判定回路８は、メモリ６に記憶されているパケット数データを更新する必要があるか否かを判定するために必要な信号として、同期回路からの同期信号、保護期間判定回路からの保護期間判定信号及びカウントダウン判定回路４からのカウントダウン判定信号を入力し、同期信号が受信信号との同期を取れたことを示す遷移をした場合、保護期間判定信号が保護期間終了を示す遷移をした場合、カウントダウン判定信号がカウントダウン終了を示す遷移をした場合のいずれかの場合、即ち、ＴＭＣＣ情報が変化した場合又は変化した可能性がある場合には、メモリ６に記憶させたパケット数データを更新する必要があると判定し、いずれの遷移も発生しない場合、即ち、ＴＭＣＣ情報が変化しない場合には、メモリ６に記憶させたパケット数データを更新する必要がないと判定する。

ここで、パケット数データ更新判定回路８は、メモリ６に記憶させたパケット数データを更新する必要があると判定した場合には、パケット数演算回路５が動作状態、セレクタ７がパケット数演算回路５が出力するパケット数データを選択するように、パケット数演算回路５及びセレクタ７を制御すると共に、パケット数演算回路５が出力するパケット数データでメモリ６に書き込まれているパケット数データを更新し、メモリ６に記憶させたパケット数データを更新する必要がないと判定した場合には、パケット数演算回路５を休止状態とし、メモリ６からパケット数データを読み出すと共に、セレクタ７がメモリ６の出力を選択するように制御する。

９は時間デインタリーブ後のデータを複素平面（Ｉ−Ｑ平面）上のデータから１次元上のビット列にデマッピングするデマッピング回路、１０はデマッピング回路９の出力を入力し、誤り耐性を増すために送信側で行われたビットインタリーブの逆処理を行うビットデインタリーブ回路、１１はビットデインタリーブ回路１０の出力及びセレクタ７を介して与えられるパケット数データを入力し、送信側で行われた畳み込みの逆処理を行いつつ、誤りを訂正するビタビ訂正回路である。

このように構成された本発明の第１実施形態においては、同期信号が受信信号との同期を取れたことを示す遷移をした場合、又は、保護期間判定信号が保護期間終了を示す遷移をした場合、又は、カウントダウン判定信号がカウントダウン終了を示す遷移をした場合には、パケット数データ更新判定回路８は、メモリ６に記憶させたパケット数データを更新する必要があると判定し、パケット数演算回路５を動作状態として、動作後の最初のフレーム内のパケット数を演算させ、かつ、セレクタ７がパケット数演算回路５の出力を選択するように制御し、パケット数演算回路５から出力されるパケット数データがビタビ訂正回路１１に与えられるようにすると共に、パケット数演算回路５が出力するパケット数データでメモリ６に記憶されているパケット数データを更新する。

これに対して、前のフレーム処理時に、同期信号が受信信号との同期を取れたことを示す遷移をしなかった、かつ、保護期間判定信号が保護期間終了を示す遷移をしなかった、かつ、カウントダウン判定信号がカウントダウン終了を示す遷移をしなかった場合には、パケット数データ更新判定回路８は、メモリ６に記憶させたパケット数データを更新する必要がないと判定し、次のフレーム処理時では、パケット数演算回路５を休止状態とし、メモリ６からパケット数データを読み出すと共に、セレクタ７がメモリ６の出力を選択するように制御し、メモリ６から出力されるパケット数データがビタビ訂正回路１１に与えられるようにする。

以上のように、本発明の第１実施形態によれば、ＴＭＣＣ情報が変化しない場合には、シンボル中に存在するパケットの数は、フレーム単位では変化しないことから、パケット数演算回路５を休止状態にし、メモリ６に記憶させたパケット数データをビタビ訂正回路１１に与えることができるように構成されているので、パケット数演算回路５を休止させることによる消費電力の削減を図ることができる。

（第２実施形態）
図２は本発明の第２実施形態の一部分を示すブロック回路図である。本発明の第２実施形態は、ＴＭＣＣデコーダ３については、電源投入後、カウントダウン判定回路４以外の回路部分については休止制御可能となるように構成すると共に、パケット数データ更新判定回路８については、メモリ６に記憶させたパケット数データの更新を必要としない場合には、パケット数演算回路５のほかに、ＴＭＣＣデコーダ３内のカウントダウン判定回路４以外の回路部分が休止状態となるように制御し、その他については、本発明の第１実施形態と同様に機能させるようにしたものである。

本発明の第２実施形態によれば、ＴＭＣＣ情報が変化しない場合には、パケット数演算回路５のほかに、ＴＭＣＣデコーダ３内のカウントダウン判定回路４以外の回路部分を休止状態にし、メモリ６に記憶させたパケット数データをビタビ訂正回路１１に与えることができるように構成されているので、ＴＭＣＣデコーダ３内のカウントダウン判定回路４以外の回路部分及びパケット数演算回路５を休止させることによる消費電力の削減を図ることができる。

なお、本発明の第１実施形態及び第２実施形態においては、同期信号、保護期間判定信号及びカウントダウン判定信号を、メモリ６に記憶されているパケット数データを更新する必要があるか否かを判定するために必要な信号として取り扱うようにした場合について説明したが、その代わりに、これらの信号のうち、１個又は２個のみを、メモリ６に記憶されているパケット数データを更新する必要があるか否かを判定するために必要な信号として取り扱うようにしても良い。

また、本発明の第１実施形態及び第２実施形態においては、本発明を地上波デジタル放送用受信装置を構成する場合に使用するＯＦＤＭ復調装置に適用した場合を例にして説明したが、本発明は、通信信号にＴＭＣＣ信号を含めているデジタル通信システムにおける受信装置を構成する場合に広く使用することができる。

また、特許文献１、２には、ＯＦＤＭ復調装置における消費電力削減技術が開示されているが、特許文献１に記載の技術は高速フーリエ変換器を１個とすることにより消費電力削減を図るものであり、特許文献２に記載の技術は受信信号のＳ／Ｎ比が大きい場合における高速フーリエ変換器、等化器等の演算ビット語長及びメモリのデータビット幅を減少させることによる消費電力削減を図るものである。これに対して、本発明は、パケット数演算回路５を休止状態とすることによる消費電力削減を図るものであり、特許文献１、２から示唆されるものではない。

本発明の第１実施形態の一部分を示すブロック回路図である。本発明の第２実施形態の一部分を示すブロック回路図である。従来のＯＦＤＭ復調装置の一例の一部分を示すブロック回路図である。

符号の説明

１…ＴＭＣＣデコーダ
２…パケット数演算回路
３…ＴＭＣＣデコーダ
４…カウントダウン判定回路
５…パケット数演算回路
６…メモリ
７…セレクタ
８…パケット数データ更新判定回路
９…デマッピング回路
１０…ビットデインタリーブ回路
１１…ビタビ訂正回路

Claims

フレーム内のパケット数を演算してパケット数データを出力する演算回路と、
前記演算回路が出力するパケット数データを更新可能に記憶させるメモリと、
前記メモリに記憶させたパケット数データを更新する必要がある場合には、前記演算回路が出力するパケット数データで前記メモリに記憶させたパケット数データを更新すると共に、前記演算回路が出力するパケット数データをビタビ訂正回路に与え、前記メモリに記憶させたパケット数データを更新する必要がない場合には、前記演算回路を休止状態とし、前記メモリに記憶させたパケット数データを前記ビタビ訂正回路に与えるように制御する制御回路を有する
ことを特徴とするＯＦＤＭ復調装置。
前記制御回路は、同期信号が同期を取れたことを示した場合、前記メモリに記憶させたパケット数データを更新する必要があると判定する
ことを特徴とする請求項１記載のＯＦＤＭ復調装置。
前記制御回路は、保護期間判定信号が保護期間終了を示した場合、前記メモリに記憶させたパケット数データを更新する必要があると判定する
ことを特徴とする請求項１記載のＯＦＤＭ復調装置。
前記制御回路は、カウントダウン判定信号がカウントダウン終了を示した場合、前記メモリに記憶させたパケット数データを更新する必要があると判定する
ことを特徴とする請求項１記載のＯＦＤＭ復調装置。
前記制御回路は、前記メモリに記憶させたパケット数データを更新する必要がない場合には、前記演算回路のほかに、ＴＭＣＣデコーダ内のカウントダウン判定回路以外の回路部分を休止状態とする
ことを特徴とする請求項１記載のＯＦＤＭ復調装置。