JP4379337B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、製造途中にある半導体基板をヘキサメチルジシラザン［（ＣＨ₃ ）₃ ＳｉＮＨＳｉ（ＣＨ₃ ）₃ 、以下、ＨＭＤＳと略す］の蒸気中に曝して表面処理した後、半導体基板上にフォトレジストを形成してパターニング加工を施す半導体装置の製造方法に関する。

ＨＭＤＳは、半導体製造プロセスにおけるフォトレジスト密着剤として使用され、基板表面の水分と反応してトリメチルシロキサン［（ＣＨ₃ ）₃ ＳｉＯ］基を主成分とするシラン化層を基板表面に形成し、フォトレジスト材との密着性を向上させるものである。

ＨＭＤＳは、フォトレジスト形成前に半導体基板にスピンコートにより塗布、あるいはフォトレジスト形成前の半導体基板をＨＭＤＳ蒸気中に曝して表面処理（以下、ＨＭＤＳ処理と略す）する方法で使用される。このようなＨＭＤＳの膜厚管理方法が、例えば、特開２００１−２０３２５０号公報（特許文献１）に開示されている。

図６に、「半導体製造装置 実用便覧」（非特許文献１）に開示された、ＨＭＤＳ処理によるフォトレジスト剥がれ率の改善効果を示す。図６の試験は、シリコン酸化膜（ＳｉＯ_２）に対するポジレジストの剥がれ率を調べた結果で、１５０℃のＨＭＤＳ処理では２分以上の処理で、また１２５℃のＨＭＤＳ処理では５分以上の処理で、いずれもフォトレジストの剥がれ率が０％となっている。尚、一般的に、ポジレジストはシリコン酸化膜との密着性が悪く、ネガレジストはシリコン酸化膜との密着性が良い。このため、ネガレジストを用いる場合には、１分以下のＨＭＤＳ処理で、フォトレジストの剥がれ率を０％とすることができる。
特開２００１−２０３２５０号公報 元山裕孝著「半導体製造装置 実用便覧」、ｐ．２３６ サイエンスフォーラム出版、昭５９年１２月２５日

図６に示すように、フォトレジスト形成前に半導体基板をＨＭＤＳ処理することで、フォトレジストの剥がれを防止することができる。しかしながら、各種半導体装置の中にはフォトリソグラフィによるパターニング加工精度が電気特性に大きく影響するものがある。

例えば、ラテラルＰＮＰ型バイポーラトランジスタでは、ベース幅の寸法精度が電気特性に大きな影響を及ぼし、このベース幅は、エミッタとコレクタを形成するｐ導電型不純物のイオン注入マスクのフォトリソグラフィによるパターニング加工精度に依存する。特に、ラテラルＰＮＰ型バイポーラトランジスタとＮＰＮ型バイポーラトランジスタを組み合わせて両トランジスタで差動増幅を行うオペアンプでは、ラテラルＰＮＰ型バイポーラトランジスタの電気特性がばらつくと無信号時の出力電圧（オフセット電圧）レベルがばらついて、製品歩留まりが低下する。

従って、上記のような半導体装置においては、ＨＭＤＳ処理についても、フォトレジストの剥がれ防止だけでなく、フォトリソグラフィによるパターニング加工精度のばらつきを低減する最適な処理条件設定が必要と考えられる。

そこで本発明の目的は、製造途中にある半導体基板をＨＭＤＳ処理した後、半導体基板上にフォトレジストを形成してパターニング加工を施す半導体装置の製造方法であって、フォトリソグラフィによるパターニング加工精度ばらつきを低減した、製品歩留まりの高い製造方法を提供することにある。従って当方法によれば歩留向上により省エネ効果も得られる。

請求項１に記載の発明は、製造途中にある半導体基板をＨＭＤＳの蒸気中に曝して表面処理した後、前記半導体基板上にフォトレジストを形成してパターニング加工を施す半導体装置の製造方法において、前記ＨＭＤＳ処理における処理温度をｘ［℃］とし、前記ＨＭＤＳ処理における処理時間をｙ［分］としたとき、
（数１） ｙ≧−０．１６ｘ＋３２， １００≦ｘ≦１７０
の範囲内で、ＨＭＤＳ処理することを特徴としている。

上記数式１のＨＭＤＳ処理条件は、従来の処理条件と比較すると、同じ処理温度において処理時間を大幅に長くした処理条件となっている。上記数式１の長い処理時間でＨＭＤＳ処理した半導体基板上にフォトレジストを形成し、例えばウェットエッチングでパターニング加工を施した半導体装置では、短い処理時間でＨＭＤＳ処理した従来の半導体装置に比べて、サイドエッチング割合がステップ状に増大するものの、製造した半導体装置の電気特性ばらつきが低減した。これは、ＨＭＤＳ処理時間を大幅に長くした結果、半導体基板とフォトレジストの密着状態が従来とは異なる密着状態となり、フォトリソグラフィによるパターニング加工精度ばらつきが低減したためであると考えられる。尚、上記ステップ状に増大したサイドエッチング割合は、上記数式１のＨＭＤＳ処理条件の範囲内において一定であり、予めそれを見込んだ設計が可能である。

従って、上記半導体装置の製造方法は、製造途中にある半導体基板をＨＭＤＳ処理した後、半導体基板上にフォトレジストを形成してパターニング加工を施す半導体装置の製造方法であって、ＨＭＤＳ処理条件を最適化し、フォトリソグラフィによるパターニング加工精度ばらつきを低減した、製品歩留まりが高く、省エネにつながる製造方法となっている。

請求項２に記載のように、上記半導体装置の製造方法は、前記ＨＭＤＳ処理を行う製造途中の半導体基板の表面が、シリコン酸化膜からなる場合に好適である。

ＨＭＤＳは、基板表面における水分と反応して、トリメチルシロキサン［（ＣＨ₃ ）₃ ＳｉＯ］基を主成分とするシラン化層を基板表面に形成し、フォトレジスト材との密着性を向上させるものである。従って、ＨＭＤＳ処理を行う上記半導体基板の表面は、シリコン（Ｓｉ）、シリコン窒化膜（Ｓｉ_３Ｎ_４）あるいは各種金属であってもよいが、シリコン酸化膜（ＳｉＯ_２）は特に表面に水分を吸着し易く、上記ＨＭＤＳ処理によるフォトレジストの密着性改善効果が大きい。

また請求項３に記載のように、上記半導体装置の製造方法は、前記半導体装置が、ラテラルＰＮＰ型バイポーラトランジスタを有する半導体装置であり、前記シリコン酸化膜を、前記ラテラルＰＮＰ型バイポーラトランジスタのエミッタおよびコレクタを形成するｐ導電型不純物のイオン注入マスクにパターニング加工する場合に適している。

ラテラルＰＮＰ型バイポーラトランジスタでは、ベース幅の寸法精度が電気特性に大きな影響を及ぼし、このベース幅が、エミッタとコレクタを形成するｐ導電型不純物のイオン注入マスクのフォトリソグラフィによるパターニング加工精度に依存する。従って、上記半導体装置の製造方法を用いてエミッタおよびコレクタを形成するためのイオン注入マスクのパターニング加工精度を向上し、ベース幅の寸法精度ばらつきを低減して、ラテラルＰＮＰ型バイポーラトランジスタの電気特性ばらつきを低減することができる。

さらに、請求項４に記載のように、上記半導体装置の製造方法は、前記半導体装置が、ＮＰＮ型バイポーラトランジスタと前記ラテラルＰＮＰ型バイポーラトランジスタの組み合わせからなるオペアンプを有する半導体装置である場合に適している。

ラテラルＰＮＰ型バイポーラトランジスタとＮＰＮ型バイポーラトランジスタを組み合わせて両トランジスタで差動増幅を行うオペアンプでは、ラテラルＰＮＰ型バイポーラトランジスタの電気特性がばらつくと無信号時の出力電圧（オフセット電圧）レベルがばらついて、製品歩留まりが低下する。このため、上記半導体装置の製造方法を用いて、ラテラルＰＮＰ型バイポーラトランジスタの電気特性ばらつきを低減することで、オペアンプの製品歩留まりを高めることができる。

請求項５に記載のように、前記ＨＭＤＳ処理は、減圧下の恒温槽内で行うことが好ましい。

上記半導体装置の製造方法におけるＨＭＤＳ処理は、例えば、基板加熱を行う枚葉式のインライン方式でも可能であるが、減圧下の恒温槽内で行うことで、処理温度と処理時間の正確な設定が可能となる。

上記半導体装置の製造方法におけるＨＭＤＳ処理は、前記フォトレジストがポジレジストである場合だけでなく、請求項６に記載のように、ネガレジストである場合にも効果的である。

一般的に、ネガレジストはポジレジストに較べて安価であり、シリコン酸化膜との密着性もよい。従って、剥がれを防止する従来のＨＭＤＳ処理は、主としてポジレジストに対して効果的である。しかしながら、上記半導体装置の製造方法におけるＨＭＤＳ処理は、フォトレジストの剥がれ防止だけでなく、フォトリソグラフィによるパターニング加工精度ばらつき低減を目的としたものであり、ポジレジストに較べて安価であり、シリコン酸化膜との密着性もよいネガレジストについても、その効果が発揮される。

請求項７に記載のように、上記半導体装置の製造方法は、前記パターニング加工が、ウェットエッチングを用いたパターニング加工である場合に効果的である。

ウェットエッチングを用いたパターニング加工では、ドライエッチングを用いたパターニング加工に較べて、半導体基板に対するフォトレジストの高い密着性が要求される。従って、上記半導体装置の製造方法を用いて半導体基板とフォトレジストの密着状態を従来とは異なる密着状態とすることにより、ウェットエッチングを用いたパターニング加工においても、高い加工精度を得ることができる。

以下、本発明を実施するための最良の形態を、図に基づいて説明する。

本発明は、製造途中にある半導体基板をＨＭＤＳの蒸気中に曝して表面処理（ＨＭＤＳ処理）した後、半導体基板上にフォトレジストを形成してパターニング加工を施す、半導体装置の製造方法に関するものである。

図１は、上記本発明の製造方法を用いて好適に製造できる半導体装置の一例で、半導体装置１０の断面を模式的に示す図である。

図１に示す半導体装置１０は、ラテラルＰＮＰ型バイポーラトランジスタＴを有する半導体装置である。シリコン（Ｓｉ）からなる半導体基板１に形成された２つのｐ＋型拡散領域１ｅ，１ｃが、それぞれ、ラテラルＰＮＰ型バイポーラトランジスタＴのエミッタとコレクタであり、半導体基板１に形成されたｎ−型拡散層１ｂが、ラテラルＰＮＰ型バイポーラトランジスタＴのベースである。尚、図中の符号３ｅ，３ｃ，３ｂは、それぞれ、アルミニウム（Ａｌ）からなるエミッタ電極，コレクタ電極，ベース電極である。また、符号２は、シリコン酸化膜（ＳｉＯ_２）からなる層間絶縁膜であり、符号４は、シリコン窒化膜（Ｓｉ_３Ｎ_４）からなる保護膜である。図１のラテラルＰＮＰ型バイポーラトランジスタＴにおいては、図中に示したベース幅ｗの寸法精度が、電気特性に大きな影響を及ぼす。

図２（ａ）〜（ｅ）は、図１のラテラルＰＮＰ型バイポーラトランジスタＴのベース幅ｗに係わる、２つのｐ＋型拡散領域１ｅ，１ｃのイオン注入工程を示す工程別断面図である。

最初に、図２（ａ）に示すように、シリコン（Ｓｉ）からなる半導体基板１を熱酸化して、ベースとなるｎ−型拡散層１ｂ上に、シリコン酸化膜（ＳｉＯ_２）である熱酸化膜ｓを形成する。次に、熱酸化膜ｓの形成後の半導体基板１を、脱水ベークする。

次に、熱酸化膜ｓが形成された半導体基板１をヘキサメチルジシラザン［（ＣＨ₃ ）₃ ＳｉＮＨＳｉ（ＣＨ₃ ）₃ 、ＨＭＤＳ］の蒸気中に曝して、表面処理（ＨＭＤＳ処理）する。これによってＨＭＤＳの蒸気が熱酸化膜ｓ表面の水分と反応し、図２（ｂ）に示すように、トリメチルシロキサン［（ＣＨ₃ ）₃ ＳｉＯ］基を主成分とするシラン化層ｓａが熱酸化膜ｓの表面に形成される。このように、ＨＭＤＳ処理によるシラン化層ｓａの形成と共に熱酸化膜ｓ表面に存在した水分が無くなって、次工程で形成するフォトレジストｒの熱酸化膜ｓへの密着性が高められる。

後述するように、本発明は、上記の図２（ｂ）に示すＨＭＤＳ処理に特徴がある。尚、上記ＨＭＤＳ処理は、減圧下の恒温槽内で行うことが好ましい。ＨＭＤＳ処理は、例えば基板加熱を行う枚葉式のインライン方式でも可能であるが、減圧下の恒温槽内で行うことで、処理温度と処理時間の正確な設定が可能となる。

次に、図２（ｃ）に示すように、熱酸化膜ｓ上にネガのフォトレジストｒを形成する。尚、熱酸化膜ｓ上に形成するフォトレジストｒは、ポジのフォトレジストであってもよい。

次に、図２（ｄ）に示すように、フォトリソグラフィを用いてフォトレジストｒに開口部ｒｅ，ｒｃを形成する。続いて開口部ｒｅ，ｒｃが形成されたフォトレジストｒをマスクにして、熱酸化膜ｓをウェットエッチングし、熱酸化膜ｓに開口部ｓｅ，ｓｃを形成する。

最後に、図２（ｅ）に示すように、開口部ｓｅ，ｓｃが形成された熱酸化膜ｓをマスクにして、ｎ−型拡散層１ｂにｐ導電型不純物をイオン注入し、２つのｐ＋型拡散領域１ｅ，１ｃを形成する。

図１のラテラルＰＮＰ型バイポーラトランジスタＴでは、図１および図２（ｅ）に示すベース幅ｗの寸法精度が、電気特性に大きな影響を及ぼす。このベース幅ｗは、２つのｐ＋型拡散領域１ｅ，１ｃを形成するためのイオン注入マスク（熱酸化膜ｓ）のフォトリソグラフィによるパターニング加工精度に依存する。

より詳細に説明すると、図２（ｄ）の工程において、最初のフォトリソグラフィによるフォトレジストｒのパターニングでは、高い寸法精度で、開口部間距離ｗｒを形成することができる。しかしながら、次のフォトレジストｒをマスクとしたウェットエッチングでは、図示したようなサイドエッチングが発生し、熱酸化膜ｓにおける開口部間距離ｗｓのパターニング加工精度は、種々の要因で悪化する。

上記ウェットエッチング時におけるパターニング加工精度の悪化要因の一つに、フォトレジストｒと熱酸化膜ｓの密着性があり、高い密着状態にあるフォトレジストｒと熱酸化膜ｓを安定して製造できないと、エッチング後の熱酸化膜ｓにおける開口部間距離ｗｓがばらついてしまう。開口部間距離ｗｓがばらつくと、図２（ｅ）のイオン注入後におけるベース幅ｗの寸法がばらつき、ラテラルＰＮＰ型バイポーラトランジスタＴの電気特性もばらついてしまう。

特に、図１に示す半導体装置１０が、ラテラルＰＮＰ型バイポーラトランジスタＴと別位置に形成されるＮＰＮ型バイポーラトランジスタ（図示省略）の組み合わせからなる、オペアンプを有する半導体装置である場合には、ラテラルＰＮＰ型バイポーラトランジスタＴの電気特性のばらつき低減が重要である。

ラテラルＰＮＰ型バイポーラトランジスタＴとＮＰＮ型バイポーラトランジスタを組み合わせて、両トランジスタで差動増幅を行うオペアンプでは、ラテラルＰＮＰ型バイポーラトランジスタＴの電気特性がばらつくと、無信号時の出力電圧（オフセット電圧）レベルがばらついて、製品歩留まりが低下する。従って、ラテラルＰＮＰ型バイポーラトランジスタＴの電気特性ばらつきを低減することで、オペアンプの製品歩留まりを高め省エネにつなぐことができる。

前述したように、本発明の半導体装置の製造方法は、図２（ｂ）に示すＨＭＤＳ処理に特徴がある。

図３は、本発明の半導体装置の製造方法に係わるＨＭＤＳ処理結果の一例で、図２（ｂ）のＨＭＤＳ処理における処理温度および処理時間と、図２（ｄ）のウェットエッチング後におけるサイドエッチング量（ｗｒ−ｗｓ）の関係を調べた結果である。

図６からわかるように、従来のＨＭＤＳ処理では、比較的短い処理時間でレジスト剥がれ率が０％となるため、１２５℃の処理温度においても５分以下の短い処理時間が採用されていた。一方、図３の調査では、ＨＭＤＳ処理の処理温度は同じであるが、従来と異なり５分以上の長い処理時間が採用されている。

図３の結果より、ＨＭＤＳ処理の処理時間を長くしていくと、サイドエッチング量が途中でステップ状に急増するものの、それ以降は安定して一定値となることが判明した。この境界時間は、１２５℃のＨＭＤＳ処理では１２分以上であり、１５０℃のＨＭＤＳ処理では８分以上である。

図４は、図１の半導体装置１０がラテラルＰＮＰ型バイポーラトランジスタＴとＮＰＮ型バイポーラトランジスタ（図示省略）の組み合わせからなるオペアンプである場合について、図２（ｂ）のＨＭＤＳ処理条件とオフセット電圧のばらつきの関係を調べた結果である。尚、図４には、１５０℃のＨＭＤＳ処理における処理時間を変えた結果と共に、ＨＭＤＳをスピンコートして得られた結果を示した。

図４からわかるように、図３においてサイドエッチング量が安定して一定値となった８分以上のＨＭＤＳ処理品では、オペアンプのオフセット電圧のばらつきが、スピンコート品や５分のＨＭＤＳ処理品に較べて６０％程度に低減した。これは、８分以上のＨＭＤＳ処理品では、ラテラルＰＮＰ型バイポーラトランジスタＴの電気特性ばらつきが低減した結果、ＮＰＮ型バイポーラトランジスタとのペア性が向上したことによる。

図５は、ＨＭＤＳ処理における処理温度と処理時間について、図４と同様にして、オペアンプのオフセット電圧のばらつきが小さくなる範囲を調べた結果である。図中の×印が従来と同様のオフセット電圧のばらつきが起きた条件であり、図中の○印が従来に較べてオフセット電圧のばらつきが６０％程度に低減した条件である。

図５の結果より、ＨＭＤＳ処理における処理温度をｘ［℃］とし、記ＨＭＤＳ処理における処理時間をｙ［分］としたとき、
（数２） ｙ≧−０．１６ｘ＋３２， １００≦ｘ≦１７０
の範囲内でＨＭＤＳ処理することにより、オペアンプのオフセット電圧のばらつきを従来に較べて６０％程度に低減することができる。尚、ＨＭＤＳ処理における処理温度が１００℃より低い場合にはレジストの密着性が不十分となり、ＨＭＤＳ処理における処理温度が１７０℃より高い場合にはＨＭＤＳが分解し易くなる。

上記数式２のＨＭＤＳ処理条件は、図６に示す従来の処理条件と比較すると、同じ処理温度において処理時間を大幅に長くした処理条件となっている。 図２（ａ）〜（ｅ）に示した半導体装置１０の製造工程において、上記数式２の長い処理時間でＨＭＤＳ処理した半導体基板１上にフォトレジストｒを形成し、ウェットエッチングでパターニング加工を施した半導体装置１０では、短い処理時間でＨＭＤＳ処理した従来の半導体装置に比べて、サイドエッチング量がステップ状に増大するものの、製造した半導体装置（オペアンプ）１０の電気特性（オフセット電圧）ばらつきが低減した。これは、ＨＭＤＳ処理時間を大幅に長くした結果、半導体基板１とフォトレジストｒの密着状態が従来とは異なる密着状態となり、フォトリソグラフィによるパターニング加工精度ばらつきが低減したためであると考えられる。尚、上記ステップ状に増大したサイドエッチング量は、上記数式２のＨＭＤＳ処理条件の範囲内において一定であり、予めそれを見込んだ設計が可能である。

以上のように、上記半導体装置の製造方法は、製造途中にある半導体基板１をＨＭＤＳ処理した後、半導体基板上にフォトレジストを形成してパターニング加工を施す半導体装置の製造方法であって、ＨＭＤＳ処理条件を最適化し、フォトリソグラフィによるパターニング加工精度ばらつきを低減した、製品歩留まりの高い、省エネになる製造方法となっている。

尚、上記半導体装置の製造方法は、ＨＭＤＳ処理を行う製造途中の半導体基板の表面が、シリコン酸化膜からなる場合であった。

ＨＭＤＳは、基板表面における水分と反応して、トリメチルシロキサン［（ＣＨ₃ ）₃ ＳｉＯ］基を主成分とするシラン化層を基板表面に形成し、フォトレジスト材との密着性を向上させるものである。従って、ＨＭＤＳ処理を行う上記半導体基板の表面は、シリコン（Ｓｉ）、シリコン窒化膜（Ｓｉ_３Ｎ_４）あるいは各種金属であってもよい。しかしながら、シリコン酸化膜（ＳｉＯ_２）は、特に表面に水分を吸着し易く、上記ＨＭＤＳ処理によるフォトレジストの密着性改善効果が大きい。

また、上記半導体装置の製造方法は、図２（ｄ）に示すパターニング加工が、ウェットエッチングを用いたパターニング加工であった。しかしながら、図２（ｄ）に示すパターニング加工は、ドライエッチングを用いたパターニング加工であってもよい。

ウェットエッチングを用いたパターニング加工では、ドライエッチングを用いたパターニング加工に較べて、半導体基板１に対するフォトレジストｒの高い密着性が要求される。従って、上記半導体装置の製造方法は、図２（ｄ）に示すパターニング加工がウェットエッチングを用いたパターニング加工である場合に特に効果的で、半導体基板１とフォトレジストｒの密着状態を従来とは異なる密着状態とすることにより、ウェットエッチングを用いたパターニング加工においても、高い加工精度を得ることができる。

さらに、上記半導体装置の製造方法におけるＨＭＤＳ処理は、フォトレジストがポジレジストとネガレジストのいずれである場合にも効果的である。

一般的に、ネガレジストはポジレジストに較べて安価であり、シリコン酸化膜との密着性もよい。従って、剥がれを防止する従来のＨＭＤＳ処理は、主としてポジレジストに対して効果的である。しかしながら、上記半導体装置の製造方法におけるＨＭＤＳ処理は、フォトレジストの剥がれ防止だけでなく、フォトリソグラフィによるパターニング加工精度ばらつき低減を目的としたものであり、ポジレジストに較べて安価であり、シリコン酸化膜との密着性もよいネガレジストについても、その効果が発揮される。

また、上記した半導体装置の製造方法は、ラテラルＰＮＰ型バイポーラトランジスタやオペアンプを有する半導体装置に限らず、製造途中にある半導体基板をＨＭＤＳ処理した後、半導体基板上にフォトレジストを形成してパターニング加工を施す任意の半導体装置の製造方法に適用することができる。

本発明の製造方法を用いて好適に製造できる半導体装置の一例で、半導体装置の断面を模式的に示す図である。 （ａ）〜（ｅ）は、図１のラテラルＰＮＰ型バイポーラトランジスタのベース幅に係わる、２つのｐ＋型拡散領域のイオン注入工程を示す工程別断面図である。 本発明の半導体装置の製造方法に係わるＨＭＤＳ処理結果の一例で、図２（ｂ）のＨＭＤＳ処理における処理温度および処理時間と、図２（ｄ）のウェットエッチング後におけるサイドエッチング量の関係を調べた結果である。 図１の半導体装置がオペアンプである場合について、ＨＭＤＳ処理条件とオフセット電圧のばらつきの関係を調べた結果である。 ＨＭＤＳ処理における処理温度と処理時間について、図４と同様にして、オペアンプのオフセット電圧のばらつきが小さくなる範囲を調べた結果である。 従来文献に開示された、ＨＭＤＳ処理によるフォトレジスト剥がれ率の改善効果を示す図である。

符号の説明

１０ 半導体装置
Ｔ ラテラルＰＮＰ型バイポーラトランジスタ
１ 半導体基板
１ｅ ｐ＋型拡散領域（エミッタ）
１ｃ ｐ＋型拡散領域（コレクタ）
１ｂ ｎ−型拡散層（ベース）
２ 層間絶縁膜
３ｅ エミッタ電極
３ｃ コレクタ電極
３ｂ ベース電極
４ 保護膜
ｓ 熱酸化膜
ｓａ シラン化層
ｒ フォトレジスト
ｒｅ，ｒｃ （フォトレジスト）開口部
ｓｅ，ｓｃ （熱酸化膜）開口部

Claims (7)

1. 製造途中にある半導体基板をヘキサメチルジシラザン［（ＣＨ₃ ）₃ ＳｉＮＨＳｉ（ＣＨ₃ ）₃ 、以下、ＨＭＤＳと略す］の蒸気中に曝して表面処理（以下、ＨＭＤＳ処理と略す）した後、前記半導体基板上にフォトレジストを形成してパターニング加工を施す半導体装置の製造方法において、
   前記ＨＭＤＳ処理における処理温度をｘ［℃］とし、前記ＨＭＤＳ処理における処理時間をｙ［分］としたとき、
   （数１） ｙ≧−０．１６ｘ＋３２， １００≦ｘ≦１７０
   の範囲内で、ＨＭＤＳ処理することを特徴とする半導体装置の製造方法。
2. 前記ＨＭＤＳ処理を行う製造途中の半導体基板の表面が、シリコン酸化膜からなることを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記半導体装置が、ラテラルＰＮＰ型バイポーラトランジスタを有する半導体装置であり、
   前記シリコン酸化膜を、前記ラテラルＰＮＰ型バイポーラトランジスタのエミッタおよびコレクタを形成するｐ導電型不純物のイオン注入マスクにパターニング加工することを特徴とする請求項２に記載の半導体装置の製造方法。
4. 前記半導体装置が、ＮＰＮ型バイポーラトランジスタと前記ラテラルＰＮＰ型バイポーラトランジスタの組み合わせからなるオペアンプを有する半導体装置であることを特徴とする請求項３に記載の半導体装置の製造方法。
5. 前記ＨＭＤＳ処理を、減圧下の恒温槽内で行うことを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置の製造方法。
6. 前記フォトレジストが、ネガレジストであることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置の製造方法。
7. 前記パターニング加工が、ウェットエッチングを用いたパターニング加工であることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置の製造方法。

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