JP4363190B2 - 半導体装置及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 171
- 238000004519 manufacturing process Methods 0.000 title description 14
- 239000004020 conductor Substances 0.000 claims description 53
- 239000000758 substrate Substances 0.000 description 14
- 238000010586 diagram Methods 0.000 description 11
- 230000000694 effects Effects 0.000 description 3
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- VZSRBBMJRBPUNF-UHFFFAOYSA-N 2-(2,3-dihydro-1H-inden-2-ylamino)-N-[3-oxo-3-(2,4,6,7-tetrahydrotriazolo[4,5-c]pyridin-5-yl)propyl]pyrimidine-5-carboxamide Chemical compound C1C(CC2=CC=CC=C12)NC1=NC=C(C=N1)C(=O)NCCC(N1CC2=C(CC1)NN=N2)=O VZSRBBMJRBPUNF-UHFFFAOYSA-N 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
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- A—HUMAN NECESSITIES
- A01—AGRICULTURE; FORESTRY; ANIMAL HUSBANDRY; HUNTING; TRAPPING; FISHING
- A01C—PLANTING; SOWING; FERTILISING
- A01C1/00—Apparatus, or methods of use thereof, for testing or treating seed, roots, or the like, prior to sowing or planting
- A01C1/04—Arranging seed on carriers, e.g. on tapes, on cords ; Carrier compositions
- A01C1/044—Sheets, multiple sheets or mats
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- E—FIXED CONSTRUCTIONS
- E02—HYDRAULIC ENGINEERING; FOUNDATIONS; SOIL SHIFTING
- E02B—HYDRAULIC ENGINEERING
- E02B3/00—Engineering works in connection with control or use of streams, rivers, coasts, or other marine sites; Sealings or joints for engineering works in general
- E02B3/04—Structures or apparatus for, or methods of, protecting banks, coasts, or harbours
- E02B3/12—Revetment of banks, dams, watercourses, or the like, e.g. the sea-floor
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- E—FIXED CONSTRUCTIONS
- E02—HYDRAULIC ENGINEERING; FOUNDATIONS; SOIL SHIFTING
- E02D—FOUNDATIONS; EXCAVATIONS; EMBANKMENTS; UNDERGROUND OR UNDERWATER STRUCTURES
- E02D17/00—Excavations; Bordering of excavations; Making embankments
- E02D17/20—Securing of slopes or inclines
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Life Sciences & Earth Sciences (AREA)
- Structural Engineering (AREA)
- Physics & Mathematics (AREA)
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- Mining & Mineral Resources (AREA)
- Civil Engineering (AREA)
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- Environmental & Geological Engineering (AREA)
- General Life Sciences & Earth Sciences (AREA)
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- Semiconductor Integrated Circuits (AREA)
- Inverter Devices (AREA)
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- Testing Of Individual Semiconductor Devices (AREA)
Description
本発明は、半導体装置及びその製造方法に係り、特に、電力用デバイスとして好適な半
導体装置及びその製造方法に関する。
導体装置及びその製造方法に関する。
従来、図９及び図１０に示すような回路で示される半導体モジュールが知られている。
図９は２個のＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)１０１を一つの絶縁性基板に搭載した半導体モジュール１００（いわゆる２ｉｎ１）であり、図１０は６個のＭＯＳＦＥＴ２０１を一つの絶縁性基板に搭載した半導体モジュール２００（いわゆる６ｉｎ１）である。これらの半導体モジュール１００，２００は、いずれも、モータ駆動用インバータ装置のアームを構成している。半導体モジュール１００は、２つのＭＯＳＦＥＴ１０１を直列接続した構成となっている。また、半導体モジュール２００は、２つのＭＯＳＦＥＴ２０１を直列接続した回路を３個並列接続した構成となっている。
図９は２個のＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)１０１を一つの絶縁性基板に搭載した半導体モジュール１００（いわゆる２ｉｎ１）であり、図１０は６個のＭＯＳＦＥＴ２０１を一つの絶縁性基板に搭載した半導体モジュール２００（いわゆる６ｉｎ１）である。これらの半導体モジュール１００，２００は、いずれも、モータ駆動用インバータ装置のアームを構成している。半導体モジュール１００は、２つのＭＯＳＦＥＴ１０１を直列接続した構成となっている。また、半導体モジュール２００は、２つのＭＯＳＦＥＴ２０１を直列接続した回路を３個並列接続した構成となっている。
上記従来のＭＯＳＦＥＴのような半導体素子（半導体スイッチング素子）を搭載した半導体モジュールでは、アーム構成を必要とする製品しか使用できず、製品用途が限定されていた。また、上記半導体モジュールを並列接続して使用する場合、許容電流容量のディレティーング(Derating)を大きくする必要があり、多くの無駄があった。
また、複数のＩＧＢＴ(Insulated Gate Bipolar Transistor)半導体素子を、エミッタ端子外部接続部、コレクタ端子外部接続部及びゲート端子外部接続部により直列接続したＩＧＢＴ半導体モジュールも知られている。このＩＧＢＴ半導体モジュールを用いたインバータ装置も知られている。このインバータ装置においては、上記ＩＧＢＴ半導体モジュール２個を直列接続している。この直列接続においては、ブスバー配線などによる架線接続が使用されている。このＩＧＢＴ半導体モジュールは、複数、すなわち、少なくとも２つ以上のＩＧＢＴ半導体素子を内部で並列接続するものである（例えば、特許文献１参照）。
このため、電流容量の小さな半導体モジュールを製造しようとする場合でも、最低、複数個のＩＧＢＴ半導体素子を作製する必要があった。このため、電流容量の小さな半導体モジュールの製造コストが割高になるという問題があった。また、製品のコンパクト化という点でも問題があった。
特開平１０-８４０７７号公報
本発明は半導体モジュール内の半導体素子間を外部接続端子によりモジュール間を並列接続及び／または直列接続することにより半導体モジュールの使用用途を大きくする。
本発明は、複数の半導体素子が搭載された半導体モジュールを用いて半導体装置を作製する際に、該半導体モジュール内の半導体素子間を、外部接続端子によりモジュール間を、並列接続及び直列接続のいずれの形態でも接続できるようにしたことを最も主要な特徴とする。
複数の半導体素子を有する半導体モジュールと、該半導体モジュール内の半導体素子の電極間を外部接続する外部接続端子を備え、各半導体モジュール内の半導体素子が外部接続端子により並列接続及び／または直列接続されていることを特徴とする半導体装置を提供する。
上記外部接続端子は、上記半導体素子の第１の電極同士を外部接続する第１の外部接続端子と、上記半導体素子の第２の電極同士を外部接続する第２の外部接続端子を含むことを特徴とする。
上記外部接続端子は、上記半導体素子の第１の電極と他の上記半導体素子の第２の電極を外部接続する第３の外部接続端子を含むことを特徴とする。
上記外部接続端子は、上記半導体素子の第１の電極と他の上記半導体素子の第２の電極を外部接続する第３の外部接続端子を含むことを特徴とする。
本発明は少なくとも２つ以上の半導体モジュール内の半導体素子の電極間を外部接続端子により外部接続することにより、該半導体モジュール内の半導体素子が並列接続及び／または直列接続された半導体装置を製造することを特徴とする。
上記半導体素子の第１の電極同士を第１の外部接続端子により外部接続し、上記半導体素子と第２の電極同士を第２の外部接続端子により外部接続することを特徴とする。
上記半導体素子の第１の電極同士を第１の外部接続端子により外部接続し、上記半導体素子と第２の電極同士を第２の外部接続端子により外部接続することを特徴とする。
上記半導体モジュールの表面に上記第１の外部接続端子を設け、上記第１の外部接続端子上に絶縁部を設け、上記絶縁部の上部及び上記半導体モジュールの表面に上記第２の外部接続端子を設けることを特徴とする。
上記半導体素子の第１の電極と他の上記半導体素子の第２の電極を第３の外部接続端子により外部接続することを特徴とする。
上記半導体素子の第１の電極と他の上記半導体素子の第２の電極を第３の外部接続端子により外部接続することを特徴とする。
本発明の半導体装置の製造方法によれば、上述した作用・効果を有する本発明の半導体
装置を製造できる。
本発明は少なくとも１つの半導体素子からなる第１及び第２の半導体モジュールと、前記第１及び第２の半導体モジュールを収納するケースと、前記各半導体モジュールの主電極を上記ケース外部に導出する複数の端子導体と、上記第１の半導体モジュールと上記第２の半導体モジュールの上記端子導体間は外部接続端子によりモジュール間を並列及び／または直列に接続可能であることを特徴とする半導体装置を提供する。
装置を製造できる。
本発明は少なくとも１つの半導体素子からなる第１及び第２の半導体モジュールと、前記第１及び第２の半導体モジュールを収納するケースと、前記各半導体モジュールの主電極を上記ケース外部に導出する複数の端子導体と、上記第１の半導体モジュールと上記第２の半導体モジュールの上記端子導体間は外部接続端子によりモジュール間を並列及び／または直列に接続可能であることを特徴とする半導体装置を提供する。
上記外部接続端子は、各半導体モジュールの第一の電極の端子導体同士を外部接続する第１の外部接続端子と、各半導体モジュールの第２の電極の端子導体同士を外部接続する第２の外部接続端子とを含むことを特徴とする。
上記外部接続端子は、第１の半導体モジュールの第１の電極の端子導体と第２の半導体モジュールの第２の電極の端子導体を外部接続する第３の外部接続端子を含むことを特徴とする。
上記外部接続端子は、第１の半導体モジュールの第１の電極の端子導体と第２の半導体モジュールの第２の電極の端子導体を外部接続する第３の外部接続端子を含むことを特徴とする。
このため、外部接続端子によりモジュール間を半導体素子の並列接続と直列接続が混載した多種類の外部接続端子によりモジュール間を接続した回路を１パッケーッジの半導体装置として提供できる。また、半導体素子を並列接続した回路等においては、各半導体モジュール内の半導体素子の電気的特性を合わせることにより、許容電流などの電気的特性のディレーティングを小さくすることが可能となる。また、さらに、同一半導体モジュール内の半導体素子を任意の個数だけ外部接続端子によりモジュール間を並列接続できるので、１種類の半導体モジュールを複数使用して、多種類の製品を１パッケーッジの半導体装置として提供できる。このため、量産効果により、それらの製品の製造コストを低減できる。
本発明によれば、半導体モジュール内の半導体素子を外部接続端子（モータへの出力）によりモジュール間を外部で接続する構成をとることで、２ｉｎ１と外部で並列接続することで、１個のＭＯＳモジュールとしても使用可能とした。
本発明によれば、少なくとも１個以上の半導体素子を備えた半導体モジュールを外部接続端子によりモジュール間を並列接続及び／または直列接続して１パッケーッジの製品として提供できるので、多様な製品を1パッケーッジの半導体装置として提供可能となる。また、それらの各製品において部品（該半導体モジュール）の共通化が可能となるため、量産効果によりそれら各製品の製造コストを低減できる。また、さらに、複数の半導体モジュール内の半導体素子を外部接続端子によりモジュール間を並列接続した製品においては、各半導体モジュールの半導体素子の電気的特性を揃えることにより、従来のように個別の半導体パッケーッジ製品を並列接続した製品と比較して、許容電流等の電気的特性のディレーティングを小さくすることができる。また、最大許容電流が異なるコンパクト化された１パッケーッジの製品を幅広く製造でき、豊富な製品ラインナップをユーザに提供できる。
本発明によれば、少なくとも１個以上の半導体素子を備えた半導体モジュールを外部接続端子によりモジュール間を並列接続及び／または直列接続して１パッケーッジの製品として提供できるので、多様な製品を1パッケーッジの半導体装置として提供可能となる。また、それらの各製品において部品（該半導体モジュール）の共通化が可能となるため、量産効果によりそれら各製品の製造コストを低減できる。また、さらに、複数の半導体モジュール内の半導体素子を外部接続端子によりモジュール間を並列接続した製品においては、各半導体モジュールの半導体素子の電気的特性を揃えることにより、従来のように個別の半導体パッケーッジ製品を並列接続した製品と比較して、許容電流等の電気的特性のディレーティングを小さくすることができる。また、最大許容電流が異なるコンパクト化された１パッケーッジの製品を幅広く製造でき、豊富な製品ラインナップをユーザに提供できる。
以下、図面を参照しながら本発明の実施形態について説明する。
図１は、本発明の実施形態の半導体装置の外部接続前の形態を示す図である。図１に示す半導体装置を、便宜上、半導体装置基板１０と呼ぶことにする。
ケース１１は、ＭＯＳモジュール部１２（第１のＭＯＳモジュール部）とＭＯＳモジュール部１４（第２のＭＯＳモジュール部）を備えている。
図１は、本発明の実施形態の半導体装置の外部接続前の形態を示す図である。図１に示す半導体装置を、便宜上、半導体装置基板１０と呼ぶことにする。
ケース１１は、ＭＯＳモジュール部１２（第１のＭＯＳモジュール部）とＭＯＳモジュール部１４（第２のＭＯＳモジュール部）を備えている。
図２（ａ）、（ｂ）は、それぞれ、ＭＯＳモジュール部１２とＭＯＳモジュール部１４の回路図である。同図（ａ）、（ｂ）に示すように、ＭＯＳモジュール部１２とＭＯＳモジュール部１４は、共に、ケース１１内にｎチャネルのエンハンスメント形ＭＯＳＦＥＴ（以下、ｎ−ＭＯＳＦＥＴ）１３（第１の半導体モジュール）、１５（第２の半導体モジュール）を備えている。
図１、２に示すように、ＭＯＳモジュール部１２は、ｎ−ＭＯＳＦＥＴ１３に係るドレイン電極（Ｄ）と接続される端子導体１６とソース電極（Ｓ）と接続される端子導体１７−１、１７−２を備えている。また、ＭＯＳモジュール部１４は、ｎ−ＭＯＳＦＥＴ１５に係るドレイン電極（Ｄ）と接続される端子導体１８−１、１８−２とソース電極（Ｓ）と接続される端子導体１９を備えている。端子導体１６、１７−１、１７−２、１８−１、１８−２、１９は、ケース１１外部へと延在しケース１１外部にて直角に折り曲げられている。また、ＭＯＳモジュール部１２、１４は、図１には示されていないが、それぞれ、図２（ａ）、（ｂ）に示すようにゲート電極（Ｇ）を備えている。
尚、この図１に示す半導体装置基板１０はあくまでも一例であり、本発明においては、半導体装置基板におけるドレイン電極と接続される端子導体やソース電極と接続される端子導体の配置・個数は限定されるものではない。また、各電極と端子導体とは一体であってもよい。
図３は、図１の半導体装置基板１０のＭＯＳモジュール部間を外部接続端子２２によりモジュール部間１２、１４を外部接続することにより、ＭＯＳモジュール部１２とＭＯＳモジュール部１４の各ｎ-ＭＯＳＦＥＴ１３、１５を並列接続した半導体装置を製造する方法を示す図である。
図３に示す半導体装置２０は、ＭＯＳモジュール部１２のドレイン電極と接続される端子導体１６とＭＯＳモジュール部１４の第１及び第２のドレイン電極と接続される端子導体１８−１，１８−２が正極外部接続端子２２で外部接続されると共に、ＭＯＳモジュール部１２の第１及び第２のソース電極と接続される端子導体１７−１，１７−２とＭＯＳモジュール部１４のソース電極と接続される端子導体１９が負極外部接続端子２４で外部接続されている。図４は、このような外部接続端子２２、２４によりモジュール部間を外部接続することにより製造される半導体装置２０の回路を示す図である。半導体装置２０は、２個のｎ-ＭＯＳＦＥＴ１３，１５を外部接続端子によりモジュール部間を並列接続された回路となっている。
このようにして、ＭＯＳモジュール部１２とＭＯＳモジュール部１４を外部接続端子によりモジュール部間を外部接続することにより、ＭＯＳモジュール部１２，１４の個々のｎ-ＭＯＳＦＥＴ１３、１５の２倍の電流容量定格を有する半導体装置２０を製造できる。また。各ＭＯＳモジュール部１２、１４内部のｎ−ＭＯＳＦＥＴ１３，１５の電気特性を略同等にすることにより、通常必要なディレーティングを少なくすることができる。
図５は、図１の半導体装置基板１０から製造される他の半導体装置を示す図である。
同図に示す半導体装置３０は、回路及び外部接続構成は実施例１の半導体装置２０と同様であるが、外部接続端子３２は導体端子１６、１７−１、１７−２、１８−１、１８−２、１９をカバーする長方形状の導電体平板から構成し、外部接続端子３４は導体端子１７−１、１７−２、１９をカバーする六角形状の導電体平板を構成し、正極外部接続端子３２と負極外部接続端子３４間に絶縁部（シート等）を設けることにより、半導体装置２０よりもインダクタンスを低減させ、さらに、ディレーティングを少なくしたものである。
同図に示す半導体装置３０は、回路及び外部接続構成は実施例１の半導体装置２０と同様であるが、外部接続端子３２は導体端子１６、１７−１、１７−２、１８−１、１８−２、１９をカバーする長方形状の導電体平板から構成し、外部接続端子３４は導体端子１７−１、１７−２、１９をカバーする六角形状の導電体平板を構成し、正極外部接続端子３２と負極外部接続端子３４間に絶縁部（シート等）を設けることにより、半導体装置２０よりもインダクタンスを低減させ、さらに、ディレーティングを少なくしたものである。
図６は、図５に示す半導体装置３０のＡ−Ａ’線に沿って端子導体１７−２周辺部分を示す部分断面図である。
図６に示すように、ＭＯＳモジュール部１２とＭＯＳモジュール部１４（図６では不図示）の表面に、図５の上面図に示す形状で負極外部接続端子３４を設け、さらに、その負極外部接続端子３４の上全体を覆うようにシート状の絶縁部３６を設ける。そして、さらに、その絶縁部３６の上に正極外部接続端子３２を設ける。この正極外部接続端子３２は、図５の上面図に示す形状で設ける。したがって、正極外部接続端子３２の一部は、ＭＯＳモジュール部１２及びＭＯＳモジュール部１４の表面に設けられる。このとき、絶縁部３６は、正極外部接続端子３２と負極外部接続端子３４が接触しないように設けられる。
図６に示すように、ＭＯＳモジュール部１２とＭＯＳモジュール部１４（図６では不図示）の表面に、図５の上面図に示す形状で負極外部接続端子３４を設け、さらに、その負極外部接続端子３４の上全体を覆うようにシート状の絶縁部３６を設ける。そして、さらに、その絶縁部３６の上に正極外部接続端子３２を設ける。この正極外部接続端子３２は、図５の上面図に示す形状で設ける。したがって、正極外部接続端子３２の一部は、ＭＯＳモジュール部１２及びＭＯＳモジュール部１４の表面に設けられる。このとき、絶縁部３６は、正極外部接続端子３２と負極外部接続端子３４が接触しないように設けられる。
上記実施例１，２の半導体装置２０、３０は、いずれも、２個の半導体素子を並列接続した回路構成となっているが、本発明の半導体装置の回路構成はこれに限定されるものではなく、並列接続される半導体素子の個数は任意であってよい。
図７は、図１の半導体装置基板１０から製造される、さらに他の半導体装置を示す図である。
図７に示す半導体装置４０は、正極外部接続端子４２と負極外部接続端子４４に加え、さらに、中間外部接続端子４８によりモジュール部１２、１４間を外部接続を使用することにより、ＭＯＳモジュール部１２とＭＯＳモジュール部１４が外部接続端子によりモジュール間を外部接続された構成となっている。図８は、半導体装置４０の回路図である。
図７に示す半導体装置４０は、正極外部接続端子４２と負極外部接続端子４４に加え、さらに、中間外部接続端子４８によりモジュール部１２、１４間を外部接続を使用することにより、ＭＯＳモジュール部１２とＭＯＳモジュール部１４が外部接続端子によりモジュール間を外部接続された構成となっている。図８は、半導体装置４０の回路図である。
半導体装置４０は、ＭＯＳモジュール部１２のｎ−ＭＯＳＦＥＴ１３の第１のソース電極と接続される端子導体１７−１とＭＯＳモジュール部１４のｎ−ＭＯＳＦＥＴ１５の第２のドレイン電極と接続される端子導体１８−２間が中間外部接続端子４８によりモジュール部間を外部接続されている。また、ＭＯＳモジュール部１２のｎ−ＭＯＳＦＥＴ１３のドレイン電極と接続される端子導体１６に正極外部接続端子４２、ＭＯＳモジュール部１４のｎ−ＭＯＳＦＥＴ１５のソース電極と接続される端子導体１９の負極外部接続端子４４は例えばモジュール部間の直列接続に用いるためのものである。
半導体装置基板１０をこのように外部接続することにより、ＭＯＳモジュール部１２のｎ-ＭＯＳＦＥＴ１３とＭＯＳモジュール部１４のｎ-ＭＯＳＦＥＴ１５が直列接続され、アーム構成の半導体装置４０が外部接続端子によりモジュール間を外部接続し製造される。この半導体装置４０では、２個のｎ−ＭＯＳ
ＦＥＴ１３，１５を直列接続しているが、本発明においては、直列接続されるｎ−ＭＯＳＦＥＴの個数は限定されるものではなく任意である。
ＦＥＴ１３，１５を直列接続しているが、本発明においては、直列接続されるｎ−ＭＯＳＦＥＴの個数は限定されるものではなく任意である。
このように、本発明においては、実施例１，２の半導体装置２０，３０のようにｎ−ＭＯＳＦＥＴが並列接続された回路を構成できると共に、実施例３の半導体装置４０のように、ｎ−ＭＯＳＦＥＴが直列接続された回路も構成できる。また、半導体装置２０もしくは半導体装置３０と半導体装置４０とを１個のパッケーッジの半導体装置として製造することも容易に可能であるので、本発明では、ｎ−ＭＯＳＦＥＴが並列接続された回路と、ｎ−ＭＯＳＦＥＴが直列接続された回路が混載した構成の回路を１パッケーッジの半導体装置として製造可能である。
ところで、上記各実施例の半導体装置は、いずれも、半導体素子としてｎ−ＭＯＳＦＥＴを搭載した半導体モジュールを用いているが、本発明の半導体装置で使用する半導体モジュールはｎ−ＭＯＳＦＥＴ以外の半導体素子を搭載したものであってもよい。例えば、ｐ−ＭＯＳＦＥＴ，ＣＭＯＳ−ＦＥＴ(Complementary Metal Oxide Semiconductor FET)などのＦＥＴ、ＩＧＢＴ、ＳＩＴ(Static Induction Transistor)、バイポーラトランジスタなどのトランジスタ、さらには、ＧＴＯ(Gate Turn-off Thyristor)などのサイリスタ等の半導体素子であってもよい。
また、該半導体モジュールに搭載される半導体素子の個数は１個に限定されるものではなく、任意の個数であってよい。また、全ての半導体モジュールにおいて搭載される半導体素子数が同一である必要はなく、個々の半導体モジュールで搭載される半導体素子の個数が異なっていてもよい。また、さらに、各半導体モジュールに搭載される半導体素子の種類が異なっていてもよい。
本発明は、直流モーターの制御回路や電力変換装置等で使用されるデバイスに適用できる。
１０ 半導体装置基板
１２ ＭＯＳモジュール部（第１のＭＯＳモジュール部）
１３ ｎ−ＭＯＳＦＥＴ
１６ ドレイン電極と接続される端子導体
１７−１ ソース電極と接続される端子導体
１７−２ ソース電極と接続される端子導体
１４ ＭＯＳモジュール部（第２のＭＯＳモジュール部）
１５ ｎ−ＭＯＳＦＥＴ
１８−１ ドレイン電極と接続される端子導体
１８−２ ドレイン電極と接続される端子導体
１９ ソース電極と接続される端子導体
２０ 半導体装置（実施例１）
２２ 正極外部接続端子
２４ 負極外部接続端子
３０ 半導体装置（実施例２）
３２ 正極外部接続端子
３４ 負極外部接続端子
３６ 絶縁部
４０ 半導体装置（実施例３）
４２ 正極外部接続端子
４４ 負極外部接続端子
４８ 中間外部接続端子
１２ ＭＯＳモジュール部（第１のＭＯＳモジュール部）
１３ ｎ−ＭＯＳＦＥＴ
１６ ドレイン電極と接続される端子導体
１７−１ ソース電極と接続される端子導体
１７−２ ソース電極と接続される端子導体
１４ ＭＯＳモジュール部（第２のＭＯＳモジュール部）
１５ ｎ−ＭＯＳＦＥＴ
１８−１ ドレイン電極と接続される端子導体
１８−２ ドレイン電極と接続される端子導体
１９ ソース電極と接続される端子導体
２０ 半導体装置（実施例１）
２２ 正極外部接続端子
２４ 負極外部接続端子
３０ 半導体装置（実施例２）
３２ 正極外部接続端子
３４ 負極外部接続端子
３６ 絶縁部
４０ 半導体装置（実施例３）
４２ 正極外部接続端子
４４ 負極外部接続端子
４８ 中間外部接続端子
Claims (1)
- 第１の電極と第２の電極を備える半導体素子を１つ以上備える半導体モジュールがケースに複数収容され、前記半導体モジュールは、前記半導体素子の第１の電極を前記ケース外部に導出して構成される第１の端子導体と、前記半導体素子の第２の電極を前記ケース外部に導出して構成される第２の端子導体と、を備え、
一つの前記第１の端子導体と二つの前記第２の端子導体とを備える第１の半導体モジュールと、二つの前記第１の端子導体と一つの前記第２の端子導体とを備える第２の半導体モジュールと、を対向して配置し、
前記第１の半導体モジュールの一つの前記第１の端子導体と前記第２の半導体モジュールの二つの前記第１の端子導体が、隣り合うように配置するとともに、前記第１の半導体モジュールの二つの前記第２の端子導体と前記第２の半導体モジュールの一つの前記第２の端子導体が隣り合うように配置し、
前記半導体モジュールの第１の端子導体同士を前記ケース外部で接続する第１の外部接続端子と、前記半導体モジュールの第２の端子導体同士を前記ケース外部で接続する第２の外部接続端子により、前記ケース内部に配置された複数のモジュールを並列接続し、
前記第１の半導体モジュールの一つの前記第１の端子導体と前記第２の半導体モジュールの二つの前記第１の端子導体を覆う前記第１の外部接続端子は、凹６角形状の導電体平板であり、
前記第１の半導体モジュールの前記第１の端子導体と前記第２の端子導体と、前記第２の半導体モジュールの前記第１の端子導体と前記第２の端子導体を覆う前記第２の外部接続端子は、長方形状の導電体平板であり、
前記第１の外部接続端子と前記第２の外部接続端子の間に前記第１の外部接続端子を覆う形状の絶縁部を設ける、
ことを特徴とする半導体装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004003174A JP4363190B2 (ja) | 2004-01-08 | 2004-01-08 | 半導体装置及びその製造方法 |
| TW094100008A TWI256127B (en) | 2004-01-08 | 2005-01-03 | Semiconductor apparatus and a production method thereof |
| US11/029,915 US7397116B2 (en) | 2004-01-08 | 2005-01-04 | Semiconductor apparatus and production method thereof suitable for electric power devices |
| EP05000122.1A EP1553687B1 (en) | 2004-01-08 | 2005-01-05 | Semiconductor apparatus and a production method thereof |
| KR1020050001890A KR100679910B1 (ko) | 2004-01-08 | 2005-01-07 | 반도체 장치 및 그의 제조 방법 |
| CNB2005100038052A CN100521198C (zh) | 2004-01-08 | 2005-01-10 | 半导体装置及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004003174A JP4363190B2 (ja) | 2004-01-08 | 2004-01-08 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005198443A JP2005198443A (ja) | 2005-07-21 |
| JP4363190B2 true JP4363190B2 (ja) | 2009-11-11 |
Family
ID=34587709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004003174A Expired - Fee Related JP4363190B2 (ja) | 2004-01-08 | 2004-01-08 | 半導体装置及びその製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US7397116B2 (ja) |
| EP (1) | EP1553687B1 (ja) |
| JP (1) | JP4363190B2 (ja) |
| KR (1) | KR100679910B1 (ja) |
| CN (1) | CN100521198C (ja) |
| TW (1) | TWI256127B (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4567570B2 (ja) * | 2005-10-17 | 2010-10-20 | 三菱電機株式会社 | 電力変換装置 |
| JP5055972B2 (ja) | 2006-01-12 | 2012-10-24 | 株式会社豊田自動織機 | 産業車両の荷役装置 |
| JP5333814B2 (ja) | 2007-09-12 | 2013-11-06 | アイシン精機株式会社 | パワー半導体モジュール、インバータ装置、及びインバータ一体型モータ |
| CN103125022B (zh) * | 2010-07-01 | 2016-01-20 | 三菱电机株式会社 | 功率半导体模块、电力转换装置和铁路车辆 |
| JP2012165621A (ja) * | 2011-02-09 | 2012-08-30 | Toshiba Corp | 電力変換装置 |
| CN103066862B (zh) * | 2012-12-26 | 2015-09-23 | 株洲南车时代电气股份有限公司 | 一种高压半桥igbt逆变模块 |
| DE102013102707A1 (de) * | 2013-03-18 | 2014-09-18 | Sma Solar Technology Ag | Wechselrichter mit mindestens einer Wechselrichterbrücke zwischen zwei Busbars |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0628292B2 (ja) | 1988-11-11 | 1994-04-13 | 富士電機株式会社 | 逆阻止形トランジスタモジュール |
| JP2656416B2 (ja) * | 1991-12-16 | 1997-09-24 | 三菱電機株式会社 | 半導体装置および半導体装置の製造方法、並びに半導体装置に用いられる複合基板および複合基板の製造方法 |
| JP2993278B2 (ja) * | 1992-06-26 | 1999-12-20 | 富士電機株式会社 | 半導体装置 |
| EP0710983B1 (de) * | 1994-11-07 | 2001-02-28 | eupec Europäische Gesellschaft für Leistungshalbleiter mbH & Co. KG | Brücken-Modul |
| US5541453A (en) | 1995-04-14 | 1996-07-30 | Abb Semiconductors, Ltd. | Power semiconductor module |
| CN1155165A (zh) | 1995-11-24 | 1997-07-23 | 亚瑞亚·勃朗勃威力有限公司 | 功率半导体组件系统 |
| JP3085453B2 (ja) | 1996-09-06 | 2000-09-11 | 株式会社日立製作所 | 半導体モジュール及びこれを用いたインバータ装置 |
| JP2000350475A (ja) | 1999-05-31 | 2000-12-15 | Hitachi Ltd | 半導体回路 |
| JP2001036005A (ja) | 1999-07-23 | 2001-02-09 | Fuji Electric Co Ltd | 半導体装置 |
| JP4177571B2 (ja) | 2001-09-20 | 2008-11-05 | 三菱電機株式会社 | 半導体装置 |
| JP4066644B2 (ja) * | 2001-11-26 | 2008-03-26 | 株式会社豊田自動織機 | 半導体装置、半導体装置の配線方法 |
| JP3780230B2 (ja) * | 2002-07-03 | 2006-05-31 | 株式会社日立製作所 | 半導体モジュール及び電力変換装置 |
| GB0226714D0 (en) * | 2002-11-15 | 2002-12-24 | Bombardier Transp Gmbh | Converter module |
-
2004
- 2004-01-08 JP JP2004003174A patent/JP4363190B2/ja not_active Expired - Fee Related
-
2005
- 2005-01-03 TW TW094100008A patent/TWI256127B/zh not_active IP Right Cessation
- 2005-01-04 US US11/029,915 patent/US7397116B2/en not_active Expired - Fee Related
- 2005-01-05 EP EP05000122.1A patent/EP1553687B1/en not_active Not-in-force
- 2005-01-07 KR KR1020050001890A patent/KR100679910B1/ko active IP Right Grant
- 2005-01-10 CN CNB2005100038052A patent/CN100521198C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP1553687A3 (en) | 2012-02-22 |
| TWI256127B (en) | 2006-06-01 |
| US7397116B2 (en) | 2008-07-08 |
| KR100679910B1 (ko) | 2007-02-07 |
| KR20050074292A (ko) | 2005-07-18 |
| CN1638123A (zh) | 2005-07-13 |
| US20050151167A1 (en) | 2005-07-14 |
| EP1553687A2 (en) | 2005-07-13 |
| JP2005198443A (ja) | 2005-07-21 |
| CN100521198C (zh) | 2009-07-29 |
| EP1553687B1 (en) | 2016-07-27 |
| TW200529409A (en) | 2005-09-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060426 |
|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090728 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120828 Year of fee payment: 3 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 4363190 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120828 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130828 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |