JP4353362B2 - ビデオ信号処理システムおよびディジタル・ビデオ・システムにおいてデータを処理する方法 - Google Patents

Description

本発明は、一般に、ビデオ信号処理システムに関し、より詳細には、ディジタル・ビデオ信号処理により生じる望ましくない画像アーティファクト（ａｒｔｉｆａｃｔ）を除去するシステムに関する。

本出願は、２００１年１２月３日に米国特許商標局に出願され、そこで割り当てられた番号６０／３３６，６５０を有する仮出願から得られる全ての特典を主張する。

ディジタル・ビデオ信号処理システムでは、様々なピクセル領域（ｐｉｘｅｌ ｄｏｍａｉｎ：ピクセル・ドメイン）で動作することが望ましい。例えば、信号サンプルが矩形グリッド（格子）上の点を表す直交（ｏｒｔｈｏｇｏｎａｌ）ピクセル領域で動作することは、しばしば有利である。この直交ピクセル領域でオンスクリーン表示処理を実行すると、ビデオ・オーバーレイ（ｏｖｅｒｌａｙ）上でのぎざぎざの縁部およびジッタを防止するための複雑なスキュー（ｓｋｅｗ）補正方式の必要がなくなる。「ＰＩＰ」（Ｐｉｃｔｕｒｅ Ｉｎ Ｐｉｃｔｕｒｅ：ピクチャ・イン・ピクチャ）処理などのある種の応用例では、直交ピクセル領域を用いると、（例えば、挿入画像の圧縮およびオーバーレイ機能に用いる）このようなスキュー（ｓｋｅｗ：ずれ）補正方式が不要になるばかりでなく、垂直フィルタ処理などの動作が簡略化される。特に、垂直フィルタ処理は、１つのフィールドからの画素と前のフィールド（またはフレーム）からの画素を比較するフレーム・コーミング（ｃｏｍｂｉｎｇ）処理を用いてしばしば実行される。このような処理を直交ピクセル領域以外で実行することは、不可能ではないにしても極めて難しいであろう。

１つの領域から別の領域に変換することが望ましい場合がある。例として、（例えば、ライン・ロック（ｌｉｎｅ−ｌｏｃｋｅｄ）、バースト・ロック（ｂｕｒｓｔ−ｌｏｃｋｅｄ））直交ピクセル領域に信号を変換して処理し、次いで、それを変換して元の非直交（ｎｏｎ―ｏｒｔｈｏｇｏｎａｌ）ピクセル領域に戻すことが望ましい場合がある。異なるピクセル領域は、各領域における動作が、個々の周波数で個々のタイミングを示すそれぞれのクロック信号により制御される異なるクロック領域とみなすこともできる。ここで説明する例では、直交ピクセル領域は、第１のクロック領域の例であり、非直交ピクセル領域は、第２のクロック領域の例である。様々なクロック領域が可能であり、必要なディジタル信号処理の個々の形態に好都合なクロック領域に応じて選択することができる。異なるクロック領域またはピクセル領域を用いることの特徴は、クロック領域間の変換が必要となり得ることである。例えば、非直交ピクセル領域から直交ピクセル領域にデータを変換するには、可変「ＳＲＣ」（Ｓａｍｐｌｅ Ｒａｔｅ Ｃｏｎｖｅｒｔｅｒ：サンプル・レート変換器）が必要である。可変サンプル・レート変換器（ＳＲＣ）は、（ｉ）１水平ライン当たり一定の出力サンプル数と、（ｉｉ）（１ライン当たりの入力サンプル数が変化するときでも）出力サンプルと水平同期信号の間の所定の位相関係とを維持するために連続的に調整される変換比を用いる。同様に、直交ピクセル領域から非直交ピクセル領域にデータを逆変換するには、本明細書で可変逆サンプル・レート変換器（Ｉｎｖｅｒｓｅ−ＳＲＣ：Ｉｎｖ−ＳＲＣまたは逆ＳＲＣ）と称する第２の可変サンプル・レート変換器（ＳＲＣ）が必要である。

ある種のシステムでは、変換比を制御するために、第１のサンプル・レート変換器（ＳＲＣ）および第２のサンプル・レート変換器（ＳＲＣ）、即ち逆サンプル・レート変換器（Ｉｎｖ−ＳＲＣ）は、共に「ＰＬＬ」（Ｐｈａｓｅ Ｌｏｃｋ Ｌｏｏｐ）（位相同期ループ、フェーズ・ロック・ループ）回路を必要とする。具体的には、ＳＲＣを制御するＰＬＬは、１水平ライン当たりの出力サンプル数（例えば、８５８）を固定するように変換比を調整する。Ｉｎｖ−ＳＲＣを制御するＰＬＬは、ＳＲＣの入力におけるサンプル・レートに適合する出力サンプル・レートを生成するように変換比を調整する。このような場合、システムの過渡応答時間は、これら２つのＰＬＬの応答時間の合計となる。従って、複数のＰＬＬを使用すると、しばしば、「ＶＣＲ」（ビデオ・カセット・レコーダ）におけるヘッド切替動作により生じるものなど、水平トランジェント（ｔｒａｎｓｉｅｎｔ：過渡的）復旧間隔が長くなる。更に、複数のＰＬＬを用いると、追加の回路が必要になり、システムにノイズが導入される恐れもある。このようなノイズにより、望ましくない画像のアーティファクトが表示されることがある。

従って、上記問題を回避し、それにより、システムの過渡応答時間およびノイズ耐性が損なわれることが防止され、回路の要件も軽減されるディジタル・ビデオ・システムが求められている。本発明は、上記その他の問題に対処するものである。

（発明の概要）
本発明は、１つには上述の問題を認識し、１つには上述の問題を解決するビデオ信号処理システムを供給することを含んでいる。より具体的には、本発明の態様によれば、ビデオ信号処理システムは、第１のサンプル・レート変換器および第２のサンプル・レート変換器を備えている。第１のサンプル・レート変換器は、ビデオ・データを第１のクロック領域から第２のクロック領域に変換する。第２のサンプル・レート変換器は、このビデオ・データを第２のクロック領域から第１のクロック領域に変換する。第２のサンプル・レート変換器は、ビデオ・データを第２のクロック領域から第１のクロック領域に変換するとき、サンプル・レート変換器により生成される制御信号を利用する。

本発明の実施形態についての以下の説明を添付の図面と併せ読むことにより、本発明の上記その他の特徴および利点並びにそれらを実現する方法がより明らかになり、本発明がよりよく理解されよう。

本明細書に提示した例は、本発明の好ましい実施形態を示すものであり、決してこのような例を本発明の範囲を限定するものと解釈すべきではない。

次に、図面を参照する。より具体的には図１を参照すると、本発明を実行するのに適当なディジタル・ビデオ・システムの一例に関連する部分１００が示されている。例示し説明するために、図１は、ピクチャ・イン・ピクチャ（ＰＩＰ）機能を利用可能にするビデオ・システムの一部１００として示す。ただし、本明細書で以下に述べるように、図１の要素は、グラフィックスおよび／または他の「オンスクリーン表示（ＯＳＤ：Ｏｎ−Ｓｃｒｅｅｎ Ｄｉｓｐｌａｙ）」用途などの他の応用例にも用いることができる。例えば、図１の構成要素は、１つまたは複数のＩＣ（集積回路）上に含めることもできる。

図１は、２つの入力チャネル（即ち、主画像用の１つのチャネルと、ピクチャ・イン・ピクチャ（ＰＩＰ）を構成する挿入画像用の１つのチャネル）を含んでいる。主画像用のチャネルは、主画像を表すビデオ信号（即ち、ＶＩＤ１）を処理し、「ＡＤＣ」（アナログ−ディジタル変換器）１０、「ＤＳＰ」（ディジタル信号プロセッサ）１５およびサンプル・レート変換器（ＳＲＣ）２０を含んでいる。挿入画像用のチャネルは、挿入画像、即ちＰＩＰを表すビデオ信号（即ち、ＶＩＤ２）を処理し、やはりアナログ−ディジタル変換器（ＡＤＣ）２５、ディジタル信号プロセッサ（ＤＳＰ）３０およびサンプル・レート変換器（ＳＲＣ）３５を含んでいる。主画像および挿入画像チャネルからの出力は、ＤＳＰ４０、逆サンプル・レート変換器（Ｉｎｖ−ＳＲＣ）４５、ＤＳＰ５０および「ＤＡＣ」（ディジタル−アナログ変換器）５５を含む図１の残りの構成要素に供給される。

動作時には、アナログ−ディジタル変換器（ＡＤＣ）１０および２５は、アナログ形式のビデオ信号ＶＩＤ１およびＶＩＤ２を受け取り、それらをそれぞれディジタル形式に変換する。ＡＤＣ１０および２５への入力部におけるビデオ信号ＶＩＤ１およびＶＩＤ２の水平ライン周波数は、ビデオ・カセット・レコーダ（ＶＣＲ）テープの伸びなど、通常の公差により変化し得る。従って、ＡＤＣ１０および２５の出力部における１ライン当たりのサンプル数は変化し得る。ＡＤＣ１０および２５からの出力信号は、それらに対してそれぞれディジタル信号処理動作を実行するディジタル信号プロセッサ（ＤＳＰ）１５および３０に供給される。

ディジタル信号プロセッサ（ＤＳＰ）１５および３０からの出力信号は、それらに対してそれぞれサンプル・レート変換動作を実行するサンプル・レート変換器（ＳＲＣ）２０および３５に供給される。具体的には、ＳＲＣ２０および３５はそれぞれ、第１のクロック領域、例えば非直交ピクセル領域から、第２のクロック領域、例えば（ライン・ロック、バースト・ロックなどの）直交ピクセル領域に信号を変換するように、サンプル・レート変換動作を実行する。直交ピクセル領域に信号を変換するには、ＳＲＣ２０および３５はそれぞれ、信号の瞬時ライン周波数に適合していなければならず、これには、一般に、「水平ＰＬＬ」（ＨＰＬＬ：Ｈｏｒｉｚｏｎｔａｌ ＰＬＬ）が必要である。本明細書では、水平ＰＬＬ（ＨＰＬＬ）を備えたＳＲＣを「ライン・ロックＳＲＣ」と称する。

サンプル・レート変換器（ＳＲＣ）２０および３５からの変換済み出力信号は、図１ではピクチャ・イン・ピクチャ（ＰＩＰ）プロセッサとして実行し得るディジタル信号プロセッサ（ＤＳＰ）４０に供給される。ＤＳＰ４０は、これらの変換済み信号をディジタル的に（例えば、ＰＩＰ機能が利用可能になるように）処理し、直交ピクセル領域におけるその処理済み出力信号を、それに対して逆サンプル・レート変換動作を実行する別のＳＲＣ、例えば、図１に示す実施例ではＩｎｖ−ＳＲＣ４５として示す第３のＳＲＣに供給する。具体的には、Ｉｎｖ−ＳＲＣ４５は、直交ピクセル領域から非直交ピクセル領域に信号を変換するように、逆サンプル・レート変換動作を実行する。

本発明の態様によれば、逆サンプル・レート変換動作を実行するとき、逆サンプル・レート変換器（Ｉｎｖ−ＳＲＣ）４５は、例えば図１に示す制御、即ちタイミング信号ＣＴＲＬにより示される、ＳＲＣ２０から供給される情報を利用する。このような情報を利用することにより、データ転送に必要なクロックは１つだけになり、一般に、複数クロックを使用することから生じる望ましくない画像アーティファクトの可能性を無くする助けとなる。更に、ＳＲＣ２０からの情報を用いると、Ｉｎｖ−ＳＲＣ４５内に別のＰＬＬが不要になり、それにより、回路の要件が軽減され、システムの過渡応答時間およびノイズ耐性が更に損なわれることが防止される。

逆サンプル・レート変換器（Ｉｎｖ−ＳＲＣ）４５からの変換済み出力信号は、それに対するディジタル信号処理動作を実行するディジタル信号プロセッサ（ＤＳＰ）５０に供給される。次いで、ＤＳＰ５０からの処理済み出力信号は、この処理済み信号をアナログ形式に変換し、このアナログ出力信号をビデオ・システムのディスプレイ・ドライバに供給するＤＡＣ５５に供給される。

次に、図２を参照すると、図１のサンプル・レート変換器（ＳＲＣ）２０および逆サンプル・レート変換器（Ｉｎｖ−ＳＲＣ）４５の更なる細部の例が示されている。図２では、ＳＲＣ２０は、ピクチャ・イン・ピクチャ（ＰＩＰ）および／またはオンスクリーン表示（ＯＳＤ）処理を簡略化するために非直交サンプル（Ｙａ）を直交サンプル（Ｙｂ）に変換するライン・ロックＳＲＣである。ＤＳＰ４０は、この直交サンプル（Ｙｂ）を受け取り、それを処理し、処理済みサンプル（Ｙｃ）をＩｎｖ−ＳＲＣ４５に供給する。例示し説明するために、図２には、ＤＳＰ４０への入力チャネルを１つだけ示す。ただし、ＰＩＰなどの応用例では、一般に、ＤＳＰ４０は、（図示しない）別のチャネルのＳＲＣから入力を受け取ることになろう。ＤＳＰ４０は、フレーム・コム（くし型）フィルタ処理（ｆｒａｍｅ ｃｏｍｂ ｆｉｌｔｅｒｉｎｇ）など他の機能を行うことができるプロセッサとしても実現し得る。Ｉｎｖ−ＳＲＣ４５は、処理済みサンプル（Ｙｃ）を変換して、元の非直交領域における非直交サンプル（Ｙｄ）に戻す。マスタ・クロック信号ＭＣＬＫは、ＳＲＣ２０、ＤＳＰ４０およびＩｎｖ−ＳＲＣ４５にクロック信号を供給する。ある実施例によれば、マスタ・クロック信号ＭＣＬＫの周波数は、１８ＭＨｚである。

図２に示すように、サンプル・レート変換器（ＳＲＣ）２０は、位相コントローラ２２、「ＬＰＦ」（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ：ローパス・フィルタ）２３および位相検出器２４を含む水平ＰＬＬ（ＨＰＬＬ）内に多相フィルタ２１を備えている。Ｉｎｖ−ＳＲＣ４５は、多相フィルタ４６および位相コントローラ４７を備えている。本明細書で前に示したように、Ｉｎｖ−ＳＲＣ４５は、ＳＲＣ２０からの情報を利用し、それにより、Ｉｎｖ−ＳＲＣ４５内の別のＰＬＬが不要になる。従って、ビデオ・システムの性能を改善し、且つコストを下げるより簡単な設計が実現される。

動作時には、サンプル・レート変換器（ＳＲＣ）位相コントローラ（ｐｈａｓｅ ｃｏｎｔｒｏｌｌｅｒ）２２は、ローパス・フィルタ（ＬＰＦ）２３からＦｉｌｔｅｒ＿Ｏｕｔ信号を受け取り、それに基づいて２つの制御信号を生成する。具体的には、ＳＲＣ位相コントローラ２２は、Ｔａｐ（タップ）信号および「ＶＳＯ」（Ｖａｌｉｄ ＳＲＣ Ｏｕｔ：ＳＲＣ出力有効）信号を生成する。本明細書で以下に説明するように、このＴａｐ信号は、位相制御信号であり、ＳＲＣ多相フィルタ（ｐｏｌｙ−ｐｈａｓｅ ｆｉｌｔｅｒ）２１内の乗算器係数のルックアップ・テーブルを制御し、ＶＳＯ信号は、直交領域におけるデータ転送を制御する制御信号、即ちタイミング信号である。即ち、このＶＳＯ信号により、直交領域と非直交領域のサンプル・レートが異なっていたとしても、直交領域が非直交領域と同じクロックを利用することになる。

ある実施例によれば、非直交領域は、１８ＭＨｚの固定サンプル・レートを有し、直交領域は、１ライン当たり８５８個のサンプルを有する。このため、適用可能なビデオ信号が、公称水平ライン周波数であるＦｈ＝１５．７３４２６ｋＨｚを有する場合、直交領域のサンプル・レートは、８５８×Ｆｈ＝１３．５ＭＨｚになる。従って、サンプル・レート変換器（ＳＲＣ）２０の変換比は、１３．５／１８＝３／４になり、即ち、ＳＲＣ２０は、４つの入力サンプルごとに３つの出力サンプルを生成しなければならない。直交領域が、非直交領域と同じクロックを用いるためには、直交領域における信号処理は、４クロック・サイクルごとに１回休止しなければならないことになる。このように、（例えば、図２のＶＳＯ信号により示す）ＳＲＣ２０からのタイミング、即ち制御信号は、直交領域におけるデータ転送レジスタ用のイネーブル信号としても動作し、それにより、データ処理が活動状態にあるか、或いは休止状態にあるかが判定される。

次に、図３を参照すると、図２のＳＲＣ位相コントローラ２２の更なる細部が例示されている。図３で、信号線の上に示す数字は、実施例において対応する信号線上を送信されるビット数（即ち、信号のビット幅）を表す。これらの数字は、決して限定的なものではない。即ち、本明細書で説明する本発明の原理に従って構成された他のシステムは、他のビット数、即ちビット幅を含む信号を用いることができる。また、図３で、横に「＊」（アスタリスク）を有する信号線は、符号なし信号（即ち、正負の指示がない信号）を表す。

図３では、減算器２２１で、固定バイアス３４９，５２５からＦｉｌｔｅｒ＿Ｏｕｔ信号を減じる。次いで、この減算結果を、周期的に更新される出力を有するアキュムレータ（積算器）に印加する。具体的には、このアキュムレータは、加算器２２２、切捨てブロック２２３およびＤ型フリップ・フロップ２２４を備えている。加算器２２２は、減算器２２１からの出力値を、Ｄ型フリップ・フロップ２２４から供給されるフィードバック信号値に加える。切捨てブロック２２３は、加算器２２２からの出力信号の「ＭＳＢ」（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ：最上位ビット）を切り捨て、得られた切捨て処理済み信号を、Ｄ型フリップ・フロップ２２４に供給する。Ｄ型フリップ・フロップ２２４は、Ａｃｃｕｍ＿Ｅｎ信号がハイ（高）のときはいつでも出力信号（即ち、「アキュムレータ出力」）を生成し、この出力信号を加算器２２２にフィードバックする。こうすると、Ａｃｃｕｍ＿Ｅｎ信号に応じて、このアキュムレータ出力が更新される。

Ｔａｐ信号は、アキュムレータ出力から得られる。具体的には、このアキュムレータ出力は、アキュムレータ出力のＭＳＢを切り捨てて、切捨て処理済み信号を生成する切捨てブロック２２５に印加される。乗算器２２６および減算器２２７は共に、切捨てブロック２２５からこの切捨て処理済み信号を受け取る。乗算器２２６は、切捨て処理済み信号に１６を掛けて、得られた乗算済み信号を減算器２２７に供給する。減算器２２７は、乗算器２２６により供給された乗算済み信号から、切捨てブロック２２５により供給された切捨て処理済み信号を減じる。次いで、この減算結果を切捨てブロック２２８に印加し、切捨てブロック２２８は、そのＭＳＢ（最上位ビット）を切り捨てて、切捨て処理済み信号を生成する。別の切捨てブロック２２９が、切捨てブロック２２８から切捨て処理済み信号を受け取り、それから１８個の「ＬＳＢ」（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ：最下位ビット）を切り捨てて、別の切捨て処理済み信号を生成する。Ｄ型フリップ・フロップ２３０は、切捨てブロック２２９から切捨て処理済み信号を受け取り、（例えば、図２のブロック４８からの）マスタ・クロック信号ＭＣＬＫに従ってクロック制御され、それによりＴａｐ信号が出力される。

本明細書で上述したように、Ｔａｐ信号は、ＳＲＣ多相フィルタ２１内の乗算器係数のルックアップ・テーブルを制御する。より具体的には、Ｔａｐ信号値は、ＳＲＣ多相フィルタ２１のルックアップ・テーブル中の列数に相当する。ある実施例によれば、ＳＲＣ２０は、入力サンプル間に６０個の位相を有し、ＳＲＣ多相フィルタ２１のルックアップ・テーブルは６０列の係数を含んでいる。従って、Ｔａｐ信号は、アキュムレータ出力の２０個のＬＳＢ（即ち、切捨てブロック２２５からの２０ビットの信号出力）が、２^２０−１からゼロに戻るときに、５９からゼロに戻らなければならない。従って、Ｔａｐ信号のゲイン（利得）は、正確に６０／２^２０（即ち、１５／２^１８に等しい）にならなければならない。

Ｔａｐ信号と同様に、ＶＳＯ信号もアキュムレータ出力から得られる。具体的には、アキュムレータ出力は、アキュムレータ出力の２０個のＬＳＢ（最下位ビット）を切り捨てて、切捨て処理済み信号を生成する切捨てブロック２３１に印加される。Ｄ型フリップ・フロップ２３２および否定排他的論理和（ｅｘｃｌｕｓｉｖｅ−ＮＯＲ）ゲート２３３は共に、切捨てブロック２３１から切捨て処理済み信号を受け取る。否定排他的論理和ゲート２３３は、マスタ・クロック信号ＭＣＬＫに応じてＤ型フリップ・フロップ２３２からも出力信号を受け取る。否定排他的論理和ゲート２３３からの出力信号は、アキュムレータ出力のＭＳＢ（最上位ビット）においてロー（低）からハイ（高）、またはハイ（高）からロー（低）への遷移が起こらない限りハイ（高）であるＡｃｃｕｍ＿Ｅｎ信号を表す。即ち、通常、Ａｃｃｕｍ＿Ｅｎ信号は、ハイ（高）であるが、アキュムレータ出力の２０個のＬＳＢが最大値（例えば、２^２０−１）から最小値（例えば、ゼロ）に送られるときの１クロック・サイクルに対してロー（低）になる。Ｄ型フリップ・フロップ２３４は、Ａｃｃｕｍ＿Ｅｎ信号を受け取り、マスタ・クロック信号ＭＣＬＫに従ってクロック制御され、それによりＶＳＯ信号が出力される。図３では、Ｔａｐ信号およびＶＳＯ信号は、レジスタに記憶された出力である（即ち、クロック制御されるＤＦＦ２３０および２３４からそれぞれ供給される）。通常、ＶＳＯ信号はハイ（高）であるが、Ｔａｐ信号がその最大値（例えば、５９）からその最小値（例えば、ゼロ）に送られるときの１クロック・サイクルに対してロー（低）になる。

サンプル・レート変換器（ＳＲＣ）２０への水平ライン周波数入力が公称値（ｎｏｍｉｎａｌ）（例えば、１５．７３４２６ｋＨｚ）のとき、Ｆｉｌｔｅｒ＿Ｏｕｔ信号の定常値は、ゼロである。従って、アキュムレータ出力は、Ａｃｃｕｍ＿Ｅｎ信号がハイ（高）の場合、１８ＭＨｚのクロック・サイクルごとに３４９，５２５だけ増加することになる。図４の線図４００に、得られたＴａｐ信号およびＶＳＯ信号を示す。即ち、図４は、Ｆｉｌｔｅｒ＿Ｏｕｔ信号がゼロであるときのＴａｐ信号およびＶＳＯ信号の例を示す。図４では、見やすいようにＶＳＯ信号に１５が掛けられていること（即ち、ＶＳＯ＊１５）に留意されたい。図４で、最初の２つのクロック・サイクル（入力から出力までの遅延）を無視すると、ＶＳＯ信号は、ハイ（高）であり、Ｔａｐ信号により、１８ＭＨｚの４つのクロック・サイクルのうちの３つが変化する。直交領域処理は、ＶＳＯ信号がハイ（高）のとき有効になり、ＶＳＯ信号がロー（低）のとき無効になる。従って、ＶＳＯ信号がハイ（高）のときのクロック・サイクルに対応するデータ・サンプルは、有効なサンプルになり、ＶＳＯ信号がロー（低）のときのクロック・サイクルに対応するデータ・サンプルは、無効なサンプルになる。図５の線図５００に、有効なデータ・サンプルと無効なデータ・サンプルの違いを示す。図５では、入力データ・サンプル期間の間に６０個の位相がある。関連する入力サンプルに対する相対的な内挿値の位相は、Ｔａｐ信号値（例えば、１９、３９、５９、休止、１９、３９、５９．．．）に対応する。この位相は、２０個、または、入力サンプル間の期間の１／３（即ち、２０／６０）ずつ増加する。その結果、入力サンプル期間の４／３倍となる出力サンプル期間が得られる。

水平ライン周波数が公称値よりも低い（例えば、１５．７３４２６ｋＨｚよりも低い）場合、Ｆｉｌｔｅｒ＿Ｏｕｔ信号はプラス（＋）になり、アキュムレータ入力（即ち、図３の加算器２２２への入力）は減少し、（平均して）４つの有効な出力サンプルのうちＳＲＣ２０からの有効な出力サンプルは３つよりも多くなる。逆に、水平ライン周波数が公称値よりも高い（例えば、１５．７３４２６ｋＨｚよりも高い）とき、Ｆｉｌｔｅｒ＿Ｏｕｔ信号はマイナス（−）になり、アキュムレータ入力は増加し、（平均して）４つの有効な出力サンプルのうちＳＲＣ２０からの有効な出力サンプルは３つよりも少なくなる。

実施例では、逆サンプル・レート変換器（Ｉｎｖ−ＳＲＣ）４５は、直交入力ピクセル・サンプルを変換して１８ＭＨｚの非直交領域に戻す。従って、Ｉｎｖ−ＳＲＣ４５は、幾つかのクロック・サイクルで入力サンプルが無効（即ち、直交領域における処理が休止状態のとき。図５参照）であっても、１８ＭＨｚクロック・サイクルごとに有効出力サンプルを生成しなければならない。そのため、Ｉｎｖ−ＳＲＣ４５は、無効な入力サンプルが生じたときには、有効な入力サンプル間で内挿し、前のサンプルまたは過去のサンプルに基づいて外挿しなければならない。このように、ＳＲＣ２０により生成されるＶＳＯ信号は、Ｉｎｖ−ＳＲＣ４５に対して少なくとも２つの別個の機能を果たす。第１に、ＶＳＯ信号は、直交領域におけるデータ転送を制御し（即ち、Ｉｎｖ−ＳＲＣ４５の多相フィルタ４６への入力。図２参照）、それにより、無効なサンプルが多相フィルタ４６に入力されるのを防止する。第２に、Ｉｎｖ−ＳＲＣ４５の位相コントローラ４７は、ＶＳＯ信号を用いて、内挿（ｉｎｔｅｒｐｏｌａｔｉｏｎ）および外挿（ｅｘｔｒａｐｏｌａｔｉｏｎ）が適切なタイミングで行われるように位相を調整する。

図６を参照すると、図２の逆サンプル・レート変換器（Ｉｎｖ−ＳＲＣ）４５の基本的なバージョンの位相コントローラ４７の更なる細部が例示されている。図６では、信号線の上に示す数字は、実施例において対応する信号線上を送信されるビット数を表す。これらの数字は、決して限定的なものではない。また、図６では、横に「＊」（アスタリスク）を有する信号線は、符号なし信号（即ち、正負の指示がない信号）を表す。

図６では、減算器４７１で、固定値７９からＴａｐ信号を減算する。次いで、この減算結果をリミッタ（制限器）４７２に印加する。リミッタ４７２は、その入力に基づいて、値が６０〜７９に制限された出力信号を生成する。マルチプレクサ４８３は、リミッタ４７２から出力信号を受け取り、第２信号経路からも入力信号を受け取る。この信号経路は、加算器４８０、切捨てブロック４８１およびＤ型フリップ・フロップ４８２を備えている。加算器４８０は、マルチプレクサ４８３の出力信号に固定値−２０を加える。この加算結果を、それからＭＳＢ（最上位ビット）を切り捨てて、切捨て処理済み信号を生成する切捨てブロック４８１に印加する。Ｄ型フリップ・フロップ４８２は、切捨てブロック４８１からこの切捨て処理済み信号を受け取り、（例えば、図２のブロック４８からの）マスタ・クロック信号ＭＣＬＫに従ってクロック制御され、それにより、マルチプレクサ４８３に他方の入力信号が供給される。マルチプレクサ４８３は、ＶＳＯ信号の論理状態に応じてその出力信号を供給する。具体的には、マルチプレクサ４８３により、ＶＳＯ信号がロー（低）のときは、その上側の入力（即ち、リミッタ４７２からの出力信号）を通過させることができ、ＶＳＯ信号がハイ（高）のときは、その下側の入力（即ち、Ｄ型フリップ・フロップ４８２からの出力信号）を通過させることができる。リミッタ４８４は、マルチプレクサ４８３から出力信号を受け取り、それに基づいて、値が−１０〜８９に制限された出力信号を生成する。Ｄ型フリップ・フロップ４８５は、リミッタ４８４から出力信号を受け取り、マスタ・クロック信号ＭＣＬＫに従ってクロック制御され、それによりＩｎｖ＿Ｔａｐ信号が出力される。

Ｉｎｖ＿Ｔａｐ信号は、逆サンプル・レート変換器（Ｉｎｖ−ＳＲＣ）４５の多相フィルタ４６内の乗算器係数のルックアップ・テーブルを制御する。Ｉｎｖ−ＳＲＣ４５は、入力サンプル期間の間に８０個の位相を有し、その結果、公称状態では、ＳＲＣ２０の入力サンプル間の６０個の位相と同じ時間分解能になる。外挿を容易にするために、Ｉｎｖ−ＳＲＣ４５の可能な位相の範囲を−１０〜８９に拡張する。図６では、Ｉｎｖ＿Ｔａｐ信号を、ＶＳＯ信号がロー（低）のときは、Ｔａｐ信号に依存して６０〜７９の間の値をとる値にあらかじめ設定し、ＶＳＯ信号がハイ（高）のときは２０ずつ減少させる。こうすると、公称周波数の少なくとも±７００Ｈｚの範囲内の水平周波数に対して良好な性能が得られる。ただし、強化バージョンの位相コントローラ４７を使用することにより、公称周波数から±１００Ｈｚ以上も離れた水平周波数に対して大きく改善することができる。

次に、図７を参照すると、図２の逆サンプル・レート変換器（Ｉｎｖ−ＳＲＣ）４５の強化バージョン（版）の位相コントローラ４７の細部が例示されている。この強化バージョンの位相コントローラ４７は、図６の基本バージョンの位相コントローラ４７と共通の複数の構成要素を含んでいる。これらの共通構成要素には、同じ参照数字がつけられている。図６と同様に、図７の信号線の上に示す数字は、実施例において対応する信号線上を送信されるビット数（即ち、信号のビット幅）を表す。これらの数字は、決して限定的なものではない。即ち、本発明の原理に従って、他のビット幅を有する信号を用いたシステムを構成することができる。また、図７では、横に「＊」（アスタリスク）を有する信号線は、符号なし信号（即ち、正負の指示がない信号）を表す。

図７では、減算器４７１で、固定値７９からＴａｐ信号を減じる。次いで、減算結果をリミッタ４７２に印加する。リミッタ４７２は、その入力に基づいて、値が６０〜７９に制限された出力信号を生成する。減算器４７３は、リミッタ４７２から出力信号を受け取り、この信号から、別の信号経路からの出力信号を減じる。この信号経路は、切捨てブロック４７４、加算器４７５、切捨てブロック４７６、マルチプレクサ４７７およびＤ型フリップ・フロップ４７８を備えている。切捨てブロック４７４は、Ｆｉｌｔｅｒ＿Ｏｕｔ信号を受け取り、この信号から１４個のＬＳＢを切り捨てて、切捨て処理済み信号を生成する。加算器４７５は、切捨てブロック４７４からの切捨て処理済み信号を、この信号経路からの出力信号に加える。この加算結果を、その値からＭＳＢ（最上位ビット）を切り捨てて、切捨て処理済み信号を生成する切捨てブロック４７６に供給する。マルチプレクサ４７７は、切捨てブロック４７６からの切捨て処理済み信号および固定値ゼロを有する信号を受け取り、マルチプレクサ制御信号に応じて、或いはそれに応答して、例えば、ＶＳＯ信号の論理状態に応答して、これら２つの信号の１つを選択的に出力する。具体的には、マルチプレクサ４７７により、ＶＳＯ信号がロー（低）のときは、その上側の入力（即ち、値ゼロを有する信号）を通過させることができ、ＶＳＯ信号がハイ（高）のときは、その下側の入力（即ち、切捨てブロック４７６からの切捨て処理済み信号）を通過させることができる。Ｄ型フリップ・フロップ４７８は、マルチプレクサ４７７から出力信号を受け取り、マスタ・クロック信号ＭＣＬＫに従ってクロック制御され、それにより、この信号経路の出力信号が供給される。図７に示すように、出力信号は加算器４７５にフィードバックされ、減算器４７３にも供給される。

切捨てブロック４７９は、減算器４７３から出力信号を受け取り、その信号からＭＳＢを切り捨てて、切捨て処理済み信号を生成する。マルチプレクサ４８３は、切捨てブロック４７９から切捨て処理済み信号を受け取り、別の信号経路からも入力信号を受け取る。この信号経路は、加算器４８０、切捨てブロック４８１およびＤ型フリップ・フロップ４８２を備えている。これらは、図６に示す基本バージョンの位相コントローラ４７にも含まれていたものである。加算器４８０は、固定値−２０、マルチプレクサ４８３の出力信号および切捨てブロック４７４から供給された切捨て処理済み信号を加算する。この加算結果を、その値からＭＳＢを切り捨てて、切捨て処理済み信号を生成する切捨てブロック４８１に印加する。Ｄ型フリップ・フロップ４８２は、切捨てブロック４８１から切捨て処理済み信号を受け取り、マスタ・クロック信号ＭＣＬＫに従ってクロック制御され、それにより、マルチプレクサ４８３に他方の入力信号が供給される。マルチプレクサ４８３は、ＶＳＯ信号の論理状態に応じてその出力信号を供給する。具体的には、マルチプレクサ４８３により、ＶＳＯ信号がロー（低）のときは、その上側の入力（即ち、切捨てブロック４７９からの切捨て処理済み信号）を通過させることができ、ＶＳＯ信号がハイ（高）のときは、その下側の入力（即ち、Ｄ型フリップ・フロップ４８２からの出力信号）を通過させることができる。リミッタ４８４は、マルチプレクサ４８３から出力信号を受け取り、それに基づいて、値が−１０〜８９に制限された出力信号を生成する。Ｄ型フリップ・フロップ４８５は、リミッタ４８４から出力信号を受け取り、マスタ・クロック信号ＭＣＬＫに従ってクロック制御され、それにより、Ｉｎｖ−ＳＲＣ４５の多相フィルタ４６内の乗算器係数のルックアップ・テーブルを制御するＩｎｖ＿Ｔａｐ信号が出力される。

図７には、位相コントローラ４７の実施形態の別の例が示されている。図７に示す実施形態では、以下のようなサンプル間の周波数補償を用いる。即ち、（ｉ）ＶＳＯ信号がロー（低）のときにマルチプレクサ４８３により選択されたＩｎｖ＿Ｔａｐ信号の事前設定値を、ＶＳＯ信号が最後にロー（低）であったときからＦｉｌｔｅｒ＿Ｏｕｔ信号の３つのＭＳＢを蓄積した値により調整する。（ｉｉ）Ｆｉｌｔｅｒ＿Ｏｕｔ信号のこの３つのＭＳＢを用いて、ＶＳＯ信号がハイ（高）のときにＩｎｖ＿Ｔａｐ信号を減少させる比率を調整する。

次に、図８を参照すると、図２のＳＲＣ２０の多相フィルタ２１の更なる細部の例が示されている。図８の信号線の上に示す数字は、実施例において対応する信号線上を送信されるビット数を表す。これらの数字は、決して限定的なものではない。また、図８では、横に「＊」（アスタリスク）を有する信号線は、符号なし信号（即ち、正負の指示がない信号）を表す。

図８では、非直交領域ＳＲＣ入力信号（Ｙａ）が、Ｄ型フリップ・フロップ２４１に供給され、Ｄ型フリップ・フロップ２４１が、マスタ・クロック信号ＭＣＬＫに従ってクロック制御され、それにより、出力信号が乗算器２４２に供給される。ＳＲＣ入力信号（Ｙａ）は、乗算器２４３にも供給される。ＳＲＣルックアップ・テーブル２４４は、Ｔａｐ信号を受け取り、それに基づいて、２つの別々の出力信号を供給する。ＳＲＣルックアップ・テーブル２４４からの第１出力信号は、Ｄ型フリップ・フロップ２４５に供給され、Ｄ型フリップ・フロップ２４５は、マスタ・クロック信号ＭＣＬＫに従ってクロック制御され、それにより、出力信号が乗算器２４２に供給される。図８に示すように、Ｄ型フリップ・フロップ２４５からの出力信号の値は、（６０−Ｔａｐ信号値）×（１２８／６０）に等しい。ＳＲＣルックアップ・テーブル２４４からの第２出力信号は、別のＤ型フリップ・フロップ２４６に供給され、Ｄ型フリップ・フロップ２４６は、マスタ・クロック信号ＭＣＬＫに従ってクロック制御され、それにより、出力信号が乗算器２４３に供給される。図８に示すように、Ｄ型フリップ・フロップ２４６からの出力信号の値は、Ｔａｐ信号値×（１２８／６０）に等しい。

乗算器２４２は、Ｄ型フリップ・フロップ２４１からの出力信号に、Ｄ型フリップ・フロップ２４５からの出力信号を掛け、それにより乗算済み信号が生成される。Ｄ型フリップ・フロップ２４７は、乗算器２４２から乗算済み信号を受け取り、ＶＳＯ信号に従ってクロック制御され、それにより出力信号が供給される。乗算器２４３は、ＳＲＣ入力信号（Ｙａ）に、Ｄ型フリップ・フロップ２４６からの出力信号を掛け、それにより乗算済み信号が生成される。Ｄ型フリップ・フロップ２４８は、乗算器２４３から乗算済み信号を受け取り、ＶＳＯ信号に従ってクロック制御され、それにより出力信号が供給される。加算器２４９は、Ｄ型フリップ・フロップ２４７および２４８からの出力信号を加算する。この加算結果を、その値からＭＳＢを切り捨てて、切捨て処理済み信号を生成する切捨てブロック２５０に供給する。対称丸めブロック２５１は、切捨てブロック２５０から切捨て処理済み信号を受け取り、それに対して対称丸め演算を実行して丸められた出力信号を生成する。Ｄ型フリップ・フロップ２５２は、対称丸めブロック２５１から丸められた出力信号を受け取り、ＶＳＯ信号に従ってクロック制御され、それにより、直交領域ＳＲＣ出力信号（Ｙｂ）が供給される。

次に、図９を参照すると、図２のＩｎｖ−ＳＲＣ４５の多相フィルタ４６の更なる細部が例示されている。図９の信号線の上に示す数字は、実施例において対応する信号線上を送信されるビット数を表す。これらの数字は、決して限定的なものではない。

図９では、直交領域Ｉｎｖ−ＳＲＣ入力信号（Ｙｃ）がＤ型フリップ・フロップ４９０に供給され、Ｄ型フリップ・フロップ４９０がＶＳＯ信号に従ってクロック制御され、それにより、出力信号が乗算器４９１に供給される。Ｉｎｖ−ＳＲＣ入力信号（Ｙｃ）は、乗算器４９２にも供給される。Ｉｎｖ−ＳＲＣルックアップ・テーブル４９３は、Ｉｎｖ＿Ｔａｐ信号を受け取り、それに基づいて、２つの別々の出力信号を供給する。Ｉｎｖ−ＳＲＣルックアップ・テーブル４９３からの第１出力信号は、乗算器４９１に供給される。図９に示すように、Ｉｎｖ−ＳＲＣルックアップ・テーブル４９３からの第１出力信号の値は、（８０−Ｉｎｖ＿Ｔａｐ信号値）×（１２８／８０）に等しい。Ｉｎｖ−ＳＲＣルックアップ・テーブル４９３からの第２出力信号は、乗算器４９２に供給される。図９に示すように、Ｉｎｖ−ＳＲＣルックアップ・テーブルからの第２出力信号の値は、Ｉｎｖ＿Ｔａｐ信号値×（１２８／８０）に等しい。

乗算器４９１は、Ｄ型フリップ・フロップ４９０からの出力信号に、Ｉｎｖ−ＳＲＣルックアップ・テーブル４９３からの第１出力信号を掛け、それにより乗算済み信号が生成される。Ｄ型フリップ・フロップ４９４は、乗算器４９１から乗算済み信号を受け取り、マスタ・クロック信号ＭＣＬＫに従ってクロック制御され、それにより出力信号が供給される。乗算器４９２は、Ｉｎｖ−ＳＲＣ入力信号（Ｙｃ）に、Ｉｎｖ−ＳＲＣルックアップ・テーブル４９３からの第２出力信号に掛け、それにより乗算済み信号が生成される。Ｄ型フリップ・フロップ４９５は、乗算器４９２から乗算済み信号を受け取り、マスタ・クロック信号ＭＣＬＫに従ってクロック制御され、それにより出力信号が供給される。加算器４９６は、Ｄ型フリップ・フロップ４９４および４９５からの出力信号を加算する。この加算結果を、その値からＭＳＢを切り捨てて、切捨て処理済み信号を生成する切捨てブロック４９７に供給する。対称丸めブロック４９８は、切捨てブロック４９７から切捨て処理済み信号を受け取り、それに対して対称丸め演算を実行して丸められた出力信号を生成する。Ｄ型フリップ・フロップ４９９は、対称丸めブロック４９８から丸められた出力信号を受け取り、マスタ・クロック信号ＭＣＬＫに従ってクロック制御され、それにより、非直交領域Ｉｎｖ−ＳＲＣ出力信号（Ｙｄ）が供給される。

図８および図９に関連して上記で説明した多相フィルタ２１および４６は、それらがそれぞれ２つの乗算器しか含んでいない点で簡略化された例であることに留意されたい。もちろん、本発明の原理に従ってこれらの実施形態の変形を用いることができる。しかし、図８および図９の実施形態は、ＶＳＯ信号がＳＲＣ２０の出力側およびＩｎｖ−ＳＲＣ４５の入力側でデータ転送を制御する方法を示すのに有用である。このようにして、ＶＳＯ信号は、ＳＲＣ２０とＩｎｖ−ＳＲＣ４５の間に接続された回路（例えば、ＤＳＰ４０）全体を通じたデータ転送も制御する。

次に、図１０〜図１５を参照すると、本発明による様々な組のシミュレーション結果が例示されている。具体的には、図１０〜図１５は、様々な条件の下でＩｎｖ−ＳＲＣ４５の強化バージョンの位相コントローラ４７（図７参照）を用いて、図２のサンプル・レート変換器（ＳＲＣ）２０（即ち、Ｙａ）への入力および逆サンプル・レート変換器（Ｉｎｖ−ＳＲＣ）４５（即ち、Ｙｄ）からの出力を図式的に示したものである。これらのシミュレーションは、それぞれ図８および図９に示す簡略化した多相フィルタ２１および４６を用い、単に導線によりＳＲＣ２０の出力をＩｎｖ−ＳＲＣ４５の入力に接続した状態で行われた。

図１０および図１１に、水平ライン周波数Ｆｈが、公称ライン周波数（即ち、１５．７３４２６ｋＨｚ）よりも３００Ｈｚ高い場合の、本発明による第１の組のシミュレーション結果の例を示す。図１０のグラフ１０００に示すように、ＳＲＣ２０への入力とＩｎｖ−ＳＲＣ４５からの出力は、図に示す期間の間はほぼ同じである。具体的には、図１０に示す期間は、ＳＲＣ２０のＰＬＬが定常状態に達した後の完全な１水平ラインを表す。図１１のグラフ１１００は、図１０の波形ピークの拡大図である。図１１のＳＲＣ２０への入力とＩｎｖ−ＳＲＣ４５からの出力の差は、回路全体を通じた信号の伝播遅延に起因し得る。

図１２および図１３に、水平ライン周波数Ｆｈが公称ライン周波数（即ち、１５．７３４２６ｋＨｚ）に等しい場合の、本発明による第２の組のシミュレーション結果の例を示す。図１２のグラフ１２００に示すように、ＳＲＣ２０への入力とＩｎｖ−ＳＲＣ４５からの出力は、図に示す期間の間はほぼ同じである。図１０と同様に、図１２に示す期間は、ＳＲＣ２０のＰＬＬが定常状態に達した後の完全な１水平ラインを表す。図１３のグラフ１３００は、図１２の波形ピークの拡大図である。図１１と同様に、図１３のＳＲＣ２０への入力とＩｎｖ−ＳＲＣ４５からの出力の差は、回路全体を通じた信号の伝播遅延に起因し得る。

図１４および図１５に、水平ライン周波数Ｆｈが公称ライン周波数（即ち、１５．７３４２６ｋＨｚ）よりも３００Ｈｚ低い場合の、本発明による第３の組のシミュレーション結果の例を示す。図１４のグラフ１４００に示すように、ＳＲＣ２０への入力とＩｎｖ−ＳＲＣ４５からの出力は、図に示す期間の間はほぼ同じである。図１０および図１２と同様に、図１４に示す期間は、ＳＲＣ２０のＰＬＬが定常状態に達した後の完全な１水平ラインを表す。図１５のグラフ１５００は、図１４の波形ピークの拡大図である。図１１および図１３と同様に、図１５のＳＲＣ２０への入力とＩｎｖ−ＳＲＣ４５からの出力の差は、回路全体を通じた信号の伝播遅延に起因し得る。

本明細書で説明したように、本発明は、有利には、ＳＲＣおよびこのＳＲＣにより制御されるＩｎｖ−ＳＲＣを含み、それにより、ビデオ・システムが単一のクロックで動作することができるビデオ・システムを提供する。ＳＲＣのＰＬＬからの情報を用いてＩｎｖ−ＳＲＣを直接制御することにより、このビデオ・システムのトランジェント復旧間隔が、ＰＬＬを１つしかもたないものと同じになり、そのため、他のビデオ・システムよりもはるかに短縮される。更に、望ましくない画像アーティファクトが無くなり、必要な回路も少なくなる。

本明細書で説明した発明は、表示装置の有無に関わらず様々なビデオ・システムに適用可能である。従って、本明細書で用いる「ビデオ・システム」、「ビデオ信号処理システム」または「ディジタル・ビデオ・システム」という用語は、表示装置含むテレビジョン受信機またはテレビジョン・モニタ、表示装置を含んでいないテレビジョン信号受信機、およびセット・トップ・ボックス（ＳＴＢ：Ｓｅｔ−Ｔｏｐ Ｂｏｘ）、ＶＣＲ（ビデオ・カセット・レコーダ）、ＤＶＤ（ディジタル多用途ディスク）プレーヤ、ビデオ・ゲーム・ボックス、ＰＶＲ（パーソナル・ビデオ・レコーダ）または表示装置を含んでいないことがある他のビデオ・システムなどのシステムまたは機器を含めて、様々なタイプのシステムまたは機器を含むものとするが、それらに限定されるものではない。

好ましい設計を有するものとして本発明を説明してきたが、この開示の趣旨および範囲内で、本発明を更に改変することができる。従って、本出願は、本発明の一般原理を用いた本発明の任意の変形形態、使用形態または適応形態を包含するものとする。更に、本出願は、本発明に関連し、特許請求の範囲の制限に含まれる、当技術分野において周知の、または実務上の慣行に収まるようなこの開示からの派生物を包含するものとする。

本発明を実施するのに適当なディジタル・ビデオ・システムの例の関連する部分を示す図である。 図１のＳＲＣおよびＩｎｖ−ＳＲＣの更なる細部の例を示す図である。 図２のＳＲＣの位相コントローラの更なる細部の例を示す図である。 図３のＳＲＣの位相コントローラの出力の例を示す図である。 ＳＲＣの機能の例を示す図である。 図２のＩｎｖ−ＳＲＣの基本バージョンの位相コントローラの更なる細部の例を示す図である。 図２のＩｎｖ−ＳＲＣの強化バージョンの位相コントローラの更なる細部の例を示す図である。 図２のＳＲＣの多相フィルタの更なる細部の例を示す図である。 図２のＩｎｖ−ＳＲＣの多相フィルタの更なる細部の例を示す図である。 本発明による第１の組のシミュレーション結果の例を示すグラフである。 本発明による第１の組のシミュレーション結果の例を示すグラフである。 本発明による第２の組のシミュレーション結果の例を示すグラフである。 本発明による第２の組のシミュレーション結果の例を示すグラフである。 本発明による第３の組のシミュレーション結果の例を示すグラフである。 本発明による第３の組のシミュレーション結果の例を示すグラフである。

Claims (22)

1. 第１のピクセル領域から第２のピクセル領域にビデオ・データを含む信号を変換する第１のサンプル・レート変換器と、
   前記第２のピクセル領域から前記第１のピクセル領域に前記ビデオ・データを含む信号を変換する前記第２のサンプル・レート変換器と、
   を備え、
   前記第１のサンプル・レート変換器は制御信号を生成し、前記第２のサンプル・レート変換器は、前記制御信号を受信し、前記制御信号は前記第２のサンプル・レート変換器におけるデータのサンプリングを制御することを特徴とする、
   ビデオ信号処理システム。
2. 前記第１のピクセル領域が、非直交ピクセル領域であり、前記第２のピクセル領域が、直交ピクセル領域であり、前記システムは前記直交ピクセル領域のサンプリング・レートでサンプルされたビデオ・データを前記第１のサンプル・レート変換器から受信するプロセッサを備え、
   前記プロセッサが、前記第１のサンプル・レート変換器により生成された前記制御信号に応答して、前記第１のサンプル・レート変換器と前記第２のサンプル・レート変換器の間のデータ転送を制御する、請求項１に記載のビデオ信号処理システム。
3. 前記プロセッサにより、ピクチャ・イン・ピクチャ機能が利用可能になる、請求項２に記載のビデオ信号処理システム。
4. 前記非直交ピクセル領域から前記直交ピクセル領域にピクチャ・イン・ピクチャ・データを変換し、前記直交ピクセル領域における前記ピクチャ・イン・ピクチャ・データを前記プロセッサに出力する第３のサンプル・レート変換器を備える、請求項３に記載のビデオ信号処理システム。
5. 前記第２のサンプル・レート変換器が、前記第１のサンプル・レート変換器により生成された前記制御信号に応答して、周波数補償を実行する位相コントローラを備える、請求項１に記載のビデオ信号処理システム。
6. 前記第１のサンプル・レート変換器および前記第２のサンプル・レート変換器にクロック信号を供給するクロック信号発生器を備える、請求項１に記載のビデオ信号処理システム。
7. 前記制御信号が、前記第１のサンプル・レート変換器により生成された位相制御信号を含む、請求項２に記載のビデオ信号処理システム。
8. 非直交ピクセル領域から直交ピクセル領域にビデオ・データを含む信号を変換するサンプル・レート変換手段と、
   前記直交ピクセル領域から前記非直交ピクセル領域に前記ビデオ・データを含む信号を変換する逆サンプル・レート変換手段と、を備え、
   前記サンプル・レート変換手段はタイミング信号を生成し、前記逆サンプル・レート変換手段は、前記サンプル・レート変換手段により生成された前記タイミング信号を利用し、前記タイミング信号は前記逆サンプル・レート変換手段におけるデータのサンプリングを制御する、ビデオ信号処理システム。
9. 前記直交ピクセル領域において前記サンプル・レート変換手段から前記ビデオ・データを受け取る処理手段を備える、請求項８に記載のビデオ信号処理システム。
10. 前記処理手段が、前記サンプル・レート変換手段と前記逆サンプル・レート変換手段の間のデータ転送を制御するために、前記サンプル・レート変換手段により生成された前記タイミング信号を利用する、請求項９に記載のビデオ信号処理システム。
11. 前記処理手段により、ピクチャ・イン・ピクチャ機能が利用可能になる、請求項９に記載のビデオ信号処理システム。
12. 前記非直交ピクセル領域から前記直交ピクセル領域にピクチャ・イン・ピクチャ・データを変換し、前記直交ピクセル領域における前記ピクチャ・イン・ピクチャ・データを前記処理手段に出力する第２のサンプル・レート変換手段を備える、請求項１１に記載のビデオ信号処理システム。
13. 前記逆サンプル・レート変換手段が、前記サンプル・レート変換手段により生成された前記タイミング信号に応答して、周波数補償を実行する位相制御手段を備える、請求項８に記載のビデオ信号処理システム。
14. 前記サンプル・レート変換手段および前記逆サンプル・レート変換手段にクロック信号を供給するクロック手段を備える、請求項８に記載のビデオ信号処理システム。
15. 前記逆サンプル・レート変換手段が、前記直交ピクセル領域から前記非直交ピクセル領域に前記ビデオ・データを変換するときに、前記サンプル・レート変換手段により生成された位相制御信号を利用する、請求項８に記載のビデオ信号処理システム。
16. 非直交ピクセル領域から直交ピクセル領域にビデオ・データを含む信号を変換するためにサンプル・レート変換器を使用するステップと、
    前記直交ピクセル領域から前記非直交ピクセル領域に前記ビデオ・データを含む信号を変換するために逆サンプル・レート変換器を使用するステップと、を含み、
    前記サンプル・レート変換器はタイミング信号を生成し、前記逆サンプル・レート変換器は、前記サンプル・レート変換器により生成された前記タイミング信号を利用し、前記タイミング信号は、前記逆サンプル・レート変換器におけるデータのサンプリングを制御する、ディジタル・ビデオ・システムにおいてデータを処理する方法。
17. 前記直交ピクセル領域において前記ビデオ・データを処理するステップを含む、請求項１６に記載のディジタル・ビデオ・システムにおいてデータを処理する方法。
18. 前記処理により、ピクチャ・イン・ピクチャ機能が利用可能になる、請求項１７に記載のディジタル・ビデオ・システムにおいてデータを処理する方法。
19. 第２のサンプル・レート変換器を使用して、前記非直交ピクセル領域から前記直交ピクセル領域にピクチャ・イン・ピクチャ・データを変換するステップを含む、請求項１８に記載のディジタル・ビデオ・システムにおいてデータを処理する方法。
20. 前記逆サンプル・レート変換器を使用して、前記サンプル・レート変換器により生成された前記タイミング信号に応じて周波数補償を実行するステップを含む、請求項１６に記載のディジタル・ビデオ・システムにおいてデータを処理する方法。
21. クロックを用いて、前記サンプル・レート変換器および前記逆サンプル・レート変換器にクロック信号を供給するステップを含む、請求項１６に記載のディジタル・ビデオ・システムにおいてデータを処理する方法。
22. 前記逆サンプル・レート変換器が、前記直交ピクセル領域から前記非直交ピクセル領域に前記ビデオ・データを変換するときに、前記サンプル・レート変換器により生成された位相制御信号を利用するステップを含む、請求項１６に記載のディジタル・ビデオ・システムにおいてデータを処理する方法。

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