JPH0946620A

JPH0946620A - 画像処理装置

Info

Publication number: JPH0946620A
Application number: JP7193590A
Authority: JP
Inventors: Takayuki Komine; 孝之小峰
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1995-07-28
Filing date: 1995-07-28
Publication date: 1997-02-14

Abstract

(57)【要約】【課題】画像データの標本化周波数を少いメモリ容量
で異る標本化周波数に変換する。【解決手段】画素位置演算部１０３は入力画像データ
の標本化周波数の入力クロックから異る標本化周波数の
出力クロックを発生すると共に入力画像の画素位置に対
する出力画像の画素位置を示す係数Ｋを発生する。標本
化周波数を低くする場合は入力画像データを補間部１０
１でＫに応じて補間処理すると共に、ＦｉＦｏ１０２の
ライト、リードを制御する。標本化周波数を高くする場
合は、入力画像データをＦｉＦｏ１０２にライト、リー
ドし、読み出したデータを補間処理して出力する。【効果】ＦｉＦｏへの書き込みと読み出しのデータレ
ートが等しくなり、メモリ容量を少くすることができ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は画像処理装置に関
し、特に標本化された画像信号の標本化周波数を変換し
て異なる標本化周波数の画像データ列を得るための画像
処理装置に関する。

【０００２】

【従来の技術】ビデオ画像を標本化する際には、画像処
理等を行うために水平同期信号に対して位相管理された
クロックで標本化することは一般に知られている。ここ
で、標本化周波数の代表的なものとしては、ＮＴＳＣ方
式のビデオ信号の場合、副搬送波の４倍の周波数があげ
られる。これはビデオ信号をデコードする際に必ず必要
となり、また水平同期信号に位相同期しているため最も
一般的に利用される周波数である。また、近年パーソナ
ルコンピュータ（以下ＰＣ）等の計算機上でビデオ画像
を扱うことができるようになってきたが、計算機上で扱
われる画像の１画素の縦横比が１対１のため、ビデオ画
像の標本化周波数も１画素の縦横比が１対１になるよう
に１２．２７ＭＨｚで標本化を行うことも一般的であ
る。更にテレビ会議システム等で使用される画像符号化
方式では、ＮＴＳＣ・ＰＡＬ両方式の水平周波数の整数
倍である１３．５ＭＨｚを用いるのが一般的となってい
る。このように、標本化した画像データを何に使用する
かによって様々な標本化周波数が存在するが、例えば、
符号化された画像データを復合化してＰＣ上で表示する
場合等、ある標本化周波数から他の標本化周波数にリア
ルタイムに変換する機能が様々な所で必要になってきて
いる。

【０００３】従来このような場合、標本化された信号を
一旦アナログの信号に戻してから再度標本化を行った
り、フレームメモリを利用して、拡大、縮小処理とクロ
ックレート変換とを組み合わせる等の方法が一般的であ
った。

【０００４】

【発明が解決しようとする課題】しかしながら、上記従
来例におけるアナログ信号に一旦変換する方法では、Ａ
Ｄ／・Ｄ／Ａ変換器が必要となり、回路規模が大きくな
ってしまうとともに一旦アナログ信号に戻すため、ノイ
ズが乗る等の信号劣化の要因が増えるという欠点があっ
た。また、メモリを利用する方式では標本化周波数を変
換するためのフレームメモリが必要になるという欠点が
あった。

【０００５】本発明は上記の欠点を除去するために成さ
れたもので、小容量のメモリを用いて画像データの標本
化周波数の変換を行うことのできる画像処理装置を得る
ことを目的としている。

【０００６】

【課題を解決するための手段】請求項１の発明において
は、第１の周波数で標本化された入力画像データに位相
同期した第２の周波数のクロックを発生するクロック発
生手段と、上記第１の周波数と第２の周波数との比に係
る所定の係数を出力する演算処理手段と、上記演算処理
手段からの係数に応じて上記入力画像データに対して補
間演算を行う補間処理手段と、上記補間処理手段で処理
された画像データを記憶する記憶手段と、上記演算処理
手段からの係数に応じて上記記憶手段への上記画像デー
タの書き込みを制御する書き込み手段と、上記クロック
発生手段により発生されたクロックを用いて上記記憶手
段から上記画像データを読み出す読み出し手段とを設け
ている。

【０００７】請求項４の発明においては、入力画像デー
タを記憶する記憶手段と、第１の周波数で標本化された
入力画像データに位相同期した第２の周波数のクロック
を発生するクロック発生手段と、上記第１の周波数と第
２の周波数との比に係る所定の係数を出力する演算処理
手段と、上記入力画像データに位相同期した上記第１の
周波数のクロックを用いて上記入力画像データを上記記
憶手段に書き込む書き込み手段と、上記クロック発生手
段により発生されたクロックを用いて上記記憶手段から
画像データを読み出すと共に、上記演算処理手段からの
係数に応じて上記記憶手段からの画像データの読み出し
を制御する読み出し手段と、上記演算処理手段からの係
数に応じて上記記憶手段から読み出された画像データに
対して補間演算を行う補間処理手段とを設けている。

【０００８】請求項７の発明においては、第１の周波数
で標本化された第１の画像データを第２の周波数のクロ
ックに同期して出力すると共に、上記第２の周波数で標
本化された第２の画像データを上記第１の周波数のクロ
ックに同期して出力する画像処理装置であって、上記第
２の画像データに位相同期し、上記第１の周波数の第１
のクロックを発生すると共に上記第１の画像データに位
相同期し、上記第２の周波数の第２のクロックを発生す
るクロック発生手段と、画像データを記憶する記憶手段
と、上記第１の周波数と第２の周波数との比に係る所定
の係数を出力する演算処理手段と、上記演算処理手段か
らの係数に応じて画像データに対して補間演算を行う補
間処理手段と、画像データの上記記憶手段への書き込み
を制御する書き込み手段と、上記記憶手段からの画像デ
ータの読み出しを制御する読み出し手段とを備え、上記
第１の画像データを入力し、上記書き込み手段が上記演
算処理手段からの係数に応じて上記補間処理手段からの
画像データの上記記憶手段への書き込みを制御すると共
に、上記読み出し手段が上記第２のクロックを用いて上
記記憶手段から上記画像データを読み出す第１のモード
と、上記第２の画像データを入力し、上記書き込み手段
が上記第１のクロックを用いて入力画像データを上記記
憶手段に書き込むと共に上記読み出し手段が上記演算処
理手段からの係数に応じて上記記憶手段からの画像デー
タの読み出しを制御し、上記補間処理手段が上記演算処
理手段からの係数に応じて上記記憶手段から読み出され
た画像データに対して補間演算を行う第２のモードとを
有している。

【０００９】

【作用】請求項１の発明によれば、第１の標本化周波数
の入力画像データをそれよりも低い第２の標本化周波数
で発生されたクロックにより第２の標本化周波数の画像
データに変換する場合に、第１、第２標本化周波数の比
に従って演算処理手段、補間処理手段及び記憶手段の書
き込み、読み出しの制御を行うことにより、記憶手段へ
の書き込みと読み出しのデータ数が等しくなる。

【００１０】請求項４の発明によれば、第１の標本化周
波数の入力画像データをそれよりも高い第２の標本化周
波数で発生されたクロックにより第２の標本化周波数の
画像データに変換する場合に、第１、第２の標本化周波
数の比に従って演算処理手段、補間手段及び記憶手段の
書き込み、読み出しの制御を行うことにより、記憶手段
への書き込みと読み出しのデータ数が等しくなる。

【００１１】請求項７の発明によれば、第１のモードで
は、上記請求項１の発明による作用が行われ、第２のモ
ードでは、上記請求項４の発明による作用が行われる。

【００１２】

【発明の実施の形態】図１１は本発明による画像処理装
置が適用されるシステムの例を示すブロック図である。
図１１において、デジタルＶＴＲ２により再生されたデ
ジタル画像信号及び伝送路４から供給されるデジタル画
像信号がクロック変換装置１を介してＰＣ３に供給され
る。また、同様に、ＰＣ３から出力された画像信号がク
ロック変換装置１を介してデジタルＶＴＲ２及び伝送路
４に供給される。

【００１３】このとき、クロック変換装置１はデジタル
ＶＴＲ２及び伝送路４から出力されたサンプリングレー
ト１３．５ＭＨｚのデジタル画像信号をＰＣ３用にサン
プリングレート１２．２７ＭＨｚのデジタル画像信号に
変換して供給する。また、ＰＣ３から出力された１２．
２７ＭＨｚのデジタル画像信号を１３．５ＭＨｚに変換
してデジタルＶＴＲ２及び伝送路４に供給する。

【００１４】以下、このクロック変換装置１としての画
像処理装置の実施例について詳細に説明する。

【００１５】図１は本発明の特徴を最もよく表わす実施
例であり、図において、１０１は入力された画像データ
の水平方向の補間処理を外部から与えられた係数Ｋで行
う補間部、１０２はデータを記憶するためのFirst In F
irst Out メモリ（以下ＦｉＦｏ）で、本実施例では１
０サンプル分の容量をもつ。また、１０３は入力された
クロックと同期信号とに位相ロックした希望するクロッ
クと同期信号とを発生するとともに入力クロックと出力
クロックとの位相関係に対応した入力画像データに対す
る出力画像データの画素の位置を演算し、補間のための
係数ＫとＦｉＦｏ１０２を制御するための情報を発生す
る画素位置演算部、１０４は画素位置演算部１０３で演
算された位置情報からＦｉＦｏ１０２のリードライトを
制御する制御部、１０５は入力画像データとＦｉＦｏ１
０２の出力データの一方を画素位置演算部１０３の情報
により選択して補間部１０１に渡すセレクタ、１０６は
入力画像データと補間部１０１の出力の一方を画素位置
演算部１０３からの情報により選択してＦｉＦｏ１０２
に渡すセレクタ、１０７は補間部１０１の出力とＦｉＦ
ｏ１０２の出力の一方を画素位置演算部１０３からの情
報により選択して出力画像データとするセレクタであ
る。

【００１６】図１０は、画素位置演算部１０３の中で行
っている出力クロックと出力同期信号の発生に関する部
分の構成例を示す。この構成は一般的なＰＬＬ回路を用
いた位相比較によるクロック発生方法である。図１０に
おいて、１００１は電圧制御発振器（以下ＶＣＯ）、１
００２はＶＣＯ１００１の出力を分周し、入力水平同期
信号との位相比較信号を発生するとともに、出力水平同
期信号を発生する分周器、１００３は分周器１００２か
らの信号と入力水平同期信号との位相比較を行う位相比
較器、１００４は位相比較の結果をフィルタリング処理
し、ＶＣＯ１００１を制御する電圧を発生するループフ
ィルタである。そして、ＶＣＯ１００１の中心の発振周
波数及び分周器１００２の分周比を切り換えることによ
り、出力クロックの周波数を変更することができる。

【００１７】尚、ここに示した位相比較による方法は、
位相同期したクロックを発生する一例であり、用途によ
り水平同期信号から作ったゲート信号で発振回路をゲー
トし、１水平期間毎にリセットをかけるゲーテッドオシ
レータでもよい。

【００１８】また、画素位置演算部１０３は入力クロッ
クと出力クロックとのクロックレートの比率で入力画像
データの画素間の距離に対する出力画像データの画素間
の距離として距離演算用のデータがセットされるように
成されている。例えば、入力画像の画素間の距離を２５
６とした場合には、２５６／Ｎが出力と入力とのクロッ
ク周波数の比となるＮが画素位置演算部１０３にセット
される。簡単な例をあげると、入力クロックに対して出
力クロックの周波数が２倍の場合はＮ＝１２８に、入力
クロックに対して出力クロックの周波数が１／２の場合
は５１２がセットされる。

【００１９】そして、画素位置演算部１０３にセットさ
れた画素距離が入力画像の画素間距離よりも大きい場合
には、セレクタ１０５・１０６・１０７の各々は図１の
各セクタの下側の入力データを選択する。この場合の画
像データの流れを図２の太線で示す。また、画素位置演
算部１０３にセットされた画素間の距離が入力画像の画
素間距離以下の場合には、セレクタ１０５・１０６・１
０７の各々は図の各セレクタの上側の入力データを選択
する。この場合の画像データの流れを図３の太線で示
す。

【００２０】図４は画素位置演算部１０３の距離演算に
関する部分の構成例を示す。図４において、４０１は加
算器、４０２は加算結果をラッチするためのフリップフ
ロップ、４０３は入力及び出力クロックを切り替えるた
めのセレクタ、４０４は加算器４０１のキャリーアウト
をラッチするためのフリップフロップである。

【００２１】上記構成において、まず、演算の初期化の
ため１水平期間毎にフリップフロップ４０２は初期化さ
れる。加算器４０１には入力画像データの標本化周波数
と変換する標本化周波数との比がセットされる。この実
施例では、入力画像データの画素間距離を２５６とし、
変換後の画素間距離をＮとして、入力標本化周波数：出力標本化周波数＝Ｎ：２５６となるＮがセットされる。

【００２２】この実施例では加算器４０１を８ビットに
抑えるために、Ｎ＞２５６となった場合は、Ｎ−２５６
を位置演算用の初期値として与えている。そして、Ｎが
２５６を越えているか否かに応じてセレクタ４０３及び
ＦｉＦｏ１０２のライト制御信号、リード制御信号を発
生するように成されている。

【００２３】図９は補間部１０１の構成例を示す。図９
において、９０１はデータを１クロック分遅延させるた
めのフリップフロップ、９０２は入力データと１クロッ
ク遅延させたデータとを減算する減算器、９０３は減算
器９０２の減算結果と画素位置演算部１０３からの係数
Ｋとを乗算する乗算器、９０４は乗算器９０３の乗算結
果と入力データとを加算する加算器である。

【００２４】上記構成において、現在の入力画像データ
をＤ（ｎ）、フリップフロップ９０１で遅延されたデー
タをＤ（ｎ−１）とし、入力データの画素間の距離を
１、求める画素のＤ（ｎ−１）からの距離をＫ／２５
６、Ｄ（ｎ）からの距離を（２５６−Ｋ）／２５６とす
ると、｛Ｄ（ｎ）−Ｄ（ｎ−１）｝×（Ｋ／２５６）＋Ｄ（ｎ−）＝Ｄ（ｎ）×（Ｋ／２５６）＋Ｄ（ｎ−１）×（２５６−Ｋ）／２５６を求めることになる。つまり、画素位置演算部１０３で
演算された位置情報は、Ｄ（ｎ−１）からの距離＝補間
のための係数Ｋとして補間部１０１に渡される。

【００２５】次に標本化周波数の変換処理について説明
する。まず、入力画像の標本化周波数を低くする際の処
理の流れを図２を用いて説明する。一例としては、図１
に示した様にＮＴＳＣ信号の場合で入力画像データの標
本化周波数が１３．５ＭＨｚ（１水平期間８５８クロ
ック）、出力標本化周波数が１２．２７ＭＨｚ（１水平
期間７８０クロック）の場合がある。

【００２６】図２において、入力画像データはＦｉＦｏ
１０２に入るまでは入力クロックに同期して処理され、
ＦｉＦｏ１０２の出力側から出力クロックに同期して動
作する。即ち、補間部１０１は入力クロックに同期して
動作する。入力画像データは、セレクタ１０５によって
補間部１０１に渡され、画素位置演算部１０３からの係
数Ｋを用いて補間演算が行われる。

【００２７】ここで周波数を低くする場合の画像位置演
算部１０３の動作を、図５を用いて説明する。図５は入
力画像の画素間距離を仮に２５６とし、変換後の画素間
距離をｎ（ｎ＞２５６）とした時に、画素位置演算部１
０３ではｎ−２５６を図４の加算器４０１で加算してい
き、この加算結果が補間のための係数Ｋと成ることを表
わす。ここで、加算結果が２５６以上となった時は、現
在補間部１０１で持つ２画素のデータの間に補間すべき
データが無いことを表わすため、加算結果が２５６以上
になると画素位置演算部１０３はその情報を制御部１０
４に送り、制御部１０４ではＦｉＦｏ１０２への書き込
みを禁止する。この動作を繰り返すことにより、ＦｉＦ
ｏ１０２には、変換後の画素数分の画像データが書き込
まれる。そして、ＦｉＦｏ１０２から、出力クロックを
用いて順にデータを読みだすことにより、クロックレー
トの変換された画像データがセレクタ１０７から出力さ
れる。

【００２８】この時のＦｉＦｏ１０２の入力と出力の概
略のタイミングチャートを図７に示す。図７では説明を
簡単にするためにｎ＝３２０の例を示す。係数Ｋはｎ＝
３２０であるからｎ−２５６＝６４が加算されていく。
加算結果としては、６４、１２８、１９２、２５６、６
４・・・が繰り返し出力される。ここで、加算結果が２
５６以上となった場合は、補間すべきデータが無い事を
表わすためのＦｉＦｏ制御情報が制御部１０４に送ら
れ、ＦｉＦｏ１０２への書き込みが禁止されるととも
に、係数演算結果も保持される。そして補間すべき入力
データが更新されたところで補間結果のＦｉＦｏ１０２
への書き込みが再開される。そして、ＦｉＦｏ１０２か
らは変換後の標本化周波数でデータが読み出されてい
く。

【００２９】次に、入力画像データの標本化周波数を高
くする際の処理の流れを図３を用いて説明する。一例と
しては、ＮＴＳＣ信号の場合で入力クロックが１２．２
７ＭＨｚ（１水平期間７８０クロック）、出力クロッ
クが１３．５ＭＨｚ（１水平期間８５８クロック）の
場合がある。

【００３０】入力画像データは、入力クロックに同期し
てＦｉＦｏ１０２に順次書き込まれる。画素位置演算部
１０３には、入力画像データの画素間距離を仮に２５６
とした場合、ｌ＝２５６−（ｎ−２５６）＝２５６−６
４＝１９２（ｌ＜２５６）がセットされ、これが出力ク
ロックに同期して加算されていく。

【００３１】図６は画素位置演算部１０３の加算結果が
２５６以上の場合は、補間する画素の位置が次の画像デ
ータを必要としていることを表わし、２５５以下の場合
は補間部１０１で持つ現在の２画素の間に、もう１ケ所
補間するデータが存在することを表わす。画素位置演算
部１０３では、この情報をＦｉＦｏ制御情報として制御
部１０４に送り、制御部１０４では、この情報にもとづ
いてＦｉＦｏ１０２からのデータの読みだしを制御す
る。以上のように、補間位置の演算、その結果によるＦ
ｉＦｏ１０２の制御等を行うことにより、出力データが
入力データに追いつくことがなく、標本化周波数の高く
なった画像データを得ることができる。

【００３２】この時のＦｉＦｏ１０２のデータの入力と
出力の概略のタイミングチャートを図８に示す。図８で
は、説明を簡単にするためにｌ＝１９２としている。ｌ
＝１９２であるから、補間係数Ｋとしては、１９２、１
２８、６４、０、１９２・・・と繰り返し出力される。
ここで、係数Ｋが０と１９２の時に使用される補間前の
データは同じものが使用されるため、画素位置演算部１
０３では係数Ｋを出力する１クロック前に次の画素の位
置を演算しておき、演算結果が２５６を越えない場合は
新しいデータが必要ないことを意味することから、この
ことをＦｉＦｏ制御情報として制御部１０４に送り、Ｆ
ｉＦｏ１０２の読み出しが制御される。

【００３３】以上説明したように、本実施例によれば、
標本化周波数を高くする場合には、データの追加処理が
入るためにＦＩＦＯ１０２に書き込まれるデータ数と読
み出されるデータ数とが等しくなる。また、標本化周波
数を低くする場合には、標本化周波数の高い側のＦＩＦ
Ｏの制御で間引き処理が入るために、やはりＦＩＦＯ１
０２の書き込み・読み出しデータ数が等しくなる。従っ
て、入力データに対して出力データが不足したり、出力
データに対して入力データが余ったりすることがなく、
かつ、補間部１０１にて前述のような補間演算を行って
新たにデータを生成しているので、出力データの画像劣
化を招くことなく、デジタル信号の状態で画像信号の標
本化周波数を変換することが可能になる。

【００３４】また、このとき、本実施例におけるＦＩＦ
Ｏメモリの容量は、３２０／（３２０−２５６）＝５サ
ンプル分あればよいことになる。すなわち、周波数を低
くする場合には、周波数の低い方の信号の４画素中に高
い方の信号が（３２０−２５６）／２５６＝５画素必要
になり、ＦＩＦＯメモリはその分の容量をもてばよいこ
とになる。

【００３５】また、周波数を高くする場合には、周波数
の高い方の信号中の５画素中に低い方の信号が４画素存
在することになり、ＦＩＦＯメモリの書き込みを図９に
示したタイミングチャートのように制御することで、入
力信号に出力信号が追いつくことはない。これを一般式
で示すと、ＦＩＦＯメモリの容量は、画素間隔ｎ＞ｍと
してｎ／（ｎ−ｍ）サンプル分あればよいことになる。
つまり、本実施例ではメモリを用いて周波数変換を行う
にもかかわらず、従来のフレームメモリを用いて周波数
変換を行う場合に比べてメモリの容量を著しく減少する
ことが可能になる。

【００３６】

【発明の効果】以上説明したように、本発明によれば、
第１の標本化周波数の入力画像データをクロック発生手
段で作られたクロックにより第２の標本化周波数の画像
データに変換する際に、第１、第２の標本化周波数の比
に従って演算処理手段、補間処理手段及び記憶手段の書
き込み、読み出しの制御を行うように構成したことによ
り、記憶手段への書き込みと読み出しのデータレートが
等しくなり、これによって記憶手段のメモリ容量は小容
量で済み、小容量のメモリと補間回路とにより目的とす
る標本化周波数で標本化された画像データ列を得ること
ができる。また、ＩＣ化する際、メモリ容量が少ないた
め１チップ化しやすく、汎用性の高いものとすることが
できる。

【図面の簡単な説明】

【図１】本発明の実施例を示すブロック図である。

【図２】標本化周波数を低くする際のデータの流れを示
すブロック図である。

【図３】標本化周波数を高くする際のデータの流れを示
すブロック図である。

【図４】画素位置演算部の一部の構成例を示す構成図で
ある。

【図５】画素位置演算の補足説明する説明図である。

【図６】画素位置演算の補足説明する説明図である。

【図７】ＦｉＦｏの入出力を示すタイミングチャートで
ある。

【図８】ＦｉＦｏの他の入出力を示すタイミングチャー
トである。

【図９】補間部の構成例を示すブロック図である。

【図１０】画素位置演算部の他の部分を示すブロック図
である。

【図１１】本発明を適用し得るシステムの例を示すブロ
ック図である。

【符号の説明】

１０１補間部１０２ＦｉＦｏ１０３画素位置演算部１０４制御部１クロック変換装置

Claims

【特許請求の範囲】

【請求項１】第１の周波数で標本化された入力画像デ
ータに位相同期した第２の周波数のクロックを発生する
クロック発生手段と、上記第１の周波数と第２の周波数との比に係る所定の係
数を出力する演算処理手段と、上記演算処理手段からの係数に応じて上記入力画像デー
タに対して補間演算を行う補間処理手段と、上記補間処理手段で処理された画像データを記憶する記
憶手段と、上記演算処理手段からの係数に応じて上記記憶手段への
上記画像データの書き込みを制御する書き込み手段と、上記クロック発生手段により発生されたクロックを用い
て上記記憶手段から上記画像データを読み出す読み出し
手段とを備えた画像処理装置。
【請求項２】上記演算処理手段は上記入力画像データ
の画素位置に対する出力画像データの画素位置を示す係
数を出力することを特徴とする請求項１に記載の画像処
理装置。
【請求項３】上記第１の周波数は上記第２の周波数よ
りも高く、上記書き込み手段は上記係数が所定値以上であることに
応じて上記補間処理手段からの画像データの上記記憶手
段への書き込みを禁止することを特徴とする請求項１に
記載の画像処理装置。
【請求項４】入力画像データを記憶する記憶手段と、第１の周波数で標本化された入力画像データに位相同期
した第２の周波数のクロックを発生するクロック発生手
段と、上記第１の周波数と第２の周波数との比に係る所定の係
数を出力する演算処理手段と、上記入力画像データに位相同期した上記第１の周波数の
クロックを用いて上記入力画像データを上記記憶手段に
書き込む書き込み手段と、上記クロック発生手段により発生されたクロックを用い
て上記記憶手段から画像データを読み出すと共に、上記
演算処理手段からの係数に応じて上記記憶手段からの画
像データの読み出しを制御する読み出し手段と、上記演算処理手段からの係数に応じて上記記憶手段から
読み出された画像データに対して補間演算を行う補間処
理手段とを備えた画像処理装置。
【請求項５】上記演算処理手段は上記入力画像データ
の画素位置に対する出力画像データの画素位置を示す係
数を出力することを特徴とする請求項４に記載の画像処
理装置。
【請求項６】上記第１の周波数は上記第２の周波数よ
りも低く、上記読み出し手段は上記係数が所定値以下であることに
応じて上記記憶手段からの画像データの読み出しを禁止
することを特徴とする請求項４に記載の画像処理装置。
【請求項７】第１の周波数で標本化された第１の画像
データを第２の周波数のクロックに同期して出力すると
共に、上記第２の周波数で標本化された第２の画像デー
タを上記第１の周波数のクロックに同期して出力する画
像処理装置であって、上記第２の画像データに位相同期し、上記第１の周波数
の第１のクロックを発生すると共に上記第１の画像デー
タに位相同期し、上記第２の周波数の第２のクロックを
発生するクロック発生手段と、画像データを記憶する記憶手段と、上記第１の周波数と第２の周波数との比に係る所定の係
数を出力する演算処理手段と、上記演算処理手段からの係数に応じて画像データに対し
て補間演算を行う補間処理手段と、画像データの上記記憶手段への書き込みを制御する書き
込み手段と、上記記憶手段からの画像データの読み出しを制御する読
み出し手段とを備え、上記第１の画像データを入力し、上記書き込み手段が上
記演算処理手段からの係数に応じて上記補間処理手段か
らの画像データの上記記憶手段への書き込みを制御する
と共に、上記読み出し手段が上記第２のクロックを用い
て上記記憶手段から上記画像データを読み出す第１のモ
ードと、上記第２の画像データを入力し、上記書き込み手段が上
記第１のクロックを用いて入力画像データを上記記憶手
段に書き込むと共に上記読み出し手段が上記演算処理手
段からの係数に応じて上記記憶手段からの画像データの
読み出しを制御し、上記補間処理手段が上記演算処理手
段からの係数に応じて上記記憶手段から読み出された画
像データに対して補間演算を行う第２のモードとを有す
ることを特徴とする画像処理装置。