JP4351857B2 - 外部出力映像信号処理装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、映像信号を所定のp-p値で外部出力するための外部出力映像信号処理装置に関するものである。
【0002】
【従来の技術】
従来より使用されている外部出力映像信号処理装置の基本的な構成を図3に示す。システム制御系10’から出力された映像信号は、カップリングコンデンサ30で直流成分がカットされ、1チップICからなる映像信号処理回路20’のクランプ回路23(例えば、特許文献1参照)に取り込まれ直流再生されてから、後段処理回路22に送られ、ここで振幅(p-p値)が調整されてから外部に出力される。後段処理回路22から外部出力される映像信号は、これを75Ωの抵抗で終端したとき1.0Vppになるよう決められているため、通常その出力振幅(p-p値)は2.0Vppとなる。
【0003】
図4は図3のシステム制御系10’をより詳しく示した外部出力映像信号処理装置の構成を示す図である。システム制御系10’のDSP11によって電流で出力される映像信号は、抵抗12によって電流/電圧変換され、インピーダンス変換回路13においてインピーダンスが変換され、カップリングコンデンサ30に入力する。
【0004】
システム制御系10’から出力される映像信号が、基準レベルが固定されていない場合やシンクチップが最適なレベルでない場合には、そのまま映像信号処理回路20’の後段処理回路22に入力させると、その後段処理回路22から出力される信号波形の上端や下端につぶれが発生し、その映像信号を再生したとき画質の劣化を招く。
【0005】
そこで、この後段処理回路22から出力する信号波形のつぶれ防止のために、上記のように、カップリングコンデンサ30とクランプ回路23を設けて、まずカップリングコンデンサ30によって直流成分をカットして交流成分のみを抽出し、これをクランプ回路23に入力して直流再生することによって、シンクチップレベルやペデスタルレベルを所定のレベルに固定して、最低限必要なダイナミックレンジを確保するようにしている。
【0006】
【特許文献1】
特開平7−46443号公報
【0007】
【発明が解決しようとする課題】
以上のように、従来の外部出力映像信号処理装置では、必ずカップリングコンデンサ30とクランプ回路23を装備させていた。これは、システム制御系10’から出力する映像信号のシンクチップレベルやペデスタルレベルが所定のレベルにあってもなくても同じであった。
【0008】
ところが、上記のようにカップリングコンデンサ30を使用すると、このカップリングコンデンサ30とクランプ回路23の入力インピーダンスとによりハイパスフィルタが構成されるため、そのカップリングコンデンサ30の容量を小さくすると、同期信号の縮みやサグ(頂部の傾き)が発生してしまうという問題があり、これらの理由からカップリングコンデンサ30の容量は小さくできないため、1チップICである映像信号処理回路20’に内蔵できず、外部出力映像信号処理装置の構成上部品点数が増大するという問題があった。
【0009】
本発明の目的は、システム制御系から出力する映像信号のシンクチップレベルやペデスタルレベルが所定レベルにある場合は、カップリングコンデンサやクランプ回路が不要な外部出力映像信号処理装置を提供することである。
【0010】
【課題を解決するための手段】
請求項にかかる発明は、シンクチップレベルやペデスタルレベルが所定値に固定された映像信号を電流信号で出力するDSPと、該電流信号を電圧信号に変換する抵抗と、該電圧信号に変換された映像信号を直接入力してそのレベルを調整するレベルシフト回路と、該レベルシフト回路から出力する映像信号を入力しそのp−p値を所定値に制御して出力する後段処理回路とを有することを特徴とする外部出力映像信号処理装置とした。
【0012】
【発明の実施の形態】
図1は本発明の1つの実施形態の外部出力映像信号処理装置の構成を示すブロック図である。10はシステム制御系であり、映像信号を電流信号で出力するDSP11と、その電流信号を電圧信号に変換する抵抗12を具備する。20は1チップICからなる映像信号処理回路であり、システム制御系10から出力する信号レベルを直接入力してあるレベルにシフトするレベルシフト回路21と、振幅(p-p値)が2.0Vppの映像信号を出力する後段処理回路22を具備する。
【0013】
ここでは、DSP11により電流出力された映像信号は、抵抗12により電圧信号に変換されることにより、シンクチップレベルやペデスタルレベルが所定のレベルになる。つまり、DSP11からの電流の映像信号は、すでにシンクチップレベルやペデスタルレベルが所定値に固定されている。よって、このような映像信号は直流成分カットや直流再生を行うことなく、映像信号処理回路20のレベルシフト回路21に直接入力できる。ただし、そのまま後段処理回路22に入力させたのでは、そこから2.0Vppの振幅の映像信号を出力することはできない。
【0014】
そこで、レベルシフト回路21を挿入して、システム制御系10から出力する映像信号のレベルを調整してから後段処理回路22に入力することにより、そこから2.0Vppの振幅の映像信号が出力できるようにする。
【0015】
図2はレベルシフト回路21の具体的な構成を示す回路図である。このレベルシフト回路21は2段の反転増幅回路から構成されている。初段の反転増幅回路は反転増幅器211、入力抵抗212、帰還抵抗213、および電圧VR1の基準電圧源214から構成されている。また、後段の反転増幅回路は反転増幅器215、入力抵抗216、帰還抵抗217、および電圧VR2の基準電圧源218から構成されている。
【0016】
シンクチップレベルやペデスタルレベルが固定された映像信号がこのように2段の反転増幅回路から構成されるレベルシフト回路21で増幅されることによって、所定レベルの映像信号が生成されて後段処理回路22に入力され、そこから2.0Vppの振幅の映像信号が出力する。
【0017】
このように本実施形態の外部出力映像信号処理装置では、従来必要となっていたカップリングコンデンサやクランプ回路を削除しても、後段処理回路22からは従来と同様にシンクチップレベルやペデスタルレベルが所定レベルで固定されかつ所定の振幅値(p-p値)の映像信号を出力させることができる。
【0018】
【発明の効果】
以上から本発明によれば、カップリングコンデンサが不要となるため、部品点数を削減でき、これによりコストダウンや省スペース化を図ることができる。また、カップリングコンデンサに起因していた同期信号の縮みやサグの発生も防止できる。
【図面の簡単な説明】
【図1】 本発明の1つの実施形態の外部出力映像信号処理装置のブロック図である。
【図2】 図1の外部出力映像信号処理装置のレベルシフト回路の回路図である。
【図3】 従来の実施形態の外部出力映像信号処理装置のブロック図である。
【図4】 図3の外部出力映像信号処理装置のより詳しいブロック図である。
【符号の説明】
10,10’:システム制御系、11:DSP、12:抵抗、13:インピーダンス変換回路
20,20’:映像信号処理回路、21:レベルシフト回路、22:後段処理回路、23:クランプ回路
30:カップリングコンデンサ
Claims (1)
- シンクチップレベルやペデスタルレベルが所定値に固定された映像信号を電流信号で出力するDSPと、該電流信号を電圧信号に変換する抵抗と、該電圧信号に変換された映像信号を直接入力してそのレベルを調整するレベルシフト回路と、該レベルシフト回路から出力する映像信号を入力しそのp−p値を所定値に制御して出力する後段処理回路とを有することを特徴とする外部出力映像信号処理装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003102590A JP4351857B2 (ja) | 2003-04-07 | 2003-04-07 | 外部出力映像信号処理装置 |
US10/820,362 US7250986B2 (en) | 2003-04-07 | 2004-04-07 | External output video signal processor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003102590A JP4351857B2 (ja) | 2003-04-07 | 2003-04-07 | 外部出力映像信号処理装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004312329A JP2004312329A (ja) | 2004-11-04 |
JP4351857B2 true JP4351857B2 (ja) | 2009-10-28 |
Family
ID=33095302
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003102590A Expired - Fee Related JP4351857B2 (ja) | 2003-04-07 | 2003-04-07 | 外部出力映像信号処理装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7250986B2 (ja) |
JP (1) | JP4351857B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7345714B2 (en) * | 2005-01-13 | 2008-03-18 | National Semiconductor Corporation | Video signal clamp |
TW200803539A (en) * | 2006-06-02 | 2008-01-01 | Beyond Innovation Tech Co Ltd | Signal level adjusting apparatus |
CN104780318B (zh) * | 2015-04-27 | 2017-07-25 | 吉林大学 | 模拟视频信号采集系统 |
JP6592978B2 (ja) * | 2015-06-12 | 2019-10-23 | 富士電機株式会社 | スイッチング電源用制御icにおける入力前置回路および該入力前置回路を有するスイッチング電源制御装置 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5379075A (en) * | 1992-02-04 | 1995-01-03 | Sony Corporation | Video signal AGC circuit for adjusting the sync level of a video signal |
JP3384045B2 (ja) | 1993-07-27 | 2003-03-10 | ソニー株式会社 | シンクチップクランプ/同期分離回路 |
US5570090A (en) * | 1994-05-23 | 1996-10-29 | Analog Devices, Incorporated | DAC with digitally-programmable gain and sync level generation |
KR0155616B1 (ko) * | 1995-06-30 | 1998-11-16 | 문정환 | 영상 신호 클램프 회로 |
US5798802A (en) * | 1996-01-31 | 1998-08-25 | Deutsche Itt Industries Gmbh | Video signal clamping circuit |
JPH10191101A (ja) * | 1996-12-25 | 1998-07-21 | Mitsubishi Electric Corp | 映像信号用クランプ回路および複合映像信号合成回路 |
KR100207713B1 (ko) * | 1997-01-17 | 1999-07-15 | 윤종용 | 아날로그-디지탈 변환기의 top 전압을 이용한 agc 회로 |
US6633340B1 (en) * | 1999-09-12 | 2003-10-14 | Matsushita Electric Industrial Co., Ltd. | Video signal processor |
US7023497B2 (en) * | 2002-07-31 | 2006-04-04 | Texas Instruments Incorporated | Clamping circuit with wide input dynamic range for video or other AC coupled signals |
-
2003
- 2003-04-07 JP JP2003102590A patent/JP4351857B2/ja not_active Expired - Fee Related
-
2004
- 2004-04-07 US US10/820,362 patent/US7250986B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20040196409A1 (en) | 2004-10-07 |
US7250986B2 (en) | 2007-07-31 |
JP2004312329A (ja) | 2004-11-04 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060308 |
|
A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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