JP4308153B2 - セルテスト機能を具えた静電放電防護整合回路装置 - Google Patents

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Description

本発明はセルテスト機能を具えた静電放電防護整合回路装置に係り、特に、ESD防護ユニット回路中にセルテスト機能が設けられて、非テスト時には静電防護回路とされる装置に関する。
薄膜トランジスタ液晶ディスプレイ(TFT−LCD)は現在相当に成熟した製品であるが、TFTデバイスをガラス絶縁パネル上に製造するため、パネル製品製作過程中に、経常的に静電放電(ESD)関係の問題が発生し、一旦パネル中にトランジスタデバイスのESD破壊が発生すると、パネルのディスプレイエリアに点欠陥或いは線欠陥が形成されてパネルが不良品となり、その歩留り損失は相当に厳重となる。
量産製品のTFT製作過程(マトリックスアレイ工程、セルプロセスとモジュール化工程)にあって、ESDの発生は非常によく見られる現象であり、静電がマトリックスアレイのTFTデバイスのゲート絶縁層のパンチスルーと非常に大きなリーク電流を形成し、このため静電の発生の製品歩留りに対する影響は非常に大きい。静電防護設計は外来因子、例えば人為的、機械設備により発生する静電を予防して、装置のトランジスタ静電防護効果を高めることができ、妥当な静電防護を達成し、且つセルテスト機能がこのほかに必要な設計とされる。
周知の静電防護設計は、静電防護方式は、二つのトランジスタがダイオード方式で逆方向に接続されてESD防護ユニット10を形成し、各信号線12(走査線或いはデータ線)はいずれもESD防護ユニット10に接続され、これにより信号線12が静電防護を受ける(図1)。そのうち、トランジスタT11の一端はICパッド11と信号線12に接続されると共に、トランジスタT21のソースと接続され、トランジスタT11の別の一端はコモン電極13とトランジスタT21のドレインに接続される。その静電排出経路は、トランジスタT11が正静電排出素子とされ、トランジスタT21が負静電排出素子とされ、ESD防護ユニット10回路は静電防護効果を達成できるが、性能上は理想的でなく、なぜなら単一の信号線12はただ単一のESD防護ユニット10のみに静電排出経路を提供するためである。
TFT製造について述べると、セルテスト機能(Cell test function)過程は非常に重要なテストステップであり、このテスト過程は後続の不必要な組立コストを節約できる。現在セルテスト機能は二つの方法に分けられる。第1の方法はショーティングバー(Shorting bar)法であり、まず全ての走査線とデータ線をそれぞれショーティングバー方式で接続し、更に電圧を通して表示画面のテストを行なう。但し、一旦テストが完成すれば、レーザーカットマシンでショーティングバーと走査線及びデータ線の接続線を焼き切って、各走査線と走査線の間を独立させ、及び、各データ線とデータ線の間を独立させなければならない。
第2の方法は、TFTスイッチ法であり、表示画素を設置したマトリックスエリア20外の、各走査線とデータ線上にあってTFTスイッチ素子22をマトリックスエリア20に接続し(図2)、入力する電圧信号を全てのTFTスイッチ素子22のゲートよりテストスイッチパッドPDSAに接続し、別に全てのTFTスイッチ素子22のドレインを所属のテストパッドPSE、PSO、PDR、PDG、PDB(奇偶とR、G、Bに分けられる)に接続し、TFTスイッチ素子22のソースを走査線とデータ線に接続してマトリックスエリア20に入力する。テストパッドPSE、PSO、PDR、PDG、PDBとコモン電極(Vcom)に表示画面電圧を印加し、電圧をテストスイッチパッドPDSAに印加してTFTスイッチ素子22をオンとすれば、テスト機能を達成できる。この方法は第1の方法のようにレーザーカットマシンにより更に切断動作を行なう必要はないが、その静電防護回路を余分に製造しなければ静電防護効果を達成することができない。
上述の従来の技術の欠点を解決するため、本発明は一種の静電放電(ESD)防護整合回路装置を提供することを目的とし、それは、ESD防護回路のそのうち一つのトランジスタをTFTスイッチとし、且つセルテスト機能(cell test function)をもとのESD防護ユニット回路の中に構築し、余分に静電放電(ESD)防護回路或いはTFTスイッチを製作する必要をなくし、本発明のESD防護ユニット回路にセルテスト機能を具備させ、テストを行なわない時は静電防護回路とすることができるようにしたものとする。
本発明のもう一つの目的は、一種の静電放電防護整合回路装置を提供することにあり、それは、各ESD防護ユニットがいずれも全ての走査線或いはデータ線上のESD防護ユニットと相互に接続され、このESD防護ユニットの並列態様が良好な静電防護効果を形成し、この設計により各ESD防護ユニットがその対応する信号線の静電防護能力を向上するものとする。
本発明のさらにもう一つの目的は、一種の静電放電防護整合回路装置を提供することにあり、それは、セルテスト機能を具えたTFTスイッチが各ESD防護ユニットに包含され、ゆえに非破壊性のセルテストを増加できるが、ただし周知の技術のようにショーティングバーを使用してセルテスト完成後にレーザーカット工程を実施する必要がなく、有効に機械購入コストを節約できるものとする。
請求項1の発明は、セルテスト機能を具えた静電放電防護整合回路装置において、該セルテスト機能を具えた静電放電防護整合回路装置はTFT液晶ディスプレイパネルのESD防護ユニット(30)回路に用いられ、ディスプレイパネルの表示画素のマトリックスエリア(100)外の、各走査線とデータ線の信号線(32)上にESD防護ユニット(30)が設けられ、
各ESD防護ユニット(30)の回路において、
1TFT(T1)と第2TFT(T2)のゲートとドレインが短絡し、且つ該信号線(32)と接続され、
第3TFT(T3)のゲートが第1TFT(T1)のソースに接続され、且つ第3TFT(T3)のドレインが第2TFT(T2)のソースに接続され、
第4TFT(T4)と第5TFT(T5)のゲートとドレインが短絡し、その後、第3TFT(T3)のソースとコモン電極(33)に接続され、
第6TFT(T6)のドレインと第4TFT(T4)のソースが接続され、且つ第6TFT(T6)のドレインとテストパッド(35)が接続され、第6TFT(T6)のソースと該信号線(32)が接続され、
第5TFT(T5)のソースと第6TFT(T6)のゲートが接続され、且つ第6TFT(T6)のゲートとテストスイッチパッド(34)が接続され
相互に隣り合う各ESD防護ユニット(30)回路中、第3TFT(T3)のゲートが第1TFT(T1)のソースに接続されるほか、相互に隣り合うESD防護ユニット(30)の第1TFT(T1)のソースと第3TFT(T3)のゲートに接続され、
相互に隣り合う各ESD防護ユニット(30)回路中、第2TFT(T2)のソースが第3TFT(T3)のドレインに接続されるほか、相互に隣り合うESD防護ユニット(30)の第2TFT(T2)のソースと第3TFT(T3)のドレインに接続されたことを特徴とする、セルテスト機能を具えた静電放電防護整合回路装置としている。
請求項2の発明は、請求項1記載のセルテスト機能を具えた静電放電防護整合回路装置において、相互に隣り合う各ESD防護ユニット(30)回路中、第6TFT(T6)のドレインが第4TFT(T4)のソースに接続されるほか、相互に隣り合うESD防護ユニット(30)の第6TFT(T6)のドレインと第4TFT(T4)のソースに接続されたことを特徴とする、セルテスト機能を具えた静電放電防護整合回路装置としている。
請求項3の発明は、請求項1記載のセルテスト機能を具えた静電放電防護整合回路装置において、相互に隣り合う各ESD防護ユニット(30)回路中、第5TFT(T5)のソースが第6TFT(T6)のゲートに接続されるほか、相互に隣り合うESD防護ユニット(30)の第5TFT(T5)のソースと第6TFT(T6)のゲートに接続されたことを特徴とする、セルテスト機能を具えた静電放電防護整合回路装置としている。
請求項4の発明は、請求項1記載のセルテスト機能を具えた静電放電防護整合回路装置において、テストスイッチパッド(34)がディスプレイパネル中の全ての信号線(32)上の第6TFT(T6)のゲートに接続されたことを特徴とする、セルテスト機能を具えた静電放電防護整合回路装置としている。
請求項5の発明は、請求項1記載のセルテスト機能を具えた静電放電防護整合回路装置において、テストパッド(35)が走査線或いはデータ線の信号線(32)上に設置された全ての第6TFT(T6)のドレインに接続されたことを特徴とする、セルテスト機能を具えた静電放電防護整合回路装置としている。
請求項6の発明は、請求項5記載のセルテスト機能を具えた静電放電防護整合回路装置において、テストパッド(35)が走査テストパッド(35S)とデータテストパッド(35D)に分けられたことを特徴とする、セルテスト機能を具えた静電放電防護整合回路装置としている。
請求項7の発明は、請求項6記載のセルテスト機能を具えた静電放電防護整合回路装置において、走査テストパッド(35S)が走査線により奇数と偶数の二種類に分けられたことを特徴とする、セルテスト機能を具えた静電放電防護整合回路装置としている。
請求項8の発明は、請求項6記載のセルテスト機能を具えた静電放電防護整合回路装置において、データテストパッド(35D)がデータ線により奇数と偶数の二種類、或いはR、G、Bの三種類に分けられたことを特徴とする、セルテスト機能を具えた静電放電防護整合回路装置としている。
本発明のセルテスト機能を具えた静電放電防護整合回路装置は、ESD防護ユニット(30)回路のそのうちの一つのトランジスタがTFTスイッチ素子とされ、このTFTスイッチ素子がセルテスト機能を具え、本発明のESD防護ユニット(30)回路にセルテスト機能を具備させ、セルテストを行なわない時には本発明のESD防護ユニット(30)回路を静電防護回路となす。且つESD防護ユニット(30)の並列態様により良好な静電防護回路が達成され、これにより各ESD防護ユニット(30)がその対応する信号線のセルテスト機能を具えた静電保護能力を向上する。
また、TFTスイッチが各ESD防護ユニット(30)に包含されるため、非破壊性のセルテストを増すことができ、周知の技術のようにショーティングバーによる接続とセルテスト後のレーザーカットプロセスを必要とせず、機械購入コストを節約できる。
本発明はセルテスト機能を具えた静電放電(ESD)防護整合回路装置を提供し、それはTFT液晶ディスプレイパネルのESD防護ユニット回路に用いられて、ディスプレイパネルの表示画素のマトリックスエエリア外にあって各走査線とデータ線の信号線上にESD防護ユニットが設けられている。各ESD防護ユニットは以下の特徴を有する。
第1TFTと第2TFTのゲートとドレインが短絡し、且つ信号線と接続され、第3TFTのゲートと該第1TFTのソースが接続され、並びに隣り合う信号線(走査線或いはデータ線)上のESD防護ユニットの第1TFTのソースと第3TFTのゲートに接続され、且つ第3TFTのドレインが第2TFTのソースと接続され、並びに全ての走査線とデータ線上のESD防護ユニットの第2TFTのソースと第3TFTのドレインと接続される。
第4TFTと第5TFTのゲートとドレインが短絡し、その後、第3TFTのソースとコモン電極に接続される。第6TFTのドレインは第4TFTのソースと接続され、並びに隣り合う信号線(走査線或いはデータ線)上のESD防護ユニットの第6TFTのドレインと第4TFTのソースと接続される。且つ該第6TFTのドレインとテストパッドが接続され、そのうち該テストパッドが信号線(走査線或いはデータ線)上に設置された全ての第6TFTのドレインに接続され、また該第6TFTのソースが該信号線と接続される。
該第5TFTのソースは該第6TFTのゲートと接続され、並びに隣り合う信号線(走査線或いはデータ線)上のESD防護ユニットの第5TFTのソースと第6TFTのゲートと接続される。且つ該第6TFTのゲートはテストスイッチパッドに接続され、該テストスイッチパッドはディスプレイパネル中の全ての信号線上の第6TFTのゲートに接続される。
図3、4、5は、本発明のESD防護ユニットの回路表示図、本発明の隣り合うESD防護ユニットの回路表示図、及び、本発明の単一ディスプレイパネルの配置表示図である。本発明はセルテスト機能を具えた静電放電防護整合回路装置を提供し、それは、TFT液晶ディスプレイパネルのESD防護ユニット(30)回路に用いられ、ディスプレイパネルの表示画素のマトリックスエリア(100)外の、各走査線とデータ線の信号線(32)上にESD防護ユニット(30)が設けられている。そのうち、各ESD防護ユニット(30)の回路において、以下の特徴を有する。
第1TFT(T1)と第2TFT(T2)のゲートとドレインが短絡し、且つ該信号線(32)及びICパッド(31)(該ICパッド(31)は図5中のScan N、Scan N+1、Scan N+2、Data N、Data N+1、Data N+2である)に接続され、第3TFT(T3)のゲートと第1TFT(T1)のソースが接続され、該第3TFT(T3)のゲートは第1TFT(T1)のソースに接続されるほか、全ての走査線或いはデータ線上のESD防護ユニット(30)の第1TFT(T1)のソースと第3TFT(T3)のゲートに接続される。且つ第3TFT(T3)のドレインが第2TFT(T2)のソースに接続され、該第2TFT(T2)のソースは該第3TFT(T3)のドレインに接続される他、隣り合う信号線(32)(走査線或いはデータ線)上のESD防護ユニット(30)の第2TFT(T2)のソースと第3TFT(T3)のドレインに接続され、全ての信号線(32)(走査線或いはデータ線)上のESD防護ユニット(30)の第2TFT(T2)のソースと第3TFT(T3)のドレインが接続される。
第4TFT(T4)と第5TFT(T5)のゲートとドレインは短絡し、その後、第3TFT(T3)のソースとコモン電極(33)に接続され、コモン電極(33)と表示画素のマトリックスエリア(100)のTFT画素電極の電圧差により画面を表示する。第6TFT(T6)のドレインは第4TFT(T4)のソースに接続され、該第6TFT(T6)のドレインは第4TFT(T4)のソースに接続されるほか、隣り合う信号線(32)(走査線或いはデータ線)上のESD防護ユニット(30)の第6TFT(T6)のドレインと第4TFT(T4)のソースに接続され、全ての信号線(32)(走査線或いはデータ線)上のESD防護ユニット(30)内の第6TFT(T6)のドレインと第4TFT(T4)のソースが接続される。
また第6TFT(T6)のドレインはテストパッド(35)に接続され、テストパッド(35)は更に走査テストパッド(35S)とデータテストパッド(35D)に分けられ、それぞれ走査線或いはデータ線の信号線(32)にある全ての第6TFT(T6)のドレインに接続される。各ESD防護ユニット(30)内の第6TFT(T6)のソースはそれに対応する信号線(32)(走査線或いはデータ線)に接続される。そのうち、走査テストパッド(35S)は更に走査線により奇数と偶数の二種類に分けられる。該データテストパッド(35D)はデータ線により奇数と偶数の二種類、或いはR、G、Bの三種類に分けられる。
第5TFT(T5)のソースは第6TFT(T6)のゲートに接続され、該第5TFT(T5)のソースは第6TFT(T6)のゲートに接続されるほか、隣り合う信号線(32)(走査線或いはデータ線)上のESD防護ユニット(30)の第5TFT(T5)のソースと第6TFT(T6)のゲートに接続され、全ての信号線(32)(走査線或いはデータ線)上のESD防護ユニット(30)の第5TFT(T5)のソースと第6TFT(T6)のゲートが接続される。且つ第6TFT(T6)のゲートはテストスイッチパッド(34)に接続され、該テストスイッチパッド(34)はディスプレイパネル中の全ての信号線(32)上の第6TFT(T6)のゲートに接続される。
本発明のESD防護ユニット(30)整合回路のセルテスト時或いは静電防護の作動方式は以下のとおりである。
1.本発明のESD防護ユニット(30)整合回路はセルテスト時に、テストスイッチパッド(34)に第6TFT(T6)をオンする電圧準位を印加し、走査テストパッド(35S)に走査電圧準位を印加し、該データテストパッド(35D)にデータ電圧準位を印加し、コモン電極(33)を直流(DC)或いは交流(AC)準位に接続する。例えば、我々はテストスイッチパッド(34)に25V、テストパッド(35)にそれに対応する電圧準位(走査テストパッド(35S)に15V、データテストパッド(35D))を印加し、コモン電極(33)に0Vを印加する。この時第4TFT(T4)と第5TFT(T5)はオフとなり、第6TFT(T6)はオンとなり(このとき第1TFT(T1)、第2TFT(T2)、第3TFT(T3)はいずれもオンとなる)、前述のように第6TFT(T6)のドレインは第4TFT(T4)のソースに接続されるほか、全ての対応する走査線或いはデータ線のESD防護ユニット(30)の第6TFT(T6)のドレインと第4TFT(T4)のソースに接続されるため、即ち、該テストパッド(35)(走査テストパッド(35S)、データテストパッド(35D))の電圧が各ESD防護ユニット(30)内の第6TFT(T6)を通して信号線(32)(走査線或いはデータ線)に伝えられ、ディスプレイパネルの信号線(32)にマトリックスエリア(100)内の表示画素が必要とする作業電圧を入力させる。
2.本発明のESD防護ユニット(30)が静電防護時には、仮に信号線(32)(走査線或いはデータ線)が正圧静電を発生するものとすると、第1TFT(T1)、第2TFT(T2)、第3TFT(T3)は共にオンとなり、正圧静電は信号線(32)の所属する単一ESD防護ユニット(30)により排出され、この経路は僅かにそのうちの一つである。この時、走査線或いはデータ線は高準位状態にあり、ゆえに第1TFT(T1)、第2TFT(T2)を導通させ、この時、第1TFT(T1)、第2TFT(T2)のソースは高準位状態にあり、これにより、相互に対応する第3TFT(T3)をオンし、正圧静電は信号線(32)(走査線或いはデータ線)の所属する第3TFT(T3)より排出される。また、この時、全ての信号線(32)(走査線或いはデータ線)上のESD防護ユニット(30)は、前述のように正圧静電排出経路が該信号線(32)の所属する第3TFT(T3)により排出され、またその他の信号線(32)(走査線或いはデータ線)上のESD防護ユニット(30)の第3TFT(T3)は導通しマルチ経路静電排出を形成するため、この設計により静電防護機能の向上を達成でき、これによりパネル生産歩留りを上げる。負圧静電排出原理もまた同様である。またこの静電防護設計はセルテスト機能或いは製品の正常表示画面のモジュール駆動(Module Driving)に影響を与えない。
周知のESD防護ユニットの回路表示図である。 周知のTFTスイッチを具えたディスプレイパネル表示図である。 本発明のESD防護ユニットの回路表示図である。 本発明の隣り合うESD防護ユニットの回路表示図である。 本発明の単一ディスプレイパネルの配置表示図である。
符号の説明
10 ESD防護ユニット
12 信号線
11 ICパッド
T11、T21 トランジスタ
13 コモン電極
20 マトリックスエリア
22 TFTスイッチ素子
PDSA テストスイッチパッド
PSE、PSO、PDR、PDG、PDB テストパッド
Vcom コモン電極
30 ESD防護ユニット
100 マトリックスエリア
32 信号線
T1 第1TFT
T2 第2TFT
T3 第3TFT
T4 第4TFT
T5 第5TFT
T6 第6TFT
31 ICパッド
33 コモン電極
34 テストスイッチパッド
35 テストパッド
35S 走査テストパッド
35D データテストパッド

Claims (8)

  1. セルテスト機能を具えた静電放電防護整合回路装置において、該セルテスト機能を具えた静電放電防護整合回路装置はTFT液晶ディスプレイパネルのESD防護ユニット(30)回路に用いられ、ディスプレイパネルの表示画素のマトリックスエリア(100)外の、各走査線とデータ線の信号線(32)上にESD防護ユニット(30)が設けられ、 各ESD防護ユニット(30)の回路において、
    1TFT(T1)と第2TFT(T2)のゲートとドレインが短絡し、且つ該信号線(32)と接続され、
    第3TFT(T3)のゲートが第1TFT(T1)のソースに接続され、且つ第3TFT(T3)のドレインが第2TFT(T2)のソースに接続され、
    第4TFT(T4)と第5TFT(T5)のゲートとドレインが短絡し、その後、第3TFT(T3)のソースとコモン電極(33)に接続され、
    第6TFT(T6)のドレインと第4TFT(T4)のソースが接続され、且つ第6TFT(T6)のドレインとテストパッド(35)が接続され、第6TFT(T6)のソースと該信号線(32)が接続され、
    第5TFT(T5)のソースと第6TFT(T6)のゲートが接続され、且つ第6TFT(T6)のゲートとテストスイッチパッド(34)が接続され
    相互に隣り合う各ESD防護ユニット(30)回路中、第3TFT(T3)のゲートが第1TFT(T1)のソースに接続されるほか、相互に隣り合うESD防護ユニット(30)の第1TFT(T1)のソースと第3TFT(T3)のゲートに接続され、
    相互に隣り合う各ESD防護ユニット(30)回路中、第2TFT(T2)のソースが第3TFT(T3)のドレインに接続されるほか、相互に隣り合うESD防護ユニット(30)の第2TFT(T2)のソースと第3TFT(T3)のドレインに接続されたことを特徴とする、セルテスト機能を具えた静電放電防護整合回路装置。
  2. 請求項1記載のセルテスト機能を具えた静電放電防護整合回路装置において、相互に隣り合う各ESD防護ユニット(30)回路中、第6TFT(T6)のドレインが第4TFT(T4)のソースに接続されるほか、相互に隣り合うESD防護ユニット(30)の第6TFT(T6)のドレインと第4TFT(T4)のソースに接続されたことを特徴とする、セルテスト機能を具えた静電放電防護整合回路装置。
  3. 請求項1記載のセルテスト機能を具えた静電放電防護整合回路装置において、相互に隣り合う各ESD防護ユニット(30)回路中、第5TFT(T5)のソースが第6TFT(T6)のゲートに接続されるほか、相互に隣り合うESD防護ユニット(30)の第5TFT(T5)のソースと第6TFT(T6)のゲートに接続されたことを特徴とする、セルテスト機能を具えた静電放電防護整合回路装置。
  4. 請求項1記載のセルテスト機能を具えた静電放電防護整合回路装置において、テストスイッチパッド(34)がディスプレイパネル中の全ての信号線(32)上の第6TFT(T6)のゲートに接続されたことを特徴とする、セルテスト機能を具えた静電放電防護整合回路装置。
  5. 請求項1記載のセルテスト機能を具えた静電放電防護整合回路装置において、テストパッド(35)が走査線或いはデータ線の信号線(32)上に設置された全ての第6TFT(T6)のドレインに接続されたことを特徴とする、セルテスト機能を具えた静電放電防護整合回路装置。
  6. 請求項5記載のセルテスト機能を具えた静電放電防護整合回路装置において、テストパッド(35)が走査テストパッド(35S)とデータテストパッド(35D)に分けられたことを特徴とする、セルテスト機能を具えた静電放電防護整合回路装置。
  7. 請求項6記載のセルテスト機能を具えた静電放電防護整合回路装置において、走査テストパッド(35S)が走査線により奇数と偶数の二種類に分けられたことを特徴とする、セルテスト機能を具えた静電放電防護整合回路装置。
  8. 請求項6記載のセルテスト機能を具えた静電放電防護整合回路装置において、データテストパッド(35D)がデータ線により奇数と偶数の二種類、或いはR、G、Bの三種類に分けられたことを特徴とする、セルテスト機能を具えた静電放電防護整合回路装置。
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