JP4298338B2 - 液晶表示装置、液晶表示装置の駆動方法及びそれを用いた電子機器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、表示装置に関し、特にガラス、プラスチックなどの透明基板上に形成された薄膜トランジスタ（ＴＦＴ）を用いた液晶表示装置およびその駆動方法に関する。また、液晶表示装置を用いた電子機器に関する。
【０００２】
【従来の技術】
近年、通信技術の進歩に伴って、携帯電話が普及している。今後は更に動画の伝送やより多くの情報伝達が予想される。一方、パーソナルコンピュータもその軽量化によって、モバイル対応の製品が生産されている。電子手帳に始まったＰＤＡと呼ばれる情報端末も多数生産され、普及しつつある。また、表示装置の発展により、それらの情報携帯機器のほとんどにはフラットパネルディスプレイが装備されている。
【０００３】
さらに、最近の技術では、それらに使用される表示装置として、アクティブマトリクス型表示装置を使用する方向に向かっている。
【０００４】
アクティブマトリクス型表示装置は画素1つずつに対してＴＦＴを配置し、そのＴＦＴによって画面を制御している。このようなアクティブマトリクス型表示装置はパッシブマトリクス型表示装置と比較して、高性能化、高画質化、動画対応性などの長所を持っている。それゆえに、液晶表示装置もパッシブからアクティブに主流が移ると考えられる。
【０００５】
また、アクティブマトリクス型の表示装置の中でも、近年、低温ポリシリコンを用いた表示装置の製品化が進められている。低温ポリシリコンでは画素だけでなく、画素部の周囲に駆動回路を一体形成することが可能である為、表示装置の小型化や、高精細化が可能であり、今後はさらに普及が見込まれる。
【０００６】
以下に、アクティブマトリクス型の液晶表示装置の画素部の動作について説明する。図３に、アクティブマトリクス型液晶表示装置の構成の例を示す。１つの画素３０２はソース信号線Ｓ１とゲート信号線Ｇ１と容量線Ｃ１と画素ＴＦＴ３０３と保持容量３０４より構成される。ただし、容量線は他の配線などと兼用できれば必ずしも必要ではない。画素ＴＦＴ３０３のゲート電極は、ゲート信号線Ｇ１に接続され、画素ＴＦＴ３０３のドレイン領域またはソース領域の１方は、ソース信号線Ｓ１に接続され、もう一方は、保持容量３０４及び画素電極３０５に接続されている。
【０００７】
この画素の駆動方法を以下に説明する。ゲート信号線Ｇ１に信号電圧が入力され、画素ＴＦＴ３０３がオンになると、ソース信号線Ｓ１より、信号電圧が入力されて、保持容量３０４に電荷が蓄積される。この蓄積された電荷により、画素電極３０５に電圧が印可され、液晶を挟んだ電極間に電圧が印可される。この印可電圧に対応して液晶の分子の配向が変化し、透過光量が制御される。
【０００８】
印可電圧と透過光量の関係を図４に示す。印可電圧を−Ｖm〜Ｖmの範囲で変化させることによって、透過光量を変化させることができる。なお、印可電圧が０の時、最大透過光量Ｔmaxとなるものとする。ここで、液晶は一定の方向の電界をかけ続けると、イオンが片側にたまり、すぐ劣化するという問題がある。そのため、画素に信号書き込みをおこなう毎に印可電圧の極性を逆にした駆動を行うのが一般的である。
【０００９】
図５に、この表示装置を駆動したときのゲート信号電圧とソース信号電圧と液晶に印可される電圧の関係を示す。この図では、ある１本のゲート信号線と、ある１本のソース信号線に注目し、ある1つの画素における液晶への印可電圧を示している。
【００１０】
ゲート信号線が選択され、液晶に電圧が印可されると、その印可電圧に応じて液晶分子の配向が変化する。これにより透過光量が変化し、画像の表示を行う。ここで、液晶に印可される電圧は、−Ｖ〜Ｖの範囲で変化し、画素に信号が書き込まれる毎に極性が逆になっている。なお、｜Ｖ｜は、図４において、｜Ｖm｜以下の値にとる。
【００１１】
従来のアクティブマトリクス型液晶表示装置の画素部の断面図の例を図６（Ａ）に示す。画素部１０１には、画素ＴＦＴ１０２と保持容量１０３が形成されている。ここで、１０４はＴＦＴ基板の絶縁基板、１０５は画素ＴＦＴ１０２のソース領域もしくはドレイン領域、１０６は画素ＴＦＴ１０２のチャネル領域、１０８はゲート絶縁膜、１０７及び１１２は保持容量１０３の電極で、間に絶縁層１０９を挟んでいる。なお、電極１０７は半導体層で形成され、不純物元素がドープされている。電極１０７は、画素ＴＦＴ１０２のドレイン領域と接続されている。また、２１５はゲート信号線、２１０はソース信号線、１１６はドレイン配線、１１３は層間絶縁膜、１１８は画素電極、１１９及び１２６は配向膜、１２０は液晶、１２１は対向基板の絶縁基板、１２２はブラックマトリクス（ＢＭ）、１２３はカラーフィルタ、１２４は平坦化膜、１２５は対向電極である。
【００１２】
このアクティブマトリクス型液晶表示装置の作製において、その工程数を削減することにより、製造コストの低減及び歩留まりの向上が進められてきた。
【００１３】
ここで、使用するマスク枚数を少なくするため、ドレイン配線１１６に接続される画素電極１１８は、直接ドレイン配線１１６上に接触させることによって導通がとられている。
【００１４】
ソース配線２１０は、ドレイン配線１１６や画素電極１１８と同じ層にパターニングされている。このため、ソース配線と画素電極とのショートを防ぐために、ソース信号線と画素電極の間は十分なスペース部分がなければならない。また、このスペース部分からの光漏れを防ぐため、このスペース部分をＢＭで覆う必要がある。
【００１５】
このときの画素の上面図を図６（Ｂ）に示す。なおわかりやすくするために、画素電極及びＢＭを取り去った領域を一部示している。ここで、図６（Ａ）は、図６（Ｂ）におけるＡ〜Ａ′の断面図に相当する。なお、図６（Ａ）と同じ符号の部分は、同じ部分を示す。２１０はソース信号線、１１６はドレイン配線、２１５はゲート信号線、１１８は画素電極、２２０は半導体層で、図６（Ａ）において１０５〜１０７に相当する。
【００１６】
ここで、ソース信号線２１０と画素電極１１８の間には、スペース部分２３０が設けられ、ソース信号線２１０と画素電極１１８がショートするのを防いでいる。このため、画素電極１１８の面積を大きくすることができない。そのため開口率を大きくすることができない。また、このスペース部分２３０からの光漏れを防ぐため、対向基板上に設けられたＢＭ１２２によって、このスペース部分２３０が覆われている。ここで、ＴＦＴ基板と対向基板を貼り合わせる際のずれや、光の回り込み等の影響を考慮して、ＢＭが画素電極の端部分と重なるようにしておく必要がある。これによりさらに開口率が下がるという問題がある。
【００１７】
そこで、図７（Ａ）に示すような構造をもつ表示装置が、提案された。なお、図６（Ａ）及び図６（Ｂ）と同じ符号の部分は、同じ部分を示している。
【００１８】
図７（Ａ）において、１１１はゲート電極、１１４はソース配線、１１０はソース信号線、１１５はゲート信号線である。
【００１９】
図７（Ａ）に示した断面図の表示装置では、ソース信号線１１０をゲート電極１１１と同時に形成し、また、ゲート信号線１１５は、ソース配線１１４及びドレイン配線１１６と同時に形成する。ここで、ソース信号線１１０は、このソース配線１１４によって画素ＴＦＴ１０２のソース領域と接続されている。この構成により、マスク枚数を増やすこと無くソース信号線とゲート信号線の作製される層を入れ替えられる。この様なソース信号線とゲート信号線の配置を逆クロス構造と呼ぶ。逆クロス構造については、特許文献１に記載されている。
【００２０】
【特許文献１】
特開２００１−３１３３９７号公報
【００２１】
この構造により、ソース信号線１１０がドレイン配線１１６の下の層に配置されるため、ソース信号線１１０の上部にも画素電極１１８が形成できるようなり、開口率を増大することができる。
【００２２】
図７（Ｂ）に、図７（Ａ）の上面図を示す。なおわかりやすくするために、画素電極及びＢＭを取り去った領域を一部示している。ここで図７（Ａ）は、図７（Ｂ）におけるＡ〜Ａ′及びＢ〜Ｂ′の断面図に相当する。画素電極１１８をソース信号線１１０の上にまで重ねて形成し光漏れを防いでいるため、対向基板上に設けられるＢＭ１２２の部分は、図６（Ｂ）に比べて減少している。こうして、図６に比べて開口率が増大する。
【００２３】
【発明が解決しようとする課題】
前記した逆クロス構造を用いた表示装置では、ゲート信号線が画素電極と同じ絶縁表面上に形成され、その上部に配向膜および液晶が形成されることになる。
【００２４】
図５において、ゲート信号線選択信号電圧をＶoとし、非選択の信号電圧は−Ｖoである。ゲート信号線の数をｙとすると、ゲート信号線が選択されている期間（ゲート信号線選択期間）は、１フレーム期間のおよそ１／ｙであるから、ｙが多くなるほど選択期間は短くなり、非選択の信号電圧が印可されている期間（ゲート信号線非選択期間）の割合が多くなる。そのため、画素が選択されていない間は、ずっと−Ｖoの電圧が入力され続けることになる。
【００２５】
表示装置の規格がＶＧＡの場合、４７９／４８０以上の期間において−Ｖｏが入力されていることになる。この時のデューティ比は０．２％以下となる。
【００２６】
なお、図５で示したようにソース信号線に印可される電圧は、周期的に極性が反転しているため液晶部分に影響は少ない。一方、ゲート信号線に入力される電圧は、上述した様に一定の極性を持つ傾向にある。この様な、ゲート信号線に入力される信号電圧が、ゲート信号線のすぐ上部に配置された液晶部分に影響を与える。これが、液晶の劣化を進める原因となっている。このような場合には劣化の少ないフッ素系液晶（例えばメルク社：ＴＬ２１３、ＴＬ２１６など）を用いる必要があり、安価なシアノ系液晶を使うことができなかった。
【００２７】
本発明は上記課題に対し、ゲート信号線に印可される信号電圧の、周辺の液晶に与える影響が抑えられた表示装置を作製することを目的とする。
【００２８】
【課題を解決するための手段】
上記課題を解決するために、本発明は、非表示時（バックライトを消灯している期間や、全面黒表示を行っている期間、全面白表示を行っている期間など使用者が画像を期待していない時）において、液晶を動作させ、ゲート信号線上の液晶を表示時と異なるデューティ比で駆動を行うことを特徴とする。また、ゲート信号線上の液晶の交流駆動のデューティ比を上げるため、ゲート信号線駆動回路に入力するスタートパルスの時間幅を広げることを特徴とする。
【００２９】
以下に本発明の構成を示す。
【００３０】
本発明は、絶縁基板上に複数のソース信号線と複数のゲート信号線と、複数の画素とを有し、
前記複数の画素は、画素ＴＦＴと、画素電極と、対向電極と、前記画素電極と前記対向電極との間に配置された液晶部分とを有し、
前記液晶部分は、第１の配向膜と、第２の配向膜と、前記第１の配向膜と前記第２の配向膜に挟まれた液晶とを有し、
前記画素ＴＦＴのゲート電極は、前記複数のゲート信号線の１つと接続され、
前記画素ＴＦＴのドレイン領域とソース領域とは、一方は前記複数のソース信号線の１つに接続され、もう一方は前記画素電極に接続され、
前記第１の配向膜は、前記画素電極と前記液晶との間に配置され、
前記第２の配向膜は、前記対向電極と前記液晶の間に配置され、
前記画素電極と前記ゲート信号線が同じ絶縁表面上に形成されている液晶表示装置において、
表示時のゲート線選択期間中に、ゲート信号線へ第１の電圧を印加し、
表示時のゲート線非選択期間中に、前記ゲート信号線へ第２の電圧を印加し、非表示時に、前記ゲート信号線へ前記第２の電圧とは逆の極性をもつ第３の電圧を印加する手段を有することを特徴とする。
【００３１】
本発明は、絶縁基板上に複数のソース信号線と複数のゲート信号線と、複数の画素とを有し、
前記複数の画素は、画素ＴＦＴと、画素電極と、対向電極と、ソース配線と、ドレイン配線と、前記画素電極と前記対向電極との間に配置された液晶部分とを有し、
前記液晶部分は、第１の配向膜と、第２の配向膜と、前記第１の配向膜と前記第２の配向膜に挟まれた液晶とを有し、
前記画素ＴＦＴのゲート電極は、前記複数のゲート信号線の１つと接続され、
前記画素ＴＦＴのドレイン領域とソース領域とは、一方は前記ソース配線によって前記複数のソース信号線の１つに接続され、もう一方はドレイン配線によって前記画素電極に接続され、
前記第１の配向膜は、前記画素電極と前記液晶との間に配置され、
前記第２の配向膜は、前記対向電極と前記液晶の間に配置され、
前記画素電極、前記ゲート信号線、前記ソース配線、及び前記ドレイン配線が同じ絶縁表面上に形成されており、
前記ソース信号線は前記ドレイン配線の下の層に配置されている液晶表示装置において、
表示時のゲート線選択期間中に、ゲート信号線へ第１の電圧を印加し、
表示時のゲート線非選択期間中に、前記ゲート信号線へ第２の電圧を印加し、非表示時に、前記ゲート信号線へ前記第２の電圧とは逆の極性をもつ第３の電圧を印加する手段を有することを特徴とする。
【００３２】
本発明は、絶縁基板上に複数のソース信号線と複数のゲート信号線と、複数の画素とを有し、
前記複数の画素は、画素ＴＦＴと、画素電極と、対向電極と、前記画素電極と前記対向電極との間に配置された液晶部分とを有し、
前記液晶部分は、第１の配向膜と、第２の配向膜と、前記第１の配向膜と前記第２の配向膜に挟まれた液晶とを有し、
前記画素ＴＦＴのゲート電極は、前記複数のゲート信号線の１つと接続され、
前記画素ＴＦＴのドレイン領域とソース領域とは、一方は前記複数のソース信号線の１つに接続され、もう一方は前記画素電極に接続され、
前記第１の配向膜は、前記画素電極と前記液晶との間に配置され、
前記第２の配向膜は、前記対向電極と前記液晶の間に配置され、
前記画素電極と前記ゲート信号線が同じ絶縁表面上に形成されている液晶表示装置において、
前記複数のゲート信号線の隣り合う２つのゲート信号線が同時に選択されている期間を少なくとも１ライン期間以上とする手段を有することを特徴とする。
【００３３】
本発明は、絶縁基板上に複数のソース信号線と複数のゲート信号線と、複数の画素とを有し、
前記複数の画素は、画素ＴＦＴと、画素電極と、対向電極と、ソース配線と、ドレイン配線と、前記画素電極と前記対向電極との間に配置された液晶部分とを有し、
前記液晶部分は、第１の配向膜と、第２の配向膜と、前記第１の配向膜と前記第２の配向膜に挟まれた液晶とを有し、
前記画素ＴＦＴのゲート電極は、前記複数のゲート信号線の１つと接続され、
前記画素ＴＦＴのドレイン領域とソース領域とは、一方は前記ソース配線によって前記複数のソース信号線の１つに接続され、もう一方はドレイン配線によって前記画素電極に接続され、
前記第１の配向膜は、前記画素電極と前記液晶との間に配置され、
前記第２の配向膜は、前記対向電極と前記液晶の間に配置され、
前記画素電極、前記ゲート信号線、前記ソース配線、及び前記ドレイン配線が同じ絶縁表面上に形成されており、
前記ソース信号線は前記ドレイン配線の下の層に配置されている液晶表示装置において、
前記複数のゲート信号線の隣り合う２つのゲート信号線が同時に選択されている期間を少なくとも１ライン期間以上とする手段を有することを特徴とする。
【００３４】
本発明は、絶縁基板上に複数のソース信号線と複数のゲート信号線と、複数の画素とを有し、
前記複数の画素は、画素ＴＦＴと、画素電極と、対向電極と、前記画素電極と前記対向電極との間に配置された液晶部分とを有し、
前記液晶部分は、第１の配向膜と、第２の配向膜と、前記第１の配向膜と前記第２の配向膜に挟まれた液晶とを有し、
前記画素ＴＦＴのゲート電極は、前記複数のゲート信号線の１つと接続され、
前記画素ＴＦＴのドレイン領域とソース領域とは、一方は前記複数のソース信号線の１つに接続され、もう一方は前記画素電極に接続され、
前記第１の配向膜は、前記画素電極と前記液晶との間に配置され、
前記第２の配向膜は、前記対向電極と前記液晶の間に配置され、
前記画素電極と前記ゲート信号線が同じ絶縁表面上に形成されている液晶表示装置において、
表示時のゲート線選択期間中に、ゲート信号線へ第１の電圧を印加し、表示時のゲート線非選択期間中に、前記ゲート信号線へ第２の電圧を印加し、非表示時に、前記ゲート信号線へ前記第２の電圧とは逆の極性をもつ第３の電圧を印加する手段、及び前記複数のゲート信号線の隣り合う２つのゲート信号線が同時に選択されている期間を少なくとも１ライン期間以上とする手段を有することを特徴とする。
【００３５】
本発明は、絶縁基板上に複数のソース信号線と複数のゲート信号線と、複数の画素とを有し、
前記複数の画素は、画素ＴＦＴと、画素電極と、対向電極と、ソース配線と、ドレイン配線と、前記画素電極と前記対向電極との間に配置された液晶部分とを有し、
前記液晶部分は、第１の配向膜と、第２の配向膜と、前記第１の配向膜と前記第２の配向膜に挟まれた液晶とを有し、
前記画素ＴＦＴのゲート電極は、前記複数のゲート信号線の１つと接続され、
前記画素ＴＦＴのドレイン領域とソース領域とは、一方は前記ソース配線によって前記複数のソース信号線の１つに接続され、もう一方はドレイン配線によって前記画素電極に接続され、
前記第１の配向膜は、前記画素電極と前記液晶との間に配置され、
前記第２の配向膜は、前記対向電極と前記液晶の間に配置され、
前記画素電極、前記ゲート信号線、前記ソース配線、及び前記ドレイン配線が同じ絶縁表面上に形成されており、
前記ソース信号線は前記ドレイン配線の下の層に配置されている液晶表示装置において、
表示時のゲート線選択期間中に、ゲート信号線へ第１の電圧を印加し、表示時のゲート線非選択期間中に、前記ゲート信号線へ第２の電圧を印加し、非表示時に、前記ゲート信号線へ前記第２の電圧とは逆の極性をもつ第３の電圧を印加する手段、及び前記複数のゲート信号線のうち、隣り合う２つのゲート信号線が同時に選択されている期間を少なくとも１ライン期間以上とする手段を有することを特徴とする。
【００３６】
本発明は、ゲート信号線駆動回路及びソース信号線駆動回路を有し、
前記非表示時において、前記ゲート信号線駆動回路及びソース信号線駆動回路に供給するクロックパルスを停止する手段を有することを特徴とする。
【００３７】
本発明は、ゲート信号線駆動回路及びソース信号線駆動回路を有し、
前記非表示時において、前記ゲート信号線駆動回路及びソース信号線駆動回路に供給するクロックパルスの周波数を、前記表示時より下げる手段を有することを特徴とする。
【００３８】
本発明は、ゲート信号線駆動回路及びソース信号線駆動回路を有し、
前記非表示時において、前記ゲート信号線駆動回路及びソース信号線駆動回路に供給するスタートパルスをＨｉまたはＬｏに固定する手段を有することを特徴とする。
【００３９】
本発明は、表示時とは逆のデューティ比で前記第３の電圧を前記ゲート信号線に印加する手段を有することを特徴とする。
【００４０】
本発明は、前記複数のゲート信号線の隣り合う２つのゲート信号線が同時に選択されている期間を４ライン期間から１９ライン期間の間とする手段を有することを特徴とする。
【００４１】
本発明は、前記液晶部分の液晶材料としてシアノ系液晶を用いることを特徴とする。
【００４２】
本発明は、絶縁基板上に複数のソース信号線と複数のゲート信号線と、複数の画素とを有し、
前記複数の画素は、画素ＴＦＴと、画素電極と、対向電極と、前記画素電極と前記対向電極との間に配置された液晶部分とを有し、
前記液晶部分は、第１の配向膜と、第２の配向膜と、前記第１の配向膜と前記第２の配向膜に挟まれた液晶とを有し、
前記画素ＴＦＴのゲート電極は、前記複数のゲート信号線の１つと接続され、
前記画素ＴＦＴのドレイン領域とソース領域とは、一方は前記複数のソース信号線の１つに接続され、もう一方は前記画素電極に接続され、
前記第１の配向膜は、前記画素電極と前記液晶との間に配置され、
前記第２の配向膜は、前記対向電極と前記液晶の間に配置され、
前記画素電極と前記ゲート信号線が同じ絶縁表面上に形成されている液晶表示装置において、
表示時のゲート線選択期間中に、ゲート信号線へ第１の電圧を印加し、
表示時のゲート線非選択期間中に、前記ゲート信号線へ第２の電圧を印加し、非表示時に、前記ゲート信号線へ前記第２の電圧とは逆の極性をもつ第３の電圧を印加することを特徴とする。
【００４３】
本発明は、絶縁基板上に複数のソース信号線と複数のゲート信号線と、複数の画素とを有し、
前記複数の画素は、画素ＴＦＴと、画素電極と、対向電極と、ソース配線と、ドレイン配線と、前記画素電極と前記対向電極との間に配置された液晶部分とを有し、
前記液晶部分は、第１の配向膜と、第２の配向膜と、前記第１の配向膜と前記第２の配向膜に挟まれた液晶とを有し、
前記画素ＴＦＴのゲート電極は、前記複数のゲート信号線の１つと接続され、
前記画素ＴＦＴのドレイン領域とソース領域とは、一方は前記ソース配線によって前記複数のソース信号線の１つに接続され、もう一方はドレイン配線によって前記画素電極に接続され、
前記第１の配向膜は、前記画素電極と前記液晶との間に配置され、
前記第２の配向膜は、前記対向電極と前記液晶の間に配置され、
前記画素電極、前記ゲート信号線、前記ソース配線、及び前記ドレイン配線が同じ絶縁表面上に形成されており、
前記ソース信号線は前記ドレイン配線の下の層に配置されている液晶表示装置において、
表示時のゲート線選択期間中に、ゲート信号線へ第１の電圧を印加し、
表示時のゲート線非選択期間中に、前記ゲート信号線へ第２の電圧を印加し、非表示時に、前記ゲート信号線へ前記第２の電圧とは逆の極性をもつ第３の電圧を印加することを特徴とする。
【００４４】
本発明は、絶縁基板上に複数のソース信号線と複数のゲート信号線と、複数の画素とを有し、
前記複数の画素は、画素ＴＦＴと、画素電極と、対向電極と、前記画素電極と前記対向電極との間に配置された液晶部分とを有し、
前記液晶部分は、第１の配向膜と、第２の配向膜と、前記第１の配向膜と前記第２の配向膜に挟まれた液晶とを有し、
前記画素ＴＦＴのゲート電極は、前記複数のゲート信号線の１つと接続され、
前記画素ＴＦＴのドレイン領域とソース領域とは、一方は前記複数のソース信号線の１つに接続され、もう一方は前記画素電極に接続され、
前記第１の配向膜は、前記画素電極と前記液晶との間に配置され、
前記第２の配向膜は、前記対向電極と前記液晶の間に配置され、
前記画素電極と前記ゲート信号線が同じ絶縁表面上に形成されている液晶表示装置において、
前記複数のゲート信号線の隣り合う２つのゲート信号線が同時に選択されている期間を少なくとも１ライン期間以上とすることを特徴とする。
【００４５】
本発明は、絶縁基板上に複数のソース信号線と複数のゲート信号線と、複数の画素とを有し、
前記複数の画素は、画素ＴＦＴと、画素電極と、対向電極と、ソース配線と、ドレイン配線と、前記画素電極と前記対向電極との間に配置された液晶部分とを有し、
前記液晶部分は、第１の配向膜と、第２の配向膜と、前記第１の配向膜と前記第２の配向膜に挟まれた液晶とを有し、
前記画素ＴＦＴのゲート電極は、前記複数のゲート信号線の１つと接続され、
前記画素ＴＦＴのドレイン領域とソース領域とは、一方は前記ソース配線によって前記複数のソース信号線の１つに接続され、もう一方はドレイン配線によって前記画素電極に接続され、
前記第１の配向膜は、前記画素電極と前記液晶との間に配置され、
前記第２の配向膜は、前記対向電極と前記液晶の間に配置され、
前記画素電極、前記ゲート信号線、前記ソース配線、及び前記ドレイン配線が同じ絶縁表面上に形成されており、
前記ソース信号線は前記ドレイン配線の下の層に配置されている液晶表示装置において、
前記複数のゲート信号線の隣り合う２つのゲート信号線が同時に選択されている期間を少なくとも１ライン期間以上とすることを特徴とする。
【００４６】
本発明は、絶縁基板上に複数のソース信号線と複数のゲート信号線と、複数の画素とを有し、
前記複数の画素は、画素ＴＦＴと、画素電極と、対向電極と、前記画素電極と前記対向電極との間に配置された液晶部分とを有し、
前記液晶部分は、第１の配向膜と、第２の配向膜と、前記第１の配向膜と前記第２の配向膜に挟まれた液晶とを有し、
前記画素ＴＦＴのゲート電極は、前記複数のゲート信号線の１つと接続され、
前記画素ＴＦＴのドレイン領域とソース領域とは、一方は前記複数のソース信号線の１つに接続され、もう一方は前記画素電極に接続され、
前記第１の配向膜は、前記画素電極と前記液晶との間に配置され、
前記第２の配向膜は、前記対向電極と前記液晶の間に配置され、
前記画素電極と前記ゲート信号線が同じ絶縁表面上に形成されている液晶表示装置において、
表示時のゲート線選択期間中に、ゲート信号線へ第１の電圧を印加し、
表示時のゲート線非選択期間中に、前記ゲート信号線へ第２の電圧を印加し、非表示時に、前記ゲート信号線へ前記第２の電圧とは逆の極性をもつ第３の電圧を印加し、
前記複数のゲート信号線の隣り合う２つのゲート信号線が同時に選択されている期間を少なくとも１ライン期間以上とすることを特徴とする。
【００４７】
本発明は、絶縁基板上に複数のソース信号線と複数のゲート信号線と、複数の画素とを有し、
前記複数の画素は、画素ＴＦＴと、画素電極と、対向電極と、ソース配線と、ドレイン配線と、前記画素電極と前記対向電極との間に配置された液晶部分とを有し、
前記液晶部分は、第１の配向膜と、第２の配向膜と、前記第１の配向膜と前記第２の配向膜に挟まれた液晶とを有し、
前記画素ＴＦＴのゲート電極は、前記複数のゲート信号線の１つと接続され、
前記画素ＴＦＴのドレイン領域とソース領域とは、一方は前記ソース配線によって前記複数のソース信号線の１つに接続され、もう一方はドレイン配線によって前記画素電極に接続され、
前記第１の配向膜は、前記画素電極と前記液晶との間に配置され、
前記第２の配向膜は、前記対向電極と前記液晶の間に配置され、
前記画素電極、前記ゲート信号線、前記ソース配線、及び前記ドレイン配線が同じ絶縁表面上に形成されており、
前記ソース信号線は前記ドレイン配線の下の層に配置されている液晶表示装置において、
表示時のゲート線選択期間中に、ゲート信号線へ第１の電圧を印加し、
表示時のゲート線非選択期間中に、前記ゲート信号線へ第２の電圧を印加し、非表示時に、前記ゲート信号線へ前記第２の電圧とは逆の極性をもつ第３の電圧を印加し、
前記複数のゲート信号線の隣り合う２つのゲート信号線が同時に選択されている期間を少なくとも１ライン期間以上とすることを特徴とする。
【００４８】
本発明は、前記非表示時において、前記ゲート信号線駆動回路及びソース信号線駆動回路に供給するクロックパルスを停止することを特徴とする。
【００４９】
本発明は、前記非表示時において、前記ゲート信号線駆動回路及びソース信号線駆動回路に供給するクロックパルスの周波数を、表示を行う期間より下げることを特徴とする。
【００５０】
本発明は、前記非表示時において、前記ゲート信号線駆動回路及びソース信号線駆動回路に供給するスタートパルスをＨｉまたはＬｏに固定することを特徴とする。
【００５１】
本発明は、前記非表示時において、
前記表示時とは逆のデューティ比で前記第３の電圧を前記ゲート信号線に印加することを特徴とする。
【００５２】
本発明は、前記複数のゲート信号線の隣り合う２つのゲート信号線が同時に選択されている期間を４ライン期間から１９ライン期間の間とすることを特徴とする。
【００５３】
また、本発明によって、上記本発明の構成を用いた電子機器が提供される。
【００５４】
以上によって、ゲート信号線上の液晶材料の劣化を低減し、フッ素系液晶だけでなく、シアノ系液晶材料も使用することができる。
【００５５】
【発明の実施の形態】
以下、本発明の実施形態を図面を参照して詳細に示す。
【００５６】
前述したように、逆クロスを用いた液晶表示装置では、表示時において、ゲート信号線上の液晶材料の印加電圧のデューティ比が０．２％と低い値になっている。本発明者は、この対策として、以下の２点に着目し対策をおこなった。
【００５７】
まず、第一の対策について述べる。第一の対策は、非表示時の対応である。すなわち、従来の液晶表示装置では、表示時には液晶材料に何らかの電圧が印加されていたが、非表示時（バックライト消灯時、全面黒表示時、全面白表示時など使用者が画像を期待しない時）には電圧が印加されていなかった。よって、表示時に液晶に偏った電圧が印加されると、非表示時にはそのままの状態が保持され、再度、表示時には、また偏った電圧が印加され、液晶材料の劣化が更に進んでいた。
【００５８】
そこで、本発明者は、非表示時には、表示時にゲート信号線に主として印加される電圧と逆の電圧をゲート信号線に印加するように液晶を駆動する方法を考えた。図１（Ａ）に示すのは、本発明の表示時におけるゲート信号線と画素電極に加わる電圧を示したものである。ここで、ゲート信号線選択信号電圧を＋Ｖｏとし、ゲート信号線非選択の信号電圧を−Ｖｏとする。ゲート信号線が選択されている期間（ゲート信号線選択期間）には、第１の電圧（＋Ｖｏ）が印加されており、ゲート信号線が選択されていない期間（ゲート信号線非選択期間）には、第１の電圧とは逆の極性をもつ第２の電圧（−Ｖｏ）が印加されている。これについては、従来の液晶表示装置と同様である。次に図１（Ｂ）に示しているのは本発明の非表示時にゲート信号線と画素電極に加わる電圧を示したものである。画素電極に加わる電圧は従来とおなじであるが、ゲート信号線には第１の電圧と同じ極性をもつ第３の電圧（＋Ｖｏ）が加えられている。このように表示時にゲート信号線に主として印加される電圧（第２の電圧）とは逆の極性を持つ電圧（第３の電圧）を、非表示時にゲート信号線に印加することによって、液晶材料の劣化を防止するものである。
【００５９】
尚、ここでは、図１に示すような、非表示時にゲート信号線に印加する第３の電圧を＋Ｖｏで一定とする例を説明したが、本発明における第３の電圧の印加の仕方はこれに限定されない。図１６に示すような周期的に＋Ｖｏと−Ｖｏが入れ替わるものや、図示しないが、表示時と全く逆に９９．８％のデューティ比を持つものであっても良い。また、ここでは、第１の電圧、第３の電圧を＋Ｖｏとし、第２の電圧を−Ｖｏとして説明したが、必ずしも第１の電圧、第３の電圧を＋Ｖｏとし、第２の電圧を−Ｖｏとする必要はない。表示時にゲート信号線に主として印加される電圧（第２の電圧）と逆の極性を持つ電圧（第３の電圧）を、非表示時にゲート信号線に印加すればよいので、第１、第２、第３の電圧の絶対値は必ずしも全て同じにする必要はない。また、ここでは、ゲート信号線選択信号電圧を＋Ｖｏとし、ゲート信号線非選択の信号電圧を−Ｖｏとする場合を例として説明したが、本発明はこれに限定されない。ゲート信号線選択信号電圧を−Ｖｏとし、ゲート信号線非選択の信号電圧を＋Ｖｏとする場合においても本発明を実施することができる。
【００６０】
また、非表示時に液晶表示装置をそのまま駆動することは、たとえバックライトを消灯したとしても、電力的には大きな損失である。従来の液晶表示装置では非表示時には電源を切ってしまうため、消費電力はほとんどゼロである。本発明ではその対策として、以下のような方策を用いた。
【００６１】
図２に示すのは、本発明の液晶表示装置のブロック図である。この例では、アナログ方式の駆動回路を用いた例を示している。外部から入力されるのは、クロック、垂直同期信号（ＶＳＹＮＣ）、水平同期信号（ＨＳＹＮＣ）、ＲＧＢのデジタル映像信号、である。クロック、ＶＳＹＮＣ、ＨＳＹＮＣより、タイミングコントローラではソース信号線駆動回路、ゲート信号線駆動回路を駆動するための、ソーススタートパルス（ＳＳＰ）、ソースクロック（ＳＣＬ）、ゲートスタートパルス（ＧＳＰ）、ゲートクロック（ＧＣＬ）を生成する。また、デジタル映像信号は、Ｄ／Ａコンバータでアナログに信号を変換し、Ｓ＆Ｈ回路で時間軸伸張を行い、ソース信号線駆動回路に入力する。
【００６２】
図１７にタイミングコントローラのブロック図を示す。タイミングコントローラ内では外部から入力されたクロックをカウントし、カウンタの出力をデコーダにいれて、ＳＳＰ、ＳＣＬ、ＧＳＰ、ＧＣＬを生成している。この部分は従来の液晶表示装置に用いるタイミングコントローラでも同じである。本発明ではその他に、ＮＡＮＤと遅延回路で構成される回路を追加している。モード切り換え端子がＨｉのときには、従来のタイミングコントローラと同じであるが、Ｌｏになった場合は、スタートパルス（ＧＳＰ、ＳＳＰ）はＨｉに固定される。これによって、ソース信号線駆動回路、ゲート信号線駆動回路のシフトレジスタ出力はＨｉに固定される。これによって、ゲート信号線の電位は＋Ｖｏとすることができる。
【００６３】
また、遅延回路を通して、信号がＮＡＮＤ回路に到達すると、クロック端子（ＳＣＬ、ＧＣＬ）はＬｏに固定される。これによってシフトレジスタは入出力が固定され電力の消費がなくなる。ここで遅延回路はモード切り換え信号が入力されてから、シフトレジスタが全段走査を行うまで、クロックを止めるのを待つ為である。以上によって、非表示時に液晶に電圧を印加しても、消費電力の増加を抑えることができる。また、完全に、クロックを止めなくとも、クロック周波数を下げることで、電力を低減することができる。
【００６４】
次に、第二の対策について述べる。第二の対策は、表示時においても、ゲート線上の液晶材料に加わるデューティ比を上げる方策である。図８にゲート信号線に加わる電圧を示す。従来の液晶表示装置と異なるのは、ゲート信号線の電圧が＋Ｖｏになる期間が長いことである。ここではその時間をｎライン期間とし、従来の液晶表示装置の時間のｎ倍とした。ｎの値としてはＶＧＡの場合、２以上数１０までの値をとり、望ましくは５から２０の値をとる。画面の垂直ライン数が増減した場合、この値は画面の垂直ライン数に比例して、増減させるとよい。
【００６５】
この方策を実施させるのには、ゲート信号線駆動回路のスタートパルスの時間幅を広げることにより、実現が可能である。このようにゲート信号線が２ライン期間以上Ｈｉになっていると、そのゲート信号線に対応した映像は、ゲート信号線がＬｏになる前のデータが画素の中に保持される。その前のデータはいったん保持されるが、すぐに更新され、且つ、液晶は応答速度が遅く１ライン期間くらいの時間では応答しないので、表示には現れない。
【００６６】
以上、述べたように、第一または第二の対策を用いることによって、ゲート信号線上の液晶材料の劣化を低減することができる。また、本発明によって、液晶材料は、フッ素系材料だけでなく、シアノ系材料も使うことができる。
【００６７】
【実施例】
（実施例１）
本実施例では、本発明の表示装置のソース信号線駆動回路の構成例について説明する。ソース信号線駆動回路の構成例を図９に示す。ここではアナログ方式のソース信号線駆動回路について説明を行なうが、アナログ方式だけでなく、デジタル方式のソース信号線駆動回路を用いても構わない。
【００６８】
ソース信号線駆動回路は、シフトレジスタ９０１と、走査方向切り換え回路９０２、ＮＡＮＤ回路９０３、バッファ回路９０４、アナログスイッチ９０５によって構成されている。なお、図９では、シフトレジスタ９０１からの出力の１つに対応する、バッファ回路、アナログスイッチＡＴのみを図示するが、シフトレジスタ９０１からの全ての出力に対して、バッファ回路９０４、アナログスイッチ９０５が対応する。
【００６９】
シフトレジスタ９０１は、クロックドインバータ、インバータ、によって構成されている。シフトレジスタ９０１には、ソース信号線駆動回路用スタートパルスＳ＿ＳＰが入力され、ソース信号線駆動回路用クロックパルスＳ＿ＣＬＫとその極性が反転した信号であるソース信号線駆動回路用反転クロックパルスＳ＿ＣＬＫＢによって、クロックドインバータが導通状態、非導通状態と変化することによって、ＮＡＮＤ９０３から順に、バッファ回路９０４にサンプリングパルスを出力する。
【００７０】
また、走査方向切り換え回路９０２は、スイッチによって構成され、シフトレジスタ９０１の操作方向を、図面向かって左右に切り換える働きをする。図９では、左右切り換え信号Ｌ／ＲがＬｏの信号に対応する場合、シフトレジスタ９０１は、図面向かって左から右に順にサンプリングパルスを出力する。一方、左右切り換え信号Ｌ／ＲがＨｉの信号に対応する場合、図面向かって右から左に順にサンプリングパルスを出力する。
【００７１】
ここでは、実施の形態において説明した信号制御回路より出力されたデジタル映像信号はＶＤは、ｐ分割（ｐは自然数）されて入力される。つまり、ｐ本のソース信号線への出力に対応する信号が並列に入力される。サンプリングパルスが、バッファを介して、ｐ個のステージのアナログスイッチ９０５に同時に入力されると、ｐ分割された入力信号はそれぞれ同時にサンプリングされる。
【００７２】
ここでは、ｘ本のソース信号線に信号電流を出力するソース信号線駆動回路を例に説明しているので、１水平期間あたり、ｘ／ｐ個のサンプリングパルスが順にシフトレジスタより出力される。各サンプリングパルスに応じて、ｐ個のステージのアナログスイッチ９０５は、同時にｐ本のソース信号線への出力に対応するアナログ映像信号をサンプリングする。
【００７３】
本明細書中では、このようにソース信号線駆動回路に入力するアナログ映像信号を、ｐ相の並列信号に分割し、ｐ個のデジタル映像信号を１つのサンプリングパルスによって同時に取り込む手法を、ｐ分割駆動と呼ぶことにする。図９では４分割を行なっている。
【００７４】
上記分割駆動を行うことによって、ソース信号線駆動回路のシフトレジスタのサンプリングにマージンを持たせることができる。こうして表示装置の信頼性を向上させることができる。
【００７５】
なお、ここでは図示しなかったが、レベルシフタやバッファ等を適宜設けても良い。
【００７６】
シフタレジスタ９０１に入力されるスタートパルスＳ＿ＳＰ、クロックパルスＳ＿ＣＬＫ等は、発明の実施の形態で示したタイミングコントローラから入力されている。
【００７７】
本発明では、非表示時のスタートパルスやクロックパルスの制御をタイミングコントローラより行い、消費電力の低減を図っている。
【００７８】
なお、本発明の表示装置は、本実施例のソース信号線駆動回路の構成に限らず、公知の構成のソース信号線駆動回路を自由に用いることができる。
【００７９】
（実施例２）
本実施例では、本発明の表示装置のゲート信号線駆動回路の構成例について説明する。
【００８０】
ゲート信号線駆動回路は、シフトレジスタ、走査方向切り換え回路等によって構成されている。なお、ここでは図示しなかったが、レベルシフタやバッファ等を適宜設けても良い。
【００８１】
シフトレジスタには、スタートパルスＧＳＰ、クロックパルスＧＣＬ等が入力されて、ゲート信号線選択信号を出力している。
【００８２】
ゲート信号線駆動回路の構成について、図１４を用いて説明する。
【００８３】
シフトレジスタ３６０１は、クロックドインバータ３６０２と３６０３、インバータ３６０４、ＮＡＮＤ３６０７によって構成されている。シフトレジスタ３６０１には、スタートパルスＧＳＰが入力され、クロックパルスＧＣＬとその極性が反転した信号である反転クロックパルスＧＣＬＢによって、クロックドインバータ３６０２及び３６０３が導通状態、非導通状態と変化することによって、ＮＡＮＤ３６０７から順に、サンプリングパルスを出力する。
【００８４】
また、走査方向切り換え回路は、スイッチ３６０５及びスイッチ３６０６によって構成され、シフトレジスタの操作方向を、図面向かって左右に切り換える働きをする。図１５では、走査方向切り換え信号Ｕ／ＤがＬｏの信号に対応する場合、シフトレジスタは、図面向かって左から右に順に、サンプリングパルスを出力する。一方、走査方向切り換え信号Ｕ／ＤがＨｉの信号に対応する場合、図面向かって右から左に順にサンプリングパルスを出力する。
【００８５】
シフトレジスタから出力されたサンプリングパルスは、ＮＯＲ３６０８に入力され、イネーブル信号ＥＮＢと演算される。この演算は、サンプリングパルスのなまりによって、となり合うゲート信号線が同時に選択される状況を防ぐために行われる。ＮＯＲ３６０８から出力された信号は、バッファ３６０９、３６１０を介して、ゲート信号線Ｇ１〜Ｇｙに出力される。
【００８６】
なお、ここでは図示しなかったが、レベルシフタやバッファ等を適宜設けても良い。
【００８７】
シフトレジスタに入力されるスタートパルスＧＳＰ、クロックパルスＧＣＬ等は、実施の形態で示したタイミングコントローラから入力されている。
【００８８】
本発明では、非表示時において、ゲート信号線駆動回路のシフトレジスタに入力されるクロックパルスＧＣＬや、スタートパルスＧＳＰ等の周波数を小さくするもしくは停止する動作を、タイミングコントローラによって行う。
【００８９】
なお、本発明の表示装置は、本実施例のゲート信号線駆動回路の構成に限らず、公知の構成のゲート信号線駆動回路を自由に用いることができる。
【００９０】
本実施例は、実施例１と自由に組み合わせて実施することが可能である。
【００９１】
（実施例３）
本実施例では、液晶表示装置の、画素部及びその周辺に設けられる駆動回路部（ソース信号線側駆動回路、ゲート信号線側駆動回路）のＴＦＴ及び保持容量を同時に作製する手法について、図１０〜図１２を用いて詳しく説明する。但し、説明を簡単にするために、駆動回路部に関しては基本単位であるＣＭＯＳ回路を図示することとする。
【００９２】
まず、図１０（Ａ）に示すように、コーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスから成る基板５００１上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜５００２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜５００２ａを１０〜２００nm（好ましくは５０〜１００nm）形成し、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化水素化シリコン膜５００２ｂを５０〜２００nm（好ましくは１００〜１５０nm）の厚さに積層形成する。本実施例では下地膜５００２を２層構造として示したが、前記絶縁膜の単層膜または２層以上積層させた構造として形成しても良い。
【００９３】
島状半導体層５００３〜５００６は、非晶質構造を有する半導体膜をレーザー結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状半導体層５００３〜５００６の厚さは２５〜８０nm（好ましくは３０〜６０nm）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
【００９４】
レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザー、ＣＷレーザーを用いる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３０Hzとし、レーザーエネルギー密度を１００〜４００mJ/cm2(代表的には２００〜３００mJ/cm2)とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数１〜１０kHzとし、レーザーエネルギー密度を３００〜６００mJ/cm2(代表的には３５０〜５００mJ/cm2)とすると良い。そして幅１００〜１０００μm、例えば４００μmで線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を８０〜９８％として行う。
【００９５】
次いで、島状半導体層５００３〜５００６を覆うゲート絶縁膜５００７を形成する。ゲート絶縁膜５００７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０nmとしてシリコンを含む絶縁膜で形成する。本実施例では、１２０nmの厚さで酸化窒化シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Ortho Silicate）とＯ2とを混合し、反応圧力４０Ｐａ、基板温度３００〜４００℃とし、高周波（１３．５６MHz）、電力密度０．５〜０．８W/cm2で放電させて形成することが出来る。このようにして作製される酸化シリコン膜は、その後４００〜５００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることが出来る。
【００９６】
そして、ゲート絶縁膜５００７上にゲート電極を形成するための第１の導電膜５００８と第２の導電膜５００９とを形成する。本実施例では、第１の導電膜５００８をＴａで５０〜１００nmの厚さに形成し、第２の導電膜５００９をＷで１００〜３００nmの厚さに形成する。
【００９７】
Ｔａ膜はスパッタ法で、ＴａのターゲットをＡｒでスパッタすることにより形成する。この場合、Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力を緩和して膜の剥離を防止することが出来る。また、α相のＴａ膜の抵抗率は２０μΩcm程度でありゲート電極に使用することが出来るが、β相のＴａ膜の抵抗率は１８０μΩcm程度でありゲート電極とするには不向きである。α相のＴａ膜を形成するために、Ｔａのα相に近い結晶構造をもつ窒化タンタルを１０〜５０nm程度の厚さでＴａの下地に形成しておくとα相のＴａ膜を容易に得ることが出来る。
【００９８】
Ｗ膜を形成する場合には、Ｗをターゲットとしたスパッタ法で形成する。その他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することも出来る。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩcm以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることが出来るが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度９９．９９９９％のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することが出来る。
【００９９】
なお、本実施例では、第１の導電膜５００８をＴａ、第２の導電膜５００９をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕなどから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。本実施例以外の他の組み合わせの一例で望ましいものとしては、第１の導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜５００９をＷとする組み合わせ、第１の導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜５００９をＡｌとする組み合わせ、第１の導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜５００９をＣｕとする組み合わせが挙げられる。
【０１００】
次に、レジストによるマスク５０１０を形成し、電極及び配線を形成するための第１のエッチング処理を行う。本実施例ではＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2を混合し、１Paの圧力でコイル型の電極に５００WのＲＦ（１３．５６MHz）電力を投入してプラズマを生成して行う。基板側（試料ステージ）にも１００WのＲＦ（１３．５６MHz）電力を投入し、実質的に負の自己バイアス電圧を印可する。ＣＦ4とＣｌ2を混合した場合にはＷ膜及びＴａ膜とも同程度にエッチングされる。
【０１０１】
上記エッチング条件では、レジストによるマスクの形状を適したものとすることにより、基板側に印可するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。テーパー部の角度は１５〜４５°となる。ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０nm程度エッチングされることになる。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層５０１１〜５０１６（第１の導電層５０１１ａ〜５０１６ａと第２の導電層５０１１ｂ〜５０１６ｂ）を形成する。このとき、ゲート絶縁膜５００７においては、第１の形状の導電層５０１１〜５０１６で覆われない領域は２０〜５０nm程度エッチングされ薄くなった領域が形成される。（図１０（Ｂ））
【０１０２】
そして、第１のドーピング処理を行いＮ型を付与する不純物元素を添加する。ドーピングの方法はイオンドープ法もしくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０13〜５×１０14atoms/cm2とし、加速電圧を６０〜１００keVとして行う。Ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いる。この場合、導電層５０１１〜５０１５がＮ型を付与する不純物元素に対するマスクとなり、自己整合的に第１の不純物領域５０１７〜５０２５が形成される。第１の不純物領域５０１７〜５０２５には１×１０20〜１×１０21atoms/cm3の濃度範囲でＮ型を付与する不純物元素を添加する。（図１０（Ｂ））
【０１０３】
次に、図１０（Ｃ）に示すように、レジストマスクは除去しないまま、第２のエッチング処理を行う。エッチングガスにＣＦ4とＣｌ2とＯ2とを用い、Ｗ膜を選択的にエッチングする。この時、第２のエッチング処理により第２の形状の導電層５０２６〜５０３１（第１の導電層５０２６ａ〜５０３１ａと第２の導電層５０２６ｂ〜５０３１ｂ）を形成する。このとき、ゲート絶縁膜５００７においては、第２の形状の導電層５０２６〜５０３１で覆われない領域はさらに２０〜５０nm程度エッチングされ薄くなった領域が形成される。
【０１０４】
Ｗ膜やＴａ膜のＣＦ4とＣｌ2の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することが出来る。ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗのフッ化物であるＷＦ6が極端に高く、その他のＷＣｌ5、ＴａＦ5、ＴａＣｌ5は同程度である。従って、ＣＦ4とＣｌ2の混合ガスではＷ膜及びＴａ膜共にエッチングされる。しかし、この混合ガスに適量のＯ2を添加するとＣＦ4とＯ2が反応してＣＯとＦになり、ＦラジカルまたはＦイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いＷ膜のエッチング速度が増大する。一方、ＴａはＦが増大しても相対的にエッチング速度の増加は少ない。また、ＴａはＷに比較して酸化されやすいので、Ｏ2を添加することでＴａの表面が酸化される。Ｔａの酸化物はフッ素や塩素と反応しないためさらにＴａ膜のエッチング速度は低下する。従って、Ｗ膜とＴａ膜とのエッチング速度に差を作ることが可能となりＷ膜のエッチング速度をＴａ膜よりも大きくすることが可能となる。
【０１０５】
そして、図１１（Ａ）に示すように第２のドーピング処理を行う。この場合、第１のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてＮ型を付与する不純物元素をドーピングする。例えば、加速電圧を７０〜１２０keVとし、１×１０13atoms/cm2のドーズ量で行い、図１１（Ｂ）で島状半導体層に形成された第１の不純物領域の内側に新たな不純物領域を形成する。ドーピングは、第２の形状の導電層５０２６〜５０３０を不純物元素に対するマスクとして用い、第１の導電層５０２６ａ〜５０３０ａの下側の領域にも不純物元素が添加されるようにドーピングする。こうして、第３の不純物領域５０３２〜５０３６が形成される。この第３の不純物領域５０３２〜５０３６に添加されたリン（Ｐ）の濃度は、第１の導電層５０２６ａ〜５０３０ａのテーパー部の膜厚に従って緩やかな濃度勾配を有している。なお、第１の導電層５０２６ａ〜５０３０ａのテーパー部と重なる半導体層において、第１の導電層５０２６ａ〜５０３０ａのテーパー部の端部から内側に向かって若干、不純物濃度が低くなっているものの、ほぼ同程度の濃度である。
【０１０６】
図１１（Ｂ）に示すように第３のエッチング処理を行う。エッチングガスにＣＨＦ6を用い、反応性イオンエッチング法（ＲＩＥ法）を用いて行う。第３のエッチング処理により、第１の導電層５０２６ａ〜５０３１ａのテーパー部を部分的にエッチングして、第１の導電層が半導体層と重なる領域が縮小される。第３のエッチング処理によって、第３の形状の導電層５０３７〜５０４２（第１の導電層５０３７ａ〜５０４２ａと第２の導電層５０３７ｂ〜５０４２ｂ）を形成する。このとき、ゲート絶縁膜５００７においては、第３の形状の導電層５０３７〜５０４２で覆われない領域はさらに２０〜５０nm程度エッチングされ薄くなった領域が形成される。
【０１０７】
第３のエッチング処理によって、第３の不純物領域５０３２〜５０３６においては、第１の導電層５０３７ａ〜５０４１ａと重なる第３の不純物領域５０３２ａ〜５０３６ａと、第１の不純物領域と第３の不純物領域との間の第２の不純物領域５０３２ｂ〜５０３６ｂとが形成される。
【０１０８】
そして、図１１（Ｃ）に示すように、Ｐチャネル型ＴＦＴを形成する島状半導体層５００４、５００６に第1の導電型とは逆の導電型の第４の不純物領域５０４３〜５０５４を形成する。第３の形状の導電層５０３８ｂ、５０４１ｂを不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。このとき、Ｎチャネル型ＴＦＴを形成する島状半導体層５００３、５００５および導電層５０４２はレジストマスク５２００で全面を被覆しておく。不純物領域５０４３〜５０５４にはそれぞれ異なる濃度でリンが添加されているが、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成し、そのいずれの領域においても不純物濃度が２×１０20〜２×１０21atoms/cm3となるようにする。
【０１０９】
以上までの工程でそれぞれの島状半導体層に不純物領域が形成される。島状半導体層と重なる第３の形状の導電層５０３７〜５０４１がゲート電極として機能する。また、５０４２は島状のソース信号線として機能する。
【０１１０】
レジストマスク５２００を除去した後、導電型の制御を目的として、それぞれの島状半導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することが出来る。熱アニール法では酸素濃度が１ppm以下、好ましくは０．１ppm以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜６００℃で行うものであり、本実施例では５００℃で４時間の熱処理を行う。ただし、第３の形状の導電層５０３７〜５０４２に用いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜（シリコンを主成分とする）を形成した後で活性化を行うことが好ましい。
【０１１１】
さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【０１１２】
次いで、図１２（Ａ）に示すように、酸化窒化シリコン膜から成る第１の層間絶縁膜５０５５を１００〜２００nmの厚さで形成する。その上に有機絶縁物材料から成る第２の層間絶縁膜５０５６を形成する。
【０１１３】
第２の層間絶縁膜５０５６としては、有機樹脂を材料とする膜を用い、その有機樹脂としてはポリイミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロブテン）等を使用することが出来る。特に、第２の層間絶縁膜５０５６は平坦化の意味合いが強いので、平坦性に優れたアクリルが好ましい。本実施例ではＴＦＴによって形成される段差を十分に平坦化しうる膜厚でアクリル膜を形成する。好ましくは１〜５μm（さらに好ましくは２〜４μm）とすれば良い。
【０１１４】
次に、第１の層間絶縁膜５０５５、第２の層間絶縁膜５０５６、およびゲート絶縁膜５００７に対してコンタクトホールを形成した。
【０１１５】
コンタクトホールの形成は、ドライエッチングまたはウエットエッチングを用い、Ｎ型の不純物領域５０１７、５０１８、５０２１、５０２３に達するコンタクトホール、Ｐ型の不純物領域５０４３、５０４８、５０４９または５０５４に達するコンタクトホール、ソース信号線５０４２に達するコンタクトホール、およびゲート電極に達するコンタクトホール（図示せず）をそれぞれ形成する。
【０１１６】
その後、画素電極５０６３としてＩＴＯ膜を１１０ｎｍの厚さに形成し、パターニングを行った。また、酸化インジウムに２〜２０％の酸化亜鉛（ＺｎＯ）を混合した透明導電膜を用いても良い。（図１２（Ａ））
【０１１７】
その後、Ｓ／Ｄメタル層５１００を形成した。なお、本実施例では、このＳ／Ｄメタル層５１００としてチタン膜、窒化チタン膜、アルミニウム膜をスパッタ法で連続形成した３層構造の積層膜を用いた。勿論、他の導電膜を用いても良い。
【０１１８】
次に、図１２（Ｂ）に示すように、Ｓ／Ｄメタル層５１００をパターニングし、各配線（接続配線、信号線を含む）５０５７〜５０６２、５０９９を形成した。
【０１１９】
図１２（Ｂ）において、ドレイン配線５０６１及び接続配線５０６２を画素電極５０６３と接して重なるように配置することでコンタクトを取っている。
【０１２０】
こうして、同一基板上に、駆動回路部のＴＦＴ及び画素部のＴＦＴと保持容量が完成する。本明細書では、便宜上、この様な基板をアクティブマトリクス基板とよぶ。
【０１２１】
なお、本実施例では、透過型のアクティブマトリクス型液晶表示装置のアクティブマトリクス基板の作製方法を示したが、反射型のアクティブマトリクス型液晶表示装置のアクティブマトリクス基板も同様の手法で作製可能である。
【０１２２】
（実施例４）
本実施例では、実施例３の手法により作製したアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を説明する。説明には図１３を用いる。
【０１２３】
図１２（Ｂ）の状態のアクティブマトリクス基板を得た後、図１２（Ｂ）のアクティブマトリクス基板上に配向膜１６７を形成しラビング処理を行う。この配向膜１６７は、５００Å〜１５００Åの膜厚で形成するのが好ましい。本実施例では、７００Åの膜厚で形成した。
【０１２４】
なお、本実施例では配向膜１６７を形成する前に、アクリル樹脂膜等の有機樹脂膜をパターニングすることによって基板間隔を保持するための柱状のスペーサ（図示せず）を所望の位置に形成した。また、柱状のスペーサに代えて、球状のスペーサを基板全面に散布してもよい。
【０１２５】
次いで、対向基板１６８を用意する。この対向基板には、着色層１７４、遮光層１７５が各画素に対応して配置されたカラーフィルタに設けられている。また、駆動回路の部分にも遮光層１７７を設けた。このカラーフィルタと遮光層１７７とを覆う平坦化膜１７６を設けた。次いで、平坦化膜１７６上に透明導電膜からなる対向電極１６９を画素部に形成し、対向基板の全面に配向膜１７０を形成し、ラビング処理を施した。この配向膜１７０は、５００Å〜１５００Åの膜厚で形成するのが好ましい。本実施例では、７００Åの膜厚で形成した。
【０１２６】
そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール材１７１で貼り合わせる。シール材１７１にはフィラーが混入されていて、このフィラーと柱状スペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料１７３を注入し、封止剤（図示せず）によって完全に封止する。液晶材料１７３には公知の液晶材料を用いれば良い。このようにして図１３に示すアクティブマトリクス型液晶表示装置が完成する。そして、必要があれば、アクティブマトリクス基板または対向基板を所望の形状に分断する。さらに、公知の技術を用いて偏光板等を適宜設けた。
【０１２７】
こうして得られた液晶表示パネルの構成を図１５の上面図を用いて説明する。
【０１２８】
図１５で示す上面図は、画素部１４０３、ソース信号線駆動回路１４０１、ゲート信号線駆動回路１４０２、ＦＰＣ端子１４０６を貼り付ける外部入力端子１４０４、外部入力端子と各回路の入力部までを接続する配線１４０７ａ、１４０７ｂなどが形成されたアクティブマトリクス基板と、カラーフィルタなどが設けられた対向基板１４２０とがシール材１４３０を介して貼り合わされている。
【０１２９】
ソース信号線駆動回路１４０１と重なるように対向基板側に遮光層４７７ａが設けられ、ゲート信号線駆動回路１４０２と重なるように対向基板側に遮光層４７７ｂが形成されている。また、画素部１４０３上の対向基板側に設けられたカラーフィルタ４０９は遮光層と、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の各色の着色層とが各画素に対応して設けられている。実際に表示する際には、赤色（Ｒ）の着色層、緑色（Ｇ）の着色層、青色（Ｂ）の着色層の３色でカラー表示を形成するが、これら各色の着色層の配列は任意なものとする。
【０１３０】
ここでは、カラー化を図るためにカラーフィルタ４０９を対向基板に設けているが特に限定されず、アクティブマトリクス基板を作製する際、アクティブマトリクス基板にカラーフィルタを形成してもよい。
【０１３１】
また、カラーフィルタにおいて隣り合う画素の間には遮光層が設けられており、表示領域以外の箇所を遮光している。また、ここでは、駆動回路を覆う領域にも遮光層４７７ａ、４７７ｂを設けているが、駆動回路を覆う領域は、後に液晶表示装置を電子機器の表示部として組み込む際、カバーで覆うため、特に遮光層を設けない構成としてもよい。また、アクティブマトリクス基板を作製する際、アクティブマトリクス基板に遮光層を形成してもよい。
【０１３２】
また、上記遮光層を設けずに、対向基板と対向電極の間に、カラーフィルタを構成する着色層を複数層重ねた積層で遮光するように適宜配置し、表示領域以外の箇所（各画素電極の間隙）や、駆動回路を遮光してもよい。
【０１３３】
この様にして、液晶表示装置が完成する。
【０１３４】
なお、本実施例では、透過型のアクティブマトリクス型液晶表示装置の作製方法を示したが、反射型のアクティブマトリクス型液晶表示装置も同様の手法で作製可能である。
【０１３５】
（実施例５）
実施例３及び実施例４のようにして作製される液晶表示装置は、液晶モジュールを構成でき、さらに液晶表示表示装置は各種電子機器の表示部として用いることができる。以下に、本発明を用いて形成された液晶表示装置を表示媒体として組み込んだ電子機器について説明する。
【０１３６】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、ゲーム機、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図１８に示す。
【０１３７】
図１８（Ａ）はパーソナルコンピュータであり、本体２００１、筐体２００２、表示部２００３、キーボード２００４等を含む。本発明の液晶表示装置はパーソナルコンピュータの表示部２００３に用いることができる。
【０１３８】
図１８（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。本発明の液晶表示装置はビデオカメラの表示部２１０２に用いることができる。
【０１３９】
図１８（Ｃ）は頭部取り付け型の液晶表示装置の一部（右片側）であり、本体２３０１、信号ケーブル２３０２、頭部固定バンド２３０３、表示モニタ２３０４、光学系２３０５、表示部２３０６等を含む。本発明の液晶表示装置は頭部取り付け型の液晶表示装置の表示部２３０６に用いることができる。
【０１４０】
図１８（Ｄ）は記録媒体を備えた画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２４０１、記録媒体（ＣＤ、ＬＤまたはＤＶＤ等）２４０２、操作スイッチ２４０３、表示部（ａ）２４０４、表示部（ｂ）２４０５等を含む。表示部（ａ）は主として画像情報を表示し、表示部（ｂ）は主として文字情報を表示するが、本発明の液晶表示装置は記録媒体を備えた画像再生装置の表示部（ａ）、（ｂ）に用いることができる。なお、記録媒体を備えた画像再生装置としては、ＣＤ再生装置、ゲーム機器などに本発明を用いることができる。
【０１４１】
図１８（Ｅ）は携帯型（モバイル）コンピュータであり、本体２５０１、カメラ部２５０２、受像部２５０３、操作スイッチ２５０４、表示部２５０５等を含む。本発明の液晶表示装置２５０５は携帯型（モバイル）コンピュータの表示部に用いることができる。
【０１４２】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜４のどのような組み合わせからなる構成を用いても実現することができる。
【０１４３】
【発明の効果】
従来の逆クロス構造の液晶表示装置では、ゲート信号線が直接配向膜に接していたため、そこに印加される信号電圧によって液晶が劣化するという問題があった。
【０１４４】
本発明は、上記構成により、ゲート信号線上の直流電圧の液晶への影響を低減でき、液晶の劣化を防ぐことができる。
【図面の簡単な説明】
【図１】 本発明の液晶表示装置のタイミングチャートを示す図。
【図２】 本発明の液晶表示装置のブロック図。
【図３】 液晶表示装置の画素部の構成を示す図。
【図４】 液晶の印可電圧と透過光量を関係を示す図。
【図５】 従来の液晶表示装置のタイミングチャートを示す図。
【図６】 従来の液晶表示装置の画素部の断面図及び上面図。
【図７】 従来の液晶表示装置の画素部の断面図及び上面図。
【図８】 本発明の液晶表示装置のタイミングチャートを示す図。
【図９】 本発明のソース信号線駆動回路を示す図。
【図１０】 本発明の液晶表示装置の作成工程を示す図。
【図１１】 本発明の液晶表示装置の作製工程を示す図。
【図１２】 本発明の液晶表示装置の作製工程を示す図。
【図１３】 本発明の液晶表示装置の作製工程を示す図。
【図１４】 本発明のゲート信号線駆動回路を示す図。
【図１５】 本発明の液晶表示装置の上面図。
【図１６】 本発明の液晶表示装置のタイミングチャートを示す図。
【図１７】 本発明の液晶表示装置に用いるタイミングコントローラのブロック図。
【図１８】 本発明の液晶表示装置を用いた電子機器の図。
【発明の属する技術分野】
本発明は、表示装置に関し、特にガラス、プラスチックなどの透明基板上に形成された薄膜トランジスタ（ＴＦＴ）を用いた液晶表示装置およびその駆動方法に関する。また、液晶表示装置を用いた電子機器に関する。
【０００２】
【従来の技術】
近年、通信技術の進歩に伴って、携帯電話が普及している。今後は更に動画の伝送やより多くの情報伝達が予想される。一方、パーソナルコンピュータもその軽量化によって、モバイル対応の製品が生産されている。電子手帳に始まったＰＤＡと呼ばれる情報端末も多数生産され、普及しつつある。また、表示装置の発展により、それらの情報携帯機器のほとんどにはフラットパネルディスプレイが装備されている。
【０００３】
さらに、最近の技術では、それらに使用される表示装置として、アクティブマトリクス型表示装置を使用する方向に向かっている。
【０００４】
アクティブマトリクス型表示装置は画素1つずつに対してＴＦＴを配置し、そのＴＦＴによって画面を制御している。このようなアクティブマトリクス型表示装置はパッシブマトリクス型表示装置と比較して、高性能化、高画質化、動画対応性などの長所を持っている。それゆえに、液晶表示装置もパッシブからアクティブに主流が移ると考えられる。
【０００５】
また、アクティブマトリクス型の表示装置の中でも、近年、低温ポリシリコンを用いた表示装置の製品化が進められている。低温ポリシリコンでは画素だけでなく、画素部の周囲に駆動回路を一体形成することが可能である為、表示装置の小型化や、高精細化が可能であり、今後はさらに普及が見込まれる。
【０００６】
以下に、アクティブマトリクス型の液晶表示装置の画素部の動作について説明する。図３に、アクティブマトリクス型液晶表示装置の構成の例を示す。１つの画素３０２はソース信号線Ｓ１とゲート信号線Ｇ１と容量線Ｃ１と画素ＴＦＴ３０３と保持容量３０４より構成される。ただし、容量線は他の配線などと兼用できれば必ずしも必要ではない。画素ＴＦＴ３０３のゲート電極は、ゲート信号線Ｇ１に接続され、画素ＴＦＴ３０３のドレイン領域またはソース領域の１方は、ソース信号線Ｓ１に接続され、もう一方は、保持容量３０４及び画素電極３０５に接続されている。
【０００７】
この画素の駆動方法を以下に説明する。ゲート信号線Ｇ１に信号電圧が入力され、画素ＴＦＴ３０３がオンになると、ソース信号線Ｓ１より、信号電圧が入力されて、保持容量３０４に電荷が蓄積される。この蓄積された電荷により、画素電極３０５に電圧が印可され、液晶を挟んだ電極間に電圧が印可される。この印可電圧に対応して液晶の分子の配向が変化し、透過光量が制御される。
【０００８】
印可電圧と透過光量の関係を図４に示す。印可電圧を−Ｖm〜Ｖmの範囲で変化させることによって、透過光量を変化させることができる。なお、印可電圧が０の時、最大透過光量Ｔmaxとなるものとする。ここで、液晶は一定の方向の電界をかけ続けると、イオンが片側にたまり、すぐ劣化するという問題がある。そのため、画素に信号書き込みをおこなう毎に印可電圧の極性を逆にした駆動を行うのが一般的である。
【０００９】
図５に、この表示装置を駆動したときのゲート信号電圧とソース信号電圧と液晶に印可される電圧の関係を示す。この図では、ある１本のゲート信号線と、ある１本のソース信号線に注目し、ある1つの画素における液晶への印可電圧を示している。
【００１０】
ゲート信号線が選択され、液晶に電圧が印可されると、その印可電圧に応じて液晶分子の配向が変化する。これにより透過光量が変化し、画像の表示を行う。ここで、液晶に印可される電圧は、−Ｖ〜Ｖの範囲で変化し、画素に信号が書き込まれる毎に極性が逆になっている。なお、｜Ｖ｜は、図４において、｜Ｖm｜以下の値にとる。
【００１１】
従来のアクティブマトリクス型液晶表示装置の画素部の断面図の例を図６（Ａ）に示す。画素部１０１には、画素ＴＦＴ１０２と保持容量１０３が形成されている。ここで、１０４はＴＦＴ基板の絶縁基板、１０５は画素ＴＦＴ１０２のソース領域もしくはドレイン領域、１０６は画素ＴＦＴ１０２のチャネル領域、１０８はゲート絶縁膜、１０７及び１１２は保持容量１０３の電極で、間に絶縁層１０９を挟んでいる。なお、電極１０７は半導体層で形成され、不純物元素がドープされている。電極１０７は、画素ＴＦＴ１０２のドレイン領域と接続されている。また、２１５はゲート信号線、２１０はソース信号線、１１６はドレイン配線、１１３は層間絶縁膜、１１８は画素電極、１１９及び１２６は配向膜、１２０は液晶、１２１は対向基板の絶縁基板、１２２はブラックマトリクス（ＢＭ）、１２３はカラーフィルタ、１２４は平坦化膜、１２５は対向電極である。
【００１２】
このアクティブマトリクス型液晶表示装置の作製において、その工程数を削減することにより、製造コストの低減及び歩留まりの向上が進められてきた。
【００１３】
ここで、使用するマスク枚数を少なくするため、ドレイン配線１１６に接続される画素電極１１８は、直接ドレイン配線１１６上に接触させることによって導通がとられている。
【００１４】
ソース配線２１０は、ドレイン配線１１６や画素電極１１８と同じ層にパターニングされている。このため、ソース配線と画素電極とのショートを防ぐために、ソース信号線と画素電極の間は十分なスペース部分がなければならない。また、このスペース部分からの光漏れを防ぐため、このスペース部分をＢＭで覆う必要がある。
【００１５】
このときの画素の上面図を図６（Ｂ）に示す。なおわかりやすくするために、画素電極及びＢＭを取り去った領域を一部示している。ここで、図６（Ａ）は、図６（Ｂ）におけるＡ〜Ａ′の断面図に相当する。なお、図６（Ａ）と同じ符号の部分は、同じ部分を示す。２１０はソース信号線、１１６はドレイン配線、２１５はゲート信号線、１１８は画素電極、２２０は半導体層で、図６（Ａ）において１０５〜１０７に相当する。
【００１６】
ここで、ソース信号線２１０と画素電極１１８の間には、スペース部分２３０が設けられ、ソース信号線２１０と画素電極１１８がショートするのを防いでいる。このため、画素電極１１８の面積を大きくすることができない。そのため開口率を大きくすることができない。また、このスペース部分２３０からの光漏れを防ぐため、対向基板上に設けられたＢＭ１２２によって、このスペース部分２３０が覆われている。ここで、ＴＦＴ基板と対向基板を貼り合わせる際のずれや、光の回り込み等の影響を考慮して、ＢＭが画素電極の端部分と重なるようにしておく必要がある。これによりさらに開口率が下がるという問題がある。
【００１７】
そこで、図７（Ａ）に示すような構造をもつ表示装置が、提案された。なお、図６（Ａ）及び図６（Ｂ）と同じ符号の部分は、同じ部分を示している。
【００１８】
図７（Ａ）において、１１１はゲート電極、１１４はソース配線、１１０はソース信号線、１１５はゲート信号線である。
【００１９】
図７（Ａ）に示した断面図の表示装置では、ソース信号線１１０をゲート電極１１１と同時に形成し、また、ゲート信号線１１５は、ソース配線１１４及びドレイン配線１１６と同時に形成する。ここで、ソース信号線１１０は、このソース配線１１４によって画素ＴＦＴ１０２のソース領域と接続されている。この構成により、マスク枚数を増やすこと無くソース信号線とゲート信号線の作製される層を入れ替えられる。この様なソース信号線とゲート信号線の配置を逆クロス構造と呼ぶ。逆クロス構造については、特許文献１に記載されている。
【００２０】
【特許文献１】
特開２００１−３１３３９７号公報
【００２１】
この構造により、ソース信号線１１０がドレイン配線１１６の下の層に配置されるため、ソース信号線１１０の上部にも画素電極１１８が形成できるようなり、開口率を増大することができる。
【００２２】
図７（Ｂ）に、図７（Ａ）の上面図を示す。なおわかりやすくするために、画素電極及びＢＭを取り去った領域を一部示している。ここで図７（Ａ）は、図７（Ｂ）におけるＡ〜Ａ′及びＢ〜Ｂ′の断面図に相当する。画素電極１１８をソース信号線１１０の上にまで重ねて形成し光漏れを防いでいるため、対向基板上に設けられるＢＭ１２２の部分は、図６（Ｂ）に比べて減少している。こうして、図６に比べて開口率が増大する。
【００２３】
【発明が解決しようとする課題】
前記した逆クロス構造を用いた表示装置では、ゲート信号線が画素電極と同じ絶縁表面上に形成され、その上部に配向膜および液晶が形成されることになる。
【００２４】
図５において、ゲート信号線選択信号電圧をＶoとし、非選択の信号電圧は−Ｖoである。ゲート信号線の数をｙとすると、ゲート信号線が選択されている期間（ゲート信号線選択期間）は、１フレーム期間のおよそ１／ｙであるから、ｙが多くなるほど選択期間は短くなり、非選択の信号電圧が印可されている期間（ゲート信号線非選択期間）の割合が多くなる。そのため、画素が選択されていない間は、ずっと−Ｖoの電圧が入力され続けることになる。
【００２５】
表示装置の規格がＶＧＡの場合、４７９／４８０以上の期間において−Ｖｏが入力されていることになる。この時のデューティ比は０．２％以下となる。
【００２６】
なお、図５で示したようにソース信号線に印可される電圧は、周期的に極性が反転しているため液晶部分に影響は少ない。一方、ゲート信号線に入力される電圧は、上述した様に一定の極性を持つ傾向にある。この様な、ゲート信号線に入力される信号電圧が、ゲート信号線のすぐ上部に配置された液晶部分に影響を与える。これが、液晶の劣化を進める原因となっている。このような場合には劣化の少ないフッ素系液晶（例えばメルク社：ＴＬ２１３、ＴＬ２１６など）を用いる必要があり、安価なシアノ系液晶を使うことができなかった。
【００２７】
本発明は上記課題に対し、ゲート信号線に印可される信号電圧の、周辺の液晶に与える影響が抑えられた表示装置を作製することを目的とする。
【００２８】
【課題を解決するための手段】
上記課題を解決するために、本発明は、非表示時（バックライトを消灯している期間や、全面黒表示を行っている期間、全面白表示を行っている期間など使用者が画像を期待していない時）において、液晶を動作させ、ゲート信号線上の液晶を表示時と異なるデューティ比で駆動を行うことを特徴とする。また、ゲート信号線上の液晶の交流駆動のデューティ比を上げるため、ゲート信号線駆動回路に入力するスタートパルスの時間幅を広げることを特徴とする。
【００２９】
以下に本発明の構成を示す。
【００３０】
本発明は、絶縁基板上に複数のソース信号線と複数のゲート信号線と、複数の画素とを有し、
前記複数の画素は、画素ＴＦＴと、画素電極と、対向電極と、前記画素電極と前記対向電極との間に配置された液晶部分とを有し、
前記液晶部分は、第１の配向膜と、第２の配向膜と、前記第１の配向膜と前記第２の配向膜に挟まれた液晶とを有し、
前記画素ＴＦＴのゲート電極は、前記複数のゲート信号線の１つと接続され、
前記画素ＴＦＴのドレイン領域とソース領域とは、一方は前記複数のソース信号線の１つに接続され、もう一方は前記画素電極に接続され、
前記第１の配向膜は、前記画素電極と前記液晶との間に配置され、
前記第２の配向膜は、前記対向電極と前記液晶の間に配置され、
前記画素電極と前記ゲート信号線が同じ絶縁表面上に形成されている液晶表示装置において、
表示時のゲート線選択期間中に、ゲート信号線へ第１の電圧を印加し、
表示時のゲート線非選択期間中に、前記ゲート信号線へ第２の電圧を印加し、非表示時に、前記ゲート信号線へ前記第２の電圧とは逆の極性をもつ第３の電圧を印加する手段を有することを特徴とする。
【００３１】
本発明は、絶縁基板上に複数のソース信号線と複数のゲート信号線と、複数の画素とを有し、
前記複数の画素は、画素ＴＦＴと、画素電極と、対向電極と、ソース配線と、ドレイン配線と、前記画素電極と前記対向電極との間に配置された液晶部分とを有し、
前記液晶部分は、第１の配向膜と、第２の配向膜と、前記第１の配向膜と前記第２の配向膜に挟まれた液晶とを有し、
前記画素ＴＦＴのゲート電極は、前記複数のゲート信号線の１つと接続され、
前記画素ＴＦＴのドレイン領域とソース領域とは、一方は前記ソース配線によって前記複数のソース信号線の１つに接続され、もう一方はドレイン配線によって前記画素電極に接続され、
前記第１の配向膜は、前記画素電極と前記液晶との間に配置され、
前記第２の配向膜は、前記対向電極と前記液晶の間に配置され、
前記画素電極、前記ゲート信号線、前記ソース配線、及び前記ドレイン配線が同じ絶縁表面上に形成されており、
前記ソース信号線は前記ドレイン配線の下の層に配置されている液晶表示装置において、
表示時のゲート線選択期間中に、ゲート信号線へ第１の電圧を印加し、
表示時のゲート線非選択期間中に、前記ゲート信号線へ第２の電圧を印加し、非表示時に、前記ゲート信号線へ前記第２の電圧とは逆の極性をもつ第３の電圧を印加する手段を有することを特徴とする。
【００３２】
本発明は、絶縁基板上に複数のソース信号線と複数のゲート信号線と、複数の画素とを有し、
前記複数の画素は、画素ＴＦＴと、画素電極と、対向電極と、前記画素電極と前記対向電極との間に配置された液晶部分とを有し、
前記液晶部分は、第１の配向膜と、第２の配向膜と、前記第１の配向膜と前記第２の配向膜に挟まれた液晶とを有し、
前記画素ＴＦＴのゲート電極は、前記複数のゲート信号線の１つと接続され、
前記画素ＴＦＴのドレイン領域とソース領域とは、一方は前記複数のソース信号線の１つに接続され、もう一方は前記画素電極に接続され、
前記第１の配向膜は、前記画素電極と前記液晶との間に配置され、
前記第２の配向膜は、前記対向電極と前記液晶の間に配置され、
前記画素電極と前記ゲート信号線が同じ絶縁表面上に形成されている液晶表示装置において、
前記複数のゲート信号線の隣り合う２つのゲート信号線が同時に選択されている期間を少なくとも１ライン期間以上とする手段を有することを特徴とする。
【００３３】
本発明は、絶縁基板上に複数のソース信号線と複数のゲート信号線と、複数の画素とを有し、
前記複数の画素は、画素ＴＦＴと、画素電極と、対向電極と、ソース配線と、ドレイン配線と、前記画素電極と前記対向電極との間に配置された液晶部分とを有し、
前記液晶部分は、第１の配向膜と、第２の配向膜と、前記第１の配向膜と前記第２の配向膜に挟まれた液晶とを有し、
前記画素ＴＦＴのゲート電極は、前記複数のゲート信号線の１つと接続され、
前記画素ＴＦＴのドレイン領域とソース領域とは、一方は前記ソース配線によって前記複数のソース信号線の１つに接続され、もう一方はドレイン配線によって前記画素電極に接続され、
前記第１の配向膜は、前記画素電極と前記液晶との間に配置され、
前記第２の配向膜は、前記対向電極と前記液晶の間に配置され、
前記画素電極、前記ゲート信号線、前記ソース配線、及び前記ドレイン配線が同じ絶縁表面上に形成されており、
前記ソース信号線は前記ドレイン配線の下の層に配置されている液晶表示装置において、
前記複数のゲート信号線の隣り合う２つのゲート信号線が同時に選択されている期間を少なくとも１ライン期間以上とする手段を有することを特徴とする。
【００３４】
本発明は、絶縁基板上に複数のソース信号線と複数のゲート信号線と、複数の画素とを有し、
前記複数の画素は、画素ＴＦＴと、画素電極と、対向電極と、前記画素電極と前記対向電極との間に配置された液晶部分とを有し、
前記液晶部分は、第１の配向膜と、第２の配向膜と、前記第１の配向膜と前記第２の配向膜に挟まれた液晶とを有し、
前記画素ＴＦＴのゲート電極は、前記複数のゲート信号線の１つと接続され、
前記画素ＴＦＴのドレイン領域とソース領域とは、一方は前記複数のソース信号線の１つに接続され、もう一方は前記画素電極に接続され、
前記第１の配向膜は、前記画素電極と前記液晶との間に配置され、
前記第２の配向膜は、前記対向電極と前記液晶の間に配置され、
前記画素電極と前記ゲート信号線が同じ絶縁表面上に形成されている液晶表示装置において、
表示時のゲート線選択期間中に、ゲート信号線へ第１の電圧を印加し、表示時のゲート線非選択期間中に、前記ゲート信号線へ第２の電圧を印加し、非表示時に、前記ゲート信号線へ前記第２の電圧とは逆の極性をもつ第３の電圧を印加する手段、及び前記複数のゲート信号線の隣り合う２つのゲート信号線が同時に選択されている期間を少なくとも１ライン期間以上とする手段を有することを特徴とする。
【００３５】
本発明は、絶縁基板上に複数のソース信号線と複数のゲート信号線と、複数の画素とを有し、
前記複数の画素は、画素ＴＦＴと、画素電極と、対向電極と、ソース配線と、ドレイン配線と、前記画素電極と前記対向電極との間に配置された液晶部分とを有し、
前記液晶部分は、第１の配向膜と、第２の配向膜と、前記第１の配向膜と前記第２の配向膜に挟まれた液晶とを有し、
前記画素ＴＦＴのゲート電極は、前記複数のゲート信号線の１つと接続され、
前記画素ＴＦＴのドレイン領域とソース領域とは、一方は前記ソース配線によって前記複数のソース信号線の１つに接続され、もう一方はドレイン配線によって前記画素電極に接続され、
前記第１の配向膜は、前記画素電極と前記液晶との間に配置され、
前記第２の配向膜は、前記対向電極と前記液晶の間に配置され、
前記画素電極、前記ゲート信号線、前記ソース配線、及び前記ドレイン配線が同じ絶縁表面上に形成されており、
前記ソース信号線は前記ドレイン配線の下の層に配置されている液晶表示装置において、
表示時のゲート線選択期間中に、ゲート信号線へ第１の電圧を印加し、表示時のゲート線非選択期間中に、前記ゲート信号線へ第２の電圧を印加し、非表示時に、前記ゲート信号線へ前記第２の電圧とは逆の極性をもつ第３の電圧を印加する手段、及び前記複数のゲート信号線のうち、隣り合う２つのゲート信号線が同時に選択されている期間を少なくとも１ライン期間以上とする手段を有することを特徴とする。
【００３６】
本発明は、ゲート信号線駆動回路及びソース信号線駆動回路を有し、
前記非表示時において、前記ゲート信号線駆動回路及びソース信号線駆動回路に供給するクロックパルスを停止する手段を有することを特徴とする。
【００３７】
本発明は、ゲート信号線駆動回路及びソース信号線駆動回路を有し、
前記非表示時において、前記ゲート信号線駆動回路及びソース信号線駆動回路に供給するクロックパルスの周波数を、前記表示時より下げる手段を有することを特徴とする。
【００３８】
本発明は、ゲート信号線駆動回路及びソース信号線駆動回路を有し、
前記非表示時において、前記ゲート信号線駆動回路及びソース信号線駆動回路に供給するスタートパルスをＨｉまたはＬｏに固定する手段を有することを特徴とする。
【００３９】
本発明は、表示時とは逆のデューティ比で前記第３の電圧を前記ゲート信号線に印加する手段を有することを特徴とする。
【００４０】
本発明は、前記複数のゲート信号線の隣り合う２つのゲート信号線が同時に選択されている期間を４ライン期間から１９ライン期間の間とする手段を有することを特徴とする。
【００４１】
本発明は、前記液晶部分の液晶材料としてシアノ系液晶を用いることを特徴とする。
【００４２】
本発明は、絶縁基板上に複数のソース信号線と複数のゲート信号線と、複数の画素とを有し、
前記複数の画素は、画素ＴＦＴと、画素電極と、対向電極と、前記画素電極と前記対向電極との間に配置された液晶部分とを有し、
前記液晶部分は、第１の配向膜と、第２の配向膜と、前記第１の配向膜と前記第２の配向膜に挟まれた液晶とを有し、
前記画素ＴＦＴのゲート電極は、前記複数のゲート信号線の１つと接続され、
前記画素ＴＦＴのドレイン領域とソース領域とは、一方は前記複数のソース信号線の１つに接続され、もう一方は前記画素電極に接続され、
前記第１の配向膜は、前記画素電極と前記液晶との間に配置され、
前記第２の配向膜は、前記対向電極と前記液晶の間に配置され、
前記画素電極と前記ゲート信号線が同じ絶縁表面上に形成されている液晶表示装置において、
表示時のゲート線選択期間中に、ゲート信号線へ第１の電圧を印加し、
表示時のゲート線非選択期間中に、前記ゲート信号線へ第２の電圧を印加し、非表示時に、前記ゲート信号線へ前記第２の電圧とは逆の極性をもつ第３の電圧を印加することを特徴とする。
【００４３】
本発明は、絶縁基板上に複数のソース信号線と複数のゲート信号線と、複数の画素とを有し、
前記複数の画素は、画素ＴＦＴと、画素電極と、対向電極と、ソース配線と、ドレイン配線と、前記画素電極と前記対向電極との間に配置された液晶部分とを有し、
前記液晶部分は、第１の配向膜と、第２の配向膜と、前記第１の配向膜と前記第２の配向膜に挟まれた液晶とを有し、
前記画素ＴＦＴのゲート電極は、前記複数のゲート信号線の１つと接続され、
前記画素ＴＦＴのドレイン領域とソース領域とは、一方は前記ソース配線によって前記複数のソース信号線の１つに接続され、もう一方はドレイン配線によって前記画素電極に接続され、
前記第１の配向膜は、前記画素電極と前記液晶との間に配置され、
前記第２の配向膜は、前記対向電極と前記液晶の間に配置され、
前記画素電極、前記ゲート信号線、前記ソース配線、及び前記ドレイン配線が同じ絶縁表面上に形成されており、
前記ソース信号線は前記ドレイン配線の下の層に配置されている液晶表示装置において、
表示時のゲート線選択期間中に、ゲート信号線へ第１の電圧を印加し、
表示時のゲート線非選択期間中に、前記ゲート信号線へ第２の電圧を印加し、非表示時に、前記ゲート信号線へ前記第２の電圧とは逆の極性をもつ第３の電圧を印加することを特徴とする。
【００４４】
本発明は、絶縁基板上に複数のソース信号線と複数のゲート信号線と、複数の画素とを有し、
前記複数の画素は、画素ＴＦＴと、画素電極と、対向電極と、前記画素電極と前記対向電極との間に配置された液晶部分とを有し、
前記液晶部分は、第１の配向膜と、第２の配向膜と、前記第１の配向膜と前記第２の配向膜に挟まれた液晶とを有し、
前記画素ＴＦＴのゲート電極は、前記複数のゲート信号線の１つと接続され、
前記画素ＴＦＴのドレイン領域とソース領域とは、一方は前記複数のソース信号線の１つに接続され、もう一方は前記画素電極に接続され、
前記第１の配向膜は、前記画素電極と前記液晶との間に配置され、
前記第２の配向膜は、前記対向電極と前記液晶の間に配置され、
前記画素電極と前記ゲート信号線が同じ絶縁表面上に形成されている液晶表示装置において、
前記複数のゲート信号線の隣り合う２つのゲート信号線が同時に選択されている期間を少なくとも１ライン期間以上とすることを特徴とする。
【００４５】
本発明は、絶縁基板上に複数のソース信号線と複数のゲート信号線と、複数の画素とを有し、
前記複数の画素は、画素ＴＦＴと、画素電極と、対向電極と、ソース配線と、ドレイン配線と、前記画素電極と前記対向電極との間に配置された液晶部分とを有し、
前記液晶部分は、第１の配向膜と、第２の配向膜と、前記第１の配向膜と前記第２の配向膜に挟まれた液晶とを有し、
前記画素ＴＦＴのゲート電極は、前記複数のゲート信号線の１つと接続され、
前記画素ＴＦＴのドレイン領域とソース領域とは、一方は前記ソース配線によって前記複数のソース信号線の１つに接続され、もう一方はドレイン配線によって前記画素電極に接続され、
前記第１の配向膜は、前記画素電極と前記液晶との間に配置され、
前記第２の配向膜は、前記対向電極と前記液晶の間に配置され、
前記画素電極、前記ゲート信号線、前記ソース配線、及び前記ドレイン配線が同じ絶縁表面上に形成されており、
前記ソース信号線は前記ドレイン配線の下の層に配置されている液晶表示装置において、
前記複数のゲート信号線の隣り合う２つのゲート信号線が同時に選択されている期間を少なくとも１ライン期間以上とすることを特徴とする。
【００４６】
本発明は、絶縁基板上に複数のソース信号線と複数のゲート信号線と、複数の画素とを有し、
前記複数の画素は、画素ＴＦＴと、画素電極と、対向電極と、前記画素電極と前記対向電極との間に配置された液晶部分とを有し、
前記液晶部分は、第１の配向膜と、第２の配向膜と、前記第１の配向膜と前記第２の配向膜に挟まれた液晶とを有し、
前記画素ＴＦＴのゲート電極は、前記複数のゲート信号線の１つと接続され、
前記画素ＴＦＴのドレイン領域とソース領域とは、一方は前記複数のソース信号線の１つに接続され、もう一方は前記画素電極に接続され、
前記第１の配向膜は、前記画素電極と前記液晶との間に配置され、
前記第２の配向膜は、前記対向電極と前記液晶の間に配置され、
前記画素電極と前記ゲート信号線が同じ絶縁表面上に形成されている液晶表示装置において、
表示時のゲート線選択期間中に、ゲート信号線へ第１の電圧を印加し、
表示時のゲート線非選択期間中に、前記ゲート信号線へ第２の電圧を印加し、非表示時に、前記ゲート信号線へ前記第２の電圧とは逆の極性をもつ第３の電圧を印加し、
前記複数のゲート信号線の隣り合う２つのゲート信号線が同時に選択されている期間を少なくとも１ライン期間以上とすることを特徴とする。
【００４７】
本発明は、絶縁基板上に複数のソース信号線と複数のゲート信号線と、複数の画素とを有し、
前記複数の画素は、画素ＴＦＴと、画素電極と、対向電極と、ソース配線と、ドレイン配線と、前記画素電極と前記対向電極との間に配置された液晶部分とを有し、
前記液晶部分は、第１の配向膜と、第２の配向膜と、前記第１の配向膜と前記第２の配向膜に挟まれた液晶とを有し、
前記画素ＴＦＴのゲート電極は、前記複数のゲート信号線の１つと接続され、
前記画素ＴＦＴのドレイン領域とソース領域とは、一方は前記ソース配線によって前記複数のソース信号線の１つに接続され、もう一方はドレイン配線によって前記画素電極に接続され、
前記第１の配向膜は、前記画素電極と前記液晶との間に配置され、
前記第２の配向膜は、前記対向電極と前記液晶の間に配置され、
前記画素電極、前記ゲート信号線、前記ソース配線、及び前記ドレイン配線が同じ絶縁表面上に形成されており、
前記ソース信号線は前記ドレイン配線の下の層に配置されている液晶表示装置において、
表示時のゲート線選択期間中に、ゲート信号線へ第１の電圧を印加し、
表示時のゲート線非選択期間中に、前記ゲート信号線へ第２の電圧を印加し、非表示時に、前記ゲート信号線へ前記第２の電圧とは逆の極性をもつ第３の電圧を印加し、
前記複数のゲート信号線の隣り合う２つのゲート信号線が同時に選択されている期間を少なくとも１ライン期間以上とすることを特徴とする。
【００４８】
本発明は、前記非表示時において、前記ゲート信号線駆動回路及びソース信号線駆動回路に供給するクロックパルスを停止することを特徴とする。
【００４９】
本発明は、前記非表示時において、前記ゲート信号線駆動回路及びソース信号線駆動回路に供給するクロックパルスの周波数を、表示を行う期間より下げることを特徴とする。
【００５０】
本発明は、前記非表示時において、前記ゲート信号線駆動回路及びソース信号線駆動回路に供給するスタートパルスをＨｉまたはＬｏに固定することを特徴とする。
【００５１】
本発明は、前記非表示時において、
前記表示時とは逆のデューティ比で前記第３の電圧を前記ゲート信号線に印加することを特徴とする。
【００５２】
本発明は、前記複数のゲート信号線の隣り合う２つのゲート信号線が同時に選択されている期間を４ライン期間から１９ライン期間の間とすることを特徴とする。
【００５３】
また、本発明によって、上記本発明の構成を用いた電子機器が提供される。
【００５４】
以上によって、ゲート信号線上の液晶材料の劣化を低減し、フッ素系液晶だけでなく、シアノ系液晶材料も使用することができる。
【００５５】
【発明の実施の形態】
以下、本発明の実施形態を図面を参照して詳細に示す。
【００５６】
前述したように、逆クロスを用いた液晶表示装置では、表示時において、ゲート信号線上の液晶材料の印加電圧のデューティ比が０．２％と低い値になっている。本発明者は、この対策として、以下の２点に着目し対策をおこなった。
【００５７】
まず、第一の対策について述べる。第一の対策は、非表示時の対応である。すなわち、従来の液晶表示装置では、表示時には液晶材料に何らかの電圧が印加されていたが、非表示時（バックライト消灯時、全面黒表示時、全面白表示時など使用者が画像を期待しない時）には電圧が印加されていなかった。よって、表示時に液晶に偏った電圧が印加されると、非表示時にはそのままの状態が保持され、再度、表示時には、また偏った電圧が印加され、液晶材料の劣化が更に進んでいた。
【００５８】
そこで、本発明者は、非表示時には、表示時にゲート信号線に主として印加される電圧と逆の電圧をゲート信号線に印加するように液晶を駆動する方法を考えた。図１（Ａ）に示すのは、本発明の表示時におけるゲート信号線と画素電極に加わる電圧を示したものである。ここで、ゲート信号線選択信号電圧を＋Ｖｏとし、ゲート信号線非選択の信号電圧を−Ｖｏとする。ゲート信号線が選択されている期間（ゲート信号線選択期間）には、第１の電圧（＋Ｖｏ）が印加されており、ゲート信号線が選択されていない期間（ゲート信号線非選択期間）には、第１の電圧とは逆の極性をもつ第２の電圧（−Ｖｏ）が印加されている。これについては、従来の液晶表示装置と同様である。次に図１（Ｂ）に示しているのは本発明の非表示時にゲート信号線と画素電極に加わる電圧を示したものである。画素電極に加わる電圧は従来とおなじであるが、ゲート信号線には第１の電圧と同じ極性をもつ第３の電圧（＋Ｖｏ）が加えられている。このように表示時にゲート信号線に主として印加される電圧（第２の電圧）とは逆の極性を持つ電圧（第３の電圧）を、非表示時にゲート信号線に印加することによって、液晶材料の劣化を防止するものである。
【００５９】
尚、ここでは、図１に示すような、非表示時にゲート信号線に印加する第３の電圧を＋Ｖｏで一定とする例を説明したが、本発明における第３の電圧の印加の仕方はこれに限定されない。図１６に示すような周期的に＋Ｖｏと−Ｖｏが入れ替わるものや、図示しないが、表示時と全く逆に９９．８％のデューティ比を持つものであっても良い。また、ここでは、第１の電圧、第３の電圧を＋Ｖｏとし、第２の電圧を−Ｖｏとして説明したが、必ずしも第１の電圧、第３の電圧を＋Ｖｏとし、第２の電圧を−Ｖｏとする必要はない。表示時にゲート信号線に主として印加される電圧（第２の電圧）と逆の極性を持つ電圧（第３の電圧）を、非表示時にゲート信号線に印加すればよいので、第１、第２、第３の電圧の絶対値は必ずしも全て同じにする必要はない。また、ここでは、ゲート信号線選択信号電圧を＋Ｖｏとし、ゲート信号線非選択の信号電圧を−Ｖｏとする場合を例として説明したが、本発明はこれに限定されない。ゲート信号線選択信号電圧を−Ｖｏとし、ゲート信号線非選択の信号電圧を＋Ｖｏとする場合においても本発明を実施することができる。
【００６０】
また、非表示時に液晶表示装置をそのまま駆動することは、たとえバックライトを消灯したとしても、電力的には大きな損失である。従来の液晶表示装置では非表示時には電源を切ってしまうため、消費電力はほとんどゼロである。本発明ではその対策として、以下のような方策を用いた。
【００６１】
図２に示すのは、本発明の液晶表示装置のブロック図である。この例では、アナログ方式の駆動回路を用いた例を示している。外部から入力されるのは、クロック、垂直同期信号（ＶＳＹＮＣ）、水平同期信号（ＨＳＹＮＣ）、ＲＧＢのデジタル映像信号、である。クロック、ＶＳＹＮＣ、ＨＳＹＮＣより、タイミングコントローラではソース信号線駆動回路、ゲート信号線駆動回路を駆動するための、ソーススタートパルス（ＳＳＰ）、ソースクロック（ＳＣＬ）、ゲートスタートパルス（ＧＳＰ）、ゲートクロック（ＧＣＬ）を生成する。また、デジタル映像信号は、Ｄ／Ａコンバータでアナログに信号を変換し、Ｓ＆Ｈ回路で時間軸伸張を行い、ソース信号線駆動回路に入力する。
【００６２】
図１７にタイミングコントローラのブロック図を示す。タイミングコントローラ内では外部から入力されたクロックをカウントし、カウンタの出力をデコーダにいれて、ＳＳＰ、ＳＣＬ、ＧＳＰ、ＧＣＬを生成している。この部分は従来の液晶表示装置に用いるタイミングコントローラでも同じである。本発明ではその他に、ＮＡＮＤと遅延回路で構成される回路を追加している。モード切り換え端子がＨｉのときには、従来のタイミングコントローラと同じであるが、Ｌｏになった場合は、スタートパルス（ＧＳＰ、ＳＳＰ）はＨｉに固定される。これによって、ソース信号線駆動回路、ゲート信号線駆動回路のシフトレジスタ出力はＨｉに固定される。これによって、ゲート信号線の電位は＋Ｖｏとすることができる。
【００６３】
また、遅延回路を通して、信号がＮＡＮＤ回路に到達すると、クロック端子（ＳＣＬ、ＧＣＬ）はＬｏに固定される。これによってシフトレジスタは入出力が固定され電力の消費がなくなる。ここで遅延回路はモード切り換え信号が入力されてから、シフトレジスタが全段走査を行うまで、クロックを止めるのを待つ為である。以上によって、非表示時に液晶に電圧を印加しても、消費電力の増加を抑えることができる。また、完全に、クロックを止めなくとも、クロック周波数を下げることで、電力を低減することができる。
【００６４】
次に、第二の対策について述べる。第二の対策は、表示時においても、ゲート線上の液晶材料に加わるデューティ比を上げる方策である。図８にゲート信号線に加わる電圧を示す。従来の液晶表示装置と異なるのは、ゲート信号線の電圧が＋Ｖｏになる期間が長いことである。ここではその時間をｎライン期間とし、従来の液晶表示装置の時間のｎ倍とした。ｎの値としてはＶＧＡの場合、２以上数１０までの値をとり、望ましくは５から２０の値をとる。画面の垂直ライン数が増減した場合、この値は画面の垂直ライン数に比例して、増減させるとよい。
【００６５】
この方策を実施させるのには、ゲート信号線駆動回路のスタートパルスの時間幅を広げることにより、実現が可能である。このようにゲート信号線が２ライン期間以上Ｈｉになっていると、そのゲート信号線に対応した映像は、ゲート信号線がＬｏになる前のデータが画素の中に保持される。その前のデータはいったん保持されるが、すぐに更新され、且つ、液晶は応答速度が遅く１ライン期間くらいの時間では応答しないので、表示には現れない。
【００６６】
以上、述べたように、第一または第二の対策を用いることによって、ゲート信号線上の液晶材料の劣化を低減することができる。また、本発明によって、液晶材料は、フッ素系材料だけでなく、シアノ系材料も使うことができる。
【００６７】
【実施例】
（実施例１）
本実施例では、本発明の表示装置のソース信号線駆動回路の構成例について説明する。ソース信号線駆動回路の構成例を図９に示す。ここではアナログ方式のソース信号線駆動回路について説明を行なうが、アナログ方式だけでなく、デジタル方式のソース信号線駆動回路を用いても構わない。
【００６８】
ソース信号線駆動回路は、シフトレジスタ９０１と、走査方向切り換え回路９０２、ＮＡＮＤ回路９０３、バッファ回路９０４、アナログスイッチ９０５によって構成されている。なお、図９では、シフトレジスタ９０１からの出力の１つに対応する、バッファ回路、アナログスイッチＡＴのみを図示するが、シフトレジスタ９０１からの全ての出力に対して、バッファ回路９０４、アナログスイッチ９０５が対応する。
【００６９】
シフトレジスタ９０１は、クロックドインバータ、インバータ、によって構成されている。シフトレジスタ９０１には、ソース信号線駆動回路用スタートパルスＳ＿ＳＰが入力され、ソース信号線駆動回路用クロックパルスＳ＿ＣＬＫとその極性が反転した信号であるソース信号線駆動回路用反転クロックパルスＳ＿ＣＬＫＢによって、クロックドインバータが導通状態、非導通状態と変化することによって、ＮＡＮＤ９０３から順に、バッファ回路９０４にサンプリングパルスを出力する。
【００７０】
また、走査方向切り換え回路９０２は、スイッチによって構成され、シフトレジスタ９０１の操作方向を、図面向かって左右に切り換える働きをする。図９では、左右切り換え信号Ｌ／ＲがＬｏの信号に対応する場合、シフトレジスタ９０１は、図面向かって左から右に順にサンプリングパルスを出力する。一方、左右切り換え信号Ｌ／ＲがＨｉの信号に対応する場合、図面向かって右から左に順にサンプリングパルスを出力する。
【００７１】
ここでは、実施の形態において説明した信号制御回路より出力されたデジタル映像信号はＶＤは、ｐ分割（ｐは自然数）されて入力される。つまり、ｐ本のソース信号線への出力に対応する信号が並列に入力される。サンプリングパルスが、バッファを介して、ｐ個のステージのアナログスイッチ９０５に同時に入力されると、ｐ分割された入力信号はそれぞれ同時にサンプリングされる。
【００７２】
ここでは、ｘ本のソース信号線に信号電流を出力するソース信号線駆動回路を例に説明しているので、１水平期間あたり、ｘ／ｐ個のサンプリングパルスが順にシフトレジスタより出力される。各サンプリングパルスに応じて、ｐ個のステージのアナログスイッチ９０５は、同時にｐ本のソース信号線への出力に対応するアナログ映像信号をサンプリングする。
【００７３】
本明細書中では、このようにソース信号線駆動回路に入力するアナログ映像信号を、ｐ相の並列信号に分割し、ｐ個のデジタル映像信号を１つのサンプリングパルスによって同時に取り込む手法を、ｐ分割駆動と呼ぶことにする。図９では４分割を行なっている。
【００７４】
上記分割駆動を行うことによって、ソース信号線駆動回路のシフトレジスタのサンプリングにマージンを持たせることができる。こうして表示装置の信頼性を向上させることができる。
【００７５】
なお、ここでは図示しなかったが、レベルシフタやバッファ等を適宜設けても良い。
【００７６】
シフタレジスタ９０１に入力されるスタートパルスＳ＿ＳＰ、クロックパルスＳ＿ＣＬＫ等は、発明の実施の形態で示したタイミングコントローラから入力されている。
【００７７】
本発明では、非表示時のスタートパルスやクロックパルスの制御をタイミングコントローラより行い、消費電力の低減を図っている。
【００７８】
なお、本発明の表示装置は、本実施例のソース信号線駆動回路の構成に限らず、公知の構成のソース信号線駆動回路を自由に用いることができる。
【００７９】
（実施例２）
本実施例では、本発明の表示装置のゲート信号線駆動回路の構成例について説明する。
【００８０】
ゲート信号線駆動回路は、シフトレジスタ、走査方向切り換え回路等によって構成されている。なお、ここでは図示しなかったが、レベルシフタやバッファ等を適宜設けても良い。
【００８１】
シフトレジスタには、スタートパルスＧＳＰ、クロックパルスＧＣＬ等が入力されて、ゲート信号線選択信号を出力している。
【００８２】
ゲート信号線駆動回路の構成について、図１４を用いて説明する。
【００８３】
シフトレジスタ３６０１は、クロックドインバータ３６０２と３６０３、インバータ３６０４、ＮＡＮＤ３６０７によって構成されている。シフトレジスタ３６０１には、スタートパルスＧＳＰが入力され、クロックパルスＧＣＬとその極性が反転した信号である反転クロックパルスＧＣＬＢによって、クロックドインバータ３６０２及び３６０３が導通状態、非導通状態と変化することによって、ＮＡＮＤ３６０７から順に、サンプリングパルスを出力する。
【００８４】
また、走査方向切り換え回路は、スイッチ３６０５及びスイッチ３６０６によって構成され、シフトレジスタの操作方向を、図面向かって左右に切り換える働きをする。図１５では、走査方向切り換え信号Ｕ／ＤがＬｏの信号に対応する場合、シフトレジスタは、図面向かって左から右に順に、サンプリングパルスを出力する。一方、走査方向切り換え信号Ｕ／ＤがＨｉの信号に対応する場合、図面向かって右から左に順にサンプリングパルスを出力する。
【００８５】
シフトレジスタから出力されたサンプリングパルスは、ＮＯＲ３６０８に入力され、イネーブル信号ＥＮＢと演算される。この演算は、サンプリングパルスのなまりによって、となり合うゲート信号線が同時に選択される状況を防ぐために行われる。ＮＯＲ３６０８から出力された信号は、バッファ３６０９、３６１０を介して、ゲート信号線Ｇ１〜Ｇｙに出力される。
【００８６】
なお、ここでは図示しなかったが、レベルシフタやバッファ等を適宜設けても良い。
【００８７】
シフトレジスタに入力されるスタートパルスＧＳＰ、クロックパルスＧＣＬ等は、実施の形態で示したタイミングコントローラから入力されている。
【００８８】
本発明では、非表示時において、ゲート信号線駆動回路のシフトレジスタに入力されるクロックパルスＧＣＬや、スタートパルスＧＳＰ等の周波数を小さくするもしくは停止する動作を、タイミングコントローラによって行う。
【００８９】
なお、本発明の表示装置は、本実施例のゲート信号線駆動回路の構成に限らず、公知の構成のゲート信号線駆動回路を自由に用いることができる。
【００９０】
本実施例は、実施例１と自由に組み合わせて実施することが可能である。
【００９１】
（実施例３）
本実施例では、液晶表示装置の、画素部及びその周辺に設けられる駆動回路部（ソース信号線側駆動回路、ゲート信号線側駆動回路）のＴＦＴ及び保持容量を同時に作製する手法について、図１０〜図１２を用いて詳しく説明する。但し、説明を簡単にするために、駆動回路部に関しては基本単位であるＣＭＯＳ回路を図示することとする。
【００９２】
まず、図１０（Ａ）に示すように、コーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスから成る基板５００１上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜５００２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜５００２ａを１０〜２００nm（好ましくは５０〜１００nm）形成し、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化水素化シリコン膜５００２ｂを５０〜２００nm（好ましくは１００〜１５０nm）の厚さに積層形成する。本実施例では下地膜５００２を２層構造として示したが、前記絶縁膜の単層膜または２層以上積層させた構造として形成しても良い。
【００９３】
島状半導体層５００３〜５００６は、非晶質構造を有する半導体膜をレーザー結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状半導体層５００３〜５００６の厚さは２５〜８０nm（好ましくは３０〜６０nm）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
【００９４】
レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザー、ＣＷレーザーを用いる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３０Hzとし、レーザーエネルギー密度を１００〜４００mJ/cm2(代表的には２００〜３００mJ/cm2)とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数１〜１０kHzとし、レーザーエネルギー密度を３００〜６００mJ/cm2(代表的には３５０〜５００mJ/cm2)とすると良い。そして幅１００〜１０００μm、例えば４００μmで線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を８０〜９８％として行う。
【００９５】
次いで、島状半導体層５００３〜５００６を覆うゲート絶縁膜５００７を形成する。ゲート絶縁膜５００７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０nmとしてシリコンを含む絶縁膜で形成する。本実施例では、１２０nmの厚さで酸化窒化シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Ortho Silicate）とＯ2とを混合し、反応圧力４０Ｐａ、基板温度３００〜４００℃とし、高周波（１３．５６MHz）、電力密度０．５〜０．８W/cm2で放電させて形成することが出来る。このようにして作製される酸化シリコン膜は、その後４００〜５００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることが出来る。
【００９６】
そして、ゲート絶縁膜５００７上にゲート電極を形成するための第１の導電膜５００８と第２の導電膜５００９とを形成する。本実施例では、第１の導電膜５００８をＴａで５０〜１００nmの厚さに形成し、第２の導電膜５００９をＷで１００〜３００nmの厚さに形成する。
【００９７】
Ｔａ膜はスパッタ法で、ＴａのターゲットをＡｒでスパッタすることにより形成する。この場合、Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力を緩和して膜の剥離を防止することが出来る。また、α相のＴａ膜の抵抗率は２０μΩcm程度でありゲート電極に使用することが出来るが、β相のＴａ膜の抵抗率は１８０μΩcm程度でありゲート電極とするには不向きである。α相のＴａ膜を形成するために、Ｔａのα相に近い結晶構造をもつ窒化タンタルを１０〜５０nm程度の厚さでＴａの下地に形成しておくとα相のＴａ膜を容易に得ることが出来る。
【００９８】
Ｗ膜を形成する場合には、Ｗをターゲットとしたスパッタ法で形成する。その他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することも出来る。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩcm以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることが出来るが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度９９．９９９９％のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することが出来る。
【００９９】
なお、本実施例では、第１の導電膜５００８をＴａ、第２の導電膜５００９をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕなどから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。本実施例以外の他の組み合わせの一例で望ましいものとしては、第１の導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜５００９をＷとする組み合わせ、第１の導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜５００９をＡｌとする組み合わせ、第１の導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜５００９をＣｕとする組み合わせが挙げられる。
【０１００】
次に、レジストによるマスク５０１０を形成し、電極及び配線を形成するための第１のエッチング処理を行う。本実施例ではＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2を混合し、１Paの圧力でコイル型の電極に５００WのＲＦ（１３．５６MHz）電力を投入してプラズマを生成して行う。基板側（試料ステージ）にも１００WのＲＦ（１３．５６MHz）電力を投入し、実質的に負の自己バイアス電圧を印可する。ＣＦ4とＣｌ2を混合した場合にはＷ膜及びＴａ膜とも同程度にエッチングされる。
【０１０１】
上記エッチング条件では、レジストによるマスクの形状を適したものとすることにより、基板側に印可するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。テーパー部の角度は１５〜４５°となる。ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０nm程度エッチングされることになる。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層５０１１〜５０１６（第１の導電層５０１１ａ〜５０１６ａと第２の導電層５０１１ｂ〜５０１６ｂ）を形成する。このとき、ゲート絶縁膜５００７においては、第１の形状の導電層５０１１〜５０１６で覆われない領域は２０〜５０nm程度エッチングされ薄くなった領域が形成される。（図１０（Ｂ））
【０１０２】
そして、第１のドーピング処理を行いＮ型を付与する不純物元素を添加する。ドーピングの方法はイオンドープ法もしくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０13〜５×１０14atoms/cm2とし、加速電圧を６０〜１００keVとして行う。Ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いる。この場合、導電層５０１１〜５０１５がＮ型を付与する不純物元素に対するマスクとなり、自己整合的に第１の不純物領域５０１７〜５０２５が形成される。第１の不純物領域５０１７〜５０２５には１×１０20〜１×１０21atoms/cm3の濃度範囲でＮ型を付与する不純物元素を添加する。（図１０（Ｂ））
【０１０３】
次に、図１０（Ｃ）に示すように、レジストマスクは除去しないまま、第２のエッチング処理を行う。エッチングガスにＣＦ4とＣｌ2とＯ2とを用い、Ｗ膜を選択的にエッチングする。この時、第２のエッチング処理により第２の形状の導電層５０２６〜５０３１（第１の導電層５０２６ａ〜５０３１ａと第２の導電層５０２６ｂ〜５０３１ｂ）を形成する。このとき、ゲート絶縁膜５００７においては、第２の形状の導電層５０２６〜５０３１で覆われない領域はさらに２０〜５０nm程度エッチングされ薄くなった領域が形成される。
【０１０４】
Ｗ膜やＴａ膜のＣＦ4とＣｌ2の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することが出来る。ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗのフッ化物であるＷＦ6が極端に高く、その他のＷＣｌ5、ＴａＦ5、ＴａＣｌ5は同程度である。従って、ＣＦ4とＣｌ2の混合ガスではＷ膜及びＴａ膜共にエッチングされる。しかし、この混合ガスに適量のＯ2を添加するとＣＦ4とＯ2が反応してＣＯとＦになり、ＦラジカルまたはＦイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いＷ膜のエッチング速度が増大する。一方、ＴａはＦが増大しても相対的にエッチング速度の増加は少ない。また、ＴａはＷに比較して酸化されやすいので、Ｏ2を添加することでＴａの表面が酸化される。Ｔａの酸化物はフッ素や塩素と反応しないためさらにＴａ膜のエッチング速度は低下する。従って、Ｗ膜とＴａ膜とのエッチング速度に差を作ることが可能となりＷ膜のエッチング速度をＴａ膜よりも大きくすることが可能となる。
【０１０５】
そして、図１１（Ａ）に示すように第２のドーピング処理を行う。この場合、第１のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてＮ型を付与する不純物元素をドーピングする。例えば、加速電圧を７０〜１２０keVとし、１×１０13atoms/cm2のドーズ量で行い、図１１（Ｂ）で島状半導体層に形成された第１の不純物領域の内側に新たな不純物領域を形成する。ドーピングは、第２の形状の導電層５０２６〜５０３０を不純物元素に対するマスクとして用い、第１の導電層５０２６ａ〜５０３０ａの下側の領域にも不純物元素が添加されるようにドーピングする。こうして、第３の不純物領域５０３２〜５０３６が形成される。この第３の不純物領域５０３２〜５０３６に添加されたリン（Ｐ）の濃度は、第１の導電層５０２６ａ〜５０３０ａのテーパー部の膜厚に従って緩やかな濃度勾配を有している。なお、第１の導電層５０２６ａ〜５０３０ａのテーパー部と重なる半導体層において、第１の導電層５０２６ａ〜５０３０ａのテーパー部の端部から内側に向かって若干、不純物濃度が低くなっているものの、ほぼ同程度の濃度である。
【０１０６】
図１１（Ｂ）に示すように第３のエッチング処理を行う。エッチングガスにＣＨＦ6を用い、反応性イオンエッチング法（ＲＩＥ法）を用いて行う。第３のエッチング処理により、第１の導電層５０２６ａ〜５０３１ａのテーパー部を部分的にエッチングして、第１の導電層が半導体層と重なる領域が縮小される。第３のエッチング処理によって、第３の形状の導電層５０３７〜５０４２（第１の導電層５０３７ａ〜５０４２ａと第２の導電層５０３７ｂ〜５０４２ｂ）を形成する。このとき、ゲート絶縁膜５００７においては、第３の形状の導電層５０３７〜５０４２で覆われない領域はさらに２０〜５０nm程度エッチングされ薄くなった領域が形成される。
【０１０７】
第３のエッチング処理によって、第３の不純物領域５０３２〜５０３６においては、第１の導電層５０３７ａ〜５０４１ａと重なる第３の不純物領域５０３２ａ〜５０３６ａと、第１の不純物領域と第３の不純物領域との間の第２の不純物領域５０３２ｂ〜５０３６ｂとが形成される。
【０１０８】
そして、図１１（Ｃ）に示すように、Ｐチャネル型ＴＦＴを形成する島状半導体層５００４、５００６に第1の導電型とは逆の導電型の第４の不純物領域５０４３〜５０５４を形成する。第３の形状の導電層５０３８ｂ、５０４１ｂを不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。このとき、Ｎチャネル型ＴＦＴを形成する島状半導体層５００３、５００５および導電層５０４２はレジストマスク５２００で全面を被覆しておく。不純物領域５０４３〜５０５４にはそれぞれ異なる濃度でリンが添加されているが、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成し、そのいずれの領域においても不純物濃度が２×１０20〜２×１０21atoms/cm3となるようにする。
【０１０９】
以上までの工程でそれぞれの島状半導体層に不純物領域が形成される。島状半導体層と重なる第３の形状の導電層５０３７〜５０４１がゲート電極として機能する。また、５０４２は島状のソース信号線として機能する。
【０１１０】
レジストマスク５２００を除去した後、導電型の制御を目的として、それぞれの島状半導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することが出来る。熱アニール法では酸素濃度が１ppm以下、好ましくは０．１ppm以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜６００℃で行うものであり、本実施例では５００℃で４時間の熱処理を行う。ただし、第３の形状の導電層５０３７〜５０４２に用いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜（シリコンを主成分とする）を形成した後で活性化を行うことが好ましい。
【０１１１】
さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【０１１２】
次いで、図１２（Ａ）に示すように、酸化窒化シリコン膜から成る第１の層間絶縁膜５０５５を１００〜２００nmの厚さで形成する。その上に有機絶縁物材料から成る第２の層間絶縁膜５０５６を形成する。
【０１１３】
第２の層間絶縁膜５０５６としては、有機樹脂を材料とする膜を用い、その有機樹脂としてはポリイミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロブテン）等を使用することが出来る。特に、第２の層間絶縁膜５０５６は平坦化の意味合いが強いので、平坦性に優れたアクリルが好ましい。本実施例ではＴＦＴによって形成される段差を十分に平坦化しうる膜厚でアクリル膜を形成する。好ましくは１〜５μm（さらに好ましくは２〜４μm）とすれば良い。
【０１１４】
次に、第１の層間絶縁膜５０５５、第２の層間絶縁膜５０５６、およびゲート絶縁膜５００７に対してコンタクトホールを形成した。
【０１１５】
コンタクトホールの形成は、ドライエッチングまたはウエットエッチングを用い、Ｎ型の不純物領域５０１７、５０１８、５０２１、５０２３に達するコンタクトホール、Ｐ型の不純物領域５０４３、５０４８、５０４９または５０５４に達するコンタクトホール、ソース信号線５０４２に達するコンタクトホール、およびゲート電極に達するコンタクトホール（図示せず）をそれぞれ形成する。
【０１１６】
その後、画素電極５０６３としてＩＴＯ膜を１１０ｎｍの厚さに形成し、パターニングを行った。また、酸化インジウムに２〜２０％の酸化亜鉛（ＺｎＯ）を混合した透明導電膜を用いても良い。（図１２（Ａ））
【０１１７】
その後、Ｓ／Ｄメタル層５１００を形成した。なお、本実施例では、このＳ／Ｄメタル層５１００としてチタン膜、窒化チタン膜、アルミニウム膜をスパッタ法で連続形成した３層構造の積層膜を用いた。勿論、他の導電膜を用いても良い。
【０１１８】
次に、図１２（Ｂ）に示すように、Ｓ／Ｄメタル層５１００をパターニングし、各配線（接続配線、信号線を含む）５０５７〜５０６２、５０９９を形成した。
【０１１９】
図１２（Ｂ）において、ドレイン配線５０６１及び接続配線５０６２を画素電極５０６３と接して重なるように配置することでコンタクトを取っている。
【０１２０】
こうして、同一基板上に、駆動回路部のＴＦＴ及び画素部のＴＦＴと保持容量が完成する。本明細書では、便宜上、この様な基板をアクティブマトリクス基板とよぶ。
【０１２１】
なお、本実施例では、透過型のアクティブマトリクス型液晶表示装置のアクティブマトリクス基板の作製方法を示したが、反射型のアクティブマトリクス型液晶表示装置のアクティブマトリクス基板も同様の手法で作製可能である。
【０１２２】
（実施例４）
本実施例では、実施例３の手法により作製したアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を説明する。説明には図１３を用いる。
【０１２３】
図１２（Ｂ）の状態のアクティブマトリクス基板を得た後、図１２（Ｂ）のアクティブマトリクス基板上に配向膜１６７を形成しラビング処理を行う。この配向膜１６７は、５００Å〜１５００Åの膜厚で形成するのが好ましい。本実施例では、７００Åの膜厚で形成した。
【０１２４】
なお、本実施例では配向膜１６７を形成する前に、アクリル樹脂膜等の有機樹脂膜をパターニングすることによって基板間隔を保持するための柱状のスペーサ（図示せず）を所望の位置に形成した。また、柱状のスペーサに代えて、球状のスペーサを基板全面に散布してもよい。
【０１２５】
次いで、対向基板１６８を用意する。この対向基板には、着色層１７４、遮光層１７５が各画素に対応して配置されたカラーフィルタに設けられている。また、駆動回路の部分にも遮光層１７７を設けた。このカラーフィルタと遮光層１７７とを覆う平坦化膜１７６を設けた。次いで、平坦化膜１７６上に透明導電膜からなる対向電極１６９を画素部に形成し、対向基板の全面に配向膜１７０を形成し、ラビング処理を施した。この配向膜１７０は、５００Å〜１５００Åの膜厚で形成するのが好ましい。本実施例では、７００Åの膜厚で形成した。
【０１２６】
そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール材１７１で貼り合わせる。シール材１７１にはフィラーが混入されていて、このフィラーと柱状スペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料１７３を注入し、封止剤（図示せず）によって完全に封止する。液晶材料１７３には公知の液晶材料を用いれば良い。このようにして図１３に示すアクティブマトリクス型液晶表示装置が完成する。そして、必要があれば、アクティブマトリクス基板または対向基板を所望の形状に分断する。さらに、公知の技術を用いて偏光板等を適宜設けた。
【０１２７】
こうして得られた液晶表示パネルの構成を図１５の上面図を用いて説明する。
【０１２８】
図１５で示す上面図は、画素部１４０３、ソース信号線駆動回路１４０１、ゲート信号線駆動回路１４０２、ＦＰＣ端子１４０６を貼り付ける外部入力端子１４０４、外部入力端子と各回路の入力部までを接続する配線１４０７ａ、１４０７ｂなどが形成されたアクティブマトリクス基板と、カラーフィルタなどが設けられた対向基板１４２０とがシール材１４３０を介して貼り合わされている。
【０１２９】
ソース信号線駆動回路１４０１と重なるように対向基板側に遮光層４７７ａが設けられ、ゲート信号線駆動回路１４０２と重なるように対向基板側に遮光層４７７ｂが形成されている。また、画素部１４０３上の対向基板側に設けられたカラーフィルタ４０９は遮光層と、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の各色の着色層とが各画素に対応して設けられている。実際に表示する際には、赤色（Ｒ）の着色層、緑色（Ｇ）の着色層、青色（Ｂ）の着色層の３色でカラー表示を形成するが、これら各色の着色層の配列は任意なものとする。
【０１３０】
ここでは、カラー化を図るためにカラーフィルタ４０９を対向基板に設けているが特に限定されず、アクティブマトリクス基板を作製する際、アクティブマトリクス基板にカラーフィルタを形成してもよい。
【０１３１】
また、カラーフィルタにおいて隣り合う画素の間には遮光層が設けられており、表示領域以外の箇所を遮光している。また、ここでは、駆動回路を覆う領域にも遮光層４７７ａ、４７７ｂを設けているが、駆動回路を覆う領域は、後に液晶表示装置を電子機器の表示部として組み込む際、カバーで覆うため、特に遮光層を設けない構成としてもよい。また、アクティブマトリクス基板を作製する際、アクティブマトリクス基板に遮光層を形成してもよい。
【０１３２】
また、上記遮光層を設けずに、対向基板と対向電極の間に、カラーフィルタを構成する着色層を複数層重ねた積層で遮光するように適宜配置し、表示領域以外の箇所（各画素電極の間隙）や、駆動回路を遮光してもよい。
【０１３３】
この様にして、液晶表示装置が完成する。
【０１３４】
なお、本実施例では、透過型のアクティブマトリクス型液晶表示装置の作製方法を示したが、反射型のアクティブマトリクス型液晶表示装置も同様の手法で作製可能である。
【０１３５】
（実施例５）
実施例３及び実施例４のようにして作製される液晶表示装置は、液晶モジュールを構成でき、さらに液晶表示表示装置は各種電子機器の表示部として用いることができる。以下に、本発明を用いて形成された液晶表示装置を表示媒体として組み込んだ電子機器について説明する。
【０１３６】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、ゲーム機、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図１８に示す。
【０１３７】
図１８（Ａ）はパーソナルコンピュータであり、本体２００１、筐体２００２、表示部２００３、キーボード２００４等を含む。本発明の液晶表示装置はパーソナルコンピュータの表示部２００３に用いることができる。
【０１３８】
図１８（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。本発明の液晶表示装置はビデオカメラの表示部２１０２に用いることができる。
【０１３９】
図１８（Ｃ）は頭部取り付け型の液晶表示装置の一部（右片側）であり、本体２３０１、信号ケーブル２３０２、頭部固定バンド２３０３、表示モニタ２３０４、光学系２３０５、表示部２３０６等を含む。本発明の液晶表示装置は頭部取り付け型の液晶表示装置の表示部２３０６に用いることができる。
【０１４０】
図１８（Ｄ）は記録媒体を備えた画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２４０１、記録媒体（ＣＤ、ＬＤまたはＤＶＤ等）２４０２、操作スイッチ２４０３、表示部（ａ）２４０４、表示部（ｂ）２４０５等を含む。表示部（ａ）は主として画像情報を表示し、表示部（ｂ）は主として文字情報を表示するが、本発明の液晶表示装置は記録媒体を備えた画像再生装置の表示部（ａ）、（ｂ）に用いることができる。なお、記録媒体を備えた画像再生装置としては、ＣＤ再生装置、ゲーム機器などに本発明を用いることができる。
【０１４１】
図１８（Ｅ）は携帯型（モバイル）コンピュータであり、本体２５０１、カメラ部２５０２、受像部２５０３、操作スイッチ２５０４、表示部２５０５等を含む。本発明の液晶表示装置２５０５は携帯型（モバイル）コンピュータの表示部に用いることができる。
【０１４２】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜４のどのような組み合わせからなる構成を用いても実現することができる。
【０１４３】
【発明の効果】
従来の逆クロス構造の液晶表示装置では、ゲート信号線が直接配向膜に接していたため、そこに印加される信号電圧によって液晶が劣化するという問題があった。
【０１４４】
本発明は、上記構成により、ゲート信号線上の直流電圧の液晶への影響を低減でき、液晶の劣化を防ぐことができる。
【図面の簡単な説明】
【図１】 本発明の液晶表示装置のタイミングチャートを示す図。
【図２】 本発明の液晶表示装置のブロック図。
【図３】 液晶表示装置の画素部の構成を示す図。
【図４】 液晶の印可電圧と透過光量を関係を示す図。
【図５】 従来の液晶表示装置のタイミングチャートを示す図。
【図６】 従来の液晶表示装置の画素部の断面図及び上面図。
【図７】 従来の液晶表示装置の画素部の断面図及び上面図。
【図８】 本発明の液晶表示装置のタイミングチャートを示す図。
【図９】 本発明のソース信号線駆動回路を示す図。
【図１０】 本発明の液晶表示装置の作成工程を示す図。
【図１１】 本発明の液晶表示装置の作製工程を示す図。
【図１２】 本発明の液晶表示装置の作製工程を示す図。
【図１３】 本発明の液晶表示装置の作製工程を示す図。
【図１４】 本発明のゲート信号線駆動回路を示す図。
【図１５】 本発明の液晶表示装置の上面図。
【図１６】 本発明の液晶表示装置のタイミングチャートを示す図。
【図１７】 本発明の液晶表示装置に用いるタイミングコントローラのブロック図。
【図１８】 本発明の液晶表示装置を用いた電子機器の図。
Claims (20)
- 絶縁基板上にソース信号線と、ゲート信号線と、画素とを有し、
前記画素は、薄膜トランジスタ、画素電極、対向電極、及び前記画素電極と前記対向電極との間に配置された液晶を有し、
前記薄膜トランジスタのゲート電極は、前記ゲート信号線と接続され、
前記薄膜トランジスタのドレイン領域またはソース領域の一方は前記ソース信号線に接続され、前記薄膜トランジスタのドレイン領域またはソース領域の他方は前記画素電極に接続され、
前記画素電極と前記ゲート信号線が同じ絶縁表面上に形成されている液晶表示装置であって、
表示時のゲート線選択期間中に、前記ゲート信号線へ第１の電圧を印加し、
表示時のゲート線非選択期間中に、前記ゲート信号線へ第２の電圧を印加し、
非表示時に、前記ゲート信号線へ前記第２の電圧とは逆の極性をもつ第３の電圧を印加する手段を有することを特徴とする液晶表示装置。 - 絶縁基板上にソース信号線と、ゲート信号線と、画素とを有し、
前記画素は、薄膜トランジスタ、画素電極、対向電極、ソース配線、ドレイン配線、及び前記画素電極と前記対向電極との間に配置された液晶を有し、
前記薄膜トランジスタのゲート電極は、前記ゲート信号線と接続され、
前記薄膜トランジスタのドレイン領域またはソース領域の一方は前記ソース配線によって前記ソース信号線に接続され、前記薄膜トランジスタのドレイン領域またはソース領域の他方は前記ドレイン配線によって前記画素電極に接続され、
前記画素電極、前記ゲート信号線、前記ソース配線、及び前記ドレイン配線が同じ絶縁表面上に形成されており、
前記ソース信号線は前記ドレイン配線の下の層に配置されている液晶表示装置であって、
表示時のゲート線選択期間中に、前記ゲート信号線へ第１の電圧を印加し、
表示時のゲート線非選択期間中に、前記ゲート信号線へ第２の電圧を印加し、
非表示時に、前記ゲート信号線へ前記第２の電圧とは逆の極性をもつ第３の電圧を印加する手段を有することを特徴とする液晶表示装置。 - 絶縁基板上にソース信号線と、ゲート信号線と、画素とを有し、
前記画素は、薄膜トランジスタ、画素電極、対向電極、及び前記画素電極と前記対向電極との間に配置された液晶を有し、
前記薄膜トランジスタのゲート電極は、前記ゲート信号線と接続され、
前記薄膜トランジスタのドレイン領域またはソース領域の一方は前記ソース信号線に接続され、前記薄膜トランジスタのドレイン領域またはソース領域の他方は前記画素電極に接続され、
前記画素電極と前記ゲート信号線が同じ絶縁表面上に形成されている液晶表示装置であって、
表示時のゲート線選択期間中に、前記ゲート信号線へ第１の電圧を印加し、
表示時のゲート線非選択期間中に、前記ゲート信号線へ第２の電圧を印加し、
非表示時に、前記ゲート信号線へ前記第２の電圧とは逆の極性をもつ第３の電圧を印加する手段と、
前記ゲート信号線が選択されている期間を２ライン期間以上とする手段を有することを特徴とする液晶表示装置。 - 絶縁基板上にソース信号線と、ゲート信号線と、画素とを有し、
前記画素は、薄膜トランジスタ、画素電極、対向電極、ソース配線、ドレイン配線、及び前記画素電極と前記対向電極との間に配置された液晶を有し、
前記薄膜トランジスタのゲート電極は、前記ゲート信号線と接続され、
前記薄膜トランジスタのドレイン領域またはソース領域の一方は前記ソース配線によって前記ソース信号線に接続され、前記薄膜トランジスタのドレイン領域またはソース領域の他方は前記ドレイン配線によって前記画素電極に接続され、
前記画素電極、前記ゲート信号線、前記ソース配線、及び前記ドレイン配線が同じ絶縁表面上に形成されており、
前記ソース信号線は前記ドレイン配線の下の層に配置されている液晶表示装置であって、
表示時のゲート線選択期間中に、前記ゲート信号線へ第１の電圧を印加し、
表示時のゲート線非選択期間中に、前記ゲート信号線へ第２の電圧を印加し、
非表示時に、前記ゲート信号線へ前記第２の電圧とは逆の極性をもつ第３の電圧を印加する手段と、
前記ゲート信号線が選択されている期間を２ライン期間以上とする手段を有することを特徴とする液晶表示装置。 - 請求項１乃至請求項４のいずれか一項において、
前記液晶表示装置は、ゲート信号線駆動回路及びソース信号線駆動回路を有し、
前記非表示時において、前記ゲート信号線駆動回路及び前記ソース信号線駆動回路に供給するクロックパルスを停止する手段を有することを特徴とする液晶表示装置。 - 請求項１乃至請求項４のいずれか一項において、
前記液晶表示装置は、ゲート信号線駆動回路及びソース信号線駆動回路を有し、
前記非表示時において、前記ゲート信号線駆動回路及び前記ソース信号線駆動回路に供給するクロックパルスの周波数を、前記表示時より下げる手段を有することを特徴とする液晶表示装置。 - 請求項１乃至請求項４のいずれか一項において、
前記液晶表示装置は、ゲート信号線駆動回路及びソース信号線駆動回路を有し、
前記非表示時において、前記ゲート信号線駆動回路及び前記ソース信号線駆動回路に供給するスタートパルスをハイまたはローに固定する手段を有することを特徴とする液晶表示装置。 - 請求項１乃至請求項４のいずれか一項において、
前記非表示時において、前記表示時とは逆のデューティ比で前記第３の電圧を前記ゲート信号線に印加する手段を有することを特徴とする液晶表示装置。 - 請求項３または請求項４において、
前記ゲート信号線が選択されている期間を５ライン期間から２０ライン期間の間とする手段を有することを特徴とする液晶表示装置。 - 請求項１乃至請求項９のいずれか一項において、
前記液晶はシアノ系液晶であることを特徴とする液晶表示装置。 - 絶縁基板上にソース信号線と、ゲート信号線と、画素とを有し、
前記画素は、薄膜トランジスタ、画素電極、対向電極、及び前記画素電極と前記対向電極との間に配置された液晶を有し、
前記薄膜トランジスタのゲート電極は、前記ゲート信号線と接続され、
前記薄膜トランジスタのドレイン領域またはソース領域の一方は前記ソース信号線に接続され、前記薄膜トランジスタのドレイン領域またはソース領域の他方は前記画素電極に接続され、
前記画素電極と前記ゲート信号線が同じ絶縁表面上に形成されている液晶表示装置の駆動方法であって、
表示時のゲート線選択期間中に、前記ゲート信号線へ第１の電圧を印加し、
表示時のゲート線非選択期間中に、前記ゲート信号線へ第２の電圧を印加し、
非表示時に、前記ゲート信号線へ前記第２の電圧とは逆の極性をもつ第３の電圧を印加することを特徴とする液晶表示装置の駆動方法。 - 絶縁基板上にソース信号線と、ゲート信号線と、画素とを有し、
前記画素は、薄膜トランジスタ、画素電極、対向電極、ソース配線、ドレイン配線、及び前記画素電極と前記対向電極との間に配置された液晶を有し、
前記薄膜トランジスタのゲート電極は、前記ゲート信号線と接続され、
前記薄膜トランジスタのドレイン領域またはソース領域の一方は前記ソース配線によって前記ソース信号線に接続され、前記薄膜トランジスタのドレイン領域またはソース領域の他方は前記ドレイン配線によって前記画素電極に接続され、
前記画素電極、前記ゲート信号線、前記ソース配線、及び前記ドレイン配線が同じ絶縁表面上に形成されており、
前記ソース信号線は前記ドレイン配線の下の層に配置されている液晶表示装置の駆動方法であって、
表示時のゲート線選択期間中に、前記ゲート信号線へ第１の電圧を印加し、
表示時のゲート線非選択期間中に、前記ゲート信号線へ第２の電圧を印加し、
非表示時に、前記ゲート信号線へ前記第２の電圧とは逆の極性をもつ第３の電圧を印加することを特徴とする液晶表示装置の駆動方法。 - 絶縁基板上にソース信号線と、ゲート信号線と、画素とを有し、
前記画素は、薄膜トランジスタ、画素電極、対向電極、及び前記画素電極と前記対向電極との間に配置された液晶を有し、
前記薄膜トランジスタのゲート電極は、前記ゲート信号線と接続され、
前記薄膜トランジスタのドレイン領域またはソース領域の一方は前記ソース信号線に接続され、前記薄膜トランジスタのドレイン領域またはソース領域の他方は前記画素電極に接続され、
前記画素電極と前記ゲート信号線が同じ絶縁表面上に形成されている液晶表示装置の駆動方法であって、
表示時のゲート線選択期間中に、前記ゲート信号線へ第１の電圧を印加し、
表示時のゲート線非選択期間中に、前記ゲート信号線へ第２の電圧を印加し、
非表示時に、前記ゲート信号線へ前記第２の電圧とは逆の極性をもつ第３の電圧を印加し、
前記ゲート信号線が選択されている期間を２ライン期間以上とすることを特徴とする液晶表示装置の駆動方法。 - 絶縁基板上にソース信号線と、ゲート信号線と、画素とを有し、
前記画素は、薄膜トランジスタ、画素電極、対向電極、ソース配線、ドレイン配線、及び前記画素電極と前記対向電極との間に配置された液晶を有し、
前記薄膜トランジスタのゲート電極は、前記ゲート信号線と接続され、
前記薄膜トランジスタのドレイン領域またはソース領域の一方は前記ソース配線によって前記ソース信号線に接続され、前記薄膜トランジスタのドレイン領域またはソース領域の他方は前記ドレイン配線によって前記画素電極に接続され、
前記画素電極、前記ゲート信号線、前記ソース配線、及び前記ドレイン配線が同じ絶縁表面上に形成されており、
前記ソース信号線は前記ドレイン配線の下の層に配置されている液晶表示装置の駆動方法であって、
表示時のゲート線選択期間中に、前記ゲート信号線へ第１の電圧を印加し、
表示時のゲート線非選択期間中に、前記ゲート信号線へ第２の電圧を印加し、
非表示時に、前記ゲート信号線へ前記第２の電圧とは逆の極性をもつ第３の電圧を印加し、
前記ゲート信号線が選択されている期間を２ライン期間以上とすることを特徴とする液晶表示装置の駆動方法。 - 請求項１１乃至請求項１４のいずれか一項において、
前記液晶表示装置は、ゲート信号線駆動回路及びソース信号線駆動回路を有し、
前記非表示時において、前記ゲート信号線駆動回路及び前記ソース信号線駆動回路に供給するクロックパルスを停止することを特徴とする液晶表示装置の駆動方法。 - 請求項１１乃至請求項１４のいずれか一項において、
前記液晶表示装置は、ゲート信号線駆動回路及びソース信号線駆動回路を有し、
前記非表示時において、前記ゲート信号線駆動回路及び前記ソース信号線駆動回路に供給するクロックパルスの周波数を、前記表示時より下げることを特徴とする液晶表示装置の駆動方法。 - 請求項１１乃至請求項１４のいずれか一項において、
前記液晶表示装置は、ゲート信号線駆動回路及びソース信号線駆動回路を有し、
前記非表示時において、前記ゲート信号線駆動回路及び前記ソース信号線駆動回路に供給するスタートパルスをハイまたはローに固定することを特徴とする液晶表示装置の駆動方法。 - 請求項１１乃至請求項１４のいずれか一項において、
前記非表示時において、前記表示時とは逆のデューティ比で前記第３の電圧を前記ゲート信号線に印加することを特徴とする液晶表示装置の駆動方法。 - 請求項１３または請求項１４において、
前記ゲート信号線が選択されている期間を５ライン期間から２０ライン期間の間とすることを特徴とする液晶表示装置の駆動方法。 - 請求項１乃至請求項１９のいずれか一項に記載の液晶表示装置又は液晶表示装置の駆動方法を用いることを特徴とする電子機器。
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