JP4287913B2 - シリコンウェーハの製造方法 - Google Patents
シリコンウェーハの製造方法 Download PDFInfo
- Publication number
- JP4287913B2 JP4287913B2 JP26623696A JP26623696A JP4287913B2 JP 4287913 B2 JP4287913 B2 JP 4287913B2 JP 26623696 A JP26623696 A JP 26623696A JP 26623696 A JP26623696 A JP 26623696A JP 4287913 B2 JP4287913 B2 JP 4287913B2
- Authority
- JP
- Japan
- Prior art keywords
- silicon wafer
- doping
- film
- silicon
- doping substance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title claims description 63
- 229910052710 silicon Inorganic materials 0.000 title claims description 63
- 239000010703 silicon Substances 0.000 title claims description 63
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 238000009792 diffusion process Methods 0.000 claims description 27
- 239000000126 substance Substances 0.000 claims description 24
- 230000007935 neutral effect Effects 0.000 claims description 19
- 238000005520 cutting process Methods 0.000 claims description 16
- 238000000034 method Methods 0.000 claims description 15
- 239000013078 crystal Substances 0.000 claims description 9
- 239000000463 material Substances 0.000 claims description 8
- 238000005498 polishing Methods 0.000 claims description 3
- 239000002019 doping agent Substances 0.000 claims 1
- 229920001296 polysiloxane Polymers 0.000 claims 1
- 235000012431 wafers Nutrition 0.000 description 48
- 239000010410 layer Substances 0.000 description 18
- 239000011230 binding agent Substances 0.000 description 6
- 238000012545 processing Methods 0.000 description 5
- 239000002210 silicon-based material Substances 0.000 description 5
- 230000035515 penetration Effects 0.000 description 2
- 239000006061 abrasive grain Substances 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000012805 post-processing Methods 0.000 description 1
- 239000000843 powder Substances 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
Images
Classifications
-
- C—CHEMISTRY; METALLURGY
- C30—CRYSTAL GROWTH
- C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
- C30B31/00—Diffusion or doping processes for single crystals or homogeneous polycrystalline material with defined structure; Apparatus therefor
- C30B31/02—Diffusion or doping processes for single crystals or homogeneous polycrystalline material with defined structure; Apparatus therefor by contacting with diffusion materials in the solid state
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
- H01L21/2225—Diffusion sources
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
- H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
- H01L21/2251—Diffusion into or out of group IV semiconductors
- H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
- H01L21/2255—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer comprising oxides only, e.g. P2O5, PSG, H3BO3, doped oxides
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Materials Engineering (AREA)
- Metallurgy (AREA)
- Organic Chemistry (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
- Finish Polishing, Edge Sharpening, And Grinding By Specific Grinding Devices (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、シリコンウェーハの一方の面に高いドーピング物質濃度を有するドーピング物質フィルムを施与し、続く拡散工程で処理するシリコンウェーハの製造方法に関する。
【０００２】
【従来の技術】
ヨーロッパ特許第３５０５３１号明細書からすでに、シリコンウェーハ上にドーピング物質フィルムを施与し、続いて拡散工程で大量のドーピング物質をシリコンウェーハ内に導入するかかるシリコンウェーハの製造方法は公知である。該方法は同時に、シリコンウェーハの両方の面に適用できる。
【０００３】
【発明が解決しようとする課題】
本発明の課題は、前記形式のシリコンウェーハの製造方法をさらに改良することであった。
【０００４】
【課題を解決するための手段】
前記課題は、本発明により、冒頭に記載した形式の方法において、拡散工程において、シリコンウェーハの他方の面に、低いドーピング物質濃度を有するにすぎない中性フィルムを施与しておくことにより解決される。
【０００５】
従来の技術に対して、請求項１の特徴を有する本発明の方法は、シリコンウェーハの一方の面の上にはわずかなドーピング物質が導入されるにすぎないという利点を有する。従って、そうして生じた拡散ゾーンは、低濃度のドーピングおよびわずかな浸入深さを有するにすぎない。そのため、この層はさらなる処理工程において特に容易に剥離することができる。それにより、シリコン材料の多大な損失が生じない。
【０００６】
請求項２以降で挙げられている手段によって、請求項１に基づく方法のさらに有利な発展および改善が可能である。多数のシリコンウェーハを積層体に配置することによって、ドーピングフィルムおよび中性フィルムのわずかな消費で、多数のシリコンウェーハを同時に加工することができる。シリコン単結晶からのワイヤソー切断機を使用してのシリコンウェーハの切出しによって、シリコンウェーハは、フィルム拡散に非常に適する表面を有する。こうしてシリコンの材料の消費を減少させ、必要な後加工工程の数を減らすことができる。中性フィルムに面したシリコンウェーハの表面の後処理は、ラッピングおよびポリシングによって特に容易に達成できる。この加工方法には、わずかな材料消費が結び付いているにすぎない。
【０００７】
【実施例】
次に図面に示した実施例につき、本発明を詳細に説明する。
【０００８】
図１には、シリコン単結晶１０が示されており、該シリコン単結晶からワイヤソー切断機１１で個々のシリコンウェーハを切出す。ワイヤソー切断機１１は、高速で運動する切断ワイヤからなる。ワイヤ上には砥粒、例えばダイヤモンド粉が施与されている。シリコン単結晶１０のこの切断方式によって、良好な表面質を有するシリコンウェーハ１が得られる。こうしてシリコン単結晶１０から切出されたシリコンウェーハ１は、洗浄工程後直接、シリコンウェーハ１の表面質改良のために表面の更なる剥離工程を必要とせずに、さらに加工することができる。さらにこうして形成された表面は、ドーピング物質の浸入にとって好ましい多少の微細表面荒さを有している。
【０００９】
図２には、こうして得られたシリコンウェーハ１のさらなる加工が示されている。各シリコンウェーハ１は、表面をワイヤソー切断機によって形成された２つの面を有している。この表面の一方に拡散フィルム２を、そしてもう一方には中性フィルム３を施与する。拡散フィルムはヨーロッパ特許第３５０５３１号明細書に記載されている通り、有機バインダー、無機バインダーおよびドーピング物質から構成される。この場合、ドーピング物質濃度は、シリコンウェーハ１の高濃度のドーピングを達するために、できる限り高く選択する。中性フィルム２は、実質的に有機バインダーおよび無機バインダーからなる。理想的には、中性フィルム２は、シリコンウェーハ１のドーピングを引き起こす可能性のあるドーピング物質を有していない。実際にはドーピング物質を含有しない中性フィルム２を得るのは極めて困難である。その際障害となるのはとりわけ、いかなる不純物が存在するのかを再現可能に予測ができないことである。そのため少量の、それゆえ精密に調整可能なシリコンウェーハ１のドーピングが中性フィルム２に向いた面の上に得られるように、中性フィルムにも少量のドーピング物質が見込まれている。図２に示されている通り、好ましくは多数のシリコンウェーハ１を、多数の拡散フィルム２および中性フィルム３とともに積層体に配置する。その際上のフィルムおよび下のフィルムを除いて、全ての拡散フィルム２および全ての中性フィルム３を２つのシリコンウェーハ１間に配置する。従って、フィルムの必要数は少なく抑えられ、多数のシリコンウェーハ１を１回の拡散工程で加工できる。引き続き、図２に記載の積層体を高温、例えば１２５０℃で拡散炉内で拡散する。その際、有機バインダーは分解し、拡散物質がシリコンウェーハ１の表面に浸透する。この際、シリコンウェーハ１の直接の積み重ねは、無機バインダーによって防止される。次いで、充分な長さの拡散時間によって、ドーピング物質はシリコンウェーハ１の深部に浸入せしめられる。拡散後、個々のシリコンウェーハ１を互いに分離する。
【００１０】
図３には、こうした拡散直後のシリコンウェーハ１が示されている。シリコンウェーハ１は下面に、ドーピングフィルム２のドーピング物質によって引き起こされた比較的厚い拡散ゾーンを有する。中間のゾーン４はまだシリコンウェーハ１およびシリコン単結晶１０の初期のドーピングを有している。上面には、中性フィルム２のドーピング物質によって引き起こされた比較的薄いドーピングゾーン６が配置される。ドーピング物質濃度とドーピングフィルムの構造の大きな差異のため、シリコンウェーハ１の下面の拡散ゾーンは、シリコンウェーハ１の上面から出発して拡がる拡散ゾーンより著しく深くシリコンウェーハ１内に浸入している。
【００１１】
図４には、上部の層６を除去した別の加工工程後のシリコンウェーハ１が示されている。この除去は、例えばラッピングおよびポリシングによって行う、従ってその際半導体素材の製造のさらなる後続加工、例えばリソグラフィ工程に特に好適である、特に平滑な上面７が生じる。
【００１２】
本発明は、いわゆる背面拡散ウェーハの製造に特に好適である。かかるウェーハは、図４に示されているようなシリコンウェーハであり、この場合には上層４が低濃度のドーピングを有し、下層５が上層４と同じ導電型の高濃度のドーピングを有する。かかるシリコンウェーハは特にダイオードおよびパワートランジスタの製造のために使用される。その際、高濃度でドープされ、ひいては特に低い抵抗を有する下層５が可能な限り厚くなることが望ましい。そのため高いドーピング物質濃度および長い拡散時間が必要となる。しかしながら、上層４はそれと異なり、低濃度のドーピングを有するべきである。下層５を拡散過程によって導入する場合には、シリコンプレート１の上面に同様に高濃度でドープされた層が導入されるのを阻止しなければならない。このことは本発明による方法においては、特に低いドーピング物質濃度を有する中性フィルムを使用することで特に容易に達成される。さらに、中性フィルムの低いドーピング物質濃度には、反対の導電型のドーピング物質を使用することも可能である。その結果図３に示した通り、中間工程において上層６が例えばｐ型ドーピングを、２つの下層４および５が例えばｎ型ドーピングを有する。その後、ｐ型ドープされた上層は選択的エッチング工程によって特に容易に除去することができる。その際、上層６の厚さとは、ｐ型ドープされた上層６とｎ型ドープされた層４の間のｐｎ接合であると理解されるべきである。中性フィルム２の低いドーピング物質濃度に基づき、薄い表面層のみがｐ型ドープされるにすぎなので、シリコンウェーハ１のわずかな厚さのみを剥離することが必要であるにすぎない。従って、本発明による方法は非常に経済的である。さらに、シリコン素材の消耗も本発明によるワイヤソー切断により少量に抑えられる。というのも、ワイヤソー切断の際の切断幅は特に狭く押さえることができるからである。さらに、ワイヤソー切断の際の表面の損傷は、内周刃式切断機の通常の切断による損傷より明らかに少ないので、シリコンウェーハを切断後、通常のシリコン材料を剥離する更なる処理工程を経ずに直接拡散に使用することが出来る。それにより、ワイヤソー切断機とフィルム拡散の組み合わせによって、シリコン材料の特に少量の損失が達成される。
【図面の簡単な説明】
【図１】ワイヤソー切断機によるシリコン単結晶からのシリコンウェーハの切出しを示す図である。
【図２】シリコンウェーハとその間に配置されたフィルムからなる積層体を示す図である。
【図３】拡散工程後の個々のシリコンウェーハを示す図である。
【図４】低濃度でドープされた上層を除去した後のシリコンウェーハを示す図である。
【符号の説明】
１ シリコンウェーハ、 ２ ドーピング物質フィルム、 ３ 中性フィルム、 ４，６ 上層、 ５ 下層、 ７ 上面、 １０ シリコン単結晶、 １１ワイヤソー切断機
【発明の属する技術分野】
本発明は、シリコンウェーハの一方の面に高いドーピング物質濃度を有するドーピング物質フィルムを施与し、続く拡散工程で処理するシリコンウェーハの製造方法に関する。
【０００２】
【従来の技術】
ヨーロッパ特許第３５０５３１号明細書からすでに、シリコンウェーハ上にドーピング物質フィルムを施与し、続いて拡散工程で大量のドーピング物質をシリコンウェーハ内に導入するかかるシリコンウェーハの製造方法は公知である。該方法は同時に、シリコンウェーハの両方の面に適用できる。
【０００３】
【発明が解決しようとする課題】
本発明の課題は、前記形式のシリコンウェーハの製造方法をさらに改良することであった。
【０００４】
【課題を解決するための手段】
前記課題は、本発明により、冒頭に記載した形式の方法において、拡散工程において、シリコンウェーハの他方の面に、低いドーピング物質濃度を有するにすぎない中性フィルムを施与しておくことにより解決される。
【０００５】
従来の技術に対して、請求項１の特徴を有する本発明の方法は、シリコンウェーハの一方の面の上にはわずかなドーピング物質が導入されるにすぎないという利点を有する。従って、そうして生じた拡散ゾーンは、低濃度のドーピングおよびわずかな浸入深さを有するにすぎない。そのため、この層はさらなる処理工程において特に容易に剥離することができる。それにより、シリコン材料の多大な損失が生じない。
【０００６】
請求項２以降で挙げられている手段によって、請求項１に基づく方法のさらに有利な発展および改善が可能である。多数のシリコンウェーハを積層体に配置することによって、ドーピングフィルムおよび中性フィルムのわずかな消費で、多数のシリコンウェーハを同時に加工することができる。シリコン単結晶からのワイヤソー切断機を使用してのシリコンウェーハの切出しによって、シリコンウェーハは、フィルム拡散に非常に適する表面を有する。こうしてシリコンの材料の消費を減少させ、必要な後加工工程の数を減らすことができる。中性フィルムに面したシリコンウェーハの表面の後処理は、ラッピングおよびポリシングによって特に容易に達成できる。この加工方法には、わずかな材料消費が結び付いているにすぎない。
【０００７】
【実施例】
次に図面に示した実施例につき、本発明を詳細に説明する。
【０００８】
図１には、シリコン単結晶１０が示されており、該シリコン単結晶からワイヤソー切断機１１で個々のシリコンウェーハを切出す。ワイヤソー切断機１１は、高速で運動する切断ワイヤからなる。ワイヤ上には砥粒、例えばダイヤモンド粉が施与されている。シリコン単結晶１０のこの切断方式によって、良好な表面質を有するシリコンウェーハ１が得られる。こうしてシリコン単結晶１０から切出されたシリコンウェーハ１は、洗浄工程後直接、シリコンウェーハ１の表面質改良のために表面の更なる剥離工程を必要とせずに、さらに加工することができる。さらにこうして形成された表面は、ドーピング物質の浸入にとって好ましい多少の微細表面荒さを有している。
【０００９】
図２には、こうして得られたシリコンウェーハ１のさらなる加工が示されている。各シリコンウェーハ１は、表面をワイヤソー切断機によって形成された２つの面を有している。この表面の一方に拡散フィルム２を、そしてもう一方には中性フィルム３を施与する。拡散フィルムはヨーロッパ特許第３５０５３１号明細書に記載されている通り、有機バインダー、無機バインダーおよびドーピング物質から構成される。この場合、ドーピング物質濃度は、シリコンウェーハ１の高濃度のドーピングを達するために、できる限り高く選択する。中性フィルム２は、実質的に有機バインダーおよび無機バインダーからなる。理想的には、中性フィルム２は、シリコンウェーハ１のドーピングを引き起こす可能性のあるドーピング物質を有していない。実際にはドーピング物質を含有しない中性フィルム２を得るのは極めて困難である。その際障害となるのはとりわけ、いかなる不純物が存在するのかを再現可能に予測ができないことである。そのため少量の、それゆえ精密に調整可能なシリコンウェーハ１のドーピングが中性フィルム２に向いた面の上に得られるように、中性フィルムにも少量のドーピング物質が見込まれている。図２に示されている通り、好ましくは多数のシリコンウェーハ１を、多数の拡散フィルム２および中性フィルム３とともに積層体に配置する。その際上のフィルムおよび下のフィルムを除いて、全ての拡散フィルム２および全ての中性フィルム３を２つのシリコンウェーハ１間に配置する。従って、フィルムの必要数は少なく抑えられ、多数のシリコンウェーハ１を１回の拡散工程で加工できる。引き続き、図２に記載の積層体を高温、例えば１２５０℃で拡散炉内で拡散する。その際、有機バインダーは分解し、拡散物質がシリコンウェーハ１の表面に浸透する。この際、シリコンウェーハ１の直接の積み重ねは、無機バインダーによって防止される。次いで、充分な長さの拡散時間によって、ドーピング物質はシリコンウェーハ１の深部に浸入せしめられる。拡散後、個々のシリコンウェーハ１を互いに分離する。
【００１０】
図３には、こうした拡散直後のシリコンウェーハ１が示されている。シリコンウェーハ１は下面に、ドーピングフィルム２のドーピング物質によって引き起こされた比較的厚い拡散ゾーンを有する。中間のゾーン４はまだシリコンウェーハ１およびシリコン単結晶１０の初期のドーピングを有している。上面には、中性フィルム２のドーピング物質によって引き起こされた比較的薄いドーピングゾーン６が配置される。ドーピング物質濃度とドーピングフィルムの構造の大きな差異のため、シリコンウェーハ１の下面の拡散ゾーンは、シリコンウェーハ１の上面から出発して拡がる拡散ゾーンより著しく深くシリコンウェーハ１内に浸入している。
【００１１】
図４には、上部の層６を除去した別の加工工程後のシリコンウェーハ１が示されている。この除去は、例えばラッピングおよびポリシングによって行う、従ってその際半導体素材の製造のさらなる後続加工、例えばリソグラフィ工程に特に好適である、特に平滑な上面７が生じる。
【００１２】
本発明は、いわゆる背面拡散ウェーハの製造に特に好適である。かかるウェーハは、図４に示されているようなシリコンウェーハであり、この場合には上層４が低濃度のドーピングを有し、下層５が上層４と同じ導電型の高濃度のドーピングを有する。かかるシリコンウェーハは特にダイオードおよびパワートランジスタの製造のために使用される。その際、高濃度でドープされ、ひいては特に低い抵抗を有する下層５が可能な限り厚くなることが望ましい。そのため高いドーピング物質濃度および長い拡散時間が必要となる。しかしながら、上層４はそれと異なり、低濃度のドーピングを有するべきである。下層５を拡散過程によって導入する場合には、シリコンプレート１の上面に同様に高濃度でドープされた層が導入されるのを阻止しなければならない。このことは本発明による方法においては、特に低いドーピング物質濃度を有する中性フィルムを使用することで特に容易に達成される。さらに、中性フィルムの低いドーピング物質濃度には、反対の導電型のドーピング物質を使用することも可能である。その結果図３に示した通り、中間工程において上層６が例えばｐ型ドーピングを、２つの下層４および５が例えばｎ型ドーピングを有する。その後、ｐ型ドープされた上層は選択的エッチング工程によって特に容易に除去することができる。その際、上層６の厚さとは、ｐ型ドープされた上層６とｎ型ドープされた層４の間のｐｎ接合であると理解されるべきである。中性フィルム２の低いドーピング物質濃度に基づき、薄い表面層のみがｐ型ドープされるにすぎなので、シリコンウェーハ１のわずかな厚さのみを剥離することが必要であるにすぎない。従って、本発明による方法は非常に経済的である。さらに、シリコン素材の消耗も本発明によるワイヤソー切断により少量に抑えられる。というのも、ワイヤソー切断の際の切断幅は特に狭く押さえることができるからである。さらに、ワイヤソー切断の際の表面の損傷は、内周刃式切断機の通常の切断による損傷より明らかに少ないので、シリコンウェーハを切断後、通常のシリコン材料を剥離する更なる処理工程を経ずに直接拡散に使用することが出来る。それにより、ワイヤソー切断機とフィルム拡散の組み合わせによって、シリコン材料の特に少量の損失が達成される。
【図面の簡単な説明】
【図１】ワイヤソー切断機によるシリコン単結晶からのシリコンウェーハの切出しを示す図である。
【図２】シリコンウェーハとその間に配置されたフィルムからなる積層体を示す図である。
【図３】拡散工程後の個々のシリコンウェーハを示す図である。
【図４】低濃度でドープされた上層を除去した後のシリコンウェーハを示す図である。
【符号の説明】
１ シリコンウェーハ、 ２ ドーピング物質フィルム、 ３ 中性フィルム、 ４，６ 上層、 ５ 下層、 ７ 上面、 １０ シリコン単結晶、 １１ワイヤソー切断機
Claims (6)
- シリコンウェーハの一方の面に高いドーピング物質濃度を有するドーピング物質フィルムを配置し、また、前記シリコンウェーハの他方の面に低いドーピング物質濃度を有する中性フィルムを配置し、続いて拡散工程を行うことで、前記一方の面に高濃度でドープされた層を形成するとともに、前記他方の面に低濃度でドープされた層を形成し、その後、前記低濃度でドープされた層を除去することを特徴とする、シリコンウェーハの製造方法。
- 前記拡散工程の際、多数の前記シリコンウェーハを前記ドーピング物質フィルムおよび前記中性フィルムと共に１つの積層体として配置する、請求項１記載の製造方法。
- 前記シリコンウェーハをワイヤソー切断機によってシリコン単結晶から切出し、それ以上のシリコン剥離を行わずにさらに前記拡散工程で処理をする、請求項１または２記載の製造方法。
- 前記除去はラッピングおよびポリシングにより行う、請求項１から３までのいずれか１項記載の製造方法。
- 前記シリコンウェーハが前記拡散工程前に実質的に均一な、低濃度の第１の導電型のドーピング物質を有し、前記ドーピング物質フィルムが前記第１の導電型のためのドーピング物質を有する、請求項１から４までのいずれか１項記載の製造方法。
- 前記中性フィルムが、第２の導電型の低濃度のドーピング物質を有する、請求項１から５までのいずれか１項記載の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19538612A DE19538612A1 (de) | 1995-10-17 | 1995-10-17 | Verfahren zur Herstellung einer Siliziumscheibe |
| DE19538612.4 | 1995-10-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09129568A JPH09129568A (ja) | 1997-05-16 |
| JP4287913B2 true JP4287913B2 (ja) | 2009-07-01 |
Family
ID=7775061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26623696A Expired - Lifetime JP4287913B2 (ja) | 1995-10-17 | 1996-10-07 | シリコンウェーハの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5759909A (ja) |
| EP (1) | EP0773310B1 (ja) |
| JP (1) | JP4287913B2 (ja) |
| DE (2) | DE19538612A1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4636685B2 (ja) * | 1998-01-21 | 2011-02-23 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | ダイオードの製造方法 |
| US7122149B2 (en) * | 2002-07-12 | 2006-10-17 | Applied Research Associates, Inc. | Apparatus and method for continuous depyrogenation and production of sterile water for injection |
| US7902453B2 (en) * | 2005-07-27 | 2011-03-08 | Rensselaer Polytechnic Institute | Edge illumination photovoltaic devices and methods of making same |
| US7732303B2 (en) * | 2008-01-31 | 2010-06-08 | International Business Machines Corporation | Method for recycling of ion implantation monitor wafers |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3281291A (en) * | 1963-08-30 | 1966-10-25 | Rca Corp | Semiconductor device fabrication |
| US3956036A (en) * | 1975-02-10 | 1976-05-11 | Victory Engineering Corporation | Method of diffusing silicon slices with dopant at high temperatures |
| DE3207870A1 (de) * | 1982-03-05 | 1983-09-15 | Robert Bosch Gmbh, 7000 Stuttgart | Dotierungsfolie zur dotierung von halbleiterkoerpern und verfahren zu deren herstellung |
| US5225235A (en) * | 1987-05-18 | 1993-07-06 | Osaka Titanium Co., Ltd. | Semiconductor wafer and manufacturing method therefor |
| US5024867A (en) * | 1987-10-28 | 1991-06-18 | Kabushiki Kaisha Toshiba | Dopant film and methods of diffusing impurity into and manufacturing a semiconductor wafer |
| JPH0715893B2 (ja) * | 1988-07-14 | 1995-02-22 | 株式会社東芝 | ドーパントフイルムおよび半導体基板の不純物拡散方法 |
| US5240882A (en) * | 1988-06-28 | 1993-08-31 | Naoetsu Electronics Co. | Process and apparatus for making discrete type substrates by re-slicing a wafer |
| DK170189B1 (da) * | 1990-05-30 | 1995-06-06 | Yakov Safir | Fremgangsmåde til fremstilling af halvlederkomponenter, samt solcelle fremstillet deraf |
| DE4133820A1 (de) * | 1991-10-12 | 1993-04-15 | Bosch Gmbh Robert | Verfahren zur herstellung von halbleiterelementen |
| EP0709878B1 (en) * | 1994-10-24 | 1998-04-01 | Naoetsu Electronics Company | Method for the preparation of discrete substrate plates of semiconductor silicon wafer |
-
1995
- 1995-10-17 DE DE19538612A patent/DE19538612A1/de not_active Ceased
-
1996
- 1996-09-07 DE DE59605585T patent/DE59605585D1/de not_active Expired - Lifetime
- 1996-09-07 EP EP96114365A patent/EP0773310B1/de not_active Expired - Lifetime
- 1996-10-07 JP JP26623696A patent/JP4287913B2/ja not_active Expired - Lifetime
- 1996-10-17 US US08/733,380 patent/US5759909A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5759909A (en) | 1998-06-02 |
| JPH09129568A (ja) | 1997-05-16 |
| EP0773310B1 (de) | 2000-07-12 |
| EP0773310A1 (de) | 1997-05-14 |
| DE59605585D1 (de) | 2000-08-17 |
| DE19538612A1 (de) | 1997-04-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4925809A (en) | Semiconductor wafer and epitaxial growth on the semiconductor wafer with autodoping control and manufacturing method therefor | |
| CN1134827C (zh) | 具有以锯法完成的台面结构的半导体芯片 | |
| JPH04162609A (ja) | ディスクリート素子用基板の製造方法 | |
| EP0715769B1 (en) | Self-aligned cmos process | |
| US2814853A (en) | Manufacturing transistors | |
| JPH03165577A (ja) | 半導体デバイスとその製造方法 | |
| JP4287913B2 (ja) | シリコンウェーハの製造方法 | |
| JPH06112120A (ja) | 半導体エピタキシャル基板の製造方法 | |
| KR950004383A (ko) | 반도체 장치의 제조에 사용하는 재료 및 이것의 제조방법 | |
| JP5532754B2 (ja) | 半導体装置の製造方法 | |
| US5653803A (en) | Method of manufacturing a substrate for manufacturing silicon semiconductor elements | |
| US5225235A (en) | Semiconductor wafer and manufacturing method therefor | |
| JP3951487B2 (ja) | Ｓｏｉ基板及びその製造方法 | |
| EP4057323B1 (en) | Method for thinning a silicon carbide substrate | |
| EP0391561A3 (en) | Forming wells in semiconductor devices | |
| JP4636685B2 (ja) | ダイオードの製造方法 | |
| JPH01293613A (ja) | ディスクリート素子用基板及びその製造方法 | |
| JPS5587429A (en) | Manufacture of semiconductor device | |
| JP2915893B1 (ja) | 拡散ウエーハの製造方法及びその拡散ウエーハ | |
| JPS55124238A (en) | Method of fabricating semiconductor device | |
| JP2553666B2 (ja) | 半導体装置の製造方法 | |
| AU6916194A (en) | Structure for use in producing semiconductor devices with buried contacts and method for its preparation | |
| JP2943006B2 (ja) | 半導体基板の製造方法 | |
| JPH08186167A (ja) | 張り合わせ誘電体分離ウェーハの製造方法 | |
| JPS5799736A (en) | Fabrication of semiconductor substrate |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050801 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070614 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20070911 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20070914 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20071015 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20071018 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20071113 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20071116 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071210 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080919 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081117 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20090105 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090227 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090330 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120403 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130403 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140403 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |